KR101221177B1 - 전압 전환 회로 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

복수의 전압을 트랜지스터의 임계값 전압에 의해 저하시키지 않고, 저소비전력으로 출력하는 전압 전환 회로를 제공한다.
본 발명의 전압 전환 회로는, 입력되는 복수의 전압을 선택 신호에 의해 선택하고, 선택된 전압을 출력 단자로부터 출력하는 전압 전환 회로로서, 반도체 장치의 논리 회로를 동작시키는 전원 전압을 상기 출력 단자에 출력하는 제 1 PMOS 트랜지스터와, 전원 전압과 비교하여 높은 제 1 전압을 출력 단자에 출력하는 제 2 PMOS 트랜지스터와, 전원 전압과 비교하여 낮은 제 2 전압을 출력 단자에 출력하는 제 3 PMOS 트랜지스터와, 출력 단자에 전원 전압 및 제 2 전압을 출력하는 경우, 제 1 및 제 3 트랜지스터의 웰 전압을 전원 전압으로 하고, 출력 단자에 제 1 전압을 출력하는 경우, 제 1 및 제 3 트랜지스터의 웰 전압을 제 1 전압으로 하는 웰 전위 제어부를 갖는다.
Figure R1020097009470
웰 전압, 전원 전압, 메모리 셀

Description

전압 전환 회로{VOLTAGE SWITCHING CIRCUIT}
기술분야
본 발명은, 메모리 셀에 대한 데이터의 판독 및 기록시에, 복수의 전압을 전환하여 사용하는 EEPROM (Electrically Erasable Programmable Read-only Memory) 에 사용되는 전압 전환 회로에 관한 것이다.
배경기술
EEPROM 는, 도 4 에 나타내는 바와 같이 어드레스 단자 (A1～An) 로부터 입력된 어드레스의 메모리 소자를 선택하여, 기록시에 데이터 단자 (D0～Dm) 로부터 입력되는 데이터를 선택된 메모리 소자에 기록하고, 판독할 때에 선택된 메모리 소자에 기억된 데이터를 데이터 단자 (D0～Dm) 에 출력하는 것이다.
여기서, 기록시에 부유 게이트에 대하여 전하를 주입 또는 방출시키기 위해서 전원 전압보다 높은 전압을 필요로 하기 때문에, 복수의 전압을 전환하여 워드선에 대해 공급하는 회로 구성을 필요로 한다 (예를 들어, 특허 문헌 1 참조).
(특허 문헌 1) 일본국 특허출원 평10-64209호
발명의 개시
발명이 해결하고자 하는 과제
전술한 바와 같이, 복수의 전압을 전환하는 전압 전환 회로가 필요해지는데, 예를 들어 도 5 에 나타내는 구성의 전환 회로가 사용되고 있다.
이 도 5 에 나타내는 전압 전환 회로는 3 개 이상의 복수개, 예를 들어 3 개의 출력 전압의 전환을 NMOS 트랜지스터 (N100, N101, N102) 를 사용하여 실시하는 것이다. 단자 (T101) 로부터, 전압 (Vdd) 을 승압한 전압 (Vhh) 이 입력되고, 단자 (T103) 로부터 전압 (Vdd) 을 강압한 전압 (Vll) 이 입력된다.
여기서, 단자 (Tout) 로부터 전원 전압의 전압 (Vdd) 을 출력하는 경우, 단자 (T100) 로부터 「H」레벨의 EVdd 신호를 NMOS 트랜지스터 (N100) 의 게이트에 입력시켜, NMOS 트랜지스터 (N100) 를 온 상태로 한다.
이 때, 다른 NMOS 트랜지스터 (N101, N102) 는, 단자 (T102) 및 단자 (T104) 를 「L」레벨로 하고, 각각 게이트에 「L」레벨이 인가되도록 하여 오프 상태로 한다.
또한, 단자 (Tout) 로부터 전원 전압의 전압 (Vhh) 을 출력하는 경우, 단자 (T102) 로부터 「H」레벨의 EVhh 신호를 버퍼 (B1) 를 통해서 레벨 시프터 (L101) 에 입력시키고, 레벨 시프터 (L101) 가 「H」레벨 (전압 (Vhh)) 을 NMOS 트랜지스터 (N101) 의 게이트에 출력한다. 이로써, NMOS 트랜지스터 (N101) 를 온 상태로 하고, 단자 (Tout) 에 대해 전압 (Vhh) 을 출력한다.
이 때, 다른 NMOS 트랜지스터 (N100, N102) 는, 단자 (T100) 및 단자 (T104) 를 「L」레벨로 하고, 각각 게이트에 「L」레벨이 인가되도록 하여 오프 상태로 한다.
또한, 단자 (Tout) 로부터 전원 전압의 전압 (Vll) 을 출력하는 경우, 단자 (T104) 로부터 「H」레벨의 EVll 신호를 NMOS 트랜지스터 (N102) 의 게이트에 입력 시킨다. 이로써, NMOS 트랜지스터 (N102) 를 온 상태로 하고, 단자 (Tout) 에 대해 전압 (Vll) 을 출력한다.
이 때, 다른 NMOS 트랜지스터 (N100, N101) 는, 단자 (T100) 및 단자 (T102) 를 「L」레벨로 하고, 각각 게이트에 「L」레벨이 인가되도록 하여 오프 상태로 한다.
그러나, 상기 전압 전환 회로는, 출력되는 전압이 NMOS 스위치의 임계값 전압 (Vth) 만큼 저하된 전압이 되어, 예를 들어 반도체 장치의 전원인 Vdd 전압을 저하시키지 않고서는 출력시킬 수 없다.
또한, 도 5 에 나타내는 Vhh 가 반도체 장치에서 생성되는 전압인 경우, Vhh 를 출력할 때, Vhh-Vth 가 출력되게 된다.
OUT 단자로부터 원하는 전압을 출력하기 위해서는, NMOS 스위치의 임계값 전압 (Vth) 만큼 높은 전압을 생성하여 게이트에 인가하는 방법을 생각할 수 있지만, 저소비전력의 관점에서 바람직하지 못하다.
또한, 단순히 PMOS 스위치를 사용한 경우, PMOS 스위치 및 전압을 변환하는 레벨 시프터에 사용되는 PMOS 트랜지스터의 웰 전위를 출력하는 전압에 있어서 최대의 것으로 해 둘 필요가 있기 때문에, 항상 Vhh 를 계속해서 생성할 필요가 있어, 저소비전력의 관점에서 바람직하지 못하다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 복수의 전압을 트랜지스터의 임계값 전압에 의해 저하시키지 않고, 저소비전력으로 출력하는 전압 전환 회로를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 전압 전환 회로는, 입력되는 복수의 전압을 선택 신호에 의해 선택하고, 선택된 전압을 출력 단자로부터 출력하는 회로로서, 반도체 장치의 논리 회로를 동작시키는 전원 전압을 상기 출력 단자에 출력하는 제 1 PMOS 트랜지스터와, 상기 전원 전압과 비교하여 높은 제 1 전압을 상기 출력 단자에 출력하는 제 2 PMOS 트랜지스터와, 상기 전원 전압과 비교하여 낮은 제 2 전압을 상기 출력 단자에 출력하는 제 3 PMOS 트랜지스터와, 상기 출력 단자에 전원 전압 및 제 2 전압을 출력하는 경우, 상기 제 1 및 제 3 트랜지스터의 웰 전압을 전원 전압으로 하고, 상기 출력 단자에 제 1 전압을 출력하는 경우, 상기 제 1 및 제 3 트랜지스터의 웰 전압을 제 1 전압으로 하는 웰 전위 제어부 (예를 들어, 실시형태에서의 인버터 (I1 및 I2) 와 트랜지스터 (P1 및 P2) 로 구성된다) 를 갖는 것을 특징으로 한다.
본 발명의 전압 전환 회로는, 상기 제 1 PMOS 트랜지스터의 소스가 전원 전압에 접속되고, 상기 제 2 PMOS 트랜지스터의 소스가 제 1 전압에 접속되고, 상기 제 3 PMOS 트랜지스터가 제 2 전압에 접속되고, 제 1, 제 2 및 제 3 PMOS 트랜지스터의 드레인이 상기 출력 단자에 접속되며, 제 1, 제 2 및 제 3 PMOS 트랜지스터의 게이트에 각각을 선택하는 제어 신호가 입력되어 있는 것을 특징으로 한다.
본 발명의 전압 전환 회로는, 웰 전위 제어 회로가, 상기 전원 전압에 소스가 접속되고, 게이트에 상기 제 1 전압을 출력하는 제 1 제어 신호가 입력된 제 4 PMOS 트랜지스터와, 소스에 대하여 그 제 4 PMOS 트랜지스터의 드레인이 접속되고, 게이트에 상기 제 1 제어 신호의 반전된 신호가 입력되며, 드레인이 출력 단자에 접속된 제 5 PMOS 트랜지스터를 추가로 갖고, 상기 제 4 PMOS 트랜지스터의 드레인이 제 1 및 제 3 PMOS 트랜지스터의 웰에 접속되어 있는 것을 특징으로 한다.
본 발명의 전압 전환 회로는, 상기 제 1, 제 2 및 제 3 PMOS 트랜지스터의 게이트에, 전원 전압에서 웰 전압으로 출력 전압을 변화시키는 레벨 시프터의 출력이 각각 접속되고, 선택 신호의 전압 레벨을 레벨 시프터에 의해 온/오프 제어하는 것을 특징으로 한다.
본 발명의 전압 전환 회로는, 드레인이 상기 출력 단자에 접속되고, 소스가 상기 제 4 PMOS 트랜지스터의 드레인에 접속되고, 게이트에 상기 제 1 제어 신호가 입력되어 있는 NMOS 트랜지스터를 갖는 것을 특징으로 한다.
발명의 효과
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 장치에서의 논리 회로를 동작시키는 전원 전압보다 높은 전압을 포함하는 복수의 입력 전압으로부터 선택 신호에 의해 임의의 전압을 출력할 때, 출력을 전환하는 스위치로서 PMOS 트랜지스터를 이용하고, 또한, 출력하는 전압에 대응하여, 출력을 전환하는 PMOS 트랜지스터의 웰 전압을 제어함으로써, 종래와 같이 출력되는 전압이 저하되는 일이 없기 때문에, 원하는 전압보다 높은 전압을 생성할 필요없이 회로 전체에서 저소비전력으로 할 수 있다.
도 1 은 본 발명의 일 실시형태에 의한 전압 전환 회로의 구성예를 나타내는 블록도이다.
도 2 는 도 1 의 전압 전환 회로의 단자 (Tout) 로부터 출력하는 전압과, 그 때의 제어 신호 및 웰 전위와의 관계를 나타내는 테이블이다.
도 3 은 도 1 의 전압 전환 회로의 응용예를 나타내는 개념도이다.
도 4 는 EEPROM 의 구성의 개요를 나타내는 개념도이다.
도 5 는 종래의 전압 전환 회로의 구성을 나타내는 블록도이다.
(부호의 설명)
1 … 전압 전환 회로
I1, I2, I3, I4, I5, I6, I7, I8 … 인버터
L1, L2, L3, L4, L5, L6 … 레벨 시프터
N1, N2, N3 … 트랜지스터 (n 채널형 MOSFET)
O1 … 오어 회로
P1, P2, P3, P4, P5, P7 … 트랜지스터 (p 채널형 MOSFET)
P10, P11 … 트랜지스터 (p 채널형 MOSFET)
발명을 실시하기 위한 최선의 형태
본 발명의 전압 전환 회로는, EEPROM 등에 있어서, 기록이나 판독에 있어서 복수의 전원을 필요로 하는 반도체 장치에 사용되고, 외부에서 공급되는 전원 전압으로부터 승압이나 강압 등에 의해 생성된 복수의 전압을 선택 신호에 의해 선택하고, 선택된 전압 (전원 전압, 승압 또는 강압된 전압) 을 출력 단자로부터 출력하는 기능을 가지고 있으며, 반도체 장치의 논리 회로를 동작시키는 전원 전압을 출력 단자에 출력하는 제 1 PMOS 트랜지스터와, 전원 전압과 비교하여 높은 제 1 전 압을 상기 출력 단자에 출력하는 제 2 PMOS 트랜지스터와, 전원 전압과 비교하여 낮은 제 2 전압을 상기 출력 단자에 출력하는 제 3 PMOS 트랜지스터와, 출력 단자에 전원 전압 및 제 2 전압을 출력하는 경우, 제 1 및 제 3 트랜지스터의 웰 전압을 전원 전압으로 하고, 상기 출력 단자에 제 1 전압을 출력하는 경우, 제 1 및 제 3 트랜지스터의 웰 전압을 제 1 전압으로 하는 웰 전위 제어부를 가지고 있다.
이하, 본 발명의 일 실시형태에 의한 전압 전환 회로 (1) 를 도면을 참조하여 설명한다. 도 1 은 이 실시형태에 의한 전압 전환 회로의 구성예를 나타내는 블록도이다.
이 도면에 있어서, O1 은 2 입력의 오어 회로이고, L1～L6 은 입력 전압을 소정의 전압의 출력 전압으로 변환하여 출력하는 레벨 시프터이고, I1～I7 은 입력 신호를 반전시켜 출력하는 인버터이고, P1～P7 은 각각 독립된 n-웰 (이하 웰) 내에 형성된 p 채널형의 MOS (금속-산화물-반도체) FET (전계 효과 트랜지스터) 트랜지스터이고, N1 은 n 채널형의 MOSFET 이다. 이하, MOSFET 를 단순히 트랜지스터로 기재한다. 또한, 도 1 에 있어서, 트랜지스터 (P1～P7 및 N1) 의 단자에 기재해 둔 「S」 및 「D」는, 각각 소스 단자 및 드레인 단자를 나타내고 있다.
예를 들어, 전압 전환 회로 (1) 는, 승압된 전압 (Vhh1) 및 전압 (Vhh2) 과, 강압된 전압 (Vll1) 및 전압 (Vll2) 이 입력되어 있고, 이하에 서술하는 제어 신호에 의해, 전압 (Vhh1), 전압 (Vhh2), 전압 (Vll1), 전압 (Vll2) 및 전원 전압 (Vdd) 중 어느 것을 단자 (Tout) 로부터 출력하는 것으로서 설명한다. 여기서, EEPROM 내부의 논리 회로를 구동하기 위해서 외부로부터 공급되는 Vdd 를, 예를 들 어, 도 5 에 나타내는 승압 회로에 의해 승압한 것을 전압 (Vhh1) 및 전압 (Vhh2) 으로 하고, 강압한 것을 전압 (Vll1) 및 전압 (Vll2) 으로 하여, Vhh2 ＞ Vhh1 ＞ Vdd ＞ Vll1 ＞ Vll2 의 관계에 있는 것으로 한다.
단자 (T1) 및 단자 (T4) 로부터 입력되는 EVhh1 신호는, 전압 전환 회로 (1) 에 대하여 단자 (Tout) 에서 전압 (Vhh1) 을 출력시키기 위한 제어 신호이다.
단자 (T2) 및 단자 (T5) 로부터 입력되는 EVhh2 신호는, 전압 전환 회로 (1) 에 대하여 단자 (Tout) 에서 전압 (Vhh2) 을 출력시키기 위한 제어 신호이다.
단자 (T3) 로부터 입력되는 EVdd 신호는, 전압 전환 회로 (1) 에 대하여 단자 (Tout) 에서 전압 (Vdd) 을 출력시키기 위한 제어 신호이다.
본 실시형태에서는, 각 입력이 「H」레벨의 신호로서 입력되는 정(正)논리로 설명한다. 또한, 「H」레벨로 특별히 나타내지 않는 경우, 전압 (Vdd) 이고, 「L」레벨은 접지 전위이다.
단자 (T7) 로부터 입력되는 EVll1 신호는, 전압 전환 회로 (1) 에 대하여 단자 (Tout) 에서 전압 (Vll1) 을 출력시키기 위한 제어 신호이다.
단자 (T9) 로부터 입력되는 EVll2 신호는, 전압 전환 회로 (1) 에 대하여 단자 (Tout) 에서 전압 (Vll2) 을 출력시키기 위한 제어 신호이다.
단자 (T6) 로부터 전압 (Vhh1) 이 입력되고, 단자 (T8) 로부터 전압 (Vhh2) 이 입력되고, 단자 (T10) 로부터 전압 (Vll1) 이 입력되며, 단자 (T11) 로부터 전압 (Vll2) 이 입력된다.
오어 회로 (O1) 는 2 입력 단자의 일방에 단자 (T1) 가 접속되고, 타방에 단 자 (T2) 가 입력되며, 출력 단자가 레벨 시프터 (L1) 에 접속되어 있다.
레벨 시프터 (L1) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 접속점 (Q) 의 전압 (VDD2 단자) 이 전원으로서 공급되고, 오어 회로 (O1) 로부터 입력되는 신호의 「H」레벨의 전압을 전압 (Vdd) 에서 접속점 (Q) 의 전압으로 변환하여, 출력 단자로부터 출력한다.
인버터 (I1) 는 접속점 (Q) 의 전압이 전원으로서 공급되고, 입력 단자가 레벨 시프터 (L1) 의 출력 단자에 접속되어, 레벨 시프터 (L1) 로부터 입력되는 신호를 반전시켜 출력한다.
인버터 (I2) 는 접속점 (Q) 의 전압이 전원으로서 공급되고, 입력 단자가 인버터 (I1) 의 출력 단자에 접속되어, 인버터 (I1) 로부터 입력되는 신호를 반전시켜 출력한다.
트랜지스터 (P1) 는, 웰이 접속점 (Q) 에 접속되고, 소스에 전압 (Vdd) 이 공급되며 (소스가 전압 (Vdd) 의 배선에 접속되고), 게이트가 인버터 (I2) 의 출력 단자에 접속되어 있다.
트랜지스터 (P2) 는, 웰이 접속점 (Q) 에 접속되고, 소스가 트랜지스터 (P1) 의 드레인에 접속되고, 게이트가 인버터 (I1) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
인버터 (I5) 는 전원으로서 Vdd 가 공급되고, 입력 단자가 단자 (T3) 와 접속되며, 출력 단자가 레벨 시프터 (L2) 에 접속되어 있다.
레벨 시프터 (L2) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 접속점 (Q) 의 전압 (VDD2 단자) 이 전원으로서 공급되고, 인버터 (I5) 로부터 입력되는 신호의 「H」레벨의 전압을 전압 (Vdd) 에서 접속점 (Q) 의 전압으로 변환하여, 출력 단자로부터 출력한다.
트랜지스터 (P3) 는, 웰이 접속점 (Q) 에 접속되고, 소스에 전압 (Vdd) 이 공급되고, 게이트가 레벨 시프터 (L2) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
인버터 (I3) 는 전원으로서 Vdd 가 공급되고, 입력 단자가 단자 (T4) 와 접속되고, 출력 단자가 레벨 시프터 (L3) 에 접속되어 있다.
레벨 시프터 (L3) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 단자 (T6) 로부터 입력되는 전압 (Vhh1) (VDD2 단자) 이 전원으로서 공급되고, 인버터 (I3) 로부터 입력되는 신호의 「H」레벨 전압을 전압 (Vdd) 에서 전압 (Vhh1) 으로 변환하여, 출력 단자로부터 출력한다.
트랜지스터 (P4) 는, 웰 및 소스가 단자 (T6) 에 접속되고, 게이트가 레벨 시프터 (L3) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
인버터 (I4) 는 전원으로서 Vdd 가 공급되고, 입력 단자가 단자 (T5) 에 접속되며, 출력 단자가 레벨 시프터 (L4) 에 접속되어 있다.
레벨 시프터 (L4) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 단자 (T8) 로부터 입력되는 전압 (Vhh2) (VDD2 단자) 이 전원으로서 공급되고, 인버터 (I4) 로부터 입력되는 신호의 「H」레벨 전압을 전압 (Vdd) 에서 전압 (Vhh2) 으로 변환하여, 출력 단자로부터 출력한다.
트랜지스터 (P5) 는, 웰 및 소스가 단자 (T8) 에 접속되고, 게이트가 레벨 시프터 (L4) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
인버터 (I6) 는 전원으로서 Vdd 가 공급되고, 입력 단자가 단자 (T7) 에 접속되며, 출력 단자가 레벨 시프터 (L5) 에 접속되어 있다.
레벨 시프터 (L5) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 접속점 (Q) 의 전압 (VDD2 단자) 이 전원으로서 공급되고, 인버터 (I6) 로부터 입력되는 신호의 「H」레벨 전압을 전압 (Vdd) 에서 접속점 (Q) 의 전압으로 변환하여, 출력 단자로부터 출력한다.
트랜지스터 (P7) 는, 웰이 접속점 (Q) 에 접속되고, 소스가 단자 (T10) 에 접속되고, 게이트가 레벨 시프터 (L5) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
인버터 (I7) 는 전원으로서 Vdd 가 공급되고, 입력 단자가 단자 (T9) 에 접속되며, 출력 단자가 레벨 시프터 (L6) 에 접속되어 있다.
레벨 시프터 (L6) 는 버퍼 구성으로, 전압 (Vdd) (VDD1 단자) 과 접속점 (Q) 의 전압 (VDD2 단자) 이 전원으로서 공급되고, 인버터 (I7) 로부터 입력되는 신호의 「H」레벨 전압을 전압 (Vdd) 에서 접속점 (Q) 의 전압으로 변환하여, 출력 단자로부터 출력한다.
트랜지스터 (P6) 는, 웰이 접속점 (Q) 에 접속되고, 소스가 단자 (T11) 에 접속되고, 게이트가 레벨 시프터 (L6) 의 출력 단자에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
트랜지스터 (N1) 는, 웰이 접지 전위로 되고, 게이트가 인버터 (I2) 의 출력 단자에 접속되고, 소스가 접속점 (Q) 에 접속되며, 드레인이 단자 (Tout) 에 접속되어 있다.
다음으로, 도 1 및 도 2 를 사용하여, 본 실시형태의 전압 전환 회로의 동작을 설명한다. 도 2 는 각 단자에 입력되는 제어 신호와, 그 때의 접속점 (Q) 의 전압 및 출력 전압의 관계를 나타내는 테이블이다.
<단자 (Tout) 에서 전압 (Vdd) 을 출력하기 위해, EVdd 신호를 「H」레벨로 한 경우>
EVhh1 신호 및 EVhh2 신호가 모두 「L」레벨이기 때문에, 오어 회로 (O1) 는 「L」레벨의 신호를 출력한다.
그리고, 레벨 시프터 (L1) 는 「L」레벨의 신호가 입력되기 때문에, 「L」레벨의 신호를 출력하고, 인버터 (I1) 는 「H」레벨의 신호를 출력하고, 인버터 (I2) 는 「L」레벨의 신호를 출력한다.
이것에 의해, 트랜지스터 (P1) 는 게이트에 「L」레벨이 인가되기 때문에, 온 상태가 된다. 한편, 트랜지스터 (P2) 는 게이트에 「H」레벨이 인가되기 때문에, 오프 상태가 된다.
또한, 인버터 (I5) 는, EVdd 신호가 「H」레벨로 공급되기 때문에, 「L」레벨의 신호를 출력한다.
이것에 의해 트랜지스터 (P3) 는 온 상태가 되어, 단자 (Tout) 에 전압 (Vdd) 을 출력한다.
그리고, 트랜지스터 (P1) 는 온 상태이기 때문에, 접속점 (Q) 의 전위를 전압 (Vdd) 으로 한다.
이 결과, 트랜지스터 (P1, P2, P3, P7 및 P6) 의 웰의 전위는 전압 (Vdd) 이 되고, 레벨 시프터 (L1, L2, L5 및 L6) 의 VDD2 단자도 전압 (Vdd) 이 공급되게 된다.
또한, 인버터 (I3) 는, EVhh1 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L3) 는 「H」레벨 (전압 (Vhh1)) 을 출력한다.
이것에 의해 트랜지스터 (P4) 는, 웰의 전위가 Vhh1 이고, 게이트에 「H」레벨 (전압 (Vhh1)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vhh1) 이 출력되지 않는다.
마찬가지로, 인버터 (I4) 는, EVhh2 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L4) 는 「H」레벨 (전압 (Vhh2)) 을 출력한다.
이것에 의해 트랜지스터 (P5) 는, 웰의 전위가 Vhh2 이고, 게이트에 「H」레벨 (전압 (Vhh2)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vhh2) 이 출력되지 않는다.
또한, 인버터 (I6) 는, EVll1 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L5) 는 「H」레벨 (전압 (Vdd)) 을 출력한다.
이것에 의해 트랜지스터 (P7) 는, 웰의 전위가 Vdd 이고, 게이트에 「H」레벨 (전압 (Vdd)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vll1) 이 출력되지 않는다.
마찬가지로, 인버터 (I7) 는, EVll2 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L6) 는 「H」레벨 (전압 (Vdd)) 을 출력한다.
이것에 의해 트랜지스터 (P6) 는, 웰의 전위가 Vdd 이고, 게이트에 「H」레벨 (전압 (Vdd)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vll2) 이 출력되지 않는다.
<단자 (Tout) 에서 전압 (Vhh1) 을 출력하기 위해, EVhh1 신호를 「H」레벨로 한 경우>
EVhh1 신호가 「H」레벨, EVhh2 신호가 「L」레벨이기 때문에, 오어 회로 (O1) 는 「H」레벨의 신호를 출력한다.
그리고, 레벨 시프터 (L1) 는 「H」레벨의 신호가 입력되기 때문에, 「H」레벨 (접속점 (Q) 의 전압) 의 신호를 출력하고, 인버터 (I1) 는 「L」레벨의 신호를 출력하고, 인버터 (I2) 는 「H」레벨 (접속점 (Q) 의 전압) 의 신호를 출력한다.
이것에 의해 트랜지스터 (P1) 는 게이트에 「H」레벨이 인가되기 때문에, 오프 상태가 된다. 한편, 트랜지스터 (P2) 는 게이트에 「L」레벨이 인가되기 때문에, 온 상태가 된다.
한편, 인버터 (I3) 는, EVhh1 신호가 「H」레벨이기 때문에, 「L」레벨의 신호를 출력하여, 레벨 시프터 (L3) 는 「L」레벨을 출력한다.
이것에 의해 트랜지스터 (P4) 는, 웰의 전위가 Vhh1 이고, 게이트에 「L」레벨이 인가되기 때문에 온 상태가 되어, 드레인으로부터 단자 (Tout) 에 대하여 전 압 (Vhh1) 을 출력한다.
이 결과, 트랜지스터 (P1, P2, P3, P7 및 P6) 의 웰의 전위는 전압 (Vhh1) 이 되고, 레벨 시프터 (L1, L2, L5 및 L6) 의 VDD2 단자도 전압 (Vhh1) 이 공급되게 된다.
또한 인버터 (I4) 는, EVhh2 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L4) 는 「H」레벨 (전압 (Vhh2)) 을 출력한다.
이것에 의해 트랜지스터 (P5) 는, 웰의 전위가 Vhh2 이고, 게이트에 「H」레벨 (전압 (Vhh2)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vhh2) 이 출력되지 않는다.
또한, 인버터 (I5) 는, EVdd 신호가 「L」레벨로 공급되기 때문에, 「H」레벨의 신호를 출력한다.
그리고, 레벨 시프터 (L2) 는, 「H」레벨이 입력되기 때문에, 「H」레벨 (전압 (Vhh1)) 을 출력한다.
이것에 의해 트랜지스터 (P3) 는 오프 상태가 되어, 단자 (Tout) 에 전압 (Vdd) 을 출력하지 않는다.
또한, 인버터 (I6) 는, EVll1 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L5) 는 「H」레벨 (전압 (Vhh1)) 을 출력한다.
이것에 의해 트랜지스터 (P7) 는, 웰의 전위가 Vhh1 이고, 게이트에 「H」레벨 (전압 (Vhh1)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vll1) 이 출력되지 않는다.
마찬가지로, 인버터 (I7) 는, EVll2 신호가 「L」레벨이기 때문에, 「H」레벨의 신호를 출력하여, 레벨 시프터 (L6) 는 「H」레벨 (전압 (Vhh1)) 을 출력한다.
이것에 의해 트랜지스터 (P6) 는, 웰의 전위가 Vhh1 이고, 게이트에 「H」레벨 (전압 (Vhh1)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vll2) 이 출력되지 않는다.
또한, 「단자 (Tout) 에서 전압 (Vhh2) 을 출력하기 위해, EVhh2 신호를 「H」레벨로 한 경우」의 동작은, 상기 서술한 「단자 (Tout) 에서 전압 (Vhh1) 을 출력하기 위해, EVhh1 신호를 「H」레벨로 한 경우」의 동작과 동일하기 때문에, 설명을 생략한다.
<단자 (Tout) 에서 전압 (Vll1) 을 출력하기 위해, EVll1 신호를 「H」레벨로 한 경우>
EVhh1 신호 및 EVhh2 신호가 모두 「L」레벨이기 때문에, 오어 회로 (O1) 는 「L」레벨의 신호를 출력한다.
그리고, 레벨 시프터 (L1) 는 「L」레벨의 신호가 입력되기 때문에, 「L」레벨의 신호를 출력하고, 인버터 (I1) 는 「H」레벨의 신호를 출력하고, 인버터 (I2) 는 「L」레벨의 신호를 출력한다.
이것에 의해 트랜지스터 (P1) 는, 게이트에 「L」레벨이 인가되기 때문에 온 상태가 된다. 한편, 트랜지스터 (P2) 는 게이트에 「H」레벨이 인가되기 때문에 오프 상태가 된다.
또한, 인버터 (I5) 는, EVdd 신호가 「L」레벨로 공급되기 때문에, 「H」레벨의 신호를 출력한다.
이것에 의해 트랜지스터 (P3) 는 오프 상태가 되어, 드레인으로부터 단자 (Tout) 에 전압 (Vdd) 을 출력하지 않는다.
그리고, 트랜지스터 (P1) 는 온 상태이기 때문에, 접속점 (Q) 의 전위를 전압 (Vdd) 으로 한다.
이 결과, 트랜지스터 (P1, P2, P3, P7 및 P6) 의 웰의 전위는 전압 (Vdd) 이 되고, 레벨 시프터 (L1, L2, L5 및 L6) 의 VDD2 단자에도 전압 (Vdd) 이 공급되게 된다.
또한, 인버터 (I3) 는, EVhh1 신호가 「L」레벨이기 때문에 「H」레벨의 신호를 출력하고, 레벨 시프터 (L3) 는 「H」레벨 (전압 (Vhh1)) 을 출력한다.
이것에 의해 트랜지스터 (P4) 는, 웰의 전위가 Vhh1 이고, 게이트에 「H」레벨 (전압 (Vhh1)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vhh1) 이 출력되지 않는다.
마찬가지로, 인버터 (I4) 는, EVhh2 신호가 「L」레벨이기 때문에 「H」레벨의 신호를 출력하여, 레벨 시프터 (L4) 는 「H」레벨 (전압 (Vhh2)) 을 출력한다.
이것에 의해 트랜지스터 (P5) 는, 웰의 전위가 Vhh2 이고, 게이트에 「H」레벨 (전압 (Vhh2)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vhh2) 이 출력되지 않는다.
또한, 인버터 (I6) 는, EVll1 신호가 「H」레벨이기 때문에 「L」레벨의 신 호를 출력하여, 레벨 시프터 (L5) 는 「L」레벨을 출력한다.
이것에 의해 트랜지스터 (P7) 는, 웰의 전위가 Vdd 이고, 게이트에 「L」레벨이 인가되기 때문에 온 상태가 되어, 드레인으로부터 단자 (Tout) 에 대하여 전압 (Vll1) 을 출력한다.
또한, 인버터 (I7) 는, EVll2 신호가 「L」레벨이기 때문에 「H」레벨의 신호를 출력하여, 레벨 시프터 (L6) 는 「H」레벨 (전압 (Vdd)) 을 출력한다.
이것에 의해 트랜지스터 (P6) 는, 웰의 전위가 Vdd 이고, 게이트에 「H」레벨 (전압 (Vdd)) 이 인가되기 때문에 오프 상태가 되어, 드레인으로부터 전압 (Vll2) 이 출력되지 않는다.
또한, 「단자 (Tout) 에서 전압 (Vll2) 을 출력하기 위해, EVll2 신호를 「H」레벨로 한 경우」의 동작은, 상기 서술한 「단자 (Tout) 에서 전압 (Vll1) 을 출력하기 위해, EVll1 신호를 「H」레벨로 한 경우」의 동작과 동일하기 때문에, 설명을 생략한다.
전술한 바와 같이, 본원 발명은, 전원 전압의 전압 (Vdd) 과, 이 전압 (Vdd) 을 승압하여 생성한 전압 (Vhh1) 및 전압 (Vhh2) 과, 전압 (Vdd) 을 강압하여 생성한 전압 (Vll1) 및 전압 (Vll2) 의 복수의 전압을 전환하여, 출력 단자인 단자 (Tout) 로부터 출력한다.
이 때, 전압 (Vdd) 보다 높은 전압 (Vhh1) 및 전압 (Vhh2) 을 단자 (Tout) 로부터 출력할 때, 전압 (Vdd) 및 전압 (Vdd) 보다 낮은 전압 (Vll1, Vll2) 을 출력하는 트랜지스터 (P3, P7, P6) 의 웰을 단자 (Tout) 로부터 출력되는 전압으로 하고, 또한 레벨 시프터에 의해, 게이트에 인가하는 「H」레벨의 전압을 단자 (Tout) 로부터 출력되는 전압으로 하기 때문에, 트랜지스터 (P3, P7, P6) 에서 리크되는 일이 없다.
또한, 전압 (Vdd) 보다 높은 전압 (Vhh1) 및 전압 (Vhh2) 이 출력될 때, 트랜지스터 (P1 및 P2) 의 임계값 전압 (Vth) 이 높거나 턴온 시간이 소요되는 경우, 기생 다이오드 (기생 바이폴라) 가 온되어 버리기 때문에, 각 트랜지스터의 웰의 전위를 전압 (Vhh1) 및 전압 (Vhh2) 으로 고속으로 상승시킬 필요가 있다.
이 때문에, 트랜지스터 (N1) 는 전압 (Vdd) 보다 높은 전압 (Vhh1) 및 전압 (Vhh2) 이 출력될 때에 온 상태가 되어, 강제적으로 웰의 전위를 단자 (Tout) 에서 출력되는 전압 (전압 (Vdd) 보다 높은 전압 (Vhh1) 및 전압 (Vhh2)) 으로 고속으로 상승시킨다.
이 트랜지스터 (N1) 는, 인버터 (I2) 가 출력하는 전위가 「H」레벨이 될 때에 고속으로 온 상태로 할 필요가 있어, 백게이트 효과를 가미하여, 임계값 전압을 다른 논리 회로에서 사용하는 트랜지스터보다 낮게 설정, 예를 들어 0.1V 정도의 임계값 전압으로 한다.
다음으로, 도 3 을 사용하여, 상기 서술한 본 실시형태의 응용예에 관해서 설명한다. 도 3 은 도 4 에서의 워드선 선택 회로에서 선택된 워드선 중 1 개만을 끄집어낸 개념도이다.
단자 (T12) 가 메모리 셀에 있어서의 트랜지스터의 게이트에 접속되는 워드선에 직접 접속되어 있다.
트랜지스터 (P10, P11 및 N2) 는, 단자 (T10) 로부터 입력되는, 승압 회로에서 공급되는 기록 전압을 워드선에 공급하는 기록 전압 입력 회로를 구성하고 있다. 여기서, 트랜지스터 (P10) 및 트랜지스터 (P11) 는 p 채널형 MOSFET 이고, 트랜지스터 (N2) 및 트랜지스터 (N3) 는 n 채널형 MOSFET 이다. 특히, 트랜지스터 (N3) 는 트랜지스터 (N1) 와 마찬가지로, 임계값 전압이 다른 논리 회로에 사용되고 있는 트랜지스터의 임계값보다 낮게 설정되어 있다.
여기서, 뒤에 설명하는 트랜지스터 (N3) 는 항상 온 상태로 되어 있다. 그 온 상태로 하는 전압이, 메모리 셀에 대한 데이터의 기록시, 메모리 셀로부터 데이터를 읽어내는 판독시, 또는 액세스되어 있지 않은 대기시인 경우에, 각각 전압 전환 회로 (1) 에 의해 전환되고 있다. 여기서, 이 도 3 에서 사용하는 전압 전환 회로 (1) 는, 도 1 에서의 전압 (Vhh2) 및 전압 (Vll2) 의 구성이 없는, 3 전원을 전환하는 구성으로 한 것이다. 따라서, 도 1 에서의 오어 회로 (O1) 가 없고, 단자 (T1) 가 직접 레벨 시프터 (L1) 의 입력 단자에 접속되어 있다.
각각의 전압의 사용 목적에 대해 이하에 설명한다.
메모리 셀에 대한 데이터의 기록시, EVll1 신호가 「H」레벨, EVdd 신호 및 EVhh1 신호가 「L」레벨로, 단자 (Tout) 로부터 출력되는 전압 (Vll1) 이 트랜지스터 (N3) 의 게이트에 인가된다.
이 때, 워드선을 선택하는 경우, 단자 (T11) 로부터 도 3 에 나타내는 회로에 대응하는 워드선을 선택하는 선택 신호가 「L」레벨로 입력되어 있어, 인버터 (I8) 가 「H」레벨을 출력한다.
이것에 의해 트랜지스터 (P11) 및 트랜지스터 (N2) 로 이루어지는 인버터가 「L」레벨을 출력하고, 트랜지스터 (P10) 가 온 상태가 되어 단자 (T10) 로부터 입력되는 승압 전압을, 단자 (T12) 로부터 워드선에 공급한다.
한편, 선택되어 있지 않은 경우, 단자 (T11) 로부터 도 3 에 나타내는 회로에 대응하는 워드선을 선택하는 선택 신호가 「H」레벨로 입력되어 있어, 인버터 (I8) 가 「L」레벨을 출력한다.
이것에 의해 트랜지스터 (P11) 및 트랜지스터 (N2) 로 이루어지는 인버터가 「H」레벨을 출력하여, 트랜지스터 (P10) 가 오프 상태가 되어 단자 (T10) 로부터 입력되는 승압 전압을, 단자 (T12) 에 대하여 출력하지 않는다. 그리고, 인버터 (I8) 에 의해, 워드선은 「L」레벨로 낮춰진다.
여기서, 전압 (Vll1) 은 전압 (Vdd) 보다 낮은 전압, 예를 들어 전압 (Vdd) 에 대하여 0.5V 정도 낮은 전압으로 설정되어 있다.
이것에 의해, 인버터 (I8) 로부터 출력되는 「H」레벨의 전압 (Vdd) 보다 낮기 때문에, 트랜지스터 (N3) 의 Vgs (게이트-소스간 전압) 이 「- (마이너스)」가 되어, 워드선이 선택된 경우, 단자 (T12) 에 출력되는 승압 전압에 의해 인버터 (I8) 의 방향으로 발생하는 리크 전류의 유출을 방지할 수 있다.
또한, 메모리 셀에 대한 데이터의 판독시, EVhh1 신호가 「H」레벨, EVdd 신호 및 EVll1 신호가 「L」레벨로, 단자 (Tout) 로부터 출력되는 전압 (Vhh1) 이 트랜지스터 (N3) 의 게이트에 인가된다.
또한, 대기시일 때, EVdd 신호가 「H」레벨, EVhh1 신호 및 EVll1 신호가 「 L」레벨로, 단자 (Tout) 로부터 출력되는 전압 (Vdd) 이 트랜지스터 (N3) 의 게이트에 인가된다.
여기서, 전압 (Vhh1) 은 전압 (Vdd) 보다 높은 전압, 예를 들어 전압 (Vdd) 보다 0.5V 정도 높은 전압으로 설정되어 있다.
이것에 의해, 트랜지스터 (N3) 의 온 상태에서의 임피던스를 저하시킬 수 있어 워드선의 시동을 고속화할 수 있으므로, 메모리 셀로부터의 데이터의 판독 속도를 향상시키는 것이 가능해진다.
또한, 액세스되어 있지 않은 대기시에, EVdd 신호가 「H」레벨, EVhh1 신호 및 EVll1 신호가 「L」레벨로, 단자 (Tout) 로부터 출력되는 전압 (Vdd) 이 트랜지스터 (N3) 의 게이트에 인가된다.
전술한 바와 같이, 본 실시형태에 의한 전압 전환 회로는, EEPROM 의 워드선에 있어서, 워드선을 기록 전압으로 한 경우의 리크를 방지하는 트랜지스터 (N3) 의 게이트 전압을 그때 그때의 필요에 따라서 변경하는 경우에 사용할 수 있다.
이것에 의해, 데이터의 판독시에, 판독을 행하는 메모리 셀에 접속된 워드선을 고속으로 시동시킬 수 있어, 판독 시간을 단축할 수 있으며, 또한, 데이터의 기록시에, 승압 전압에서 전압 (Vdd) 으로의 리크 전류를 감소시키는 것이 가능해진다.
산업상이용가능성
복수의 전압을 전환하여 정확하게 출력할 수 있기 때문에, 복수의 전압으로 동작하는 휴대 전자 기기 등의 용도에도 적용할 수 있다.

Claims (5)

  1. 입력되는 복수의 전압을 선택 신호에 의해 선택하고, 선택된 전압을 출력 단자로부터 출력하는 전압 전환 회로로서,
    반도체 장치의 논리 회로를 동작시키는 전원 전압을 상기 출력 단자에 출력하는 제 1 PMOS 트랜지스터와,
    상기 전원 전압과 비교하여 높은 제 1 전압을 상기 출력 단자에 출력하는 제 2 PMOS 트랜지스터와,
    상기 전원 전압과 비교하여 낮은 제 2 전압을 상기 출력 단자에 출력하는 제 3 PMOS 트랜지스터와,
    상기 출력 단자에 상기 전원 전압 및 상기 제 2 전압을 출력하는 경우, 상기 제 1 및 제 3 PMOS 트랜지스터의 웰 전압을 상기 전원 전압으로 하고, 상기 출력 단자에 상기 제 1 전압을 출력하는 경우, 상기 제 1 및 제 3 PMOS 트랜지스터의 웰 전압을 상기 제 1 전압으로 하는 웰 전위 제어부를 가지며,
    상기 제 1, 제 2 및 제 3 PMOS 트랜지스터의 게이트에, 상기 전원 전압에서 웰 전압으로 출력 전압을 변화시키는 레벨 시프터의 출력이 각각 접속되고, 상기 선택 신호의 전압 레벨을 상기 레벨 시프터에 의해 온/오프 제어하는 것을 특징으로 하는 전압 전환 회로.
  2. 제 1 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 소스가 상기 전원 전압에 접속되고, 상기 제 2 PMOS 트랜지스터의 소스가 상기 제 1 전압에 접속되고, 상기 제 3 PMOS 트랜지스터가 상기 제 2 전압에 접속되고,
    상기 제 1, 제 2 및 제 3 PMOS 트랜지스터의 드레인이 상기 출력 단자에 접 속되며,
    상기 제 1, 제 2 및 제 3 PMOS 트랜지스터의 게이트에 각각을 선택하는 제어 신호가 입력되어 있는 것을 특징으로 하는 전압 전환 회로.
  3. 제 1 항에 있어서,
    상기 웰 전위 제어부는,
    상기 전원 전압에 소스가 접속되고, 게이트에 상기 제 1 전압을 출력하는 제 1 제어 신호가 입력된 제 4 PMOS 트랜지스터와,
    소스에 대하여 상기 제 4 PMOS 트랜지스터의 드레인이 접속되고, 게이트에 상기 제 1 제어 신호의 반전된 신호가 입력되며, 드레인이 상기 출력 단자에 접속된 제 5 PMOS 트랜지스터를 추가로 갖고,
    상기 제 4 PMOS 트랜지스터의 드레인이 상기 제 1 및 제 3 PMOS 트랜지스터의 웰에 접속되어 있는 것을 특징으로 하는 전압 전환 회로.
  4. 제 3 항에 있어서,
    드레인이 상기 출력 단자에 접속되고, 소스가 상기 제 4 PMOS 트랜지스터의 드레인에 접속되고, 게이트에 상기 제 1 제어 신호가 입력되어 있는 NMOS 트랜지스터를 갖는 것을 특징으로 하는 전압 전환 회로.
  5. 삭제
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