JPH05258584A - 電源切換回路 - Google Patents
電源切換回路Info
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- JPH05258584A JPH05258584A JP5249092A JP5249092A JPH05258584A JP H05258584 A JPH05258584 A JP H05258584A JP 5249092 A JP5249092 A JP 5249092A JP 5249092 A JP5249092 A JP 5249092A JP H05258584 A JPH05258584 A JP H05258584A
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Abstract
(57)【要約】
【目的】 必要時のみ電圧が供給される第１の電源ライ
ンと常時電圧が供給される第２の電源ラインとからの電
圧を、夫々第１、第２ＭＯＳトランジスタを用いて択一
選択的に供給させる電源切換回路において、その第１、
第２ＭＯＳトランジスタのバックゲートがフローティン
グ状態にならないようにする。 【構成】 高電圧電源ライン２への電源供給を行なう外
部電源端子がオープン端子となった場合には、第１、第
２ＭＯＳトランジスタ１、３のバックゲートを高電圧電
源ライン２側から低電圧電源ライン４側に切り換え接続
する切換接続回路１４を設ける。この切換接続回路１４
は高電圧電源ライン２側の電圧の有無を検出する電圧検
出回路１５と、この電圧検出回路１５にて電圧が無くな
ったことが検出されると第１、第２ＭＯＳトランジスタ
１、３のバックゲートを高電圧電源ライン２側から低電
圧電源ライン４側に切り換え接続するＰチャンネルの第
３、第４ＭＯＳトランジスタ１６、１７とから構成す
る。
ンと常時電圧が供給される第２の電源ラインとからの電
圧を、夫々第１、第２ＭＯＳトランジスタを用いて択一
選択的に供給させる電源切換回路において、その第１、
第２ＭＯＳトランジスタのバックゲートがフローティン
グ状態にならないようにする。 【構成】 高電圧電源ライン２への電源供給を行なう外
部電源端子がオープン端子となった場合には、第１、第
２ＭＯＳトランジスタ１、３のバックゲートを高電圧電
源ライン２側から低電圧電源ライン４側に切り換え接続
する切換接続回路１４を設ける。この切換接続回路１４
は高電圧電源ライン２側の電圧の有無を検出する電圧検
出回路１５と、この電圧検出回路１５にて電圧が無くな
ったことが検出されると第１、第２ＭＯＳトランジスタ
１、３のバックゲートを高電圧電源ライン２側から低電
圧電源ライン４側に切り換え接続するＰチャンネルの第
３、第４ＭＯＳトランジスタ１６、１７とから構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、電圧供給ラインに第１
の電源ラインからの電圧と第２の電源ラインからの電圧
とを択一選択的に供給させる電源切換回路に関するもの
で、例えばＥＰＲＯＭやＥ2ＰＲＯＭの電源切換に用い
て好適なものである。
の電源ラインからの電圧と第２の電源ラインからの電圧
とを択一選択的に供給させる電源切換回路に関するもの
で、例えばＥＰＲＯＭやＥ2ＰＲＯＭの電源切換に用い
て好適なものである。
【０００２】
【従来の技術】従来、例えばＥＰＲＯＭやＥ2ＰＲＯＭ
等の不揮発性メモリはその記憶素子としてＭＮＯＳトラ
ンジスタが使用されており、このＭＮＯＳトランジスタ
の性質から基板とゲート間にデータの読み出し時には低
い電圧を印加して動作させ、データの書き換え時には高
い電圧を印加するようになっている。従って、このよう
なＭＮＯＳトランジスタで構成されたメモリにデータの
書き込みと読み出しを行なうために図２に示すような電
源切換回路が必要となる。即ち、１はソースが高電圧電
源ライン２側に接続されたＰチャンネルの第１ＭＯＳト
ランジスタ、３はソースが低電圧電源ライン４側に接続
されたＰチャンネルの第２ＭＯＳトランジスタで、第
１、第２ＭＯＳトランジスタ１、３のバックゲート（基
板端子）は高電圧電源ライン２側に接続されている。５
は第１、第２ＭＯＳトランジスタ１、３のドレインに接
続された電圧供給ライン、６は制御端子７に印加される
ＨレベルかＬレベルかの制御信号に応じたスイッチング
電圧を第１、第２ＭＯＳトランジスタ１、３のゲートに
与えて第１、第２ＭＯＳトランジスタ１、３を択一選択
的にＯＮさせる切換駆動回路で、該切換駆動回路６は第
１、第２遅延素子（例えば、コンデンサ等）８、９と第
１、第２インバータ１０、１１とＮＡＮＤ回路１２とで
構成されており、ＮＡＮＤ回路１２からの出力をスイッ
チング電圧として第１ＭＯＳトランジスタ１のゲートに
供給するようになっていると共に、第１インバータ１０
からの出力をスイッチング電圧として第２ＭＯＳトラン
ジスタ３のゲートに供給するようになっている。ここ
で、第１、第２遅延素子８、９はスイッチング電圧の切
換時に第１、第２ＭＯＳトランジスタ１、３が同時にオ
ンして両電源ライン２、４がショートするのを防止する
ためのもので、第１遅延素子８はＮＡＮＤ回路１２から
のスイッチング電圧をＨレベルにした後に第１インバー
タ１０の出力をＬレベルにし、第２遅延素子９は第１イ
ンバータ１０の出力をＨレベルにした後ＮＡＮＤ回路１
２のスイッチング電圧をＬレベルにするようになってい
る。そして、１３は電圧供給ライン５に接続されて高電
圧電源ライン２或いは低電圧電源ライン４からの何れか
の電圧が供給されるＥＰＲＯＭやＥ2ＰＲＯＭ等の不揮
発性メモリで、該不揮発性メモリ１３は第２ＭＯＳトラ
ンジスタ３と電圧供給ライン５を通して低電圧電源ライ
ン４から低電圧ＶＣＣ（例えば、５Ｖ）が供給されると
スタンバイ或いはデータの読み出しモードとなり、逆に
第１ＭＯＳトランジスタ１と電圧供給ライン５を通して
高電圧電源ライン２から高電圧ＶＰＰ（例えば、１２〜
１５Ｖ）が供給されるとデータ書き込みモードとなる。
尚、この図２の回路全体は１つのＩＣチップ内に形成さ
れるようになっている。
等の不揮発性メモリはその記憶素子としてＭＮＯＳトラ
ンジスタが使用されており、このＭＮＯＳトランジスタ
の性質から基板とゲート間にデータの読み出し時には低
い電圧を印加して動作させ、データの書き換え時には高
い電圧を印加するようになっている。従って、このよう
なＭＮＯＳトランジスタで構成されたメモリにデータの
書き込みと読み出しを行なうために図２に示すような電
源切換回路が必要となる。即ち、１はソースが高電圧電
源ライン２側に接続されたＰチャンネルの第１ＭＯＳト
ランジスタ、３はソースが低電圧電源ライン４側に接続
されたＰチャンネルの第２ＭＯＳトランジスタで、第
１、第２ＭＯＳトランジスタ１、３のバックゲート（基
板端子）は高電圧電源ライン２側に接続されている。５
は第１、第２ＭＯＳトランジスタ１、３のドレインに接
続された電圧供給ライン、６は制御端子７に印加される
ＨレベルかＬレベルかの制御信号に応じたスイッチング
電圧を第１、第２ＭＯＳトランジスタ１、３のゲートに
与えて第１、第２ＭＯＳトランジスタ１、３を択一選択
的にＯＮさせる切換駆動回路で、該切換駆動回路６は第
１、第２遅延素子（例えば、コンデンサ等）８、９と第
１、第２インバータ１０、１１とＮＡＮＤ回路１２とで
構成されており、ＮＡＮＤ回路１２からの出力をスイッ
チング電圧として第１ＭＯＳトランジスタ１のゲートに
供給するようになっていると共に、第１インバータ１０
からの出力をスイッチング電圧として第２ＭＯＳトラン
ジスタ３のゲートに供給するようになっている。ここ
で、第１、第２遅延素子８、９はスイッチング電圧の切
換時に第１、第２ＭＯＳトランジスタ１、３が同時にオ
ンして両電源ライン２、４がショートするのを防止する
ためのもので、第１遅延素子８はＮＡＮＤ回路１２から
のスイッチング電圧をＨレベルにした後に第１インバー
タ１０の出力をＬレベルにし、第２遅延素子９は第１イ
ンバータ１０の出力をＨレベルにした後ＮＡＮＤ回路１
２のスイッチング電圧をＬレベルにするようになってい
る。そして、１３は電圧供給ライン５に接続されて高電
圧電源ライン２或いは低電圧電源ライン４からの何れか
の電圧が供給されるＥＰＲＯＭやＥ2ＰＲＯＭ等の不揮
発性メモリで、該不揮発性メモリ１３は第２ＭＯＳトラ
ンジスタ３と電圧供給ライン５を通して低電圧電源ライ
ン４から低電圧ＶＣＣ（例えば、５Ｖ）が供給されると
スタンバイ或いはデータの読み出しモードとなり、逆に
第１ＭＯＳトランジスタ１と電圧供給ライン５を通して
高電圧電源ライン２から高電圧ＶＰＰ（例えば、１２〜
１５Ｖ）が供給されるとデータ書き込みモードとなる。
尚、この図２の回路全体は１つのＩＣチップ内に形成さ
れるようになっている。
【０００３】
【発明が解決しようとする課題】ところで、この不揮発
性メモリ１３がＥＰＲＯＭでＥＰＲＯＭ単体のＩＣとし
て用いられる場合には、即ちＥＰＲＯＭによるメモリ機
能のみのＩＣとして用いられる場合には、その高電圧電
源ライン２に外部より電源供給を行なうための外部電源
端子を設けて、この外部電源端子よりデータの書き込み
モード時には１２〜１５Ｖの電圧を供給しスタンバイ或
いはデータの読み出しモード時には５Ｖの電圧を供給す
るようになっているので、高電圧電源ライン２側に接続
された第１、第２ＭＯＳトランジスタ１、３のバックゲ
ートがオープン、即ちフローティング状態になることは
ない。そして、不揮発性メモリ１３がＥ2ＰＲＯＭでＥ2
ＰＲＯＭ単体のＩＣとして用いられる場合も、先ず昇圧
回路を内蔵する形式のものではその昇圧回路を動作させ
るか否かでデータの書き込みモード時に１２〜１５Ｖの
電圧を高電圧電源ライン２に供給し、スタンバイ或いは
データの読み出しモード時には５Ｖの電圧を高電圧電源
ライン２に供給するようになっているので、また昇圧回
路を内蔵していない形式のものではＥＰＲＯＭの場合と
同様に外部電源端子を設けて、この外部電源端子よりデ
ータの書き込みモード時には１２〜１５Ｖの電圧を高電
圧電源ライン２に供給しスタンバイ或いはデータの読み
出しモード時には５Ｖの電圧を高電圧電源ライン２に供
給するようになっているので、高電圧電源ライン２側に
接続された第１、第２ＭＯＳトランジスタ１、３のバッ
クゲートがフローティング状態になると云った問題は生
じない。
性メモリ１３がＥＰＲＯＭでＥＰＲＯＭ単体のＩＣとし
て用いられる場合には、即ちＥＰＲＯＭによるメモリ機
能のみのＩＣとして用いられる場合には、その高電圧電
源ライン２に外部より電源供給を行なうための外部電源
端子を設けて、この外部電源端子よりデータの書き込み
モード時には１２〜１５Ｖの電圧を供給しスタンバイ或
いはデータの読み出しモード時には５Ｖの電圧を供給す
るようになっているので、高電圧電源ライン２側に接続
された第１、第２ＭＯＳトランジスタ１、３のバックゲ
ートがオープン、即ちフローティング状態になることは
ない。そして、不揮発性メモリ１３がＥ2ＰＲＯＭでＥ2
ＰＲＯＭ単体のＩＣとして用いられる場合も、先ず昇圧
回路を内蔵する形式のものではその昇圧回路を動作させ
るか否かでデータの書き込みモード時に１２〜１５Ｖの
電圧を高電圧電源ライン２に供給し、スタンバイ或いは
データの読み出しモード時には５Ｖの電圧を高電圧電源
ライン２に供給するようになっているので、また昇圧回
路を内蔵していない形式のものではＥＰＲＯＭの場合と
同様に外部電源端子を設けて、この外部電源端子よりデ
ータの書き込みモード時には１２〜１５Ｖの電圧を高電
圧電源ライン２に供給しスタンバイ或いはデータの読み
出しモード時には５Ｖの電圧を高電圧電源ライン２に供
給するようになっているので、高電圧電源ライン２側に
接続された第１、第２ＭＯＳトランジスタ１、３のバッ
クゲートがフローティング状態になると云った問題は生
じない。
【０００４】然し乍ら、例えば不揮発性メモリ１３とし
てのＥ2ＰＲＯＭと共に演算処理素子等を１つのＩＣチ
ップ内に組み込んだ複合ＬＳＩの場合には、その高電圧
電源ライン２側に常時は電圧を供給せず、その初期設定
時にのみ外部電源端子より１２〜１５Ｖの電圧を供給し
データの書き込みモードに設定することで必要なデータ
をＥ2ＰＲＯＭに書き込み、その後の実動作時は外部電
源端子をオープン端子としスタンバイ或いはデータの読
み出しモードとしてのみ用いる形式のものがあり、この
場合高電圧電源ライン２側に接続された第１、第２ＭＯ
Ｓトランジスタ１、３のバックゲートがフローティング
状態となり、ラッチアップ等の誤動作を生じる虞れがあ
った。
てのＥ2ＰＲＯＭと共に演算処理素子等を１つのＩＣチ
ップ内に組み込んだ複合ＬＳＩの場合には、その高電圧
電源ライン２側に常時は電圧を供給せず、その初期設定
時にのみ外部電源端子より１２〜１５Ｖの電圧を供給し
データの書き込みモードに設定することで必要なデータ
をＥ2ＰＲＯＭに書き込み、その後の実動作時は外部電
源端子をオープン端子としスタンバイ或いはデータの読
み出しモードとしてのみ用いる形式のものがあり、この
場合高電圧電源ライン２側に接続された第１、第２ＭＯ
Ｓトランジスタ１、３のバックゲートがフローティング
状態となり、ラッチアップ等の誤動作を生じる虞れがあ
った。
【０００５】本発明はこのような点に鑑み成されたもの
であって、不揮発性メモリへのデータの書き込み終了後
その高電圧電源ラインへの電源供給を行なう外部電源端
子をオープン端子として用いる場合に、ラッチアップ等
の誤動作を生じないようにした電源切換回路を提供する
ことを目的とする。
であって、不揮発性メモリへのデータの書き込み終了後
その高電圧電源ラインへの電源供給を行なう外部電源端
子をオープン端子として用いる場合に、ラッチアップ等
の誤動作を生じないようにした電源切換回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記した目的を達成する
ため本発明では、ソースが必要時のみ電圧が供給される
第１の電源ライン（この場合、高電圧電源ライン）に接
続された第１ＭＯＳトランジスタと、ソースが常時電圧
が供給される第２の電源ライン（この場合、低電圧電源
ライン）に接続された第２ＭＯＳトランジスタと、前記
第１、第２ＭＯＳトランジスタのドレインに接続された
電圧供給ラインと、前記第１、第２ＭＯＳトランジスタ
のゲートにスイッチング電圧を与えて前記第１、第２Ｍ
ＯＳトランジスタを択一選択的にＯＮさせる切換駆動回
路とから成る電源切換回路において、前記第１、第２Ｍ
ＯＳトランジスタのバックゲートを高電圧電源ライン側
又は低電圧電源ライン側に切り換え接続する切換接続回
路を設けたものである。具体的に前記切換接続回路は、
高電圧電源ライン側の電圧の有無又は低下を検出する電
圧検出回路と、この電圧検出回路にて電圧が無くなった
こと又は低下したことが検出されると第１、第２ＭＯＳ
トランジスタのバックゲートを高電圧電源ライン側から
低電圧電源ライン側に切り換え接続する切換用の素子と
を含んでいるものであり、例えば前記切換用の素子は、
前記電圧検出回路によってＯＮされる第３、第４ＭＯＳ
トランジスタであり、前記電圧供給ラインにＥ2ＰＲＯ
Ｍが接続され、前記電圧供給ラインの電圧は前記Ｅ2Ｐ
ＲＯＭのデータの書き換え、読み出しに使用されるもの
である。
ため本発明では、ソースが必要時のみ電圧が供給される
第１の電源ライン（この場合、高電圧電源ライン）に接
続された第１ＭＯＳトランジスタと、ソースが常時電圧
が供給される第２の電源ライン（この場合、低電圧電源
ライン）に接続された第２ＭＯＳトランジスタと、前記
第１、第２ＭＯＳトランジスタのドレインに接続された
電圧供給ラインと、前記第１、第２ＭＯＳトランジスタ
のゲートにスイッチング電圧を与えて前記第１、第２Ｍ
ＯＳトランジスタを択一選択的にＯＮさせる切換駆動回
路とから成る電源切換回路において、前記第１、第２Ｍ
ＯＳトランジスタのバックゲートを高電圧電源ライン側
又は低電圧電源ライン側に切り換え接続する切換接続回
路を設けたものである。具体的に前記切換接続回路は、
高電圧電源ライン側の電圧の有無又は低下を検出する電
圧検出回路と、この電圧検出回路にて電圧が無くなった
こと又は低下したことが検出されると第１、第２ＭＯＳ
トランジスタのバックゲートを高電圧電源ライン側から
低電圧電源ライン側に切り換え接続する切換用の素子と
を含んでいるものであり、例えば前記切換用の素子は、
前記電圧検出回路によってＯＮされる第３、第４ＭＯＳ
トランジスタであり、前記電圧供給ラインにＥ2ＰＲＯ
Ｍが接続され、前記電圧供給ラインの電圧は前記Ｅ2Ｐ
ＲＯＭのデータの書き換え、読み出しに使用されるもの
である。
【０００７】
【作用】このような構成によると、高電圧電源ラインへ
の電源供給停止時又はその電圧低下時に切換接続回路に
より第１、第２ＭＯＳトランジスタのバックゲートが高
電圧電源ライン側から低電圧電源ライン側に切り換え接
続されることになるので、例えばＥ2ＰＲＯＭへのデー
タ書き込み終了後その高電圧電源ラインへの電源供給を
行なう外部電源端子がオープン端子となった場合に、第
１、第２ＭＯＳトランジスタのバックゲートがフローテ
ィング状態になるのが防止されることになる。
の電源供給停止時又はその電圧低下時に切換接続回路に
より第１、第２ＭＯＳトランジスタのバックゲートが高
電圧電源ライン側から低電圧電源ライン側に切り換え接
続されることになるので、例えばＥ2ＰＲＯＭへのデー
タ書き込み終了後その高電圧電源ラインへの電源供給を
行なう外部電源端子がオープン端子となった場合に、第
１、第２ＭＯＳトランジスタのバックゲートがフローテ
ィング状態になるのが防止されることになる。
【０００８】
【実施例】以下、本発明の一実施例について図面と共に
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では高電圧電源
ライン２への電源供給を行なう外部電源端子がオープン
端子となった場合に、前記第１、第２ＭＯＳトランジス
タ１、３のバックゲートを高電圧電源ライン２側から低
電圧電源ライン４側に切り換え接続する切換接続回路１
４を設けたもので、第１、第２ＭＯＳトランジスタ１、
３のバックゲートがフローティング状態になるのを防止
するようにしたものである。具体的に、切換接続回路１
４は図１に示すように高電圧電源ライン２側の電圧の有
無を検出する電圧検出回路１５と、この電圧検出回路１
５にて電圧が無くなったことが検出されると第１、第２
ＭＯＳトランジスタ１、３のバックゲートを高電圧電源
ライン２側から低電圧電源ライン４側に切り換え接続す
るＰチャンネルの第３、第４ＭＯＳトランジスタ１６、
１７とから構成されている。
説明する。尚、従来と同一部分については同一符号を付
すと共にその説明を省略する。本実施例では高電圧電源
ライン２への電源供給を行なう外部電源端子がオープン
端子となった場合に、前記第１、第２ＭＯＳトランジス
タ１、３のバックゲートを高電圧電源ライン２側から低
電圧電源ライン４側に切り換え接続する切換接続回路１
４を設けたもので、第１、第２ＭＯＳトランジスタ１、
３のバックゲートがフローティング状態になるのを防止
するようにしたものである。具体的に、切換接続回路１
４は図１に示すように高電圧電源ライン２側の電圧の有
無を検出する電圧検出回路１５と、この電圧検出回路１
５にて電圧が無くなったことが検出されると第１、第２
ＭＯＳトランジスタ１、３のバックゲートを高電圧電源
ライン２側から低電圧電源ライン４側に切り換え接続す
るＰチャンネルの第３、第４ＭＯＳトランジスタ１６、
１７とから構成されている。
【０００９】ここで、第３ＭＯＳトランジスタ１６はソ
ースが高電圧電源ライン２側に接続されドレインが第１
ＭＯＳトランジスタ１のソース側と第１、第２ＭＯＳト
ランジスタ１、３のバックゲート側に接続され、また第
４ＭＯＳトランジスタ１７はソースが低電圧電源ライン
４側に接続されドレインが第１、第２ＭＯＳトランジス
タ１、３のバックゲート側に接続されており、電圧検出
回路１５を構成する比較器１８からの出力が第３ＭＯＳ
トランジスタ１６のゲートに供給され、インバータ１９
からの出力が第４ＭＯＳトランジスタ１７のゲートに供
給されるようになっている。尚、この場合は電圧供給ラ
イン５にＥ2ＰＲＯＭを素子とする不揮発性メモリ１３
が接続された複合ＬＳＩであり、この電圧供給ライン５
の電圧はＥ2ＰＲＯＭのデータの書き換え、読み出しに
使用されるようになっており、その低電圧電源ライン４
には常時低電圧が供給され、その高電圧電源ライン２に
はＥ2ＰＲＯＭの初期設定時のみ外部電源端子より高電
圧が供給されるようになっている。
ースが高電圧電源ライン２側に接続されドレインが第１
ＭＯＳトランジスタ１のソース側と第１、第２ＭＯＳト
ランジスタ１、３のバックゲート側に接続され、また第
４ＭＯＳトランジスタ１７はソースが低電圧電源ライン
４側に接続されドレインが第１、第２ＭＯＳトランジス
タ１、３のバックゲート側に接続されており、電圧検出
回路１５を構成する比較器１８からの出力が第３ＭＯＳ
トランジスタ１６のゲートに供給され、インバータ１９
からの出力が第４ＭＯＳトランジスタ１７のゲートに供
給されるようになっている。尚、この場合は電圧供給ラ
イン５にＥ2ＰＲＯＭを素子とする不揮発性メモリ１３
が接続された複合ＬＳＩであり、この電圧供給ライン５
の電圧はＥ2ＰＲＯＭのデータの書き換え、読み出しに
使用されるようになっており、その低電圧電源ライン４
には常時低電圧が供給され、その高電圧電源ライン２に
はＥ2ＰＲＯＭの初期設定時のみ外部電源端子より高電
圧が供給されるようになっている。
【００１０】従って、このような構成ではその低電圧、
高電圧電源ライン４、２に夫々低電圧、高電圧が供給さ
れている初期設定状態において、その制御端子７にＬレ
ベルの制御信号が印加されると、第２遅延素子９により
先ず第１インバータ１０より出力されるスイッチング電
圧がＨレベルになった後、ＮＡＮＤ回路１２より出力さ
れるスイッチング電圧がＬレベルとなる。そのため、第
２ＭＯＳトランジスタ３がＯＦＦとなった後に第１ＭＯ
Ｓトランジスタ１がＯＮとなって、高電圧電源ライン２
からの高電圧ＶＰＰ（例えば、１２〜１５Ｖ）が第１Ｍ
ＯＳトランジスタ１のソース・ドレイン、そして電圧供
給ライン５を通して不揮発性メモリ１３に供給されるこ
とになり、不揮発性メモリ１３はデータの書き込みモー
ドとなる。そして、データの書き込み終了後その制御端
子７にＨレベルの制御信号が印加されると、第１遅延素
子８により先ずＮＡＮＤ回路１２より出力されるスイッ
チング電圧がＨレベル（例えば、１５Ｖ）になった後に
第１インバータ１０より出力されるスイッチング電圧が
Ｌレベル（例えば、０Ｖ）となる。そのため、第１ＭＯ
Ｓトランジスタ１がＯＦＦとなった後に第２ＭＯＳトラ
ンジスタ３がＯＮとなって、低電圧電源ライン４からの
低電圧ＶＣＣ（例えば、５Ｖ）が第２ＭＯＳトランジス
タ３のソース・ドレイン、そして電圧供給ライン５を通
して不揮発性メモリ１３に供給されることになり、不揮
発性メモリ１３はスタンバイ或いはデータの読み出しモ
ードとなり、書き込んだデータを確認することができ
る。そして、このような初期設定時には比較器１８の出
力がＬレベルにまたインバータ１９の出力がＨレベルに
なっているので、第３ＭＯＳトランジスタ１６がＯＮに
また第４ＭＯＳトランジスタ１７がＯＦＦとなって、第
１、第２ＭＯＳトランジスタ１、３のバックゲートは第
３ＭＯＳトランジスタ１６により高電圧電源ライン２側
に接続されている。
高電圧電源ライン４、２に夫々低電圧、高電圧が供給さ
れている初期設定状態において、その制御端子７にＬレ
ベルの制御信号が印加されると、第２遅延素子９により
先ず第１インバータ１０より出力されるスイッチング電
圧がＨレベルになった後、ＮＡＮＤ回路１２より出力さ
れるスイッチング電圧がＬレベルとなる。そのため、第
２ＭＯＳトランジスタ３がＯＦＦとなった後に第１ＭＯ
Ｓトランジスタ１がＯＮとなって、高電圧電源ライン２
からの高電圧ＶＰＰ（例えば、１２〜１５Ｖ）が第１Ｍ
ＯＳトランジスタ１のソース・ドレイン、そして電圧供
給ライン５を通して不揮発性メモリ１３に供給されるこ
とになり、不揮発性メモリ１３はデータの書き込みモー
ドとなる。そして、データの書き込み終了後その制御端
子７にＨレベルの制御信号が印加されると、第１遅延素
子８により先ずＮＡＮＤ回路１２より出力されるスイッ
チング電圧がＨレベル（例えば、１５Ｖ）になった後に
第１インバータ１０より出力されるスイッチング電圧が
Ｌレベル（例えば、０Ｖ）となる。そのため、第１ＭＯ
Ｓトランジスタ１がＯＦＦとなった後に第２ＭＯＳトラ
ンジスタ３がＯＮとなって、低電圧電源ライン４からの
低電圧ＶＣＣ（例えば、５Ｖ）が第２ＭＯＳトランジス
タ３のソース・ドレイン、そして電圧供給ライン５を通
して不揮発性メモリ１３に供給されることになり、不揮
発性メモリ１３はスタンバイ或いはデータの読み出しモ
ードとなり、書き込んだデータを確認することができ
る。そして、このような初期設定時には比較器１８の出
力がＬレベルにまたインバータ１９の出力がＨレベルに
なっているので、第３ＭＯＳトランジスタ１６がＯＮに
また第４ＭＯＳトランジスタ１７がＯＦＦとなって、第
１、第２ＭＯＳトランジスタ１、３のバックゲートは第
３ＭＯＳトランジスタ１６により高電圧電源ライン２側
に接続されている。
【００１１】次に、初期設定が終了して外部電源端子が
オープン端子にされ、不揮発性メモリ１３をスタンバイ
或いはデータの読み出しモードのみにて用いる状態で
は、高電圧電源ライン２側の電圧が無くなって比較器１
８の出力がＨレベルにまたインバータ１９の出力がＬレ
ベルとなるので、第３ＭＯＳトランジスタ１６がＯＦＦ
にまた第４ＭＯＳトランジスタ１７がＯＮとなって、第
１、第２ＭＯＳトランジスタ１、３のバックゲートは高
電圧電源ライン２側から第４ＭＯＳトランジスタ１７に
より低電圧電源ライン４側に切り換え接続されることに
なる。
オープン端子にされ、不揮発性メモリ１３をスタンバイ
或いはデータの読み出しモードのみにて用いる状態で
は、高電圧電源ライン２側の電圧が無くなって比較器１
８の出力がＨレベルにまたインバータ１９の出力がＬレ
ベルとなるので、第３ＭＯＳトランジスタ１６がＯＦＦ
にまた第４ＭＯＳトランジスタ１７がＯＮとなって、第
１、第２ＭＯＳトランジスタ１、３のバックゲートは高
電圧電源ライン２側から第４ＭＯＳトランジスタ１７に
より低電圧電源ライン４側に切り換え接続されることに
なる。
【００１２】以上、本実施例では高電圧電源ライン２側
の電圧が無くなったことを検出するようにしたが、その
電圧が低下したことを検出するようにしても良く、例え
ば比較器１８の基準電圧を不揮発性メモリ１３へのデー
タ書き込みに必要な電源電圧値に設定し、初期設定時に
高電圧電源ライン２の電圧が基準電圧よりも低下した場
合不揮発性メモリ１３への書き込み不能状態であると判
定して第１、第２ＭＯＳトランジスタ１、３のバックゲ
ートを低電圧電源ライン４側に切り換え接続すると共
に、制御端子７に印加される制御信号を強制的にＨレベ
ルとして第１ＭＯＳトランジスタ１がＯＮとなることを
禁止し、書き込み不能状態であることを従事者に知らせ
るようにしても良い。尚、制御信号を強制的にＨレベル
にするには、例えば比較器１８又はインバータ１９の出
力に応じた制御動作を行なう制御ロジックを用いて行な
わせるようにすれば良い。また、本実施例では第１、第
２ＭＯＳトランジスタ１、３としてＰチャンネルのもの
を用いたが、Ｎチャンネルのものを用いるようにしても
良く、その際ホットエレクトロン効果等によるトランジ
スタ劣化の防止対策を講じる必要がある。更に、本実施
例では不揮発性メモリ１３としてＥ2ＰＲＯＭへの電源
供給の場合について述べたが、ＥＰＲＯＭであっても良
く、また不揮発性メモリ以外への電源切換に用いるよう
にしても良い。
の電圧が無くなったことを検出するようにしたが、その
電圧が低下したことを検出するようにしても良く、例え
ば比較器１８の基準電圧を不揮発性メモリ１３へのデー
タ書き込みに必要な電源電圧値に設定し、初期設定時に
高電圧電源ライン２の電圧が基準電圧よりも低下した場
合不揮発性メモリ１３への書き込み不能状態であると判
定して第１、第２ＭＯＳトランジスタ１、３のバックゲ
ートを低電圧電源ライン４側に切り換え接続すると共
に、制御端子７に印加される制御信号を強制的にＨレベ
ルとして第１ＭＯＳトランジスタ１がＯＮとなることを
禁止し、書き込み不能状態であることを従事者に知らせ
るようにしても良い。尚、制御信号を強制的にＨレベル
にするには、例えば比較器１８又はインバータ１９の出
力に応じた制御動作を行なう制御ロジックを用いて行な
わせるようにすれば良い。また、本実施例では第１、第
２ＭＯＳトランジスタ１、３としてＰチャンネルのもの
を用いたが、Ｎチャンネルのものを用いるようにしても
良く、その際ホットエレクトロン効果等によるトランジ
スタ劣化の防止対策を講じる必要がある。更に、本実施
例では不揮発性メモリ１３としてＥ2ＰＲＯＭへの電源
供給の場合について述べたが、ＥＰＲＯＭであっても良
く、また不揮発性メモリ以外への電源切換に用いるよう
にしても良い。
【００１３】
【発明の効果】上述した如く本発明に依れば、必要時の
み電圧が供給される第１の電源ラインと常時電圧が供給
される第２の電源ラインからの電圧を、夫々第１、第２
ＭＯＳトランジスタを用いて択一選択的に供給させる電
源切換回路において、この第１、第２ＭＯＳトランジス
タのバックゲートを第１の電源ライン側又は第２の電源
ライン側に切り換え接続するようにしているので、第
１、第２ＭＯＳトランジスタのバックゲートがフローテ
ィング状態になるのを確実に防止することができ、例え
ばこのような電源切換回路をＥＰＲＯＭやＥ2ＰＲＯＭ
等の不揮発性メモリの電源切換としてその不揮発性メモ
リと共に同一のＩＣチップ内に組み込んだ場合に、誤動
作を生じない信頼性の高いＩＣチップを実現することが
できる。
み電圧が供給される第１の電源ラインと常時電圧が供給
される第２の電源ラインからの電圧を、夫々第１、第２
ＭＯＳトランジスタを用いて択一選択的に供給させる電
源切換回路において、この第１、第２ＭＯＳトランジス
タのバックゲートを第１の電源ライン側又は第２の電源
ライン側に切り換え接続するようにしているので、第
１、第２ＭＯＳトランジスタのバックゲートがフローテ
ィング状態になるのを確実に防止することができ、例え
ばこのような電源切換回路をＥＰＲＯＭやＥ2ＰＲＯＭ
等の不揮発性メモリの電源切換としてその不揮発性メモ
リと共に同一のＩＣチップ内に組み込んだ場合に、誤動
作を生じない信頼性の高いＩＣチップを実現することが
できる。
【図１】 本発明の一実施例を示す図。
【図２】 従来の構成例を示す図。
１、３ 第１、第２ＭＯＳトランジスタ ２、４ 高電圧、低電圧電源ライン ５ 電圧供給ライン ６ 切換駆動回路 １３ 不揮発性メモリ １４ 切換接続回路 １５ 電圧検出回路 １６、１７ 第３、第４ＭＯＳトランジスタ
Claims (4)
- 【請求項１】 ソースが必要時のみ電圧が供給される第
１の電源ラインに接続された第１ＭＯＳトランジスタ
と、ソースが常時電圧が供給される第２の電源ラインに
接続された第２ＭＯＳトランジスタと、前記第１、第２
ＭＯＳトランジスタのドレインに接続された電圧供給ラ
インと、前記第１、第２ＭＯＳトランジスタのゲートに
スイッチング電圧を与えて前記第１、第２ＭＯＳトラン
ジスタを択一選択的にＯＮさせる切換駆動回路とから成
る電源切換回路において、前記第１、第２ＭＯＳトラン
ジスタのバックゲートを第１の電源ライン側又は第２の
電源ライン側に切り換え接続する切換接続回路を設けた
ことを特徴とする電源切換回路。 - 【請求項２】 前記切換接続回路は、第１の電源ライン
側の電圧の有無又は低下を検出する電圧検出回路と、こ
の電圧検出回路にて電圧が無くなったこと又は低下した
ことが検出されると第１、第２ＭＯＳトランジスタのバ
ックゲートを第１の電源ライン側から第２の電源ライン
側に切り換え接続する切換用の素子とを含んでいること
を特徴とする請求項１に記載の電源切換回路。 - 【請求項３】 前記切換用の素子は、前記電圧検出回路
によってＯＮされる第３、第４ＭＯＳトランジスタであ
ることを特徴とする請求項２に記載の電源切換回路。 - 【請求項４】 前記電圧供給ラインにＥ2ＰＲＯＭが接
続され、前記電圧供給ラインの電圧は前記Ｅ2ＰＲＯＭ
のデータの書き換え、読み出しに使用されることを特徴
とする請求項１に記載の電源切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249092A JPH05258584A (ja) | 1992-03-11 | 1992-03-11 | 電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249092A JPH05258584A (ja) | 1992-03-11 | 1992-03-11 | 電源切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258584A true JPH05258584A (ja) | 1993-10-08 |
Family
ID=12916157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249092A Pending JPH05258584A (ja) | 1992-03-11 | 1992-03-11 | 電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258584A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004032148A1 (ja) * | 2002-10-04 | 2004-04-15 | Sharp Kabushiki Kaisha | 半導体記憶装置およびその制御方法および携帯電子機器 |
| WO2008056712A1 (fr) * | 2006-11-08 | 2008-05-15 | Seiko Instruments Inc. | Circuit de mise en marche et d'arrêt de tension |
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
| JP2013223175A (ja) * | 2012-04-18 | 2013-10-28 | Denso Corp | 電子回路 |
| US11239840B2 (en) | 2019-10-31 | 2022-02-01 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit and imaging device |
-
1992
- 1992-03-11 JP JP5249092A patent/JPH05258584A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004032148A1 (ja) * | 2002-10-04 | 2004-04-15 | Sharp Kabushiki Kaisha | 半導体記憶装置およびその制御方法および携帯電子機器 |
| US7372758B2 (en) | 2002-10-04 | 2008-05-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, method for controlling the same, and mobile electronic device |
| WO2008056712A1 (fr) * | 2006-11-08 | 2008-05-15 | Seiko Instruments Inc. | Circuit de mise en marche et d'arrêt de tension |
| JP2008118582A (ja) * | 2006-11-08 | 2008-05-22 | Seiko Instruments Inc | 電圧切替回路 |
| US7911259B2 (en) | 2006-11-08 | 2011-03-22 | Seiko Instruments Inc. | Voltage switching circuit |
| JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
| JP2013223175A (ja) * | 2012-04-18 | 2013-10-28 | Denso Corp | 電子回路 |
| US11239840B2 (en) | 2019-10-31 | 2022-02-01 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit and imaging device |
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