WO2005074110A1 - スイッチング電源と半導体集積回路 - Google Patents

スイッチング電源と半導体集積回路 Download PDF

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voltage
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Kyoichi Hosokawa
Ryotaro Kudo
Toshio Nagasawa
Koji Tateno
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Renesas Technology Corp.
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switching power supply and a semiconductor integrated circuit, and for example, relates to a switching power supply that converts a high voltage to a low voltage and a technique effective when applied to a semiconductor integrated circuit used for the switching power supply.
  • FIG. 12 shows a configuration diagram of a step-down switching power supply studied prior to the present invention.
  • NMOS N-channel power MOSFETs
  • FIG. 12 shows a configuration diagram of a step-down switching power supply studied prior to the present invention.
  • a booster circuit called “bootstrap” in the figure and a level shift circuit are required.
  • bootsstrap In the booster circuit of FIG.
  • a voltage (VDD-VD) lower than the power supply voltage VDD by the forward voltage Vf of the diode D4 is supplied for driving the high-potential-side switch element Ml. That is, the source of the switch element Ml
  • the voltage (VDD-VD) higher than the voltage (VDD-VD) stored in the bootstrap capacitor CB is supplied to the gate of the switch element Ml with respect to (the midpoint LX).
  • FIG. 14 shows an operation waveform diagram of each part of the step-down switching power supply shown in FIG.
  • the midpoint LX of the high-potential-side switch element Ml and the low-potential-side switch element M2 changes to the input voltage Vin and the ground potential VSS at each switching.
  • the booster circuit also charges the bootstrap capacitor CB with the power supply voltage VDD via the diode D4 while the potential of the middle point LX is at the ground potential VSS. Therefore, the voltage across the bootstrap capacitor CB becomes the voltage (VDD-VD) lower than the power supply voltage VDD by the forward voltage Vf of the diode D4.
  • the diode D4 Prevents the backflow to the power supply voltage VDD, and supplies power to the drive circuit of the high-potential-side switch element Ml from the bootstrap capacitance CB.
  • the power supply voltage VDD of a peripheral circuit including a control circuit tends to be lower.
  • the drop in the forward voltage Vf of the diode D4 cannot be ignored, and there is a possibility that a sufficient drive voltage for the high-potential side switch element Ml cannot be obtained.
  • the drive voltage is insufficient, the inherent performance of the switch element cannot be brought out, resulting in an increase in loss and the like. Therefore, Japanese Patent Application Publication No.
  • 11-501500 is an example of a switching power supply that is configured with a junction type FET (hereinafter abbreviated as JFET) as a bootstrap circuit and built into the IC.
  • JFET junction type FET
  • the bootstrap capacitor is charged via the FET.
  • Patent Document 1 Tokiohei 11-501500
  • An object of the present invention is to provide a high-potential-side switch element even when the power supply voltage VDD is low.
  • a booster circuit comprising a bootstrap capacitor and a MOSFET is provided between the output node and a predetermined voltage terminal, and the boosted voltage is used as an operating voltage of the drive circuit of the switch element.
  • the MOSFET is turned off, one of the sources and Drain region and substrate gate The other source / drain region is connected to the substrate gate so that the junction diode therebetween is in the opposite direction to the boosted voltage formed by the bootstrap capacitance.
  • FIG. 1 is a schematic circuit diagram of an embodiment of the switching power supply according to the present invention. This embodiment is directed to a so-called step-down switching power supply that forms an output voltage Vout by stepping down an input voltage Vin.
  • the input voltage Vin is a relatively high voltage such as about 12 V
  • the output voltage Vout is a low voltage of about 3 V.
  • the input voltage Vin supplies a current from one end of the inductor LO through the high-potential-side switch element Ml.
  • a capacitor CO is provided between the other end of the inductor LO and the ground potential VSS of the circuit, and a smoothed output voltage Vout is formed by a powerful capacitor CO.
  • the back electromotive voltage generated in the inductor LO is set by setting the midpoint LX to the ground potential of the circuit when the switch element M1 is off.
  • a switch element M2 for clamping is provided.
  • the switch elements Ml and M2 are composed of N-channel type power MOSFETs.
  • the connection point between the switch elements Ml and M2 is a middle point LX of a so-called inverted push-pull output circuit, and is connected to the inductor LO and one end.
  • the following PWM control circuit is provided to control the output voltage Vout to a set potential such as about 3V.
  • the output voltage Vout is divided by a voltage dividing circuit composed of resistors R1 and R2 and supplied to one input (1) of an error amplifier EA.
  • the reference voltage Vr is supplied to the other input (+) of the error amplifier EA.
  • the difference voltage between the divided voltage and the reference voltage Vr is supplied to one input (1) of a voltage comparison circuit CMP.
  • the other input (+) of the voltage comparison circuit CMP is supplied with a triangular wave formed by the triangular wave generation circuit TWG.
  • the output signal of the voltage comparison circuit CMP is supplied to the control circuit CONT to form a PWM signal that matches the divided voltage with the reference voltage Vr.
  • the output voltage Vout is controlled by controlling the switching of the power MOSFET, such as a PFM (pulse amplitude modulation) signal and a PDM (pulse density modulation) signal, other than the PWM signal! ,.
  • a PFM pulse amplitude modulation
  • PDM pulse density modulation
  • the control circuit CONT forms a high-voltage-side control signal hg and a low-potential-side control signal lg corresponding to the PWM signal.
  • an N-channel power MOSFET with low on-resistance and low Qgd is used as the switch element Ml, and is operated as a source follower output circuit. Therefore, it is necessary to obtain the potential of the midpoint LX up to the high voltage corresponding to the input voltage Vin.
  • a booster circuit is provided in order to prevent the potential of the midpoint LX from decreasing by the threshold voltage of the MOSFET M1 and causing a loss.
  • the booster circuit performs the ⁇ ⁇ ⁇ operation when the gate voltage when the MOSFET M1 is in the ON state is set to a voltage higher than the threshold voltage with respect to the input voltage Vin.
  • the midpoint LX is connected to one end of the bootstrap capacitance CB.
  • the other end of the bootstrap capacitor CB is connected to the power supply voltage VDD via the source and drain paths of the P-channel switch MOSFET M3.
  • the power supply voltage VDD is a low voltage such as about 5 V, and is an operating voltage of the error amplifier EA, the voltage comparison circuit CMP, and the triangular wave generation circuit TWG which constitute the PWM control circuit including the control circuit CONT, and is a level described later. It is also used as the operating voltage of the low-voltage side circuits of the shift circuits LSI and LS2.
  • the high-voltage side control signal hg corresponding to the PWM signal is level-shifted via the level shift circuit LS2 to be the drive signal HG for the high-voltage side switch element Ml.
  • the level shift circuit LS2 uses the boosted voltage Vbt formed by the power supply voltage VDD and the bootstrap capacitance CB as an operating voltage, and uses the power supply voltage VDD and the ground potential (approximately 5 V in this example) on the high voltage side.
  • the control signal hg is level-shifted to the boosted voltage Vbt and the signal having the above-mentioned midpoint LX amplitude, and the gate voltage when the switch element M1 is turned on is increased like the boosted voltage Vbt.
  • the low-voltage side control signal lg corresponding to the PWM signal is supplied to the gate of the low-potential side switch element M2 basically as it is by performing a buffer or the like.
  • Level shift circuit LSI The level of the strong low-voltage side control signal lg is shifted to form the control signal LG supplied to the gate of the P-channel MOSFET M3.
  • the control signal LG corresponding to the boosted voltage Vbt is formed and the P-channel MOSFET M3 is turned on. Tell the gate and turn off the powerful MOSFET M3.
  • the booster circuit of the present invention is characterized in that a P-channel type power MOSFET (hereinafter abbreviated as PMOS) M3, which is a switch element, is used instead of the diode D4 in FIG.
  • PMOS P-channel type power MOSFET
  • the PMOSM3 connects the drain terminal D to the power supply VDD and the source terminal S to the bootstrap capacitance CB. Since the source and the drain of the MOSFET are reversed depending on the direction of voltage application, the drain terminal D and the source terminal S shown in the figure are for convenience, and the power supply voltage VDD is determined by the bootstrap capacitance CB. A higher step-up voltage Vbt is formed!
  • the substrate gate (back gate, channel region or N-type well region) of the PMOSM3 is connected to the source terminal S side, in other words, to the bootstrap capacitance CB side.
  • FIG. 2 is a waveform diagram illustrating the operation of the drive circuit in the switching power supply of FIG. Basically, while the switch element M2 is on (ie, while the switch element Ml is off) by the control signals hg and lg corresponding to the PWM signal, the switch element M3 is turned on and the bootstrap capacitance is turned on. Charge CB to power supply voltage VDD.
  • this charging voltage is represented as VDD-V3 (on)!
  • V3 (on) is a voltage loss during the charging operation in the source / drain path of the MOSFET M3, and can be regarded as substantially zero.
  • the operation of the PMOSM3 is generally called a reverse characteristic. That is, a low-level control signal LG such as the ground potential is supplied to the gate of the PMOS MOSM3 from the level shift circuit LSI, and the power supply voltage VDD side (drain terminal D) operates as the source region and turns on. Then, charging the bootstrap capacity CB is started.
  • a low-level control signal LG such as the ground potential is supplied to the gate of the PMOS MOSM3 from the level shift circuit LSI, and the power supply voltage VDD side (drain terminal D) operates as the source region and turns on.
  • Vbt is VDD— Vf (Vf is the forward direction of the parasitic diode
  • Vf is the forward direction of the parasitic diode
  • the potential of the middle point LX is set by turning on the switch element Ml.
  • the boosted voltage Vbt of the bootstrap capacitor CB rises as a voltage higher by the charging voltage VDD. That is, the holding voltage VDD (VDD-V3 (on)) of the bootstrap capacitor CB is applied between the gate and the source (HG-LX) of the switch element Ml via the level shift circuit LS2.
  • the potential of the midpoint LX obtained from the source side rises to a high voltage corresponding to the input voltage Vin.
  • VDD is about 5 V
  • the threshold voltage of the switch element Ml is about IV
  • VDD> Vth Vth.
  • the boost voltage Vbt side operates as the source terminal S
  • the power supply voltage VDD side operates as the drain terminal D. Therefore, if the control signal LG supplied to the gate G is at a high level such as the power supply voltage VDD, the threshold voltage is exceeded, and if the potential of the source terminal S rises above the value voltage Vth, it turns on again and the boost voltage The charge of the bootstrap capacitance CB that forms Vbt is drained to the power supply voltage VDD side.
  • the level shift circuit LSI sets the high level of the control signal LG to a high voltage corresponding to the boosted voltage Vbt, maintains the gate G and the source terminal S at the same potential (Vth or less), and maintains the off state. Then, a current is applied to the parasitic diode so that a voltage is applied in the opposite direction to discharge the charge of the bootstrap capacitor CB.
  • the charge of the bootstrap capacitance CB consumed by one charging operation for turning on the switch element Ml can be roughly calculated by Cg XVgs.
  • Cg is the gate input capacitance of the switch element Ml
  • Vgs is the drive voltage between the gate and the source.
  • the on-resistance of the MOSFET M3 is several tens of ⁇ , and the voltage drop V3 (on) during charging can be regarded as small and zero. Therefore, the forward voltage Vf of the conventional diode D4 The voltage drop is very small as compared with the voltage drop.
  • the level shift circuit LSI uses the boosted voltage Vbt as the operating voltage to change the level of the control signal LG applied to the gate terminal G of the P-channel MOSFET M3 to the boosted voltage of the source terminal S. Level shift to the same voltage as Vbt. Then, there is a parasitic diode (called body diode) between the drain terminal D of MOSFET M3 and the substrate gate. With this parasitic diode, the MOSFET M3 is turned off and the backflow from the boosted potential Vbt toward the power supply voltage VDD is prevented. Therefore, in Patent Document 1, it is not necessary to newly provide a diode for preventing backflow as in the case of using a JFET.
  • the switching time of the switch elements Ml, M2, and M3 to the on and off states includes element variation, a dead time is provided for switching between the switch elements Ml and M2 to prevent a through current. Similarly, switch element M3 is turned on before switch element Ml is completely turned off.
  • This dead time is not particularly limited, but is set by the control circuit CONT that forms the signals lg and hg corresponding to the PWM signal.
  • the present invention can provide a booster circuit that can obtain a sufficient drive voltage for the switch element Ml even when the power supply voltage VDD is reduced.
  • FIG. 3 shows a schematic element cross-sectional view of one embodiment of the P-channel MOSFET M3 in FIG. Fig. 3 (A) shows an example of a general P-channel MOSFET, and Fig. 3 (B) shows an example of a high voltage MOSFET. It can be seen from the signal waveforms of the respective parts in FIG. 2 that the boosted voltage Vbt reaches the power supply voltage VDD + the input voltage Vin. Therefore, it is safe to use a high-voltage LDMOS (Laterally Diffiised MOS) as shown in Fig. 3 (B) as the P-channel MOSFE TM3.
  • LDMOS Layer Diffiised MOS
  • an N-type well region NWEL is formed on a P-type substrate PSUB, and a pair of P + type source and drain are formed there.
  • the area is formed
  • the A gate insulating film having a small thickness is formed on the well region (channel or substrate gate) between the pair of source and drain regions.
  • a gate electrode is formed on the gate insulating film so as to straddle the pair of source and drain regions.
  • a P + region serving as the drain terminal D is formed on a P-type substrate PSUB (P ⁇ ).
  • a P + region is formed in the N-type well region NWEL in opposition to the P + region serving as the above-mentioned drain terminal D.
  • An N + region is formed to obtain a contact.
  • the drain region is a region in which the P + region and the P ⁇ substrate operate as an effective drain region, and a p-type region (channel or channel) between the P + regions formed in the N-type transistor region NWEL.
  • the substrate gate is the effective substrate gate (channel region).
  • a gate insulating film having a small thickness is formed on the N-well region NWEL between the pair of P + regions and the substrate PSUB.
  • a gate electrode is formed on the gate insulating film so as to straddle the pair of P + regions.
  • the booster circuit is used as the switch element M3
  • the well region NWEL is connected to the P + region on the source terminal S side in FIG.
  • a parasitic diode as shown is present between the substrate PSUB, which is a part of the drain region in FIG. 1, and the substrate gate (NWEL).
  • the structure of the source region and the drain region is asymmetric, and this is indicated by a source and a drain as shown in the figure.
  • a sufficient drive voltage for the high-potential side switch element can be obtained even when the power supply voltage VDD is lowered.
  • An N-channel power MOSFET can be used for the switch element on the high potential side, and a low-cost, small-sized switching power supply can be configured.
  • the booster circuit of the present invention turns on the P-channel MOSFET M3 to charge the bootstrap capacitance CB, and prevents backflow from the boosted potential side by level shifting the gate voltage of the MOSFET in accordance with the boosted voltage. Turn off and use the body diode. Therefore, a diode for preventing backflow as in the switching power supply of Patent Document 1 can be omitted. Further, since the ON resistance of a MOS is generally as small as several tens of ⁇ , the voltage drop during charging can be suppressed as compared with the forward voltage Vf of the diode. If a sufficient charging time can be set, the bootstrap capacity CB can be increased to VDD.
  • FIG. 4 shows a configuration diagram of an embodiment of the switching power supply according to the present invention.
  • a portion surrounded by a thick line frame is constituted by a semiconductor integrated circuit (IC). That is, the high-potential-side switch element Ml and the low-potential-side switch element M2 are configured by external single elements. Further, the inductor LO, the bootstrap capacitance CB, the capacitor CO, and the resistors R1 and R2 constituting the voltage dividing circuit are also configured as a single element. In this embodiment, the switch element M3 constituting the booster circuit is built in the semiconductor integrated circuit. It is formed.
  • an error amplifier EA in addition to the MOSFET M3, an error amplifier EA, a voltage comparison circuit CMP, a triangular wave generation circuit TWG and a control circuit CONT, and level shift circuits LSI and LS2 are formed in the semiconductor integrated circuit.
  • a driving circuit for driving the MOSFETs M1 and M2 is also included.
  • the control portion is formed as a semiconductor integrated circuit and the switch element M3 for bootstrap is incorporated, so that the number of components of the power supply can be reduced and the size can be reduced.
  • FIG. 5 shows a configuration diagram of another embodiment of the switching power supply according to the present invention.
  • a portion surrounded by a thick line frame is constituted by a semiconductor integrated circuit (IC) as described above.
  • IC semiconductor integrated circuit
  • the switch elements Ml and M2 are also incorporated in the semiconductor integrated circuit, the number of external components can be further reduced, which is suitable for reducing the size and cost of the power supply.
  • FIG. 6 shows a configuration diagram of still another embodiment of the switching power supply according to the present invention.
  • a portion surrounded by a thick line frame is formed of a semiconductor integrated circuit (IC) as described above.
  • IC semiconductor integrated circuit
  • the control IC is equipped with an error amplifier EA that is a PWM control unit, a voltage comparison circuit CMP, a triangular wave generation circuit TWG, and a control circuit CONT, and outputs a PWM signal.
  • EA error amplifier
  • the dry circuit IC includes switch elements Ml and M2, level shift circuits LS1 and LS2, and a MOSFET M3 that forms a booster circuit, and an inverter circuit INV1 that receives a PWM signal and generates a low-potential side control signal LG '.
  • the level shift circuit LSI receives the PWM signal and forms a control signal LG for the switch MOSFET M3.
  • FIG. 7 is a schematic circuit diagram of another embodiment of the switching power supply according to the present invention. This embodiment is a modification of the embodiment of FIG. 1 and is a switch MO SFET on the low voltage side.
  • a diode D1 is used instead of M2.
  • the control signal lg as described above becomes unnecessary.
  • the control signals lg and hg have a complementary relationship as shown in FIG.
  • the control signal LG of the MOSFET M3 of the booster circuit in this embodiment may be generated based on the control signal hg of the MOSFET M1. This example In this case, the configuration shown in FIGS. 4, 5, and 6 can be adopted.
  • FIG. 8 shows a configuration diagram of still another embodiment of the switching power supply according to the present invention.
  • two semiconductor integrated circuits of the embodiment of FIG. 6 and a control IC and a driver IC are used.
  • a common operating voltage VCC is applied to the control IC and the driver IC.
  • This voltage VCC may be a low voltage such as the VDD or a high voltage corresponding to the input voltage Vin. Therefore, the driver IC is provided with a step-down power supply circuit Reg, and an internal voltage corresponding to the VDD is formed.
  • the control IC forms a PWM signal corresponding to the power supply voltage VCC.
  • the driver IC is provided with a voltage clamp circuit VCL that receives the PWM signal.
  • the other configuration is the same as that of the embodiment of FIG. 6, and a description thereof will be omitted.
  • the driver IC does not require a special power supply VDD, and the input voltage Vin can be used as the power supply voltage VCC. Since a powerful high voltage is internally stepped down and used as a low voltage, power consumption in the internal driver circuit can be reduced. In this case, the operating voltage differs between the PWM control IC and the driver IC. In other words, since the control IC operates at 12V and the driver IC operates at 5V internally, some kind of voltage clamping means is provided in the PWM signal input circuit (VCL).
  • FIG. 9 shows a circuit diagram of one embodiment of the voltage clamp circuit VCL of FIG.
  • the voltage kumb circuit VCL shown in the figure changes the level of the input signal (PWM) of the high signal amplitude VCC supplied from the external terminal of the driver IC to the low voltage side of the inverter circuit INV1 and level shift circuits LSI and LS2 of the dry IC. Operating voltage clamps to the level corresponding to the VDD level.
  • the input terminal PWM is provided with diodes D2 and D3 as an electrostatic breakdown prevention circuit.
  • the driver IC of this embodiment has two operating voltages: a high voltage VCC and a low internal voltage VDD formed by the power supply circuit Reg.
  • the diode D2 is provided between the input terminal PWM and the power supply terminal VCC, and the diode D3 is provided between the input terminal PWM and the circuit ground potential VSS.
  • the power supply voltage VCC is a high voltage such as about 12 V
  • the internal voltage VDD is a low voltage such as about 5 V.
  • the input terminal PWM is connected to one of the source and drain paths of the N-channel MOSFET M4 constituting the voltage clamp circuit.
  • the internal voltage VDD is supplied to the gate of this MOSFET M4 as a voltage to be limited.
  • a current source Io is provided between the other of the source and drain paths and the ground potential of the circuit in order to stably perform the voltage clamp operation by the MOSFET M4. Also, a capacitor Ci is provided in parallel with the current source Io.
  • an input signal having a large signal amplitude such as VCC-0 V (12V-0V) is supplied to the input terminal PWM as shown as a waveform in FIG.
  • the signal is converted into a small signal amplitude such as (VDD-Vth)-0V, which is limited by the power supply VDD.
  • the output signal Vo passed through the input circuit IB has a CMOS amplitude such as VDD-OV (5V-0V) as shown as a waveform in FIG.
  • Vth is the threshold voltage of MOSFET M4.
  • the MOSFET M4 is formed in a P-type well region electrically separated from the substrate, and the P-type well (channel region) is connected to the other of the source and drain paths on the output side of the MOSFET M4. Have been.
  • a parasitic capacitance Cds exists between the source and the drain of the MOSFET M4. Due to the parasitic capacitance Cds, when the input signal PWM changes to a high voltage such as VCC, there is a problem that the coupling causes the output side to change to the power supply voltage VDD or more. To avoid this, a capacitor Ci is provided in parallel with the current source Io. to this Therefore, the parasitic capacitance Cds and the capacitor Ci are connected in series, and the input voltage PWM is divided according to the inverse ratio of the capacitance ratio so that the output node does not exceed the power supply voltage VDD. it can.
  • the gate capacitance of the MOSFET constituting the input circuit exists. Only the strong gate capacitance changes the output node to the power supply voltage VDD or more due to the coupling as described above. . For this reason, the capacitor Ci is sufficiently larger than the input capacitance of the input circuit IB.
  • the voltage clamp circuit is applied to the input signal PWM.
  • the circuit can be applied to an input signal having a voltage level higher than the internal operating voltage. An example is the operation on-off control signal of the driver IC.
  • FIG. 10 shows a circuit diagram of one embodiment of the level shift circuit LS2 used in the switching power supply according to the present invention.
  • a CMOS inverter circuit INV2 operating at the power supply voltage VDD is provided as an input circuit.
  • the control signal hg is supplied to the input of the inverter circuit INV2.
  • the output signal of the inverter circuit IN V2 is supplied to the gate of the N-channel MOSFET M5.
  • a load resistor R3 is provided between the drain of the MOSFET M5 and the boost voltage Vbt.
  • a resistor R4 is provided between the source of the MOSFET M5 and the ground potential of the circuit.
  • the drain output of the MOSFET M5 is output as the level-converted drive signal HG through the CMOS inverter circuits INV3 and INV4 that operate with the boosted voltage Vbt and the potential of the midpoint LX.
  • the output signal of the inverter circuit INV2 becomes high level and the MOSFET M5 is turned on.
  • the operating point of the circuit at this time can be obtained as follows.
  • the gate voltage Vi, the source voltage Vs, the drain voltage Vo, and the gate-source voltage Vgs of the MOSFET M5 are assumed to be Is, the current flowing through the resistor R4 is Is, and the current flowing through the resistor R3 is Id, the following relationship is obtained. Holds.
  • Is Id
  • Vgs is a value determined by the characteristics of MOSFET M5.
  • Vo Vbt- (Vi-Vgs) X (R3 / R4)
  • the input voltage of the inverter circuit INV3 that is, the above-mentioned drain voltage V.
  • the values of the resistors R3 and R4 are set so that the potential becomes lower than the logic threshold and the potential.
  • the inverter circuit INV3 outputs a high level corresponding to the boosted voltage Vbt, and the inverter circuit INV4 generates a low level drive signal HG corresponding to the potential of the middle point LX.
  • the output signal of the inverter circuit INV2 goes to the low level, and the MOSFET M5 is turned off.
  • the drain output of the MOSFET M5 is output at a low level such as the boosted voltage Vbt by the resistor R3.
  • the input voltage of the inverter circuit INV3 becomes a potential higher than the logical threshold value, outputs a low level corresponding to the potential of the midpoint LX, and outputs a low level corresponding to the boosted voltage Vbt from the inverter circuit INV4.
  • Drive signal HG is formed.
  • the above-described level shift circuit has the following features: the output is determined even when the power is turned on, and the output does not become unstable as in the conventional latch-type level shift circuit.
  • the level shift circuit LSI that forms the control signal LG supplied to the gate of the switch MOSFET M3 is also configured by a similar circuit as shown in parentheses in FIG. However, the low potential side of the inverter circuits INV3 and INV4 is set to the circuit ground potential (VSS). When outputting an inverted signal of the control signal (lg) as the control signal (LG), the inverter circuit I NV4 is omitted.
  • FIG. 11 is a schematic circuit diagram of still another embodiment of the switching power supply according to the present invention.
  • This embodiment is a modification of the embodiment shown in FIG. 1, and an N-channel MOSFET M3 'is used as a switch element of a booster circuit.
  • the N-channel MOSF ETM3 'is used the gate voltage must be higher than the power supply voltage VDD when turning on the bootstrap capacitor CB to charge it to the power supply voltage VDD. This Therefore, the level shift circuit LSI is operated by the boosted voltage VCC.
  • This VCC may be supplied by an external power or may be formed by a similar booster circuit.
  • the source and drain regions on the power supply voltage VDD side are connected to the substrate gate, and a parasitic diode between the source and drain regions on the boosted voltage side and the substrate gate is formed. Used for backflow prevention. Since a circuit for generating the boost voltage VCC is required, a P-channel MOSFET is superior as a switch element of the boost circuit.
  • FIG. 12 is a configuration diagram of another embodiment of the switching power supply according to the present invention.
  • This embodiment is a modification of the embodiment of FIG. 6, and the driver IC may be constituted by a semiconductor integrated circuit formed on one semiconductor substrate as shown in FIG.
  • a process suitable for each of the above-mentioned MOSFETs Ml, M2 and other circuits is performed, and each of them is formed on a semiconductor chip (semiconductor substrate) Chipl, Chip2, Chip3 indicated by a dashed line in FIG.
  • the configuration may be a semiconductor integrated circuit device sealed in one package.
  • the circuit may be configured by three semiconductor integrated circuit devices in which the respective semiconductor chips Chip1, Chip2, and Chip3 are sealed in separate packages and connected to each other on a mounting substrate.
  • a drive circuit for driving the switch element M2 on the low potential side with a high voltage may be provided.
  • the midpoint LX generated in the inductor can be clamped to the ground potential by the small on-resistance value of the switch element M2, so that the size of the switch element can be reduced or the efficiency can be further improved.
  • Specific embodiments of the level shift circuits LS1 and LS2 can employ various embodiments. INDUSTRIAL APPLICATION This invention can be utilized widely for a switching power supply device.
  • FIG. 1 is a schematic circuit diagram showing one embodiment of a switching power supply according to the present invention.
  • FIG. 2 is a waveform diagram illustrating an operation of a drive circuit in the switching power supply of FIG. 1.
  • FIG. 3 is a schematic element cross-sectional view showing one embodiment of a P-channel MOSFET M3 in FIG. 1.
  • FIG. 4 is a configuration diagram showing one embodiment of a switching power supply according to the present invention.
  • FIG. 5 is a configuration diagram showing another embodiment of the switching power supply according to the present invention.
  • FIG. 6 is a configuration diagram showing still another embodiment of the switching power supply according to the present invention.
  • FIG. 7 is a schematic circuit diagram showing another embodiment of the switching power supply according to the present invention.
  • FIG. 8 is a configuration diagram showing still another embodiment of the switching power supply according to the present invention.
  • FIG. 9 is a circuit diagram showing one embodiment of a voltage clamp circuit VCL of FIG. 8.
  • FIG. 10 is a circuit diagram showing one embodiment of a level shift circuit LS2 used in the switching power supply according to the present invention.
  • FIG. 11 is a schematic circuit diagram showing still another embodiment of the switching power supply according to the present invention.
  • FIG. 12 is a configuration diagram showing still another embodiment of the switching power supply according to the present invention.
  • Fig. 13 is a configuration diagram of a step-down switching power supply studied prior to the present invention.
  • FIG. 14 is an operation waveform diagram of each part of the step-down switching power supply shown in FIG.

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Abstract

【課題】　電源電圧ＶＤＤが低い場合においても、高電位側スイッチ素子Ｍ１の十分な駆動電圧を得ることを実現したスイッチング電源と半導体集積回路を提供する。 【解決手段】　ＰＷＭ信号に従ってスイッチ動作を行うスイッチ素子を通してインダクタに流す電流を制御し、上記インダクタに直列形態に設けられたキャパシタにより出力電圧を形成するスイッチング電源において、上記スイッチ素子の出力ノードと所定電圧端子間にブートストラップ容量とＭＯＳＦＥＴとからなる昇圧回路を設け、その昇圧電圧を上記スイッチ素子の駆動回路の動作電圧とし、上記ＭＯＳＦＥＴがオフ状態にされるとき、一方のソース，ドレイン領域と基板ゲート間の接合ダイオードが上記ブートストラップ容量により形成された昇圧電圧に対して逆方向になるように他方のソース，ドレイン領域と上記基板ゲートとを接続する。                                                                                                                                                                                                                  

Description

明 細 書
スイッチング電源と半導体集積回路
技術分野
[0001] この発明は、スイッチング電源と半導体集積回路に関し、例えば、高電圧を低電圧 に変換するスイッチング電源とそれに用いられるもの半導体集積回路に適用して有 効な技術に関するものである。
背景技術
[0002] スイッチング電源では，低価格 ·小型 ·高効率'低電圧 '大電流が求められる。その ため，スィッチ素子には安価で低オン抵抗 (低 Ron) ·低 Qgd (低ゲートチャージ電荷 量）の Nチャネル型のパワー MOSFET (以下、 NMOSと略す）が使用される場合が 多い。図 12に、本願発明に先立って検討された降圧型スイッチング電源の構成図を 示す。高電位側スィッチ素子 Mlに NMOSを用いるには、図中の「ブートストラップ」 と呼ばれる昇圧回路と、レベルシフト回路が必要である。図 13の昇圧回路では、電 源電圧 VDDよりダイオード D4の順方向電圧 Vf分低 、電圧（VDD - VDが、高電位 側スィッチ素子 Mlの駆動用に供給される。つまり、スィッチ素子 Mlのソース（中点 L X)に対して、ブートストラップ容量 CBに蓄えられた電圧 (VDD-VDだけ高い電圧が スィッチ素子 Mlのゲートに供給される。上記電圧 (VDD— VDを大きくするために上 記ダイオード D4として順方向電圧 Vfの低 、ショットキーバリア'ダイオードを使う。
[0003] 図 14に、図 13に示した降圧型スイッチング電源の各部動作波形図を示す。降圧型 スイッチング電源では、高電位側スィッチ素子 Mlと低電位側スィッチ素子 M2の中 点 LXは、スイッチング毎に入力電圧 Vinと接地電位 VSSに変化する。昇圧回路は、 中点 LXの電位が接地電位 VSSの期間にブートストラップ容量 CBを電源電圧 VDD 力もダイオード D4を介して充電する。したがって、ブートストラップ容量 CBの両端電 圧は、電源電圧 VDDからダイオード D4の順方向電圧 Vf分下がった電圧 (VDD-V Dとなる。中点 LXの電位が入力電圧 Vinの時は、ダイオード D4が電源電圧 VDDへ の逆流を防止し、ブートストラップ容量 CBから高電位側スィッチ素子 Mlの駆動回路 に給電する。高電位側スィッチ素子 Mlの駆動電圧 Vgsは (VDD— VDとなる。 [0004] 一方、制御回路を含む周辺回路の電源電圧 VDDは低電圧化の傾向にある。その ため、ダイオード D4の順方向電圧 Vfの低下分が無視できなくなり、高電位側スイツ チ素子 Mlの十分な駆動電圧を得られな 、可能性がでてきた。駆動電圧が不足する と、スィッチ素子本来の性能を引き出せず損失の増加等を招くことになる。そこで、ブ 一トストラップ回路をジャンクション型 FET (以下、 JFETと略す。）を用いて構成し IC に内蔵するスイッチング電源の例として、特表平 11— 501500号がある。このスィッチ ング電源では、ブートストラップ用コンデンサに〖お FETを介して充電する。
特許文献 1：特表平 11—501500号
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、 JFETにおいてはオフ状態でのリーク電流が無視できなぐ十分な昇 圧電圧を確保するために逆流防止用のダイオードを直列接続して用いて 、る。つま り、実用的な回路を構成するために、上記特許文献 1のスイッチング電源においては
、逆流防止ダイオードの接続が必要であると考えられ、結果として前記図 13の回路と 同じような問題を有するものとなる。
[0006] 本発明の目的は、電源電圧 VDDが低 、場合にぉ 、ても、高電位側スィッチ素子
Mlの十分な駆動電圧を得ることを実現したスイッチング電源とそれに用いられる半 導体集積回
路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、 本明細書の記述および添付図面から明らかになるであろう。
課題を解決するための手段
[0007] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下 記の通りである。すなわち、 PWM (パルス幅変調)信号に従ってスィッチ動作を行う スィッチ素子を通してインダクタに流す電流を制御し、上記インダクタに直列形態に 設けられたキャパシタにより出力電圧を形成するスイッチング電源において、上記ス イッチ素子の出力ノードと所定電圧端子間にブートストラップ容量と MOSFETとから なる昇圧回路を設け、その昇圧電圧を上記スィッチ素子の駆動回路の動作電圧とし 、上記 MOSFETがオフ状態にされるとき、一方のソース，ドレイン領域と基板ゲート 間の接合ダイオードが上記ブートストラップ容量により形成された昇圧電圧に対して 逆方向になるように他方のソース， ドレイン領域と上記基板ゲートとを接続する。
発明の効果
[0008] 電源電圧 VDDが低 、場合にぉ 、ても、高電位側スィッチ素子の十分な駆動電圧 を得ることができる。
発明を実施するための最良の形態
[0009] 図 1には、この発明に係るスイッチング電源の一実施例の概略回路図が示されてい る。この実施例は、入力電圧 Vinを降圧した出力電圧 Voutを形成する、いわゆる降 圧型スイッチング電源に向けられている。特に制限されないが、入力電圧 Vinは、約 1 2Vのような比較的高い電圧とされ、出力電圧 Voutは約 3V程度の低い電圧とされる
[0010] 上記入力電圧 Vinは、高電位側スィッチ素子 Mlを介してインダクタ LOの一端から 電流の供給を行う。インダクタ LOの他端と回路の接地電位 VSSとの間にはキャパシ タ COが設けられ、力かるキャパシタ COにより平滑された出力電圧 Voutが形成され る。上記インダクタ LOの一端と回路の接地電位 VSSとの間には、上記スィッチ素子 M 1がオフ状態のときに中点 LXを回路の接地電位にすることにより上記インダクタ LO に発生する逆起電圧をクランプするスィッチ素子 M2が設けられる。上記スィッチ素 子 Mlと M2は、 Nチャネル型のパワー MOSFETにより構成される。上記スィッチ素 子 Mlと M2の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点 LX とされ、上記インダクタ LOと一端に接続される。
[0011] 上記出力電圧 Voutが約 3Vのような設定された電位に制御するために、次の PW M制御回路が設けられる。一例として上記出力電圧 Voutは、抵抗 R1と R2からなる 分圧回路により分圧されて、エラーェンプ EAの一方の入力 (一）に供給される。この エラーアンプ EAの他方の入力（+ )には、基準電圧 Vrが供給される。上記分圧電圧 と上記基準電圧 Vrとの差電圧が電圧比較回路 CMPの一方の入力（一）に供給され る。上記電圧比較回路 CMPの他方の入力（+ )には、三角波発生回路 TWGで形成 された三角波が供給される。電圧比較回路 CMPの出力信号は、制御回路 CONTに 供給されて、上記分圧電圧と上記基準電圧 Vrとが一致させるような PWM信号を形 成する。尚 PWM信号でなくても、 PFM (パルス振幅変調）信号、 PDM (パルス密度 変調)信号等パワー MOSFETのスイッチングを制御して出力電圧 Voutを制御する ものであれば特に制限されな！、。
[0012] 制御回路 CONTは、上記 PWM信号に対応した高電圧側制御信号 hgと、低電位 側制御信号 lgを形成する。この実施例では、低オン抵抗'低 Qgdの Nチャネル型のパ ヮー MOSFETを上記スィッチ素子 Mlとして用ており、ソースフォロワ出力回路とし て動作させる。そのため、上記中点 LXの電位を上記入力電圧 Vinに対応した高電圧 まで得るよ
うにするために、言い換えるならば、 MOSFETM1のしきい値電圧分だけ中点 LXの 電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、 昇圧回路は、上記 MOSFETM1がオン状態のときのゲート電圧を上記入力電圧 Vin に対してそのしき ヽ値電圧分以上の高電圧にすると ヽぅ動作を行う。
[0013] 上記中点 LXは、ブートストラップ容量 CBの一端に接続される。このブートストラップ 容量 CBの他端は、 Pチャネル型のスィッチ MOSFETM3のソース，ドレイン経路を 介して電源電圧 VDDに接続される。上記電源電圧 VDDは、約 5Vのような低い電圧 であり、上記制御回路 CONTを含み PWM制御回路を構成するエラーアンプ EA、 電圧比較回路 CMP及び三角波発生回路 TWGの動作電圧であり、後述するレベル シフト回路 LSI, LS2の低電圧側回路の動作電圧としても用いられる。
[0014] 上記 PWM信号に対応した高電圧側制御信号 hgは、レベルシフト回路 LS2を介し てレベルシフトされて上記高電圧側のスィッチ素子 Mlの駆動信号 HGとされる。レべ ルシフト回路 LS2は、上記電源電圧 VDDと上記ブートストラップ容量 CBで形成され た昇圧電圧 Vbtを動作電圧としており、上記電源電圧 VDDと接地電位 (本例は約5 V)振幅の高電圧側制御信号 hgを、昇圧電圧 Vbtと上記中点 LX振幅の信号にレべ ルシフトしてスィッチ素子 M 1をオン状態にさせる時のゲート電圧を昇圧電圧 Vbtのよ うに高くする。
[0015] 上記 PWM信号に対応した低電圧側制御信号 lgは、ノ ッファ等をして、基本的にそ のまま低電位側のスィッチ素子 M2のゲートに供給される。レベルシフト回路 LSIは、 力かる低電圧側制御信号 lgをレベルシフトして、上記 Pチャネル型 MOSFETM3の ゲートに供給される制御信号 LGを形成する。つまり、スィッチ素子 M2の低電圧側制 御信号 lgをレベルシフト回路により反転させ、スィッチ M2をオフ状態にさせるときに、 昇圧電圧 Vbtに対応した制御信号 LGを形成して Pチャネル型の MOSFETM3のゲ ートに伝えて、力かる MOSFETM3をオフ状態にする。
[0016] 本発明の昇圧回路は、前記図 12のダイオード D4に替えて、スィッチ素子である P チャネル型パワース MOSFET (以下、 PMOSと略す） M3を使用することに特徴が ある。この時、 PMOSM3はドレイン端子 Dを電源 VDDに、ソース端子 Sをブートスト ラップ容量 CB側に接続する。 MOSFETのソースとドレインは、電圧の印加の方向に よって逆転するものであるので、同図に示した上記ドレイン端子 D及びソース端子 S は便宜的なものであり、ブートストラップ容量 CBにより電源電圧 VDDよりも高い昇圧 電圧 Vbtが形成されて!、る状態でのドレイン及びソースを意味して 、る。 PMOSM3 の基板ゲート (バックゲート、チャネル領域るいは N型ゥエル領域）は、上記ソース端 子 S側、言い換えるならば、ブートストラップ容量 CB側に接続されている。
[0017] 図 2は、図 1のスイッチング電源における駆動回路の動作を説明する波形図が示さ れている。基本的には、 PWM信号に対応した制御信号 hgと lgによりスィッチ素子 M 2がオンしている間（すなわち、スィッチ素子 Mlがオフしている間）、スィッチ素子 M3 をオンにしてブートストラップ容量 CBを電源電圧 VDDに充電する。同図では、この 充電電圧を VDD— V3 (on)のように表して!/、る。 V3 (on)は、 MOSFETM3のソース ドレイン経路での充電動作時の電圧損失であり、実質的にはゼロとみなすことがで きる。
[0018] この時の PMOSM3の動作は、一般に逆方向特性と呼ばれるものである。つまり、 P MOSM3のゲートには、レベルシフト回路 LSIから接地電位のようなロウレベルの制 御信号 LGが供給されており、電源電圧 VDD側（ドレイン端子 D)がソース領域として 動作してオン状態となり、ブートストラップ容量 CBへの充電を開始する。もっとも、基 板ゲートと上記ソースとして動作するドレイン端子 Dとの PN接合によって構成される 寄生ダイオードによっても充電経路が形成されているので、このときにドレイン領域と して動作するソース端子 S側の電位 Vbtが VDD— Vf (Vfは寄生ダイオードの順方向 電圧)よりも低いときには、力かる寄生ダイオードを通しても充電電流が流れる。
[0019] PWM信号に対応した制御信号 hgと lgによりスィッチ素子 Mlがオンしている間（す なわち、スィッチ素子 M2がオフしている間）、スィッチ素子 Mlのオンにより中点 LX の電位が上記ロウレベルから上昇する。これに対応してブートストラップ容量 CBの昇 圧電圧 Vbtは、上記充電電圧 VDD分だけ高い電圧として上昇する。つまり、スィッチ 素子 Mlのゲートとソース間（HG— LX)には、上記レベルシフト回路 LS2を介して上 記ブートストラップ容量 CBの保持電圧 VDD (VDD-V3 (on) )が印加されており、ソ ース側から得られる中点 LXの電位は、入力電圧 Vinに対応した高電圧まで上昇する ものとなる。ここで、 VDDは約 5Vであり、スィッチ素子 Mlのしきい値電圧は約 IV程 度であり、 VDD>Vthの関係にある。
[0020] 上記昇圧電圧 Vbtの上昇により、 MOSFETM3の一対のソース，ドレインには、前 記充電動作のときとは一対のソース， ドレイン領域に対して逆向に電圧が印加されて 、図 1に示したように昇圧電圧 Vbt側がソース端子 Sとして動作し、電源電圧 VDD側 力 Sドレイン端子 Dとして動作する。したがって、ゲート Gに供給される制御信号 LGが 電源電圧 VDDのようなハイレベルであると、そのしき!、値電圧 Vth以上にソース端子 Sの電位が上昇すると、再度オン状態となって昇圧電圧 Vbtを形成して ヽるブートスト ラップ容量 CBの電荷を電源電圧 VDD側に抜!、てしまう。レベルシフト回路 LSIは、 上記制御信号 LGのハイレベルを上記昇圧電圧 Vbtに対応した高電圧にし、ゲート G とソース端子 Sを同電位 (Vth以下）としてオフ状態を維持させる。そして、前記寄生ダ ィオードには、逆方向に電圧が印加されて上記ブートストラップ容量 CBの電荷を放 電させるような電流を流さな 、。
[0021] 上記スィッチ素子 Mlをオン状態にさせる 1回の充電動作で消費するブートストラッ プ容量 CBの電荷は、 Cg XVgsで概算できる。ここで、 Cgはスィッチ素子 Mlのゲー ト入力容量であり、 Vgsはゲート，ソース間の駆動電圧である。上記電荷にスィッチン グ周波数を掛けることで、平均充電電流が求められる。一例として、 Cg = 3000pF、 Vgs = 5V、スイッチング周波数 1MHzで計算すると、充電電流は 15mAとなる。また 、一般に MOSFETM3のオン抵抗は数十 πιΩであり、充電時の電圧降下 V3 (on) は小さくゼロと見做してよい。したがって、従来のダイオード D4の順方向電圧 Vfによ る電圧降下に比べ非常に小さく抑えられるものである。
[0022] 前記のようにスィッチ素子 M2がオフしている間（スィッチ素子 Mlがオン）は、 Pチヤ ネル MOSFETM3をオフにする必要がある。この Pチャネル MOSFETM3をオフに するため、レベルシフト回路 LSIは、上記昇圧電圧 Vbtを動作電圧とすることで Pチヤ ネル MOSFETM3のゲート端子 Gに与えられる制御信号 LGのレベルをソース端子 Sの昇圧電圧 Vbtと同じ電圧にレベルシフトする。そして、 MOSFETM3のドレイン端 子 Dと基板ゲート間の寄生のダイオード (ボディダイオードと呼ばれる）が存在する。こ の寄生のダイオードによって、上記 MOSFETM3が上記オフ状態にされるとともに、 昇圧電位 Vbtからの電源電圧 VDDに向けての逆流が防止される。したがって、前記 特許文献 1にお 、て、 JFETを用いたように逆流防止用のダイオードを新たに設ける 必要がない。
[0023] スィッチ素子 Ml、 M2、 M3のオン、オフ状態への移行時間には素子バラツキ等が あるため、貫通電流防止のためにスィッチ素子 Mlと M2の切り替えにはデッドタイム が設けられる。同様に、スィッチ素子 Mlが完全にオフする前にスィッチ素子 M3がォ ンする
と、昇圧電位側力 電源 VDDに逆流が起きるで同様のデットタイムが設けられる。こ のデットタイムは、特に制限されないが、上記 PWM信号に対応した信号 lg及び hgを 形成する制御回路 CONTにより設定される。以上により、本発明は電源電圧 VDDの 低電圧化に際しても、十分なスィッチ素子 Mlの駆動電圧を得ることができる昇圧回 路を提供できる。
[0024] 図 3には、図 1の Pチャネル MOSFETM3の一実施例の概略素子断面図が示され ている。図 3 (A)には、一般的な Pチャネル MOSFETの例が示され、図 3 (B)には高 耐圧 MOSFETの例が示されている。前記図 2の各部信号波形より、昇圧電圧 Vbtは 電源電圧 VDD +入力電圧 Vinに達することがわかる。そのため Pチャネル MOSFE TM3として、図 3 (B)に示したような高而圧の LDMOS (Laterally Diffiised MOS)を 用いることが安全である。
[0025] 図 3 (A)の一般的な Pチャネル型 MOSFETにお!/、ては、 P型基板 PSUB上に N型 ゥエル領域 NWELを形成し、そこに P +型の一対のソース，ドレイン領域が形成され る。かかる一対のソース，ドレイン領域間のゥエル領域 (チャネル又は基板ゲート）上 には、薄い膜厚カゝらなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記 一対のソース，ドレイン領域を跨ぐようにゲート電極が形成される。そして、上記昇圧 回路を構成するスィッチ素子 M3として用いるときには、上記ゥエル領域 NWELと前 記図 1のソース端子 S側とされる P +領域が接続される。前記図 1のドレイン端子 Dとさ れる P +領域と基板ゲート (NWEL)との間には図示のような寄生ダイオードが存在 する。
[0026] 図 3 (B)の高耐圧 MOSFETにおいては、 P型基板 PSUB (P—）上に前記ドレイン 端子 Dとさる P +領域が形成される。前記ソース端子 Sに対応した半導体領域は、 N 型ゥエル領域 NWELに上記ドレイン端子 Dとさる P +領域に対向して P +領域が形成 され、力かる N型ゥエル領域 NWELにへのォーミックコンタクトを得るための N +領域 が形成される。そして、上記 P +領域及び N +領域に電極が設けられることによって、 N型ゥヱル領域 NWELとの接続が行われる。この高耐圧 MOSFETは、ドレイン領域 は、上記 P +領域及び P -の基板が実効的なドレイン領域として動作し、 N型ゥ ル領 域 NWELに形成された P +領域間のゥエル領域 (チャネル又は基板ゲート）が実効 的な基板ゲート (チャネル領域)とされる。
[0027] 上記一対の P +領域間の Nゥヱル領域 NWEL及び基板 PSUB上には、薄い膜厚 力もなるゲート絶縁膜が形成される。上記ゲート絶縁膜上には、上記一対の P +領域 を跨ぐようにゲート電極が形成される。そして、上記昇圧回路を構成するスィッチ素子 M3として用いるときには、上記ゥエル領域 NWELと前記図 1のソース端子 S側とされ る P +領域が接続される。前記図 1のドレイン領域の一部とされる基板 PSUBと基板 ゲート（NWEL)との間には図示のような寄生ダイオードが存在する。このような LDM OSにおいては、ソース領域とドレイン領域の構造が非対称であり、そのことを表すた めに図示のようにソース、ドレインのように表している。
[0028] 図 3 (A)、 (B)の概略素子断面構造図に示すようにソースと基板ゲート (ゥエル領域 )を接続して用いるため、図 3 (A)の一般的な Pチャネル MOSFET、図 3 (B)の LD MOS共に、ドレイン、ソース間には寄生のダイオードが存在する。したがって、本発 明におけるスィッチ素子 M3に Pチャネル MOSFET及び LDMOSを用いても何ら問 題ない。又、図 3 (B)のような LDMOSをブーストラップ容量 CBに電荷を充電すると きに図 3 (B)におけるドレイン力 ソースに電流を流す事になる力 この動作はリニア 領域 (低電流)での動作となり、スィッチ素子 M3の性能が大幅に低下するようなこと はない。
[0029] この実施例のスイッチング電源においては、電源電圧 VDDの低電圧化に際しても 、高電位側スィッチ素子の十分な駆動電圧を得られる。高電位側のスィッチ素子に N チャネルパワー MOSFETが使用可能となり、低価格、小型のスイッチング電源を構 成できる。また、後述するように ICに内蔵しやすいという利点がある。内蔵することに より、外付け部品点数を低減でき、電源の小型化、低コスト化に寄与できる。
[0030] 本発明の昇圧回路は、 Pチャネル MOSFETM3をオンさせてブートストラップ容量 CBに充電し、昇圧電位側からの逆流防止は、 MOSFETのゲート電圧を昇圧電圧 に対応してレベルシトフすることによりをオフ状態にし、かつ、ボディダイオードを活用 する。したがって、前記特許文献 1のスイッチング電源のように逆流防止用のダイォ ードを省くことができる。また、一般に MOSのオン抵抗は数十 πι Ωと小さいため、ダイ オードの順方向電圧 Vfに比べ、充電時の電圧低下を抑えることができる。十分な充 電時間が設定できるなら、ブートストラップ容量 CBを VDDまで高くすることができる。
[0031] 以上により、電源電圧 VDDが低い場合も、高電位側スィッチ素子 Mlの十分な駆 動電圧を得られる。これにより、高電位側スィッチ素子に低価格、小型、低 Ron、低 Q gdの Nチャネルパワー MOSFETを採用できるため、低価格、小型のスイッチング電 源を構成できる。また、ショットキーノリア'ダイオードに比べ MOSFETの方がチップ 面積が小さいため、 ICに内蔵しやすい。これにより、外付けのダイオードを省くことが でき、電源の小型化、コスト低減に適する。
[0032] 図 4には、この発明に係るスイッチング電源の一実施例の構成図が示されている。
この実施例のスイッチング電源は、太線枠で囲まれた部分が半導体集積回路 (IC) で構成される。つまり、高電位側スィッチ素子 Mlと、低電位側スィッチ素子 M2は外 付けの単体素子で構成される。また、インダクタ LO、ブートストラップ容量 CB及びキ ャパシタ COと、前記分圧回路を構成する抵抗 R1と R2も単体素子で構成される。こ の実施例では、昇圧回路を構成するスィッチ素子 M3は半導体集積回路に内蔵して 形成される。つまり、半導体集積回路には、上記 MOSFETM3の他に、エラーアン プ EA、電圧比較回路 CMP、三角波発生回路 TWGと制御回路 CONT、レベルシフ ト回路 LSI, LS 2等が形成される。図示しないが、 MOSFETM1, M2を駆動する駆 動回路も含まれる。この実施例では、制御部分を半導体集積回路化し、ブートストラ ップ用スィッチ素子 M3を内蔵することで、電源の部品数低減、小型化を実現できる。
[0033] 図 5には、この発明に係るスイッチング電源の他の一実施例の構成図が示されてい る。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路 (IC)で 構成される。この実施例では、スィッチ素子 Ml、 M2も半導体集積回路に内蔵するこ とで、外付け部品点数をさらに削減でき、電源の小型化、低コスト化に適する。
[0034] 図 6には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示され ている。同図においても、前記同様に太線枠で囲まれた部分が半導体集積回路 (IC )で構成される。この実施例では、制御用 ICとドライバ用 ICの 2つの半導体集積回路 が用いられる。制御 ICには、 PWM制御部であるエラーアンプ EA、電圧比較回路 C MP、三角波発生回路 TWGと制御回路 CONTが搭載されて PWM信号を出力する 。ドライノく ICには、スィッチ素子 Ml、 M2と、レベルシフト回路 LS1、 LS2及び昇圧回 路を構成する MOSFETM3と、 PWM信号を受けて低電位側の制御信号 LG'を形 成するインバータ回路 INV1が設けられる。この実施例では、レベルシフト回路 LSI は、上記 PWM信号を受けて、上記スィッチ MOSFETM3の制御信号 LGを形成す る。
[0035] 図 7には、この発明に係るスイッチング電源の他の一実施例の概略回路図が示され ている。この実施例は、前記図 1の実施例の変形例であり、低電圧側のスィッチ MO SFET
M2に代えて、ダイオード D1が用いられる。このようにダイオード D1を用いた場合に は、オン状態での順方向電圧 Vfだけ電圧損失が発生する反面、そのアノードとカソ ードの電位関係でオン Zオフが自動的に行われるために、前記のような制御信号 lg が不要となる。いわゆる降圧型スイッチング電源では、上記制御信号 lg、 hgは図 2に 示すように相補的な関係にある。この実施例における昇圧回路の MOSFETM3の 制御信号 LGは、 MOSFETM1の制御信号 hgを元に生成すれば良い。この実施例 においても、前記図 4、図 5及び図 6のような構成とすることができる。
[0036] 図 8には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示され ている。同図においても、前記図 6の実施例と制御用 ICとドライバ用 ICの 2つの半導 体集積回路が用いられる。制御 ICとドライバ ICには、例えば共通の動作電圧 VCCが 与えられる。この電圧 VCCは、前記 VDDのような低電圧であってもよいし、入力電圧 Vinに対応した高電圧であってもよい。このため、ドライバ ICには、降圧電源回路 Reg が設けられて、前記 VDDに対応した内部電圧が形成される。これに対して、制御 IC は、上記電源電圧 VCCに対応した PWM信号を形成する。このため、上記ドライバ I Cには、上記 PWM信号を受ける電圧クランプ回路 VCLが設けられる。他の構成は、 前記図 6の実施例と同様であるので、その説明を省略する。
[0037] この実施例では、ドライバ ICは特別な電源 VDDが不要となり、入力電圧 Vinを電源 電圧 VCCとして用いることができる。力かる高電圧を内部で降圧して低電圧として用 いているので、内部ドライバ回路での消費電力を小さくすることができる。この場合に は、 PWM制御 ICとドライバ ICとで動作電圧が異なるものとなる。つまり、制御 ICは 1 2V、ドライバ ICは内部 5Vで動作するために、 PWM信号の入力回路 (VCL)で何ら かの電圧クランプ手段が設けられるものである。
[0038] 図 9には、前記図 8の電圧クランプ回路 VCLの一実施例の回路図が示されている。
同図の電圧クンブ回路 VCLは、ドライバ ICの外部端子から供給される高い信号振幅 VCCの入力信号（PWM)のレベルを、ドライノく ICのインバータ回路 INV1やレベル シフト回路 LSI, LS2の低電圧側の動作電圧 VDDレベルに対応したレベルにクラン プする。
[0039] 入力端子 PWMは、静電破壊防止回路としてのダイオード D2と D3が設けられる。
特に制限されないが、この実施例のドライバ ICは、高い電圧 VCCと、電源回路 Reg で形成された低い内部電圧 VDDの 2つの動作電圧を有する。上記ダイオード D2は 、上記入力端子 PWMと電源端子 VCCとの間に設けられ、上記ダイオード D3は、上 記入力端子 PWMと回路の接地電位 VSSとの間に設けられる。特に制限されないが 、上記電源電圧 VCCは、約 12Vのような高い電圧であり、上記内部電圧 VDDは約 5 Vのような低 、電圧である。 [0040] 上記入力端子 PWMは、電圧クランプ回路を構成する Nチャネル MOSFETM4の 一方のソース，ドレイン経路に接続される。この MOSFETM4のゲートには、制限す べき電圧として内部電圧 VDDが供給される。上記 MOSFETM4のソース，ドレイン 経路の他方力 上記内部電圧 VDDによりクランプされた出力電圧が得られ、入力回 路 IBの入力端子に伝えられる。この実施例では、上記 MOSFETM4による電圧クラ ンプ動作を安定的に行うようにするために、上記ソース，ドレイン経路の他方と回路の 接地電位との間に電流源 Ioが設けられる。また、上記電流源 Ioに対して並列形態に キャパシタ Ciが設けられる。
[0041] この実施例では、入力端子 PWMに、同図に波形として示されているように VCC— 0 V (12V-0V)のような大きな信号振幅の入力信号が供給され、上記 MOSFETM 4のソース，ドレイン経路の他方からは、（VDD— Vth)— 0Vのように電源 VDDにより 制限された小さな信号振幅に変換される。そして、入力回路 IBを通した出力信号 Vo は、同図に波形として示されて 、るように VDD— OV (5V— 0V)のような CMOS振幅と される。ここで、 Vthは MOSFETM4のしきい値電圧である。特に制限されないが、 MOSFETM4は、電気的に基板から分離された P型ゥエル領域に形成され、かかる P型ゥエル（チャネル領域）は、上記 MOSFETM4の出力側であるソース， ドレイン経 路の他方に接続されている。
[0042] 上記電圧クランプ回路において、 MOSFETM4の出力側のノード Vに、回路の絶 縁不良等による高抵抗によるリーク電流経路が形成された場合、その電位が上昇し て MOSFETM4がオフ状態のままとなって前記の電流源 Ioが存在しないと電圧クラ ンプ動作が不能に陥ってしまう。上記電流源 Ioを設けることより上記出力ノード側の 電位上昇が抑えられて安定的な電圧クランプ動作が行われる。このため、電流源 Io は、不良と見做されないリーク電流よりも大きな微小電流に設定すればよぐ低消費 電力化を図ることができる。
[0043] また、 MOSFETM4のソース，ドレイン間には、寄生容量 Cdsが存在する。この寄 生容量 Cdsによって、入力信号 PWMが VCCのような高電圧に変化したときに、カツ プリングによって出力側を電源電圧 VDD以上に変化させてしまうという問題が生じる 。これを回避するために、電流源 Ioに並列形態にキャパシタ Ciが設けられる。これに よって、寄生容量 Cdsとキャパシタ Ciが直列形態に接続されて、その容量比の逆比に 対応して入力電圧 PWMを分圧して上記出力側ノードが電源電圧 VDD以上になら ないようにすることができる。
[0044] なお、入力回路 IBには、入力回路を構成する MOSFETのゲート容量が存在する 力 力かるゲート容量のみでは上記のようにカップリングによって出力側ノードが電源 電圧 VDD以上に変化してしまう。そのために、上記キャパシタ Ciは、入力回路 IBの 入力容量と比べても十分に大きなものとされる。本実施例では，上記入力信号 PWM に対して上記電圧クランプ回路を適用したが，内部動作電圧より高い電圧レベルの 入力信号に対して本回路は適用可能である。例としては，ドライバ ICの動作オン Zォ フ制御信号等があげられる。図 8の入力信号 PWMが入力される端子に図 9のような クランプ回路を適用することにより、 PWM信号の高速な変化にも応答可能となり、ド ライバ ICを正確に制御が可能となる。
[0045] 図 10には、この発明に係るスイッチング電源に用いられるレベルシフト回路 LS2の 一実施例の回路図が示されている。この実施例のレベルシフト回路は、電源電圧 VD Dで動作する CMOSインバータ回路 INV2が入力回路として設けられる。このインバ ータ回路 INV2の入力には、前記制御信号 hgが供給される。このインバータ回路 IN V2の出力信号は、 Nチャネル MOSFETM5のゲートに供給される。この MOSFET M5のドレインと、昇圧電圧 Vbtとの間には負荷抵抗 R3が設けられる。特に制限され ないが、 MOSFETM5のソースと回路の接地電位との間には、抵抗 R4が設けられる 。上記 MOSFETM5のドレイン出力は、昇圧電圧 Vbtと中点 LXの電位とで動作する CMOSインバータ回路 INV3と INV4を通してレベル変換された駆動信号 HGとして 出力される。
[0046] 制御信号 hgがロウレベル (VSS)のときには、インバータ回路 INV2の出力信号が ハイレベルとなり、 MOSFETM5をオン状態にする。この時の回路の動作点は，以 下のように求めることができる。図 10において， MOSFETM5のゲート電圧 Vi,ソー ス電圧 Vs, ドレイン電圧 Vo,ゲート—ソース電圧 Vgsとし，抵抗 R4を流れる電流を Is, 抵抗 R3を流れる電流を Idとすると，以下のような関係が成り立つ。
[0047] Vs=Vi-Vgs = Is XR4 · ' · · (1)式 Is=Id · ' · · (2)式
Vo = Vbt-Id X R3 = Vbt-Is X R3 · ' · · (3)式
(1)式で， Vgsは上記 MOSFETM5の特性で決まる値である。
上 ci式力ら、
Vo=Vbt- (Vi-Vgs) X (R3/R4) · · · · (4)
が導出できる。ここで、インバータ回路 INV3の入力電圧，すなわち上記ドレイン電 圧 V。がその論理しき 、値よりも低 、電位となるように上記抵抗 R3, R4の値を設定す る。これにより、インバータ回路 INV3は昇圧電圧 Vbtに対応したハイレベルを出力し 、インバータ回路 INV4からは中点 LXの電位に対応したロウレベルの駆動信号 HG が形成される。
[0048] 制御信号 hgがハイレベル (VDD)のときには、インバータ回路 INV2の出力信号が ロウレベルとなり、 MOSFETM5をオフ状態にする。これにより、 MOSFETM5のド レイン出力は、抵抗 R3により昇圧電圧 Vbtのようなノ、ィレベルが出力される。これ〖こよ り、インバータ回路 INV3の入力電圧は、その論理しきい値よりも高い電位となり、中 点 LXの電位に対応したロウレベルを出力し、インバータ回路 INV4からは昇圧電圧 Vbtに対応したノヽィレベルの駆動信号 HGが形成される。上記レベルシフト回路は， 電源投入時等においても出力が確定し，従来方式のラッチタイプのレベルシフト回 路のように不定状態にならな 、と 、う特長を有する。
[0049] スィッチ MOSFETM3のゲートに供給される制御信号 LGを形成するレベルシフト 回路 LSIも、前記図 10に括弧で示すように同様な回路により構成される。ただし、ィ ンバータ回路 INV3、 INV4の低電位側は回路の接地電位 (VSS)とされる。制御信 号 (lg)の反転信号を制御信号 (LG)として出力するときには、上記インバータ回路 I NV4が省略される。
[0050] 図 11には、この発明に係るスイッチング電源の更に他の一実施例の概略回路図が 示されている。この実施例は、前記図 1の実施例の変形例であり、昇圧回路のスイツ チ素子として Nチャネル MOSFETM3'が用いられる。このように Nチャネル MOSF ETM3'を用いた場合には、ブートストラップ容量 CBに電源電圧 VDDまで充電する ためにオン状態にするときにゲート電圧を電源電圧 VDD以上にする必要がある。こ のために、レベルシフト回路 LSIは、昇圧電圧 VCCにより動作させられる。この VCC は外部力 供給されてもよいし、同様な昇圧回路で形成してもよい。このように Nチヤ ネル MOSFETを用いた場合には、電源電圧 VDD側のソース，ドレイン領域と基板 ゲートとが接続されて、昇圧電圧側のソース，ドレイン領域と基板ゲートとの間の寄生 ダイオードが逆流防止用として利用される。この昇圧電圧 VCCを生成するための回 路が必要となる為に、昇圧回路のスィッチ素子としては Pチャネル MOSFETの方が 優れている。
[0051] 図 12には、この発明に係るスイッチング電源の他の一実施例の構成図が示されて いる。この実施例は、前記図 6の実施例の変形例であり、上記ドライバ ICは、前記図 6に示すように 1つの半導体基板上に形成された半導体集積回路で構成してもよい 1S この実施例では前記 MOSFETMl、 M2、その他の回路それぞれに適したプロ セスで，同図に一点鎖線で示した半導体チップ（半導体基板) Chipl, Chip2, Chip 3上にそれぞれを作成し、それらをマルチチップモジュール構成で 1つのパッケージ に封止されてなる半導体集積回路装置とするものであってもよい。また、それぞれの 半導体チップ Chipl, Chip2, Chip3を別個のパッケージに封止した 3つの半導体 集積回路装置で構成して実装基板上で相互に接続して回路を構成するものとしても よい。
[0052] 以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明した 力 本発明は、前記実施形態に限定されるものではなぐその要旨を逸脱しない範囲 において種々変更可能である。例えば、低電位側のスィッチ素子 M2を高電圧で駆 動する駆動回路を設けるものであってもよい。このときには、スィッチ素子 M2の小さ なオン抵抗値によってインダクタで発生する中点 LXを接地電位にクランプすることが できるので、スィッチ素子の小型化又はいっそうの効率化を図ることができる。レベル シフト回路 LS1、 LS2の具体的回路は種々の実施形態を採ることができる。この発明 は、スイッチング電源装置に広く利用できる。
図面の簡単な説明
[0053] [図 1]この発明に係るスイッチング電源の一実施例を示す概略回路図である。
[図 2]図 1のスイッチング電源における駆動回路の動作を説明する波形図である。 [図 3]図 1の Pチャネル MOSFETM3の一実施例を示す概略素子断面図である。
[図 4]この発明に係るスイッチング電源の一実施例を示す構成図である。
[図 5]この発明に係るスイッチング電源の他の一実施例を示す構成図である。
[図 6]この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。 圆 7]この発明に係るスイッチング電源の他の一実施例を示す概略回路図である。
[図 8]この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
[図 9]図 8の電圧クランプ回路 VCLの一実施例を示す回路図である。
[図 10]この発明に係るスイッチング電源に用いられるレベルシフト回路 LS2の一実施 例を示す回路図である。
圆 11]この発明に係るスイッチング電源の更に他の一実施例を示す概略回路図であ る。
[図 12]この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。 圆 13]本願発明に先立って検討された降圧型スイッチング電源の構成図である。 圆 14]図 13に示した降圧型スイッチング電源の各部動作波形図である。
符号の説明
D1— D4"'ダイオード、 Ml— M3, M3' - "MOSFET, Ιο· ··電流源、 Ci…キャパ シタ、 CONT…制御回路、 EA…エラーアンプ、 CMP…電圧比較回路、 TWG…三 角波発生回路、 IB…入力回路、 CB…ブートストラップ容量、 LO…インダクタ、 CO〜 キャパシタ、 R1— R4"'抵抗、 INV1— INV4 .CMOSインバータ回路、 Reg…電源 回路、 LSI, 2· ··レベルシフト回路。

Claims

請求の範囲
[1] インダクタと、
上記インダクタに直列形態に設けられて出力電圧を形成するキャパシタと、 入力電圧力 上記インダクタに流す電流を制御するスィッチ素子と、
上記スィッチ素子がオフ状態のときに上記インダクタの上記出力電圧を形成してい る端子とは別の他方の端子を所定電位にクランプする素子と、
上記スィッチ素子を駆動する駆動回路と、
上記スィッチ素子の出力ノードに一端が接続されたブートストラップ容量と、かかる ブートストラップ容量の他端と外部電源端子との間にソース，ドレイン経路が接続され た MOSFETとからなり、昇圧電圧を上記駆動回路の動作電圧とする昇圧回路と、 上記素子が導通状態のときに MOSFETをオン状態にさせ、上記素子が非導通状 態のときに MOSFETをオフ状態にさせるスィッチ制御信号を形成するレベルシフト 回路と、
PWM信号を形成して上記駆動回路を通して上記スィッチ素子の動作を制御する P WM制御回路とを備え、
上記 MOSFETは、上記 PWM信号によってオフ状態にされるときに一方のソース , ドレイン領域と基板ゲート間の接合ダイオードが上記ブートストラップ容量により形 成された昇圧電圧に対して逆方向になるように他方のソース，ドレイン領域と上記基 板ゲートとが接続されてなることを特徴とするスイッチング電源。
[2] 請求項 1において、
上記入力電圧に対応した高電圧を受けて、それを降圧した内部電圧を形成する電 源回路を備え、
カゝかる電源回路で形成された内部電圧は、上記昇圧回路及び PWM制御回路に 与えられる動作電圧とされることを特徴とするスイッチング電源。
[3] 請求項 1において、
上記スィッチ素子と上記素子は、 Nチャネルの MOSFETであり、
上記昇圧回路の MOSFETは、 Pチャネル MOSFETであり、その基板ゲートは上 記ブートストラップ容量側に接続されてなることを特徴とするスイッチング電源。
[4] 請求項 1において、
上記スィッチ素子と上記素子及び上記昇圧回路の MOSFETは、 Nチャネルの M OSFETであり、
上記昇圧回路の MOSFETの基板ゲートは上記所定電位端子側に接続されてな ることを特徴とするスイッチング電源。
[5] 請求項 1において、
上記スィッチ素子は、 Nチャネルの MOSFETであり、
上記素子は、ダイオードであり、
上記昇圧回路の MOSFETは、 Pチャネル MOSFETであり、その基板ゲートは上 記ブートストラップ容量側に接続されてなることを特徴とするスイッチング電源。
[6] 請求項 4において、
上記外部電源端子力 供給される外部電源を昇圧する他の昇圧回路を更に備え、 上記レベルシフト回路は、上記他の昇圧回路で形成された上記外部電源の昇圧電 圧を受けて上記 MOSFETをオン状態にさせるものであることを特徴とするスィッチン グ電源。
[7] 請求項 3において、
上記レベルシフト回路は、上記ブートストラップ容量で形成された昇圧電圧を受け て上記 MOSFETをオフ状態にさせるものであることを特徴とするスイッチング電源。
[8] 請求項 7において、
上記 PWM制御回路は、上記出力電圧に対応した電圧信号と基準電圧とを受ける エラーアンプと、三角波発生回路と、上記エラーェンプの出力信号と上記三角波発 生回路で形成された三角波とを受けるコンパレータと、上記コンパレータの出力信号 を受けて PWM信号を形成する制御回路とを含むものであることを特徴とするスィッチ ング電源。
[9] 請求項 8において、
上記スィッチ素子、上記素子、上記ブートストラップ容量、上記インダクタ、上記キヤ パシタは、外部素子によりそれぞれ構成され、
上記 MOSFET、上記レベルシフト回路及び上記 PWM制御回路は、 1つの半導 体集積回路により構成され、上記出力電圧に対応した電圧信号を上記 PWM制御回 路のエラーアンプが受けて、上記出力電圧が所定電圧となるように PWM信号を形 成するものであることを特徴とするスイッチング電源。
[10] 請求項 8において、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれ ぞれ構成され、
上記スィッチ素子、上記素子、 MOSFET、上記レベルシフト回路及び上記 PWM 制御回路は、 1つの半導体集積回路により構成され、上記出力電圧に対応した電圧 信号を上記 PWM制御回路のエラーアンプが受けて、上記出力電圧が所定電圧とな るように PWM信号を形成するものであることを特徴とするスイッチング電源。
[11] 請求項 8において、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれ ぞれ構成され、
上記スィッチ素子、上記素子、上記 MOSFET及び上記レベルシフト回路は、第 1 の半導体集積回路により構成され、
上記制御回路は、第 2の半導体集積回路装置により構成されて、上記出力電圧に 対応した電圧信号を上記 PWM制御回路のエラーアンプが受けて、上記出力電圧が 所定電圧となるように PWM信号を形成し、カゝかる PWM信号を上記第 1の半導体集 積回路に伝えるものであることを特徴とするスイッチング電源。
[12] 請求項 1において、
上記入力電圧に対応した高電圧を受けて、それを降圧した内部電圧を形成する電 源回路を更に備え、
上記ブートストラップ容量、上記インダクタ、上記キャパシタは、外部素子によりそれ ぞれ構成され、
上記スィッチ素子、上記素子、上記 MOSFET及び上記レベルシフト回路は、第 1 の半導体集積回路により構成され、
上記 PWM制御回路は、第 2の半導体集積回路装置により構成され、上記出力電 圧に対応した電圧信号を上記 PWM制御回路が受けて、上記出力電圧が所定電圧 となるように上記高電圧に対応した PWM信号を形成し、かかる PWM信号を上記第 1の半導体集積回路の入力に伝えるものであり、
上記第 1の半導体集積回路においては、上記 PWM信号を上記内部電圧にレベル シフトする電圧クランプ回路を備えてなることを特徴とするスイッチング電源。
[13] 請求項 11において、
上記電圧クランプ回路は、
上記 PWM信号が供給される入力端子と、
上記入力端子にソース，ドレイン経路の一方が接続され、ゲートに内部電圧が与 えられた Nチャネル MOSFETと、
上記 Nチャネル MOSFETのソース，ドレイン経路の他方と回路の接地電位との 間に設けられた電流源と、
上記電流源と並列形態に設けられたキャパシタとからなることを特徴とするスィッチ ング電源。
[14] 請求項 12において、
上記第 1の半導体集積回路は、スィッチ素子を構成する第 3の半導体集積回路、 上記素子を構成する第 4の半導体集積回路、上記 MOSFET及び上記レベルシフト 回路を構成する第 5の半導体集積回路カゝらなることを特徴とするスイッチング電源。
[15] 入力電圧を降圧して出力電圧を形成するための電流を制御するスィッチ素子の上 記電流を流す為の第 1端子と、
上記第 1端子に一端が接続されたブートストラップ容量の他端が接続される第 2端 子と、
外部電源端子と上記第 2端子との間にソース，ドレイン経路が接続された MOSFE Tと、
上記第スィッチ素子を駆動する駆動回路とを含み、
上記ブートストラップ容量と上記 MOSFETとは上記上記スィッチ素子を駆動するた めの昇圧電圧を生成する昇圧回路を構成し、
上記 MOSFETはオフ状態にされるときに一方のソース，ドレイン領域と基板ゲート 間の接合ダイオードが上記ブートストラップ容量により形成された上記昇圧電圧に対 して逆方向になるように他方のソース， ドレイン領域と上記基板ゲートとが接続されて なることを特徴とする半導体集積回路。
[16] 請求項 15において、
上記ブーストラップ容量は、上記半導体集積回路の外部にあることを特徴とする半 導体集積回路。
[17] 請求項 16において、
上記電流は、インダクタと上記インダクタに直列形態に設けられたキャパシタにより 上記出力電圧を形成するために上記入力電圧から上記インダクタに流す電流である ことを特徴とする半導体集積回路
[18] 請求項 17において、
上記スィッチ素子は、 Nチャネルの MOSFETであり、
上記昇圧回路の MOSFETは、 Pチャネル MOSFETであり、その基板ゲートは上 記ブートストラップ容量側に接続されてなることを特徴とする半導体集積回路。
[19] 請求項 17において、
上記スィッチ素子と昇圧回路の MOSFETは、 Nチャネルの MOSFETであり、 上記昇圧回路の MOSFETの基板ゲートは上記端子側に接続されてなることを特 徴とする半導体集積回路。
[20] 請求項 17において、
上記スィッチ素子がオフ状態のときに上記インダクタの上記出力電圧を形成してい る端
子とは別の他方の端子を所定電位にクランプする素子を更に備え、
上記素子は第 1の半導体基板の上に形成され、
上記スィッチ素子は、第 2の半導体基板の上に形成され、
上記駆動回路は、出力電圧が所定電圧となるような制御信号を受けて、上記スイツ チ素子と上記素子のオン、オフの制御を行うものであって第 3の半導体基板上に形 成され、
上記第 1の半導体基板と上記第 2の半導体基板及び上記第 3の半導体基板を一つ のノ ッケージに封止したことを特徴とする半導体集積回路。
[21] 請求項 20において、
上記制御信号は、 PWM信号であることを特徴とする半導体集積回路。
[22] 請求項 21において、
上記駆動回路は、上記素子がオン状態のときに MOSFETをオン状態にさせ、上 記素子がオフ状態のときに MOSFETをオフ状態にさせるスィッチ制御信号を形成 するレベルシフト回路を含むことを特徴とする半導体集積回路。
[23] 請求項 22において、
上記 PWM信号は、上記出力電圧に対応した電圧信号と基準電圧とを受けるエラ 一アンプと、三角波発生回路と、上記エラーェンプの出力信号と上記三角波発生回 路で形成された三角波とを受けるコンパレータと、上記コンパレータの出力信号を受 ける制御回路により生成されるものであることを特徴とする半導体集積回路。
[24] 請求項 23において、
上記入力電圧に対応した高電圧を受けて、それを降圧した内部電圧を形成する電 源回路と、
上記 PWM信号を上記内部電圧にレベルシフトする電圧クランプ回路が上記半導 体集積回路に形成されてなることを特徴とする半導体集積回路。
[25] 請求項 24において、
上記電圧クランプ回路は、
上記 PWM信号が供給される入力端子と、
上記入力端子にソース，ドレイン経路の一方が接続され、ゲートに内部電圧が与 えられた Nチャネル MOSFETと、
上記 Nチャネル MOSFETのソース，ドレイン経路の他方と回路の接地電位との 間に設けられた電流源と、
上記電流源と並列形態に設けられたキャパシタとからなることを特徴とする半導体 集積回路。
[26] 請求項 20において、
上記駆動回路は、
第 1の振幅で動作する第 1の回路と、 第 1の回路から出力された信号をゲートに受ける MOSFETと、上記 MOSFET と上記ブーストラップ容量の他端との間に上記 MOSFETと直列形態に接続された 抵抗とからなる第 2の回路と、
上記第 2の回路の上記 MOSFETと上記抵抗が接続されたノードから出力され た信号を受け、上記ブーストラップ容量の他端での電圧を電源とする第 3の回路とか らなるレベルシフト回路を有し、
上記第 1の回路の出力のハイレベルやロウレベルにともなって、上記 MOSFET のオン、オフを切り替えることにより電圧レベルが変化する上記ノードから出力される 信号を上記第 3の回路の論理しきい値に従って弁別して上記第 1のスィッチ素子の オン、ォ
フを制御する為のレベルシフトされた制御信号を生成することを特徴とする半導体集 積回路。
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