JP3573137B2 - 電源回路及びpwm手段 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源回路及びPWM回路に関し、特に、同期整流型電源回路などにおいて、出力電圧の変化を監視して誤差信号を得、三角波を用いてPWM信号を生成する際に、0〜100%デューティ範囲のPWM信号を作成可能にし、出力電圧の制御範囲を広げることができるようにした電源回路及びPWM回路に関する。
【0002】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【0003】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【0004】
負荷及び入力の変動に合わせて、トランジスタをオン,オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間(或いはオンデューティ)を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、CMOS集積回路を用いた同期整流型スイッチングレギュレータがある。
【0005】
CMOS集積回路は、Nチャンネルトランジスタ(以下、NMOSと略記する)とPチャンネルトランジスタ(以下、PMOSと略記する)の2種類のMOSトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、LSI技術の主流となっている。
【0006】
図7に、CMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【0007】
図7において、電源回路は、ハイサイド側のPMOS(以下、上位トランジスタという)(QP1)とローサイド側のNMOS(以下、下位トランジスタという)(QN1)を有し、交互にオン,オフして直流電圧VOUTを出力する同期整流型のスイッチングレギュレータ回路と、このCスイッチングレギュレータ回路の出力電圧を基準電圧源Eの基準電圧値と比較し誤差信号を得るエラーアンプ40と、前記誤差信号に基づいてPWM信号のパルス幅を制御することで、前記スイッチングレギュレータ回路の出力を一定となるよう制御するPWM回路20と、を有して構成されている。
【0008】
スイッチングレギュレータ回路は、入力電圧である直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子1と基準電位VSS(=グランド電位GND、例えば0V)が与えられた端子2との間に、上位トランジスタ(QP1),下位トランジスタ(QN1)の各トランジスタがドレインDを共通にして直列に接続されている。上位トランジスタ(QP1)のソースSは端子1に接続し、下位トランジスタ(QN1)のソースは端子2に接続している。
【0009】
上位トランジスタ(QP1),下位トランジスタ(QN1)の各ゲートには、PWM回路20からのPWM信号を出力バッファBA1,BA2で反転して得られた高周波パルスSH,SLが供給され、各トランジスタは該高周波パルスSH,SLにて交互にオン,オフされることにより、両トランジスタの接続点である中間ノードKに交流電圧VMAを発生する。
【0010】
中間ノードKと基準電位VSSを与える端子2との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子4に安定化容量C0で平滑された直流電圧VOUTが出力される。そして、出力電圧VOUTはフィードバックラインを介してエラーアンプ40の−端子に帰還され、基準電位VSSを与える端子5に接続した基準電圧源Eの基準電圧値と比較される。エラーアンプ40の比較結果である誤差出力VbはPWM回路20に供給され、該誤差出力にてPWM回路20が生成するPWM信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧VOUT(例えば1.5V)が常に一定となるように制御されるようになっている。
【0011】
ところで、従来、上記PWM回路20は、例えば図8に示すようにコンパレータCOMPで構成されている。コンパレータCOMPの−端子には上記エラーアンプ40の誤差出力Vb〔図9(a)参照〕をレファレンス信号として入力し、コンパレータCOMPの+端子には図示しない三角波生成回路で作成された所定周波数の三角波信号Wsaw〔図9(a)参照〕を入力し、その比較結果として、前記誤差出力Vbに応じてパルス幅の変化するPWM信号〔図9(b)参照〕を出力する。このPWM信号は図7の上位トランジスタ(QP1),下位トランジスタ(QN1)にゲートパルスSH,SLとして供給される。ただし、PMOS及びNMOSが同時にオンして電源電圧VIN側から基準電位VSS側へ貫通電流が流れることのないように、下位トランジスタ(QN1)に供給されるゲートパルスSLは、そのパルス幅が上位トランジスタ(QP1)のゲートパルスSHより若干狭くなるように成形される。
【0012】
しかしながら、コンパレータを用いてPWM回路を構成した場合、三角波信号の周波数を例えば1MHz程度の高い周波数にしてCMOSインバータ回路を高速スイッチングさせようとすると、その高い周波数に応じたPWM信号を生成することが難しく、高速化が困難であった。
【0013】
そこで、上記PWM回路20として、所定周波数(例えば1MHz)の基準クロックから、前記誤差出力Vbに応じた傾斜を持った三角波信号を作成し、該三角波信号をシュミットトリガ回路などの電位判定回路に供給することにより、誤差出力Vbに応じたパルス幅のPWM信号を生成することが考えられている。
【0014】
このようなPWM回路20は、例えば図10に示すように構成されている。即ち、PWM回路20は、例えば1MHzの基準クロックCLK〔図11(a)参照〕が供給されるクロック入力端子21と、電源電圧としての入力電圧VINが供給される電源入力端子22と、前記エラーアンプ40からの誤差出力Vbが入力される入力端子23と、基準電位VSSが与えられる基準電位入力端子24と、エラーアンプ201と基準抵抗Rと電流制御用PMOS(QP2)とを有し、エラーアンプ201の−端子に前記誤差出力Vbが入力され、エラーアンプ201の+端子がPMOS(QP2)のドレインと基準抵抗Rの直列接続点に接続され、エラーアンプ201の出力端がPMOS(QP2)のゲートに接続され、PMOS(QP2)のソースが電源入力端子22に接続され、基準抵抗Rの一端が基準電位入力端子24に接続された電圧−電流変換回路と、電流供給用PMOS(QP3)と充電用コンデンサCと放電用NMOS(QN2)とを有し、PMOS(QP3)のソースが電源入力端子22に接続されそのドレインがコンデンサCを介して基準電位入力端子24に接続され、コンデンサCの両端に並列にNMOS(QN2)のドレイン,ソースが接続され、PMOS(QP3)のゲートはPMOS(QP2)のゲート及び前記エラーアンプ201の出力端に接続され、NMOS(QN2)のゲートはクロック入力端子21に接続され、NMOS(QN2)がそのゲートに供給される前記基準クロックCLKで周期的にオンして前記コンデンサCの充電電荷を放電させ、三角波信号W−CLKを出力する充放電回路と、前記コンデンサCの出力端に得られる三角波信号W−CLK〔図11(b)参照〕を入力し、所定のしきい値VTHにて矩形波信号〔即ちPWM信号、図11(c)参照〕を生成するシュミットトリガ回路202と、を有して構成されている。上記のPMOS(QP2)とPMOS(QP3)とは同一サイズで同一形状を有しており、互いにミラーのトランジスタである。
【0015】
この構成では、電圧−電流変換回路は、基準抵抗Rを流れる電流iによって生ずる電圧降下i・Rがエラーアンプ40より入力される誤差電圧Vbに等しくなるようにエラーアンプ201が働き、電流を制御する結果、PMOS(QP2)及び抵抗Rを通して電流i(=Vb/R) が流れる。その結果、誤差電圧Vbに対応した電流がPMOS(QP2)に流れ、同時に同じ電流がPMOS(QP3)にも流れる。従って、エラーアンプ40より入力される誤差電圧Vbの値に応じてPMOS(QP2),PMOS(QP3)の各トランジスタに流れる電流量が変化し、その結果コンデンサCに充電される電圧も誤差電圧Vbの値に応じて変化する。例えば、誤差電圧Vbが上がると、コンデンサCに充電される電流値もリニアに増加するので、一定のクロック周期ごとの充放電にて作成される三角波信号の波高値は電圧Vbの増加に対応したものとなり、結果として図11(b)の実線波形▲1▼、点線波形▲2▼,▲3▼のようにコンデンサCの両端に生成される三角波信号の傾斜が変わる。これにより、シュミットトリガ回路202でしきい値VTHによって切り取られるPWM信号のパルス幅は、図11(c)の実線波形▲1▼、点線波形▲2▼,▲3▼のように大きくなる。即ち、誤差電圧Vbに応じて、三角波信号の傾きが変わりPWM信号のパルス幅が制御されることになる。
【0016】
図10のPWM回路によれば、応答性に優れたシュミットトリガ回路を用いることによって、誤差出力Vbの変動に応じた高速のPWM制御を実現でき、応答性を向上させることができる。
【0017】
【発明が解決しようとする課題】
上述したように、図10のPWM回路では、誤差電圧Vbが上がると、リニアに電流値が上昇するので、三角波信号の傾きが変わってPWM信号のパルス幅が制御できるが、電圧Vbが上昇したからといって流れる電流値には限界があるので三角波信号の傾きが90°或いはその近くになることない。
【0018】
三角波信号の傾きが90°ならば、PMOS(QP1)のゲートに供給されるPWM信号(SH)のオンに寄与するパルスデューティは100%〔PMOSはローアクティブであるので、図10のPWM信号がオールハイのときPMOSは常時オンとなりオンデューティは100%となる〕であるが、このデューティ100%に近いところまでPWM信号のパルス幅(ローアクティブ)を狭くすることは難しい。
【0019】
ところで、このようにPMOSのゲートに、パルス幅の狭い(即ち100%に近いオンデューティの)PWM信号を必要とする理由は次の通りである。
【0020】
即ち、PWM信号をオールハイ、即ちPMOSのオンデューティを100%としてPMOSを常時オンしたい場合もある。その理由を、図12を参照して説明する。
【0021】
入力電圧VIN(=VDD)が4.0Vであるとし、これからスイッチングレギュレータ回路にて75%デューティのPWM信号を用いて3.0Vの出力電圧VOUTを得ているとすると、デューティ幅75%の電圧比である。ここで、入力電圧VINが4Vを維持していればよいが、入力電圧VINが降下してきて例えば3.0Vになった場合、PWM信号として出力できる最大のオンデューティは精々80%位であるので、出力電圧VOUTは3.0Vの入力電圧VINの80%、即ち2.4Vが最大の出力となってしまう。もしも、PWM信号として0〜100%までのデューティ範囲が可能であるとすると、3.0Vの入力電圧VINに対して100%デューティ、即ち3.0Vの出力電圧を維持でき、これを負荷に供給することが可能となる。
【0022】
一方、近年、集積回路を低電圧化・低消費電力化するのに伴い、負荷に供給する出力電圧として1V以下の低い電圧を供給する必要が生ずる。従って、PWM信号のオンデューティを例えば5%,10%といった低いデューティに設定することが必要となる場合もある。
【0023】
そこで、本発明は、上記の問題に鑑みてなされたもので、0〜100%デューティ範囲のPWM制御が可能で、高速応答が可能な電源回路及びPWM回路を提供することを目的とする。
【0024】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各PWM信号にて制御し、出力としてPWM制御された直流出力電圧を得るDC−DC変換回路と、前記DC−DC変換回路の直流出力電圧を基準電圧と比較し誤差量を出力する誤差検出手段と、前記誤差検出手段の誤差出力に応じて0〜100%デューティ範囲のPWM信号を生成して、前記DC−DC変換回路に対してPWM制御を行うPWM回路と、を具備したものである。
【0025】
本発明のこのような構成によれば、DC−DC変換回路に対してPWM制御を行う際に、誤差検出手段の誤差出力に応じて0〜100%デューティ範囲のPWM信号を生成して、PWM制御を行うことが可能となり、低い出力電圧が必要な場合は、0%に近いデューティの細幅のPWM信号を生成して、Pチャンネルトランジスタを非常に短時間のみオンさせることで、出力電圧として低い電圧を出力できる一方、電池等による電源電圧が降下してきた時でも、100%デューティのPWM信号を生成して、Pチャンネルトランジスタを常時オンさせることで、出力電圧として電源電圧そのものを出力させることもできる。
【0026】
また、本発明において、前記PWM回路は、前記誤差検出手段からの誤差信号を入力し、互いに半周期ずらされた所定周波数の第1,第2のクロックを用いて、互いに半周期ずらされかつ前記誤差信号に応じた振幅の第1,第2の三角波信号を生成した後、第1,第2の電位判定回路を用いて互いに半周期ずらされた第1,第2のPWM信号を生成する第1,第2のPWM回路と、前記第1,第2のPWM回路からの第1,第2のPWM信号を合成し、前記所定周波数の2倍の周波数のPWM信号を出力する合成回路と、を有して構成されることが好ましい。
【0027】
このような構成によれば、最終的な動作周波数の1/2の周波数でかつ互いに半周期ずれた第1,第2のクロックを用いて、互いに半周期ずらされた第1,第2の三角波信号を生成した後、各々シュミットトリガ回路などで構成される第1,第2の電位判定回路を用いて第1,第2のPWM信号を生成し、これらを合成して、最終的な動作周波数のPWM信号を作成するので、誤差信号に応じて0〜100%デューティ範囲のPWM信号を生成することができ、しかもノイズの影響を受けにくい高速なPWM制御を行うことが可能となる。
【0028】
また、本発明において、前記第1のPWM回路は、所定周波数のメイン基準クロックに基づいて作成されたデューティ50%の分周信号が供給される分周信号入力端子と、前記メイン基準クロックを2分周し互いに半周期ずらして作成された第1,第2の分周クロックのうちの第1の分周クロックが供給される第1のクロック入力端子と、電源電圧としての入力電圧が供給される電源入力端子と、前記誤差検出手段からの誤差出力が入力される入力端子と、基準電位が与えられる基準電位入力端子と、第1のエラーアンプと第1の基準抵抗と第1の電流制御用Pチャンネルトランジスタとを有し、第1のエラーアンプの−端子に前記誤差出力が入力され、該第1のエラーアンプの+端子が前記第1の電流制御用Pチャンネルトランジスタのドレインと前記第1の基準抵抗の直列接続点に接続され、前記第1のエラーアンプの出力端が前記第1の電流制御用Pチャンネルトランジスタのゲートに接続され、前記第1の電流制御用Pチャンネルトランジスタのソースが前記電源入力端子に接続され、前記第1の基準抵抗が前記基準電位入力端子に接続された第1の電圧−電流変換回路と、第1の電流供給用Pチャンネルトランジスタと第1の充電用コンデンサと第1の放電用Nチャンネルトランジスタとを有し、前記第1の電流供給用Pチャンネルトランジスタのソースが前記電源入力端子に接続されそのドレインが前記第1の充電用コンデンサを介して前記基準電位入力端子に接続され、前記第1の充電用コンデンサの両端に並列に前記第1の放電用Nチャンネルトランジスタのドレイン,ソースが接続され、前記第1の電流供給用Pチャンネルトランジスタのゲートは前記第1の電流制御用Pチャンネルトランジスタのゲート及び前記第1のエラーアンプの出力端に接続され、前記第1の放電用Nチャンネルトランジスタのゲートは前記第1のクロック入力端子に接続され、前記第1の放電用Nチャンネルトランジスタが、そのゲートに供給される前記第1の分周クロックで周期的にオンして前記第1の充電用コンデンサの充電電荷を放電させ、第1の三角波信号を出力する第1の充放電回路と、前記第1の充電用コンデンサの出力端に得られる前記第1の三角波信号を入力し、所定のしきい値にて矩形波信号を生成する第1のシュミットトリガ回路と、前記第1のシュミットトリガ回路からの矩形波信号と前記分周信号入力端子からの分周信号とをそれぞれ入力する2つの2入力NOR素子を用い、互いにその出力を他のNORの入力として帰還して、第1のPWM信号として出力するR−S NORラッチで構成される第1のラッチ回路と、を有して構成され、
前記第2のPWM回路は、所定周波数のメイン基準クロックに基づいて作成されたデューティ50%の分周信号が供給される前記分周信号入力端子と、前記メイン基準クロックを2分周し互いに半周期ずらして作成された第1,第2の分周クロックのうちの第2の分周クロックが供給される第2のクロック入力端子と、電源電圧としての入力電圧が供給される前記電源入力端子と、前記誤差検出手段からの誤差出力が入力される前記入力端子と、基準電位が与えられる前記基準電位入力端子と、第2のエラーアンプと第2の基準抵抗と第2の電流制御用Pチャンネルトランジスタとを有し、前記第2のエラーアンプの−端子に前記誤差出力が入力され、該第2のエラーアンプの+端子が前記第2の電流制御用Pチャンネルトランジスタのドレインと前記第2の基準抵抗の直列接続点に接続され、前記第2のエラーアンプの出力端が前記第2の電流制御用Pチャンネルトランジスタのゲートに接続され、前記第2の電流制御用Pチャンネルトランジスタのソースが前記電源入力端子に接続され、前記第2の基準抵抗が前記基準電位入力端子に接続された第2の電圧−電流変換回路と、第2の電流供給用Pチャンネルトランジスタと第2の充電用コンデンサと第2の放電用Nチャンネルトランジスタとを有し、前記第2の電流供給用Pチャンネルトランジスタのソースが前記電源入力端子に接続されそのドレインが前記第2の充電用コンデンサを介して前記基準電位入力端子に接続され、前記第2の充電用コンデンサの両端に並列に前記第2の放電用Nチャンネルトランジスタのドレイン,ソースが接続され、前記第2の電流供給用Pチャンネルトランジスタのゲートは前記第2の電流制御用Pチャンネルトランジスタのゲート及び前記第2のエラーアンプの出力端に接続され、前記第2の放電用Nチャンネルトランジスタのゲートは前記第2のクロック入力端子に接続され、前記第2の放電用Nチャンネルトランジスタが、そのゲートに供給される前記第2の分周クロックで周期的にオンして前記第2の充電用コンデンサの充電電荷を放電させ、第2の三角波信号を出力する第2の充放電回路と、前記第2の充電用コンデンサの出力端に得られる前記第2の三角波信号を入力し、所定のしきい値にて矩形波信号を生成する第2のシュミットトリガ回路と、前記第2のシュミットトリガ回路からの矩形波信号と前記分周信号入力端子からの分周信号をインバータにて反転した信号とをそれぞれ入力する2つの2入力NOR素子を用い、互いにその出力を他のNORの入力として帰還して、第2のPWM信号として出力するR−S NORラッチで構成される第2のラッチ回路と、を有して構成されていることが好ましい。
【0029】
さらに、本発明によるPWM回路は、制御信号を入力し、互いに半周期ずらされた所定周波数の第1,第2のクロックを用いて、互いに半周期ずらされかつ前記制御信号に応じた振幅の第1,第2の三角波信号を生成した後、第1,第2の電位判定回路を用いて互いに半周期ずらされた第1,第2のPWM信号を生成する第1,第2のPWM回路と、前記第1,第2のPWM回路からの第1,第2のPWM信号を合成し、前記所定周波数の2倍の周波数のPWM信号を出力する合成回路と、を有して構成されることを特徴とする。
【0030】
このような構成によれば、最終的な動作周波数の1/2の周波数でかつ互いに半周期ずれた第1,第2のクロックを用いて、互いに半周期ずらされた第1,第2の三角波信号を生成した後、各々シュミットトリガ回路などで構成される第1,第2の電位判定回路を用いて第1,第2のPWM信号を生成し、これらを合成して、最終的な動作周波数のPWM信号を作成するので、制御信号に応じて0〜100%デューティ範囲のPWM信号を生成することができ、しかもノイズの影響を受けにくい高速なPWM制御を行うことが可能となる。このようなPWM回路は、電源回路に限らず、PWM制御が必要な各種の電子回路に応用することが可能である。
【0031】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図1は本発明の一実施の形態の電源回路の構成を示している。図7の従来回路と同一部分には同一符号を付して説明する。
【0032】
図1において、電源回路は、入力電圧VINと基準電位VSSとの間に上位トランジスタ(QP1)と下位トランジスタ(QN1)を有し、これらのトランジスタをPWM信号を用いて交互にオン,オフして直流電圧VOUTを出力する同期整流型のスイッチングレギュレータ回路で構成されるDC−DC変換回路と、このDC−DC変換回路の出力電圧を基準電圧源Eの電圧値と比較し誤差信号を得るエラーアンプ40と、前記誤差信号に基づいてPWM信号のパルス幅のデューティを0〜100%制御することが可能であって、前記DC−DC変換回路の出力を一定となるよう制御するPWM回路30と、を有して構成されている。
【0033】
DC−DC変換回路は、入力電圧である直流電圧VIN(=電源電圧VDD、例えば4V)が供給される端子1と基準電位VSS(=グランド電位GND、例えば0.3V)が与えられた端子2との間に、上位トランジスタ(QP1),下位トランジスタ(QN1)の各トランジスタがドレインDを共通にして直列に接続されている。上位トランジスタ(QP1)のソースは端子1に接続し、下位トランジスタ(QN1)のソースは端子2に接続している。
【0034】
上位トランジスタ(QP1),下位トランジスタ(QN1)の各ゲートには、PWM回路30からPWM信号として高周波パルスSH,SLが供給され、各トランジスタは該高周波パルスSH,SLにて交互にオン,オフされることにより、両トランジスタの接続点である中間ノードKに交流電圧VMAを発生する。
【0035】
なお、図2(a),(b)に示すように下位トランジスタ(QN1)のゲートパルスSLは、上位トランジスタ(QP1)のゲートパルスSHとほぼ同期にしているが負荷の状況によりそのパルス幅は異なる。ゲートパルスSLのハイレベルとなる期間は、ゲートパルスSHのハイレベルとなる期間より狭い幅となるように形成されており、PMOS及びNMOSが同時にオンしないようにすることによって電源VIN側から基準電位VSS側へ貫通電流が流れるのを防いでいる。また、下位トランジスタ(QN1)のソース・ドレイン間にはショットキーダイオードSDが接続され、ローサイドトランジスタのオフ時におけるローサイドトランジスタへの過電圧防止と電力供給バックアップを行う。
【0036】
交流電圧VMAが生成される中間ノードKと基準電位VSSが与えられる端子2との間には、整流用コイルL1と安定化容量C0が直列に接続し、その直列接続点に接続した出力端子27に安定化容量C0で平滑された直流電圧VOUT(例えば1.5V)が出力され、図示しない負荷に供給される。
【0037】
そして、出力の直流電圧VOUTはフィードバックラインを介してエラーアンプ40の−端子に帰還されており、基準電位VSSが与えられる端子5に接続した基準電圧源Eの電圧値と比較される。
【0038】
エラーアンプ40の比較結果である誤差(エラー)電圧はPWM回路30に供給され、該誤差電圧にてPWM回路33が生成するPWM信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧VOUT(例えば1.5V)が常に一定となるように制御されるようになっている。
【0039】
上記の構成においては、PWM回路30からのPWM信号は、出力バッファBA1,BA2で反転されて、互いにほぼ同期した適宜のパルス幅を有する高周波(例えば1MHz)パルスSH,SLとなって、上位トランジスタ(QP1)と下位トランジスタ(QN1)の各ゲートに印加される。高周波パルスSH,SLは図2(a),(b)に示すようなパルスである。上位トランジスタ(QP1),下位トランジスタ(QN1)の各トランジスタが上記のほぼ同期した高周波パルスSH,SLにて交互にオン,オフすることにより、接続点である中間ノードKに図2(c)に示すような交流電圧VMAを発生する。この交流電圧VMAに基づいて電流がコイルL1を通り安定化容量C0に充電されることによって、出力端子4には出力電圧VOUTとしての直流電圧が得られる。
【0040】
図3は上記PWM回路30の構成例を示す回路図である。このPWM回路30は、図10のPWM回路20とほぼ同じ構成の2つの第1,第2のPWM回路を並列に接続し、前記基準クロック(例えば1MHz)を2分周し互い半周期ずらした2種類の分周クロック(各500kHz)を作成し、第1,第2のPWM回路の各充放電回路にて互いに半周期ずらした三角波信号を作り、各三角波信号をそれぞれ第1,第2のシュミットトリガ回路にて第1,第2のPWM信号とし、それらを合成して、CMOSインバータ回路へのPWM信号として出力する構成としたものである。
【0041】
従って、PWM回路30は、エラーアンプ40からの誤差信号Vbを入力し、互いに半周期ずらされ前記誤差信号Vbに応じた振幅の第1,第2の三角波信号を生成し、第1,第2のPWM信号を作成する第1,第2のPWM回路と、この第1,第2のPWM回路からの第1,第2のPWM信号を合成し、PWM信号として出力する合成回路と、を有して構成されている。
【0042】
上記第1のPWM回路は、例えば1MHzのメイン基準クロック〔図4(a)参照〕に基づいて作成された分周信号が供給される分周信号入力端子6と、前記メイン基準クロック(例えば1MHz)を2分周し互いに半周期ずらして作成された第1,第2の分周クロック(各500kHz)CLK1,CLK2のうち第1の分周クロックCLK1が供給される第1のクロック入力端子7と、電源電圧としての入力電圧VINが供給される電源入力端子9と、前記エラーアンプ40からの誤差出力Vbが入力される入力端子10と、基準電位VSSが与えられる基準電位入力端子11と、前記誤差電圧Vbに応じた電流を生成するための第1の電圧−電流変換回路と、この第1の電圧−電流変換回路にて生成する電流を一定クロック周期にてコンデンサC1に充電した後放電することにより前記誤差電圧Vbに応じた振幅(立ち上がり傾斜)の三角波信号W−CLK1を生成するための第1の充放電回路と、前記三角波信号W−CLK1を入力し矩形波を生成するための第1のシュミットトリガ回路302と、前記矩形波を一定期間ラッチするための第1のラッチ回路と、を有して構成されている。
【0043】
上記第1の電圧−電流変換回路は、エラーアンプ301と基準抵抗R1と電流制御用PMOS(QP4)とを有し、エラーアンプ301の−端子に前記誤差出力Vbが入力され、エラーアンプ301の+端子がPMOS(QP5)のドレインと基準抵抗R1の直列接続点に接続され、エラーアンプ301の出力端がPMOS(QP4)のゲートに接続され、PMOS(QP4)のソースが電源入力端子9に接続され、基準抵抗R1が基準電位入力端子11に接続された構成となっている。
【0044】
上記第1の充放電回路は、電流供給用PMOS(QP5)と充電用コンデンサC1と放電用NMOS(QN3)とを有し、PMOS(QP5)のソースが電源入力端子9に接続されそのドレインがコンデンサC1を介して基準電位入力端子11に接続され、コンデンサC1の両端に並列にNMOS(QN3)のドレイン,ソースが接続され、PMOS(QP5)のゲートはPMOS(QP4)のゲート及び前記エラーアンプ301の出力端に接続され、NMOS(QN3)のゲートはクロック入力端子7に接続され、NMOS(QN3)がそのゲートに供給される前記クロックCLK1で周期的にオンして前記コンデンサC1の充電電荷を放電させ、三角波信号W−CLK1〔図4(e)参照〕を出力する構成となっている。
【0045】
上記第1のシュミットトリガ回路302は、前記コンデンサC1の出力端に得られる三角波信号W−CLK1を入力し、所定のしきい値VTH1にて矩形波信号〔即ち第1のPWM信号、図4(g)参照〕を生成する構成となっている。
【0046】
上記第1のラッチ回路は、前記第1のシュミットトリガ回路302からのPWM信号と分周信号入力端子6からの分周信号とをそれぞれ入力する2つの2入力NOR素子303,304を用い、互いにその出力を他のNORの入力として帰還して、第1のPWM信号(PWM1)として出力するR−S NORラッチで構成されている。
【0047】
一方、上記第2のPWM回路も、第1のPWM回路とほぼ同様な構成となっており、例えば1MHzのメイン基準クロック〔図4(a)参照〕に基づいて作成された分周信号が供給される分周信号入力端子6と、前記メイン基準クロック(例えば1MHz)を2分周し互いに半周期ずらして作成された第1,第2の分周クロック(各500kHz)CLK1,CLK2のうち第2の分周クロックCLK2が供給される第2のクロック入力端子8と、電源電圧としての入力電圧VINが供給される電源入力端子9と、前記エラーアンプ40からの誤差出力Vbが入力される入力端子10と、基準電位VSSが与えられる基準電位入力端子11と、前記誤差電圧Vbに応じた電流を生成するための第2の電圧−電流変換回路と、この第2の電圧−電流変換回路にて生成する電流を一定クロック周期にてコンデンサC2に充電した後放電することにより前記誤差電圧Vbに応じた振幅(立ち上がり傾斜)の三角波信号W−CLK2を生成するための第2の充放電回路と、前記三角波信号W−CLK2を入力し矩形波を生成するための第2のシュミットトリガ回路312と、前記矩形波を一定期間ラッチするための第2のラッチ回路と、を有して構成されている。
【0048】
上記第2の電圧−電流変換回路は、エラーアンプ311と基準抵抗R2と電流制御用PMOS(QP6)とを有し、エラーアンプ311の−端子に前記誤差出力Vbが入力され、エラーアンプ311の+端子がPMOS(QP7)のドレインと基準抵抗R2の直列接続点に接続され、エラーアンプ311の出力端がPMOS(QP6)のゲートに接続され、PMOS(QP6)のソースが電源入力端子9に接続され、基準抵抗R2が基準電位入力端子11に接続された構成となっている。
【0049】
上記第2の充放電回路は、電流供給用PMOS(QP7)と充電用コンデンサC1と放電用NMOS(QN4)とを有し、PMOS(QP7)のソースが電源入力端子9に接続されそのドレインがコンデンサC2を介して基準電位入力端子11に接続され、コンデンサC2の両端に並列にNMOS(QN4)のドレイン,ソースが接続され、PMOS(QP7)のゲートはPMOS(QP6)のゲート及び前記エラーアンプ311の出力端に接続され、NMOS(QN4)のゲートはクロック入力端子7に接続され、NMOS(QN4)がそのゲートに供給される前記クロックCLK1で周期的にオンして前記コンデンサC2の充電電荷を放電させ、三角波信号W−CLK2〔図4(f)参照〕を出力する構成となっている。
【0050】
上記第2のシュミットトリガ回路312は、前記コンデンサC2の出力端に得られる三角波信号W−CLK2を入力し、所定のしきい値VTH2にて矩形波信号〔即ち第2のPWM信号、図4(h)参照〕を生成する構成となっている。
【0051】
上記第2のラッチ回路は、前記第2のシュミットトリガ回路312からのPWM信号と分周信号入力端子6からの分周信号をインバータ314にて反転した信号とをそれぞれ入力する2つの2入力NOR素子313,315を用い、互いにその出力を他のNORの入力として帰還して、第2のPWM信号(PWM2)として出力するR−S NORラッチで構成されている。
【0052】
上記合成回路は、前記第1,第2のPWM信号(PWM1),(PWM2)の論理和をとるオア回路(又はノア回路321とノット回路322の組合わせ回路)で構成されている。
【0053】
次に、図4〜図6を参照して図3の回路の作用・効果を説明する。なお、上記第1,第2のPWM回路の各動作は、図10のPWM回路の動作とほぼ同様であるので説明を省略する。
【0054】
図4において、(a)は例えば1MHzのメイン基準クロックMain−CLK、(b)はメイン基準クロックMain−CLKに基づいて作成されるデューティ50%の分周信号Div−main、(c)は(a)のメイン基準クロックMain−CLKを2分周した例えば500KHzの分周クロックCLK1、(d)は(a)のメイン基準クロックMain−CLKを2分周した例えば500KHzの分周クロックで、且つ(c)の分周クロックに対して半周期ずれた分周クロックCLK2、(e)は(c)の分周クロックCLK1を用いて第1のPWM回路内で作成される三角波信号W−CLK1、(f)は(d)の分周クロックCLK2を用いて第2のPWM回路内で作成される三角波信号W−CLK2、(g)は(e)の三角波信号W−CLK1に基づいて作成されるPWM信号(PWM1)、(h)は(f)の三角波信号W−CLK2に基づいて作成されるPWM信号(PWM2)、(i)は第1,第2のPWM信号(PWM1),(PWM2)を合成して得られるPWM信号で、図1の上位トランジスタ(QP1)のゲートにゲートパルスSHとして供給される。なお、図1の下位トランジスタ(QN1)のゲートに供給するゲートパルスSLは、図示しない回路にて図2(b)に示されるようにゲートパルスSHのハイレベル期間内においてその期間よりも若干狭めたハイレベル期間を有したパルスを作成することによって得られる。
【0055】
上記の図3のPWM回路30は、図10のPWM回路20とほぼ同じ構成の第1,第2のPWM回路を並列に接続し、前記メイン基準クロック(例えば1MHz)を2分周し互いに半周期ずらした2種類の分周クロック(各500kHz)を作成し、第1,第2のPWM回路の各充放電回路にて互い半周期ずらした三角波信号を作成し、各三角波信号をそれぞれ第1,第2のシュミットトリガ回路に入力して第1,第2のPWM信号を生成し、それらを合成して図4(i)に示すようなPWM信号として出力する。これにより、レベル状態がオールハイからオールローまで可能なPWM信号を生成することが可能となる。
【0056】
図10のPWM回路20のように、単相の発振(W−CLK1のみ)でPWM波形を生成しようとすると、0%デューティ(常時オフ状態)に近い細い幅のPWMパルス(但しローアクティブパルス)や100%デューティ(常時オン状態)に近い広い幅(ローアクティブのためハイレベル部分は細い幅)のPWMパルスを作り出すのは難しいが、本実施の形態(図3)による半周期ずらした2つの発振信号の作成(2相化)を行うことで、0〜100%デューティの範囲でのPWM信号によるPWM制御が可能となる。
【0057】
図5は上記第1のPWM回路における主要な波形(図4の各部波形に対応)特に三角波を拡大して示す図である。(a)は例えば1MHzのメイン基準クロックMain−CLKに基づいて作成されるデューティ50%の分周信号Div−main、(b)はメイン基準クロックMain−CLKを2分周した例えば500KHzの分周クロックCLK1、(c)は(b)の分周クロックCLK1を用いて第1のPWM回路内で作成される三角波信号W−CLK1、(d)は(c)の三角波信号W−CLK1に基づいて作成される第1のPWM信号(PWM1)をそれぞれ示している。
【0058】
三角波信号W−CLK1はその波形の立ち上がりの傾斜が、前述したようにエラーアンプ40からの誤差信号Vbの振幅変化に応じて変化し、結果としてシュミットトリガ回路302にて作成されるPWM信号(PWM1)の幅が変化する。つまり、図5(c)に示すように誤差信号Vbの電圧が大きければ大きいほど三角波の傾斜は▲1▼,▲2▼,…▲5▼のように大きくなり、これに伴い第1のPWM信号(PWM1)のパルス幅はその立ち上がり部分が▲1▼,▲2▼,…▲5▼のように左側に移動(即ちローアクティブパルスのデューティは100〜50%まで変化)する。このことは、半周期ずれた三角波信号W−CLK2の傾斜,及び第2のPWM信号(PWM2)のパルス幅の変化についても同様である。
【0059】
図6は上記の三角波信号W−CLK1,W−CLK2の傾斜範囲(本実施の形態で必要とされる三角波の最大可変範囲)を示している。三角波W−CLK1,W−CLK2の傾斜は、両者とも符号Lにて示す範囲のみで良い。図6に示される三角波W−CLK1,W−CLK2の生成タイミング及び傾斜範囲から分るように2つの三角波W−CLK1,W−CLK2とも実線波形の場合はオールロー(常時オフ状態)のPWM制御が可能となり、2つの三角波W−CLK1,W−CLK2とも点線波形の場合はオールハイ(常時オン)のPWM制御が可能となる。
【0060】
以上述べ実施の形態によれば、誤差電圧に応じたPWM波形を作成する際に、1つの高い周波数の基準クロックを分周して、互いに半周期ずらした2つの基準クロックを作成し2相化することで、0〜100%デューティ範囲のPWM信号を作成でき、制御範囲のより広いPWM制御を行えると共に、シュミットトリガ回路を使用できるため、ノイズの影響を受けにくくかつ高速なPWM制御を実現できる。従って、より高い応答性のPWM回路及びこれを用いた電源回路を実現することができる。
【0061】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【0062】
【発明の効果】
以上述べたように本発明によれば、0〜100%デューティ範囲のPWM制御が可能で、高速応答が可能なPWM回路及びこれを用いた電源回路を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の電源回路の構成を示す図。
【図2】図1の電源回路のDC−DC変換回路におけるPWM信号SH,SLと中間ノード電位VMAの関係を示すタイミングチャート。
【図3】図1の電源回路におけるPWM回路の構成例を示す回路図。
【図4】図3のPWM回路の各部の信号波形を示すタイミングチャート。
【図5】図3のPWM回路を構成する第1のPWM回路の三角波生成及びPWM信号生成を説明する図。
【図6】図3のPWM回路を構成する第1,第2のPWM回路において実現可能な三角波傾斜範囲とそれによる効果を説明する図。
【図7】従来のCMOS集積回路を用いた同期整流型スイッチングレギュレータの構成を示す図。
【図8】図7におけるPWM回路の構成例を示す図。
【図9】図8の動作を説明するタイミングチャート。
【図10】図7におけるPWM回路の他の構成例を示す図。
【図11】図10の動作を説明するタイミングチャート。
【図12】100%デューティ(常時オン状態)のPWM制御を行う必要性を説明する図。
【符号の説明】
1,9…電源入力端子
2,11…基準電位入力端子
4…出力端子
6…分周信号入力端子
7,8…クロック入力端子
10…誤差電圧入力端子
12…PWM信号出力端子
30…PWM回路
321と322…合成回路
40…エラーアンプ(誤差検出手段)
QP1…PMOS(上位トランジスタ)
QN1…NMOS(下位トランジスタ)
E…基準電圧源
L1…整流用コイル
C0…安定化容量
Claims (3)
- PWM制御された直流出力電圧を得るDC−DC変換回路と、
前記DC−DC変換回路の直流出力電圧を基準電圧と比較し誤差量を出力する
誤差検出手段と、
前記PWM信号を生成するPWM手段とを
有した電源回路において、
前記PWM手段は、
所定の周波数の第1のクロックと、前記誤差検出手段からの誤差信号と、を用いて、前記誤差信号に応じた第1の三角波信号を生成した後、第1の電位判定回路を用いて第1のPWM信号を生成する第1のPWM回路と、
前記第1のクロックと所定の位相ずれた第2のクロックと、前記誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた前記第1の三角波信号と所定の位相ずれた第2の三角波信号を生成した後、第2の電位判定回路を用いて前記第1のPWM信号と所定の位相ずれた第2のPWM信号を生成する第2のPWM回路と、
前記第1、第2のPWM信号を合成して前記所定の周波数の2倍の周波数のPWM信号を出力する合成回路とを有することを特徴とする電源回路。 - 所定の周波数の第1のクロックと、誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた第1の三角波信号を生成した後、第1の電位判定回路を用いて第1のPWM信号を生成する第1のPWM回路と、
前記第1のクロックと所定の位相ずれた第2のクロックと、前記誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた前記第1の三角波信号と所定の位相ずれた第2の三角波信号を生成した後、第2の電位判定回路を用いて前記第1のPWM信号と所定の位相ずれた第2のPWM信号を生成する第2のPWM回路と、
前記第1、第2のPWM信号を合成して前記所定の周波数の2倍の周波数のPWM信号を出力する合成回路とを有することを特徴とするPWM手段。 - すくなくとも第1のPWM回路は、
誤差信号に応じて出力電圧を変えるエラーアンプと、
ソースを第1の電源に接続されゲートを前記エアラーアンプの出力に接続されるMOSトランジスタと、
一端を第2の電源に接続され、もう一端を前記MOSトランジスタのドレインに接続される容量と、
一端を前記第2の電源に接続され、もう一端を前記MOSトランジスタのドレインに接続されるスイッチング素子と、
所定の論理閾値を有する判定回路とを有し、
前記スイッチング素子を所定の周波数のクロックで制御して、前記エラーアンプの出力電圧に応じた傾きの三角波を生成し、前記判定回路の所定の閾値と前記エラーアンプの出力電圧に応じた傾きの三角波を比較することによってPWM信号を生成することを特徴とする請求項2記載のPWM手段。
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