TWI641218B - 增強模式fet閘極驅動器ic - Google Patents

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Abstract

一種完全整合的GaN驅動器，其包含一數位邏輯信號反相器、一電位移位器電路、一UVLO電路、一輸出緩衝級、以及(可選擇的)一欲被驅動的FET，全部都被整合在一單一封裝中。該電位移位器電路把在該輸入處之一接地參考0-5 V數位信號轉換為在該輸出處的一0-10 V數位信號。該輸出驅動電路包括相對該低側FET GaN被反相的一高側GaN FET。該經反相的高側GaN FET允許開關的操作，而不是一源級隨耦器拓撲，從而提供一種數位電壓來控制正由該電路來驅動之該主要的FET。

Description

增強模式FET閘極驅動器IC
發明領域 本發明係涉及閘極驅動器，更具體地說，係涉及一種用於驅動低側增強模式氮化鎵(GaN)FET的積體電路。
發明背景 高功率GaN電晶體最近已經被引入作為基於矽電晶體的一種替代品。GaN提供了優於基於矽裝置的效能，由於氮化鎵有高電子遷移率及高崩潰電場，導致有低的導通電阻、快速開關以及更高的工作溫度。常關式的增強模式GaN電晶體係優選的，因為它們快速(多數載子，不像空乏模式)、沒有反向回復(QRR )以及比空乏模式裝置消耗較少的功率。
用於增強模式GaN電晶體的閘極驅動器可購自德州儀器公司，諸如LM5114低側閘極驅動器。但是，該LM5114本身係以一種矽製程被製成，與GaN並不相容。這使得欲被驅動之該增強模式GaN電晶體無法做單石整合。該兩晶片解決方案不會有最低可能的閘極迴路電路電感，因此其效能無法與一完全單石整合的解決方案競爭。與該增強模式GaN電晶體整合的一閘極驅動器將必然具有一低得多的傳播延遲、將消耗較少的功率、以及將會有一非常短的導通持續時間。
美國專利第9,525,413號提出了一種整合式的解決方案，即，一種具有一單石整合之GaN驅動器的增強模式GaN電晶體，該GaN驅動器包含有以一半橋式組配之兩個較小的增強模式GaN電晶體。該半橋的該高側GaN電晶體提供該閘極驅動電壓給該GaN電晶體的該閘極，並且該低側GaN電晶體把該GaN開關的該閘極箝位到該源極。此一解決方案需要一分立的雙電壓預驅動器。由於上述的該等原因，把該增強模式GaN電晶體與一完整的閘極驅動器整合在一單一整合的封裝中將會是有利的。
特別的是，所欲係提供一種完全整合的GaN驅動器，其可以一單一5V電源來工作、具有低功耗、在工作週期及頻率上沒有嚴格的限制、具有快速轉換、低傳播時間、並且具有匹配它所驅動之該FET的一上拉及下拉電阻、以及包括UVLO電路。
本發明藉由提供一種可支援下降到10 ns脈衝之具有該等上述特徵之完全整合的GaN驅動器來實現該等上述的目標。這一種低脈衝功能開啟了大於10MHz之非常高頻率轉換器以及諸如48V至1V或更低之高降壓比轉換器的大門。
更具體地說，本發明提供一種完全整合的GaN驅動器，其包含一數位邏輯信號反相器、一電位移位器電路、一UVLO電路、一輸出緩衝級、以及(可選擇性地)一欲被驅動的FET，所有整合在一單一封裝或晶片中。
該輸出驅動電路包括相對於該低側FET GaN被反相的一高側GaN FET。該經反相的高側GaN FET允許開關的操作，而不是一源極隨耦器拓撲，從而提供了一種數位電壓來控制正由該電路來驅動之該主要的FET。
本發明之該完全整合的GaN閘極驅動器還包括一新穎的低電壓「電位移位器」及「電流放大器」。該輸入係一接地參考之0-5 V的數位信號，而輸出係一0-10 V的數位信號。該信號對於上述該經反相的輸出驅動級係有用的。
當配合該等附圖閱讀以下描述時，本發明的其他特徵及優點對於本領域的習知技藝者而言將會變得顯而易見。
較佳實施例之詳細說明 在下面的詳細描述中，參考了本發明的示例性實施例。該等示例性實施例被足夠詳細地描述，使得本領域的習知技藝者能夠實現它們。應被理解的是，其他的實施例可被採用，並且可以進行各種結構、邏輯、以及電氣的改變。
一閘極驅動器的該等基本構成方塊係一邏輯反相器、一信號電位移位器、以及一輸出驅動級。一欠壓封鎖(UVLO)電路被期望要關閉該閘極驅動器，若該源極電壓下降到低於一預定臨界值的話。
圖1係本發明之該數位邏輯信號反相器的一較佳實施例的示意圖。在GaN中，該電源電壓係5V，所以邏輯高為5V而邏輯低為0V。本發明的該反相器類似於標準NMOS邏輯反相器，但具有一些顯著的不同：a)電晶體4(Q2；wG = 10微米)係一增強模式GaN電晶體，而不是如典型在NMOS中的一空乏模式裝置，b)因為沒有空乏模式裝置被使用，電晶體2(Q1；wG = 20微米)，其也是一增強模式GaN電晶體，被加入用以充電電晶體4(Q2)的該閘極，由此保持它為導通的。電晶體6(Q3；wG = 120微米)也是一增強模式GaN電晶體–電晶體6(Q3)之該導通電阻為Q2之該導通電阻的六分之一。
本發明之該邏輯反相器的工作原理係把電晶體2(Q1)用作為一自舉二極體(閘極短路到源極)具有電晶體4(Q2)的CGS ，其使得有會更快速的轉換。當電晶體6(Q3)係導通時，該二極體把電晶體4(Q2)的該閘極(CGS )以及電容器8(C4=0.2 pF)充電至接近5 V；即1(5V)的輸入(Ain)邏輯，並因此電晶體4(Q2)始終係導通的並傳導電流。這允許快速的電壓上升。電晶體4(Q2)逸散在該IC上大部分的功率。由於電晶體6(Q3)的該汲極也被連接到該輸出()，該輸出將接近0 V因此反相該輸入。在這種模式中，電晶體6(Q3)，作為一大的FET，把電晶體4(Q2)從飽和中拉出並因此具有流過它的一電流。當該輸入信號變為0 V需要該電流以把該輸出拉高，再次地反轉該邏輯輸入。該電容器8(C4)被使用來用於高過由電晶體4(Q2)之CGS 所提供之額外的儲存，從而增加了該電路可以「保持」一邏輯高輸出的時間。本發明之該邏輯反相器的主要優點係只使用了N型增強模式FET。
圖2係本發明之該電位移位器的一較佳實施例的示意圖。該電位移位器的主要功能係僅針對邏輯高把該輸入(Ain )的增該電壓大小增加兩倍。0 V的一邏輯低輸入保持為0 V。該電路使用兩個輸入，其中該第二者僅是Ain 的一經反相的版本。這可以使用前面所描述的該反相器來達成。
本發明之該電位移位器基本上係以該反相器電路相同的方式來工作，外加一些修正。它包含兩級：1)一電源電壓電位移位器電晶體10(Q4)及12(Q5)；以及2)一反相器及由電晶體14(Q6)、16(Q7)及18(Q8)所構成的高電壓緩衝級。該第二級係以該邏輯反相器相同的方式來工作，除了它的電源電壓為10 V而不是5 V(電晶體16(Q7)的汲極)當該輸出為高時(Yout)，以及為5 V當該輸出為低時(其運行方式與該反相器完全相同)。該第一級可以工作為一自舉電源，其中橫跨電容器20上的該電壓(C1= 5 pF)把該經反相的輸入信號從在0 V與5 V之間電位移位到在5 V與10 V之間。在這種情況下，電晶體10(Q4)充當二極體，允許電晶體12(Q5)可以以0 V(關)與5 V(開)橫跨它的閘極上做開關。當Ain 是低時，這也是當電晶體12(Q5)通過C1被導通時，電容器22(C2= 50 pF)被充電。電晶體10(Q4；wG = 10微米)、12(Q5；wG = 50微米)、14(Q6；wG = 10微米)、16(Q7；wG = 10微米)以及18(Q8；wG = 60微米)每一個最好係增強模式GaN電晶體。本文所提供的閘極寬度僅是示例性的–在它們之間的該等比例值才是重要的。電容器24(C5)係2 pF。
圖3係該閘極驅動器的該輸出緩衝級。它使用兩個互補的輸入(Ain 和)。請注意該輸出驅動電路包括一高側增強模式GaN FET 26(Q9)(wG = 1.2毫米)，Q5，其相對該低側增強模式GaN FET 28(Q10)(wG = 1.2毫米)係被反相的。該經反相的高側GaN FET 26(Q9)允許開關操作，而不是一源極隨耦器的拓撲，從而提供了一種數位電壓來控制正由該電路來驅動之該主要的FET。
更具體地說，當該邏輯輸入Ain 為低(0 V)及是高(5 V)時，電晶體28(Q10)被導通從而使得輸出(Yout)為低(0V)。另外，電晶體26(Q9)該上部FET閘極會變得高度反向偏壓(GaN FET的一獨特的特徵，其增加該「本體二極體」電壓)，使得它不能傳導儘管被反向安裝(汲極和源極)。當來自該電位移位器級的該邏輯輸入Ain 為高(10V)而為低時，電晶體26(Q9)被導通而電晶體28(Q10)被截止。這一級顯著地增加該驅動器的電流槽或電流源的能力。
圖4係一個兩輸入NAND邏輯的實現方式。它係基於前面所描述的該邏輯反相器但有一微小的例外。該輸入FET被分成兩個用於該等兩個輸入，並且它們被串接連接。這需要FET 6及32(Q3及Q4)都為ON之後它才能傳導並且改變電晶體4(Q2)的該狀態並因此改變該輸出，從而產生一NAND閘。電晶體2(Q1；wG = 10微米)、4(Q2；wG = 20微米)、6(Q3；wG = 120微米)以及32(Q4；wG = 120微米)全部都是增強模式GaN電晶體。當電晶體6及32(Q3及Q4)兩者都被導通時，電晶體2(Q1)被使用作為一個二極體用以充電電容器8(C4)。這在當電晶體6及32(Q3及Q4)的任一被保持截止時無法讓電容器8(C4)適當地充電並會嚴重地降低該輸出的效能。電晶體31(Q8；wG = 10微米)、33(Q9)以及電容器35(C7)修正了此問題。該電路的工作原理係當電晶體32(Q4)係導通且電晶體8(Q3)係截止時允許電容器35(C7)可以充電。當電晶體32(Q3)被導通時，電容器35(C7)，可以經由電晶體33(Q9；wG = 10微米)充電電容器8(C4)，從而恢復該電路的操作。
圖5係一個兩輸入端NOR邏輯的一種實現方式。它係基於前面所描述圖1的該邏輯反相器但有一微小的例外。該輸入FET被分成兩個用於該等兩個輸入，並且它們被並聯連接。這需要該等兩個FET 6及32(Q3及Q4)之任一為ON來改變電晶體4(Q2)的該狀態並因此改變該輸出，從而產生一NOR閘。
圖6係一個兩輸入OR邏輯的一種實現方式。它係基於圖5的該NOR邏輯，具有一反相器級被加到該末端來改變該極性。電晶體34(Q5；wG = 10微米)、36(Q6；wG = 20微米)、以及38(Q7；wG = 120微米)類似於電晶體2(Q1)、4(Q2)以及6(Q3)，並且全部都是增強型GaN電晶體。
圖7係一個兩輸入AND邏輯的一種實現方式。它係基於圖4的該NAND邏輯，具有一反相器級被加到該末端來改變該極性。
圖8係該完整閘極驅動器的電路。它包含先前所描述的三個級：(1)反相器(圖1)、(2)電位移位器(圖2)、以及(3)輸出緩衝器(圖3)。此外，該輸出級被開啟以產生YoutH 及YoutL 。這允許用於該驅動器之閘極電阻的外部規劃，用以獨立地改變該正被驅動之FET的該等導通及截止特性，從而提升用於較小(正被驅動之)FET的匹配。
圖9係該完整閘極驅動器的電路，其中欲被驅動之該主要的FET係與該驅動器整合在一起。它與圖8之該完整驅動器的設計相同，不同之處在於該輸出級被連接到該主要的FET(Q100；wG = 300毫米)。這免除了該FET電壓的外部規劃，因為這個驅動器已經對它所驅動的該FET進行了最佳化。
如先前所描述的，為該閘極驅動器提供一欠壓封鎖(UVLO)電路係所欲的。本發明的該UVLO電路包含兩個電壓參考電路以及一比較器。該等電壓參考電路中之一把一預定的電壓與該測量到的電源電壓進行比較，另一個參考電路被使用於該比較器的該恆定電流源。
圖10展示出該基本的電壓參考電路，其僅包含N型增強模式GaN FET。該參考包含電晶體46(Q27；wG = 10微米)、電阻器44(R27=160kΩ，該電流設置電阻)以及電晶體48(Q28；wG = 10微米)。以電晶體48(Q28)的該閘極連接到其汲極，電晶體48(Q28)當汲取一電流時會變成一受限制的電壓參考。任何試圖要把該電壓增加到高於該FET的該臨界值會導致增加由電晶體48(Q28)所汲取的電流。電晶體46(Q27)及48(Q28)最好是具有10微米的閘極寬度之EPC25V可擴展式增強模式GaN電晶體。
圖11展示出本發明之該基本的欠壓封鎖(UVLO)電路。該UVLO電路的目的係為了封鎖/阻止另一電路的動作，若該電源電壓係低於一預定值的話。一旦該預定的電源電壓被到達，該UVLO電路會釋放其他的電路(在這種情況下，該閘極驅動器電路)來操作。這在許多的功率開關應用中，可避免該閘極驅動器的該等GaN FET在它們的臨界電壓之下進行操作。該UVLO電路包含三個部分：(1)一電壓參考(預定電壓)以與該測量到的電源電壓進行比較，(2)用於該比較器之該恆定電流源的一電壓參考，(3)一比較器級。該等兩個電壓參考電路和先前所討論並展示於圖10中者是相同的。一參考被使用作為用於該比較器比較該電源電壓之一固定的參考，以及該第二參考被使用作為一固定的參考用以產生在該比較器中的該電流鏡。該比較器係該經典的電流鏡類型。在該比較器中電晶體58(Q26)被使用來把滯後添加到可防止振盪的該電路。該UVLO輸出被電晶體52(Q25)設置成為一數位邏輯信號。電晶體50(Q22)、52(Q25)、54(Q24)、56(Q23)以及58(Q26)最好全部都是具有10微米的閘極寬度之EPC25V可擴展式增強模式GaN電晶體。
圖12展示出本發明的該閘極驅動器，其包括與該主要FET整合在一起之該上述的ULVO電路。在圖12中之該主要的FET係一EPC2019增強模式GaN FET或等同物–本文中所描述的該電路已被最佳化用以驅動此類型的FET。然而，本發明之該閘極驅動電路顯然可以與其他主要的FET整合(並被最佳化用以驅動其他主要的FET)。
圖13展示出該基本閘極驅動器(無UVLO)的一個版本，其包括用於一同步自舉電源之一閘極驅動器及一FET 60(Q19)。該同步的自舉電源FET的額定電壓應該至少5 V高於該主要的FET，因為該HB節點包括用於該5 V之自舉電源的一充電電壓。
圖13之該同步自舉FET電源閘極驅動器電路62幾乎相同於該主要的FET閘極驅動器電路64，除了它不需要該最終輸出緩衝級。造成這種情況的該等主要原因有：(1)該同步自舉FET需要橫跨該閘極的一+5 V及-5 V，其係由該低電壓電位移位器的該10 V及0 V輸出所產生；以及(2)該同步的自舉FET非常小，所以它不需要顯著的電流來驅動。該5 V偏移係由正被連接到該5 V電源之該同步自舉FET源的該源極來提供。這個解決方案不需要典型於傳統eGaN FET同步自舉電源的一外部電路(參見，例如，美國專利申請出版物第2016/0105173號)，因為該定時及電位移位係在內部被考量。
用於圖13之該閘極驅動器的定時係以兩個級被達成：(1)導通必須從正被導通之該主要的FET來延後，以允許該主要的FET可充分地增強。這個的達成係使用該主要的FET閘極信號作為用於該同步自舉FET閘極驅動器的該信號源；以及(2)截止必須與該主要的FET一起或更早於其。這個的達成係通過使用該主要閘極驅動器的該初始經反相的信號來直接驅動電晶體Q18，從而繞過該同步自舉FET驅動器。該信號在它到達該主要的FET之前會有效地到達該同步自舉FET。
圖14展示出本發明之完整的閘極驅動器，其包含所有先前描述之特徵，包括UVLO、整合的同步自舉FET、該主要驅動器、以及該主要的FET。
圖15展示出該比較器/UVLO電路的一替代實施例。在圖11的該實施例中，電阻器被使用於負載。在GaN製程中，電阻器在該晶粒上實體地佔據很大的空間，並具有大的公差變化(〜20％)，這都是非所欲的特性。在圖15的實施例中，該等電阻器的許多被增強模式GaN FET來替代，其中該閘極連接到該汲極，使該等增強模式GaN FET成為非線性的電阻器。在該等GaN FET之間的公差明顯地會更緊，並且在該晶粒上所佔用的面積也要小得多。在圖15中，該等FET負載被使用來用於該UVLO的該電壓檢測以及用於該電流鏡電路的負載。
以上的描述和附圖僅被認為是實現本文所描述之特徵和優點之具體實施例的說明。可對特定工序條件來進行修改和替換。因此，本發明的該等實施例不被認為正受到該等前述說明和附圖的限制。
2、4、6、10、12、14、16、18、26、28、31、32、33、34、36、38、46、48、50、52、54、56、58、60‧‧‧電晶體
8、20、22、24、35‧‧‧電容器
62‧‧‧自舉電源閘極驅動器
64‧‧‧主要的閘極驅動器
圖1係本發明之該數位邏輯信號反相器的一較佳實施例的示意圖。
圖2係本發明之該電位移位器的一較佳實施例的示意圖。
圖3係該閘極驅動器的該輸出緩衝級。
圖4係一個兩輸入NAND邏輯的一種實現方式。
圖5係一個兩輸入NOR邏輯的一種實現方式。
圖6係一個兩輸入OR邏輯的一種實現方式。
圖7係一個兩輸入AND邏輯的一種實現方式。
圖8係該完整之獨立閘極驅動器的該路。
圖9係該完整之閘極驅動器的電路，其中欲被驅動之該主要的FET係與該驅動器整合在一起。
圖10展示出一基本的電壓參考電路，其僅包括N型增強模式GaN FET。
圖11展示出本發明之該基本的欠壓封鎖(UVLO)電路。
圖12展示出本發明的該閘極驅動器，其包括與該主要FET整合在一起之該上述的ULVO電路。
圖13展示出包括同步自舉電源FET電路之本發明的該主要閘極驅動器(無UVLO)。
圖14展示出本發明之該完整的閘極驅動器，其包含所有先前描述之特徵，包括UVLO、整合式的同步自舉FET、該主要的驅動器、以及該主要的FET。
圖15展示出該比較器/UVLO電路的一替代實施例。

Claims (6)

  1. 一種用於驅動增強模式氮化鎵(GaN)場效電晶體之整合式的閘極驅動器電路，其包含被完全整合在一單一晶片中之該等下列的元件：一閘極驅動器，其包含：一第一邏輯反相器電路；一供應電壓電位移位器電路，其具有一輸入及一輸出，該供應電壓電位移位器電路把在該輸入處之一接地參考0-5V的數位信號轉換成在該輸出處之一0-10V的數位信號，該供應電壓電位移位器電路包含兩級：充當一自舉供應器的一第一級，包含有連接到一閘極與一供應電壓的一源極端之一增強模式氮化鎵電晶體，該增強模式氮化鎵電晶體充當一個二極體來充電一自舉電容器；及一第二級，包含一第二邏輯反相器電路，當其輸出為高時，有10V的電源供應，且當其輸出為低時，有5V的電源供應；及一用於驅動一場效電晶體(FET)的輸出級；以及一連接到該閘極驅動器的欠壓封鎖電路，其包含：一用於產生一預定電壓參考的電壓參考電路；及一比較器，其用於接收該電壓參考電路的該輸出，且用於當該供應電壓落到低於該預定電壓參考時防止該閘極驅動器的操作。
  2. 如請求項1之整合式的閘極驅動器電路，其中在該電路中所有的電晶體係增強模式氮化鎵場效電晶體。
  3. 如請求項2之整合式的閘極驅動器電路，其中欲被驅動之該增強模式氮化鎵場效電晶體被整合到該閘極驅動器電路中。
  4. 如請求項1之整合式的閘極驅動器電路，其中該輸出級包含由一高側增強模式氮化鎵電晶體及一低側增強模式氮化鎵電晶體所構成的一半橋式電路，且該高側增強模式氮化鎵電晶體係相對反相於該低側增強模式氮化鎵電晶體。
  5. 如請求項1之整合式的閘極驅動器電路，其進一步包含一同步自舉場效電晶體電源閘極驅動器電路。
  6. 如請求項5之整合式的閘極驅動器電路，其中該同步自舉場效電晶體電源閘極驅動器電路實質上相同於沒有該輸出級之該閘極驅動器。
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