JP6577348B2 - 同期整流型ｄｃ／ｄｃコンバータ - Google Patents

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Description

本発明は、スイッチング電源に用いられるブートストラップ回路を含む同期整流型ＤＣ／ＤＣコンバータに関する。
ＤＣ／ＤＣコンバータは、電子機器、ＯＡ（Ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）機器等に用いられる。ハイサイド側のＭＯＳトランジスタ及びローサイド側のＭＯＳトランジスタがＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）で構成されるＤＣ／ＤＣコンバータにおいては、ハイサイド側のＭＯＳトランジスタを適切に動作させるため、ハイサイド側のＭＯＳトランジスタのゲート・ソース間に印加される電圧をドレイン・ソース間に印加される電圧より高くする必要がある。そのために、ハイサイド側のＭＯＳトランジスタにブートストラップ回路が用いられる。
図７は、従来のブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの模式的回路図である。以下、図７について図面を参照しながら説明する。
図７において、ＤＣ／ＤＣコンバータは、制御回路ＤＲＶ、第１ゲートドライバＤＲ１、第２ゲートドライバＤＲ２、スイッチングトランジスタＱ１、同期整流トランジスタＱ２、シリーズレギュレータＳＲ、ブートストラップ回路ＢＳ、インダクタＬ及びキャパシタＣを含む。インダクタＬ及びキャパシタＣにより平滑回路が構成される。
制御回路ＤＲＶは、パルス幅変調（ＰＷＭ；Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御又はパルス周波数変調（ＰＦＭ；Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御等により、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態を相補的に切り替える。
第１ゲートドライバＤＲ１及び第２ゲートドライバＤＲ２は、制御回路ＤＲＶからの制御信号を受けて駆動信号Ｓ１及び駆動信号Ｓ２を生成し、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態を相補的に切り替える。
スイッチングトランジスタＱ１及び同期整流トランジスタＱ２には、ＮＭＯＳトランジスタが用いられる。なお、スイッチングトランジスタＱ１のソース・ドレイン間には、一般的にボディダイオードと称される寄生ダイオードＤ１が存在する。同期整流トランジスタＱ２のソース・ドレイン間には、同様にボディダイオードと称される寄生ダイオードＤ２が存在する。
ブートストラップ回路ＢＳは、ダイオードＤｂ及びキャパシタＣｂを含む。ブートストラップ回路ＢＳは、第１ゲートドライバＤＲ１の電源端子（高電位端子）に印加する電圧を生成するために用いられる。ダイオードＤｂとキャパシタＣｂとの接続点から第１ゲートドライバＤＲ１の電源端子に電圧が供給される。これにより、スイッチングトランジスタＱ１のゲートに印加される電圧を増加させることができる。その結果、スイッチングトランジスタＱ１を確実にオンさせることができる。なお、ダイオードＤｂに代えてトランジスタが用いられてもよい。
シリーズレギュレータＳＲは、第３トランジスタＱ３及び誤差増幅器ＥＲＲを含む。シリーズレギュレータＳＲは、降圧型のレギュレータであり、入力電圧を所定の出力電圧まで低下させるために用いられる。第３トランジスタＱ３には、ＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）が用いられる。
次に、図７のブートストラップ回路を含むＤＣ／ＤＣコンバータの回路構成及び回路接続について説明する。
制御回路ＤＲＶは、例えば、図示しない誤差増幅器、ＰＷＭコンパレータ、位相補償回路、各種保護回路、デッドタイム生成回路等を含む。制御回路ＤＲＶの第１出力端子Ｄｏ１は、第１ゲートドライバＤＲ１の入力端子に接続される。制御回路ＤＲＶの第２出力端子Ｄｏ２は、第２ゲートドライバＤＲ２の入力端子に接続される。第１ゲートドライバＤＲ１の出力端子は、スイッチングトランジスタＱ１のゲートＧに接続される。第２ゲートドライバＤＲ２の出力端子は、同期整流トランジスタＱ２のゲートＧに接続される。スイッチングトランジスタＱ１のドレインＤは、電源端子（高電位端子）Ｖｉｎに接続される。スイッチングトランジスタＱ１のソースＳはノードＮ１に接続される。同期整流トランジスタＱ２のドレインＤは、ノードＮ１に接続される。同期整流トランジスタＱ２のソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。インダクタＬは、ノードＮ１とノードＮ２との間に接続される。キャパシタＣは、ノードＮ２とグランド端子（低電位端子）ＧＮＤとの間に接続される。インダクタＬ及びキャパシタＣにより平滑回路が構成される。ノードＮ２は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ等が接続される。
第３トランジスタＱ３のソースＳは、電源端子（高電位端子）Ｖｉｎに接続される。第３トランジスタＱ３のドレインＤはノードＮ３に接続される。ノードＮ３はシリーズレギュレータＳＲの出力端子である。第３トランジスタＱ３のゲートＧは、誤差増幅器ＥＲＲの出力端子に接続される。誤差増幅器ＥＲＲの非反転入力端子（＋）は、ノードＮ３に接続される。誤差増幅器ＥＲＲの反転入力端子（−）には、参照電圧Ｖｒｅｆが印加される。シリーズレギュレータＳＲの出力端子であるノードＮ３に出力される出力電圧Ｖｒｅｇは、参照電圧Ｖｒｅｆにほぼ等しい。すなわち、出力電圧Ｖｒｅｇは、参照電圧Ｖｒｅｆによって設定される。
ダイオードＤｂのアノードはノードＮ３に接続される。ダイオードＤｂのカソードとノードＮ１との間にキャパシタＣｂが接続される。ダイオードＤｂ及びキャパシタＣｂによりブートストラップ回路ＢＳが構成される。
第１ゲートドライバＤＲ１の電源端子（高電位端子）は、ダイオードＤｂのカソードに接続される。第１ゲートドライバＤＲ１の低電位端子はノードＮ１に接続される。第２ゲートドライバＤＲ２の電源端子（高電位端子）には、シリーズレギュレータＳＲの出力電圧Ｖｒｅｇが印加される。第２ゲートドライバＤＲ２のグランド端子（低電位端子）は接地される。
次に、図７のブートストラップ回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。
制御回路ＤＲＶは、例えば、図示しないＰＷＭコンパレータ等からの信号を受け、制御信号を第１ゲートドライバＤＲ１及び第２ゲートドライバＤＲ２のそれぞれに入力する。
第１ゲートドライバＤＲ１は、制御回路ＤＲＶからの制御信号を増幅し、駆動信号Ｓ１を生成する。駆動信号Ｓ１により、スイッチングトランジスタＱ１が駆動される。第２ゲートドライバＤＲ２は、制御回路ＤＲＶからの制御信号を増幅し、駆動信号Ｓ２を生成する。駆動信号Ｓ２により、同期整流トランジスタＱ２が駆動される。これにより、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２が相補的にオンオフされ、インダクタＬに電流ＩＬが流れる。電流ＩＬはキャパシタＣにより平滑され、出力端子ＯＵＴに出力電圧Ｖｏｕｔが発生する。出力端子ＯＵＴに負荷ＲＬが接続されることで出力電流Ｉｏｕｔが出力される。
シリーズレギュレータＳＲ内の誤差増幅器ＥＲＲは、参照電圧Ｖｒｅｆと電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎとを比較し、第３トランジスタＱ３のオンオフ状態を制御する。これにより、ブートストラップ回路ＢＳに所定の電圧Ｖｒｅｇが供給される。
シリーズレギュレータＳＲの出力電圧Ｖｒｅｇによりブートストラップ回路ＳＢのダイオードＤｂに充電電流Ｉｂ０が流れ、キャパシタＣｂが充電される。これにより、シリーズレギュレータＳＲの出力電圧ＶｒｅｇからダイオードＤｂの順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ−Ｖｄが第１ゲートドライバＤＲ１の電源端子（高電位端子）に印加される。この電源電圧ｖｉｎより高い電圧によりスイッチングトランジスタＱ１が確実にオンする。以上のように、ブートストラップ回路ＢＳは、駆動信号Ｓ１のハイレベルＨを、シリーズレギュレータＳＲの出力電圧ＶｒｅｇからダイオードＤｂの順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ−Ｖｄにする。また、駆動信号Ｓ１のローレベルＬは０Ｖである。このように、駆動信号Ｓ１のハイレベルＨは、電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎよりも、例えば、３Ｖから５Ｖ高い電圧に設定される。
図８は、図７のＤＣ／ＤＣコンバータの動作中のタイムチャートである。以下、図７及び図８を参照しながら説明する。
時刻ｔ０から時刻ｔ１にかけて、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇであるため、同期整流トランジスタＱ２はオン状態である。また、ノードＮ３のレベルはＶｒｅｇであり、ノードＮ１のレベルは０Ｖである。そのため、キャパシタＣｂに充電電流Ｉｂ０が流れ、キャパシタＣｂが充電される。なお、時刻ｔ０以前には、例えば、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、時刻ｔ０から時刻ｔ１にかけて、グランド端子（低電位端子）ＧＮＤから同期整流トランジスタＱ２を通してインダクタＬに電流ＩＬが流れる。
時刻ｔ１から時刻ｔ２にかけて（期間Ｔ１２）、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇから０Ｖに変化するため、同期整流トランジスタＱ２はオン状態からオフ状態に変化する。ここで、同期整流トランジスタＱ２には、寄生ダイオードＤ２が存在する。また、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通してインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、０Ｖから−Ｖｆに変化する。また、ノードＮ３のレベルはＶｒｅｇのままである。ノードＮ３のレベルは一定のままであるが、ノードＮ１のレベルが０Ｖから−Ｖｆに低下するため、キャパシタＣｂに流れる充電電流Ｉｂ０が増加する。
時刻ｔ２から時刻ｔ３にかけて、ブートストラップ回路ＢＳにより駆動信号Ｓ１のレベルは０Ｖからｖｉｎ＋Ｖｒｅｇ−Ｖｄに変化するため、スイッチングトランジスタＱ１はオフ状態からオン状態に変化する。一方、駆動信号Ｓ２のレベルは０Ｖのままであるため、同期整流トランジスタＱ２はオフ状態のままである。また、ノードＮ３のレベルはＶｒｅｇのままである。ノードＮ１のレベルは−Ｖｆから電源電圧Ｖｉｎとほぼ同じレベルＶｓｗに変化する。そのため、キャパシタＣｂに充電電流Ｉｂ０が流れなくなる。また、電源端子（高電位端子）ＶｉｎからスイッチングトランジスタＱ１を通してインダクタＬに電流ＩＬが流れるため、インダクタＬにエネルギーが蓄えられる。
時刻ｔ３から時刻ｔ４にかけて（期間Ｔ３４）、駆動信号Ｓ１のレベルはｖｉｎ＋Ｖｒｅｇ−Ｖｄから０Ｖに変化するため、スイッチングトランジスタＱ１はオン状態からオフ状態に変化する。駆動信号Ｓ２のレベルは０Ｖであるため、同期整流トランジスタＱ２はオフ状態のままである。ここで、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通してインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、Ｖｓｗから−Ｖｆに変化する。また、ノードＮ３のレベルはＶｒｅｇのままである。ノードＮ３のレベルは一定のままであるが、ノードＮ１のレベルがＶｓｗから−Ｖｆに低下するため、ノードＮ１のレベルがＶｓｗから０Ｖに低下するときよりもキャパシタＣｂに大きな充電電流Ｉｂ０が流れる。
時刻ｔ４以降は、時刻ｔ０から時刻ｔ４と同様の動作を繰り返す。そのため、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２が同時にオフ状態になるたびにキャパシタＣｂに充電電流Ｉｂ０が流れることになる。その結果、ＤＣ／ＤＣコンバータの消費電力が増加してしまう。
以上のように、同期整流方式ＤＣ／ＤＣコンバータでは、ハイサイド側のスイッチングトランジスタＱ１及びローサイド側の同期整流トランジスタＱ２の両方が同時にオン状態になることにより発生する貫通電流を防止するために、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２の両方が同時にオフ状態になるデッドタイムが設けられている。デッドタイムにおいて、同期整流トランジスタＱ２に形成される寄生ダイオードＤ２により、スイッチングトランジスタＱ１と同期整流トランジスタＱ２との間の電位が同期整流トランジスタＱ２のソース側の電位より−Ｖｆ低下してしまう。そのため、期間Ｔ１２及び期間Ｔ３４において、ハイサイド側のスイッチングトランジスタＱ１及びローサイド側の同期整流トランジスタＱ２の両方がオフ状態になるたびにブートストラップ回路ＢＳ内部のキャパシタＣｂに無駄な充電電流Ｉｂ０が流れる。その結果、ＤＣ／ＤＣコンバータの消費電力が増加してしまう。
上記問題を解決するため、種々の対策が採られている。
特許文献１に記載のスイッチング電源回路では、ハイサイド側のトランジスタがオン駆動される際には、ブートストラップ回路のキャパシタに流れる充電電流を停止する。これにより、充電電流の分だけ消費電力を低減することができる。
特許文献２に記載の半導体集積回路では、チャージポンプが昇圧動作を行っていない待機状態時は、ハイサイド側のトランジスタ及びローサイド側のトランジスタをオフ状態にして、抵抗分圧回路に電流が流れないようにしいて容量分圧回路のみで昇圧電圧の電圧検知を行う。これにより、待機状態時の消費電力を低減することができる。
特開２０１４−２３２７２号公報 特開２００１−９５２３４号公報
特許文献１に記載のスイッチング電源回路では、ハイサイド側のトランジスタがオン駆動される際には、ブートストラップ回路のキャパシタに流れる充電電流を停止する。しかし、デッドタイムの際におけるブートストラップ回路内部のキャパシタへの充電電流を防止する方法は開示されていない。
特許文献２に記載の半導体集積回路においてもデッドタイムの際におけるブートストラップ回路内部のキャパシタへの充電電流を防止する方法は開示されていない。
本発明は、上述した問題に鑑み、デッドタイムを設けることで生じるブートストラップ回路での消費電力を低減したブートストラップ回路を含む同期整流方式ＤＣ／ＤＣコンバータを提供することを目的とする。
本発明の同期整流型ＤＣ／ＤＣコンバータは、互いに主電極の１つが共通接続点に接続されＮＭＯＳトランジスタからなる第１及び第２のトランジスタを有する。第１及び第２のトランジスタを相補的にスイッチング制御する制御回路を有する。高電位端子から供給される電流により充電される第１のキャパシタを有し、第１のトランジスタをオンさせるために第１のトランジスタの制御電極の電位を上昇させるブートストラップ回路を有する。第１及び第２のトランジスタが共にオフである期間に高電位端子から第１のキャパシタへの充電を停止させる充電停止回路を有する。
第１のキャパシタの一端は、第１及び第２のトランジスタの共通接続点に接続されてもよい。第１のキャパシタの他端に高電位端子から電流が供給されさもよい。第１のキャパシタの他端の電位に基づいて第１のトランジスタの制御電極の電位が上昇されてもよい。充電停止回路は、第１のキャパシタの他端から第１のキャパシタの一端への電流の供給を遮断してもよい。
充電停止回路は高電位端子と第１のキャパシタの他端との間に接続されるスイッチを含んでもよい。
充電停止回路は高電位端子と第１のキャパシタの他端との間に接続されるスイッチがトランジスタを含んでもよい。
第１のキャパシタの一端は、第１及び第２のトランジスタの共通接続点に接続されてもよい。第１のキャパシタの他端に高電位端子から電流が供給されてもよい。第１のキャパシタの他端の電位に基づいて第１のトランジスタの制御電極の電位が上昇されてもよい。充電停止回路は、第１のキャパシタの他端の電位を降下させることにより高電位端子から第１のキャパシタの他端への電流の供給を停止させてもよい。
高電位端子とブートストラップ回路との間に接続され、高電位端子の電位よりも一定電圧低い電位をブートストラップ回路に与えるシリーズレギュレータをさらに備えてもよい。充電停止回路は、シリーズレギュレータの参照電圧を低下させることにより第１のキャパシタの他端の電位を降下させてもよい。
充電停止回路は、第１及び第２のトランジスタが共にオフである期間にシリーズレギュレータの参照電圧源の負極を共通接続点に接続し、第１又は第２のトランジスタがオンである期間にシリーズレギュレータの参照電圧源の負極を低電位端子に接続するスイッチを含んでもよい。
第１及び第２のトランジスタが共にオフである期間にシリーズレギュレータの参照電圧源の負極を共通接続点に接続し、第１又は第２のトランジスタがオンである期間にシリーズレギュレータの参照電圧源の負極を低電位端子に接続するスイッチがトランジスタを含んでもよい。
シリーズレギュレータは、第３のトランジスタと誤差増幅器を含んでもよい。第３のトランジスタの第１電極は、高電位端子に接続され、第３のトランジスタの第２電極は、ブートストラップ回路及び誤差増幅器の非反転入力端子に接続されてもよい。誤差増幅器の出力端子は、第３のトランジスタの制御電極に接続され、誤差増幅器の反転入力端子は、参照電圧源の正極に接続されてもよい。
第１及び第２のトランジスタが共にオフである期間において、第１のキャパシタの他端の電位を、第１又は第２のトランジスタがオンである期間の第１のキャパシタの他端の電位よりも、第２のトランジスタに形成される寄生ダイオードの順方向電圧だけ降下させてもよい。
第１のトランジスタがスイッチングトランジスタであり、第２のトランジスタが同期整流トランジスタであってもよい。スイッチングトランジスタ及び同期整流トランジスタの共通接続点に接続される平滑回路と、平滑回路により平滑された電圧を出力する出力端子とをさらに備えてもよい。
平滑回路は、スイッチングトランジスタ及び同期整流トランジスタの共通接続点と出力端子との間に接続されるインダクタと、インダクタに流れる電流により充電される第２のキャパシタとを含んでもよい。
第１のトランジスタが同期整流トランジスタであり、第２のトランジスタがスイッチングトランジスタであってもよい。第１のトランジスタは共通接続点と出力端子との間に接続されてもよい。高電位端子とスイッチングトランジスタ及び同期整流トランジスタの共通接続点との間に接続されるインダクタと、インダクタに流れる電流により充電される第２のキャパシタとをさらに備えてもよい。
ブートストラップ回路は、高電位端子と第１のキャパシタの他端との間に接続されてもよい。高電位端子から第１のキャパシタの方向に電流を流すダイオード素子をさらに含んでもよい。
ダイオード素子がトランジスタであってもよい。
本発明によれば、デッドタイム期間でブートストラップ回路の動作を停止させることにより消費電力を低減したブートストラップ回路を含む同期整流方式ＤＣ／ＤＣコンバータを提供することができる。
本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの回路図である。 本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータにおけるタイミング図である。 本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの回路図である。 本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータにおけるタイミング図である。 本発明の第３の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータの回路図である。 本発明の第４の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータの回路図である。 従来のブートストラップ回路を含む同期整流方式ＤＣ／ＤＣコンバータの回路図である。 従来のブートストラップ回路を含む同期整流方式ＤＣ／ＤＣコンバータにおけるタイミング図である。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの回路図である。以下、本発明の第１の実施の形態について図面を参照しながら説明する。なお、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
図１の本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータと図７の従来のブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータとの違いは、スイッチＳＷの有無である。
図１において、ＤＣ／ＤＣコンバータは、制御回路ＤＲＶ、第１ゲートドライバＤＲ１、第２ゲートドライバＤＲ２、スイッチングトランジスタＱ１、同期整流トランジスタＱ２、シリーズレギュレータＳＲ、スイッチＳＷ、ブートストラップ回路ＢＳ、インダクタＬ及びキャパシタＣを含む。なお、スイッチングトランジスタＱ１は、第１のトランジスタに相当し、同期整流トランジスタＱ２は、第２のトランジスタに相当する。スイッチＳＷは、スイッチ及び充電停止回路に相当する。キャパシタＣは、第２のキャパシタに相当する。
制御回路ＤＲＶは、例えば、図示しない誤差増幅器、ＰＷＭコンパレータ、位相補償回路、各種保護回路、デッドタイム生成回路等を含む。制御回路ＤＲＶは、例えば、パルス幅変調制御、パルス周波数変調制御等により、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態を相補的に切り替える。なお、相補的とは、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。
第１ゲートドライバＤＲ１及び第２ゲートドライバＤＲ２は、制御回路ＤＲＶからの制御信号を受けて駆動信号Ｓ１及び駆動信号Ｓ２を生成し、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２のオンオフ状態を相補的に切り替える。
スイッチングトランジスタＱ１及び同期整流トランジスタＱ２には、ＮＭＯＳトランジスタが用いられる。なお、スイッチングトランジスタＱ１のソース・ドレイン間には、ボディダイオードと称される寄生ダイオードＤ１が存在する。同期整流トランジスタＱ２のソース・ドレイン間には、ボディダイオードと称される寄生ダイオードＤ２が存在する。
シリーズレギュレータＳＲは、第３トランジスタＱ３及び誤差増幅器ＥＲＲを含む。シリーズレギュレータＳＲは、降圧型のレギュレータであり、入力電圧を所定の出力電圧まで低下させるために用いられる。第３トランジスタＱ３には、ＰＭＯＳトランジスタが用いられる。なお、第３トランジスタＱ３には、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタが用いられてもよい。また、第３トランジスタＱ３は、ＭＯＳトランジスタに代えてバイポーラトランジスタが用いられてもよい。
ブートストラップ回路ＢＳは、ダイオードＤｂ及びキャパシタＣｂを含む。ブートストラップ回路ＢＳは、第１ゲートドライバＤＲ１の電源端子（高電位端子）に印加される電圧を増加させるために用いられる。これにより、スイッチングトランジスタＱ１のゲートＧに印加される電圧を増加させることができる。その結果、スイッチングトランジスタＱ１を確実にオンさせることができる。ダイオードＤｂは、例えば、シリコンダイオード、ショットキバリアダイオード等である。キャパシタＣｂの容量は、例えば、０．１μＦから１０μＦである。なお、ダイオードＤｂに代えてトランジスタが用いられてもよい。なお、図示しないトランジスタもダイオードＤｂと同様にダイオード素子の１つである。キャパシタＣｂは、第１のキャパシタに相当する。
スイッチＳＷは、シリーズレギュレータＳＲとブートストラップ回路ＢＳとの非導通を制御する。スイッチＳＷは、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等である。スイッチＳＷにＭＯＳトランジスタが用いられる場合に、ＭＯＳトランジスタは、ＮＭＯＳ又はＰＭＯＳのどちらでもよい。バイポーラトランジスタが用いられる場合には、ＮＰＮ又はＰＮＰのどちらでもよい。
インダクタＬ及びキャパシタＣにより平滑回路が構成される。インダクタＬのインダクタンスは、例えば、０．１μＨから１００μＨである。キャパシタＣの容量は、例えば、１０μＦから１０００μＦである。
次に、図１のブートストラップ回路を含むＤＣ／ＤＣコンバータの回路構成及び回路接続について説明する。
制御回路ＤＲＶの第１出力端子Ｄｏ１は、第１ゲートドライバＤＲ１の入力端子に接続される。制御回路ＤＲＶの第２出力端子Ｄｏ２は、第２ゲートドライバＤＲ２の入力端子に接続される。制御回路ＤＲＶの第３出力端子Ｄｏ３は、スイッチＳＷに接続される。第１ゲートドライバＤＲ１の出力端子は、スイッチングトランジスタＱ１の制御電極であるゲートＧに接続される。第２ゲートドライバＤＲ２の出力端子は、同期整流トランジスタＱ２の制御電極であるゲートＧに接続される。スイッチングトランジスタＱ１のドレインＤは、電源端子（高電位端子）Ｖｉｎに接続される。スイッチングトランジスタＱ１のソースＳはノードＮ１に接続される。同期整流トランジスタＱ２のドレインＤは、ノードＮ１に接続される。同期整流トランジスタＱ２のソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。インダクタＬは、ノードＮ１とノードＮ２との間に接続される。キャパシタＣは、ノードＮ２とグランド端子（低電位端子）ＧＮＤとの間に接続される。インダクタＬ及びキャパシタＣにより平滑回路が構成される。ノードＮ２は出力端子ＯＵＴに接続される。出力端子ＯＵＴには、負荷ＲＬが接続される。負荷ＲＬとしては、例えば、ＣＰＵ、ＧＰＵ、メモリ等が接続される。なお、スイッチングトランジスタＱ１のソースＳ及び同期整流トランジスタＱ２のドレインＤは、主電極に相当する。ノードＮ１は、共通接続点に相当する。
第３トランジスタＱ３のソースＳは、電源端子（高電位端子）Ｖｉｎに接続される。なお、第３トランジスタＱ３のソースＳは、電源端子（高電位端子）Ｖｉｎと異なる図示しない別の高電位端子に接続されてもよい。第３トランジスタＱ３のドレインＤはノードＮ３に接続される。第３トランジスタＱ３のゲートＧは、誤差増幅器ＥＲＲの出力端子に接続される。誤差増幅器ＥＲＲの非反転入力端子（＋）は、ノードＮ３に接続される。誤差増幅器ＥＲＲの反転入力端子（−）には、参照電圧Ｖｒｅｆが印加される。第３トランジスタＱ３及び誤差増幅器ＥＲＲによりシリーズレギュレータＳＲが構成される。参照電圧Ｖｒｅｆは、例えば、１Ｖから２０Ｖである。
スイッチＳＷは、ノードＮ３とダイオードＤｂのアノードとの間に接続される。
キャパシタＣｂは、ノードＮ１とダイオードＤｂのカソードとの間に接続される。キャパシタＣｂ及びダイオードＤｂによりブートストラップ回路ＢＳが構成される。
第１ゲートドライバＤＲ１の電源端子（高電位端子）は、ダイオードＤｂのカソードに接続される。第１ゲートドライバＤＲ１のグランド端子（低電位端子）はノードＮ１に接続される。第２ゲートドライバＤＲ２の電源端子（高電位端子）は、例えば、シリーズレギュレータＳＲの出力電圧Ｖｒｅｇが印加される。第２ゲートドライバＤＲ２のグランド端子（低電位端子）は接地される。なお、第１ゲートドライバＤＲ１のグランド端子（低電位端子）は接地されてもよい。
次に、図１のブートストラップ回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。
制御回路ＤＲＶは、例えば、制御回路ＤＲＶ内部の図示しないＰＷＭコンパレータからの信号を受け、制御信号を第１ゲートドライバＤＲ１及び第２ゲートドライバＤＲ２のそれぞれに入力する。
第１ゲートドライバＤＲ１は、制御回路ＤＲＶからの制御信号を増幅し、駆動信号Ｓ１を生成する。駆動信号Ｓ１により、スイッチングトランジスタＱ１が駆動される。第２ゲートドライバＤＲ２は、制御回路ＤＲＶからの制御信号を増幅し、駆動信号Ｓ２を生成する。駆動信号Ｓ２により、同期整流トランジスタＱ２が駆動される。これにより、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２が相補的にオンオフされ、インダクタＬに電流ＩＬが流れる。電流ＩＬはキャパシタＣにより平滑され、出力端子ＯＵＴに出力電圧Ｖｏｕｔが発生する。出力端子ＯＵＴに負荷ＲＬが接続されることで出力電流Ｉｏｕｔが出力される。出力端子ＯＵＴに流れる出力電流Ｉｏｕｔは、例えば、０Ａから２０Ａである。電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎは、例えば、２．７Ｖから１００Ｖである。出力端子ＯＵＴに出力される出力電圧Ｖｏｕｔは、例えば、０．６Ｖから１００Ｖである。
シリーズレギュレータＳＲ内の誤差増幅器ＥＲＲは、参照電圧Ｖｒｅｆと電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎとを比較し、第３トランジスタＱ３のオンオフ状態を制御する。これにより、ブートストラップ回路ＢＳに所定の電圧Ｖｒｅｇが供給される。
シリーズレギュレータＳＲの出力電圧Ｖｒｅｇによりブートストラップ回路ＢＳのダイオードＤｂに充電電流Ｉｂが流れ、キャパシタＣｂが充電される。これにより、シリーズレギュレータＳＲの出力電圧ＶｒｅｇからダイオードＤｂの順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ−Ｖｄが第１ゲートドライバＤＲ１の電源端子（高電位端子）に印加される。この電源電圧ｖｉｎより高い電圧によりスイッチングトランジスタＱ１が確実にオンする。一方、第１ゲートドライバＤＲ１のグランド端子（低電位端子）は、ノードＮ１に接続されているため、スイッチングトランジスタＱ１がオフ状態で同期整流トランジスタＱ２がオン状態である場合には０Ｖである。以上のように、ブートストラップ回路ＢＳは、駆動信号Ｓ１のハイレベルＨを、シリーズレギュレータＳＲの出力電圧ＶｒｅｇからダイオードＤｂの順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ−Ｖｄにする。また、駆動信号Ｓ１のローレベルＬは０Ｖである。このように、駆動信号Ｓ１のハイレベルＨは、電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎよりも、例えば、３Ｖから５Ｖ高い電圧に設定される。
図２は、図１のＤＣ／ＤＣコンバータのタイムチャートである。以下、図１及び図２を参照しながら説明する。
時刻ｔ０から時刻ｔ１にかけて、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇであり、同期整流トランジスタＱ２はオン状態である。また、ノードＮ３のレベルはＶｒｅｇであり、ノードＮ１のレベルはほぼ０Ｖである。スイッチ信号Ｓｓｗは、ハイレベルＨである。スイッチ信号ＳｓｗがハイレベルＨの場合、スイッチＳＷはオン状態になり、シリーズレギュレータＳＲとブートストラップ回路ＢＳとが接続される。そのため、キャパシタＣｂに充電電流Ｉｂが流れ、キャパシタＣｂが充電される。なお、時刻ｔ０以前には、例えば、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、時刻ｔ０から時刻ｔ１にかけて、グランド端子（低電位端子）ＧＮＤから同期整流トランジスタＱ２を通じてインダクタＬに電流ＩＬが流れる。
時刻ｔ１から時刻ｔ２にかけて（期間Ｔ１２）、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇから０Ｖに変化するため、同期整流トランジスタＱ２はオン状態からオフ状態に変化する。ここで、同期整流トランジスタＱ２には、寄生ダイオードＤ２が存在する。また、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通じてインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、０Ｖから−Ｖｆに変化する。ここで、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、スイッチ信号Ｓｓｗは、ハイレベルＨからローレベルＬに切り替えられる。このとき、スイッチＳＷがシリーズレギュレータＳＲとブートストラップ回路ＢＳとの導通を遮断するため、キャパシタＣｂには充電電流Ｉｂが流れない。
時刻ｔ２から時刻ｔ３にかけて、ブートストラップ回路ＢＳにより駆動信号Ｓ１のレベルは０Ｖからｖｉｎ＋Ｖｒｅｇ−Ｖｄに変化するため、スイッチングトランジスタＱ１はオフ状態からオン状態に変化する。一方、駆動信号Ｓ２のレベルは０Ｖのままであるため、同期整流トランジスタＱ２はオフ状態のままである。また、ノードＮ３のレベルはＶｒｅｇのままである。スイッチ信号ＳｓｗがローレベルＬからハイレベルＨに切り替えられると、ノードＮ１のレベルは−ＶｆからＶｓｗに変化する。そのため、この時点では、キャパシタＣｂに充電電流Ｉｂは流れない。また、電源端子（高電位端子）ＶｉｎからスイッチングトランジスタＱ１を通してインダクタＬに電流ＩＬが流れるため、インダクタＬにエネルギーが蓄えられる。
時刻ｔ３から時刻ｔ４にかけて（期間Ｔ３４）、駆動信号Ｓ１のレベルはｖｉｎ＋Ｖｒｅｇ−Ｖｄから０Ｖに変化するため、スイッチングトランジスタＱ１はオン状態からオフ状態に変化する。駆動信号Ｓ２のレベルは０Ｖであるため、同期整流トランジスタＱ２はオフ状態のままである。ここで、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通じてインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、Ｖｓｗから−Ｖｆに変化する。また、ノードＮ３のレベルはＶｒｅｇのままである。ここで、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、スイッチ信号Ｓｓｗは、再びハイレベルＨからローレベルＬに切り替えられる。このとき、スイッチＳＷがシリーズレギュレータＳＲとブートストラップ回路ＢＳとの導通を遮断するため、キャパシタＣｂには充電電流Ｉｂが流れない。
時刻ｔ４以降は、時刻ｔ０から時刻ｔ４と同様の動作を繰り返す。
以上のように、時刻ｔ０から時刻ｔ４にかけて、本発明の第１の実施の形態のＤＣ／ＤＣコンバータにおいては、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際（期間Ｔ１２及び期間Ｔ３４）に、スイッチＳＷがシリーズレギュレータＳＲとブートストラップ回路ＢＳとの導通を遮断する。そのため、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際にキャパシタＣｂへ充電電流Ｉｂが流れない。その結果、従来の図７のＤＣ／ＤＣコンバータで期間Ｔ１２及び期間Ｔ３４に流れる充電電流Ｉｂ０の分だけＤＣ／ＤＣコンバータの消費電力が低減される。
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの回路図である。以下、本発明の第２の実施の形態について図面を参照しながら説明する。
図３の本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータの構成は、図１の本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータとほぼ同じである。図３の本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータには、シリーズレギュレータＳＲとブートストラップ回路ＢＳとの間のスイッチＳＷが存在せず、シリーズレギュレータＳＲにスイッチＳＷｂが存在する。スイッチＳＷｂは、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等である。スイッチＳＷｂにＭＯＳトランジスタが用いられる場合に、ＭＯＳトランジスタは、ＮＭＯＳ又はＰＭＯＳのどちらでもよい。なお、スイッチＳＷｂは、スイッチ及び充電停止回路に相当する。
シリーズレギュレータＳＲの回路構成及び回路接続について説明する。第３トランジスタＱ３のソースＳは、電源端子（高電位端子）Ｖｉｎに接続される。なお、第３トランジスタＱ３のソースＳは、電源端子（高電位端子）Ｖｉｎと異なる図示しない別の高電位端子に接続されてもよい。第３トランジスタＱ３のドレインＤはノードＮ３に接続される。第３トランジスタＱ３の制御電極であるゲートＧは、誤差増幅器ＥＲＲの出力端子に接続される。誤差増幅器ＥＲＲの非反転入力端子（＋）は、ノードＮ３に接続される。誤差増幅器ＥＲＲの非反転入力端子（−）は、参照電圧源Ｒｅｆの一端（正極）に接続される。参照電圧源Ｒｅｆの他端（負極）は、スイッチＳＷｂの中点ａに接続される。スイッチＳＷｂの接点ｂは、グランド端子（低電位端子）ＧＮＤに接続される。スイッチＳＷｂの接点ｃは、ノードＮ１に接続される。スイッチＳＷｂにより、誤差増幅器ＥＲＲの非反転入力端子（−）に印加される電圧が切り替えられる。
また、図３の本発明の第２の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータには、シリーズレギュレータＳＲとブートストラップ回路ＢＳとの間のスイッチＳＷが存在しないため、ダイオードＤｂのアノードは、ノードＮ３に接続される。なお、ダイオードＤｂは、ダイオード素子に相当する。
次に、図３のブートストラップ回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。
誤差増幅器ＥＲＲは、参照電圧Ｖｒｅｆと電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎとを比較し、第３トランジスタＱ３のオンオフ状態を制御する。これにより、ブートストラップ回路ＢＳに所定の電圧Ｖｒｅｇが供給される。
スイッチＳＷｂは、通常は、接点ｂに接続される。スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、スイッチ信号Ｓｓｗｂによって、スイッチＳＷｂの接続が接点ｂから接点ｃに切り替えられる。スイッチングトランジスタＱ１がオフ状態になり同期整流トランジスタＱ２がオン状態になった際には、ノードＮ１の電圧は０Ｖとなり、ブートストラップ回路ＢＳの出力電圧はＶｒｅｇである。一方、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際には、ノードＮ１の電圧は−Ｖｆとなり、ブートストラップ回路ＢＳの出力電圧はＶｒｅｇ−Ｖｆとなる。すなわち、ブートストラップ回路ＢＳの出力電圧とノードＮ１の電圧との差が一定である。そのため、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際にキャパシタＣｂに充電電流Ｉｂが流れない。なお、スイッチングトランジスタＱ１は、第１のトランジスタに相当し、同期整流トランジスタＱ２は、第２のトランジスタに相当する。ノードＮ１は、共通接続点に相当する。キャパシタＣｂは、第１のキャパシタに相当する。
図４は、図１のＤＣ／ＤＣコンバータのタイムチャートである。以下、図３及び図４を参照しながら説明する。
時刻ｔ０から時刻ｔ１にかけて、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇであるため、同期整流トランジスタＱ２はオン状態である。また、ノードＮ３のレベルはＶｒｅｇであり、ノードＮ１のレベルは０Ｖである。スイッチ信号Ｓｓｗｂは、ハイレベルＨである。スイッチ信号ＳｓｗｂがハイレベルＨの場合、スイッチＳＷｂは接点ｂに接続される。そのため、キャパシタＣｂに充電電流Ｉｂが流れ、キャパシタＣｂが充電される。なお、時刻ｔ０以前には、例えばインダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、時刻ｔ０から時刻ｔ１にかけて、グランド端子（低電位端子）ＧＮＤから同期整流トランジスタＱ２及びインダクタＬを通して電流ＩＬが流れる。
時刻ｔ１から時刻ｔ２にかけて（期間Ｔ１２）、駆動信号Ｓ１のレベルは０Ｖであるため、スイッチングトランジスタＱ１はオフ状態である。駆動信号Ｓ２のレベルはＶｒｅｇから０Ｖに変化するため、同期整流トランジスタＱ２はオン状態からオフ状態に変化する。ここで、同期整流トランジスタＱ２には、寄生ダイオードＤ２が存在する。また、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通じてインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、０Ｖから−Ｖｆに変化する。ここで、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、スイッチ信号Ｓｓｗｂは、ハイレベルＨからローレベルＬに切り替えられる。このとき、スイッチＳＷｂの接続が接点ｂから接点ｃに切り替えるため、シリーズレギュレータＳＲの出力電圧がＶｒｅｇ−Ｖｆとなる。そのため、ノードＮ３のレベルはＶｒｅｇ−Ｖｆとなる。キャパシタＣｂの両端の電圧の差に変化がないため、キャパシタＣｂには充電電流Ｉｂが流れない。
時刻ｔ２から時刻ｔ３にかけて、ブートストラップ回路ＢＳにより駆動信号Ｓ１のレベルは０Ｖからｖｉｎ＋Ｖｒｅｇ−Ｖｄに変化するため、スイッチングトランジスタＱ１はオフ状態からオン状態に変化する。一方、駆動信号Ｓ２のレベルは０Ｖのままであるため、同期整流トランジスタＱ２はオフ状態のままである。また、ノードＮ３のレベルはＶｒｅｇのままである。また、スイッチ信号ＳｓｗｂがローレベルＬからハイレベルＨに切り替えられると、ノードＮ３のレベルはＶｒｅｇ−ＶｆからＶｒｅｇに変化する。ノードＮ１のレベルは−ＶｆからＶｓｗに変化する。そのため、この時点では、キャパシタＣｂに充電電流Ｉｂが流れない。また、電源端子（高電位端子）ＶｉｎからスイッチングトランジスタＱ１を通してインダクタＬに電流ＩＬが流れるため、インダクタＬにエネルギーが蓄えられる。
時刻ｔ３から時刻ｔ４にかけて（期間Ｔ３４）、駆動信号Ｓ１のレベルはｖｉｎ＋Ｖｒｅｇ−Ｖｄから０Ｖに変化するため、スイッチングトランジスタＱ１はオン状態からオフ状態に変化する。駆動信号Ｓ２のレベルは０Ｖであるため、同期整流トランジスタＱ２はオフ状態のままである。ここで、インダクタＬにエネルギーが蓄えられており、インダクタＬの両端に逆起電力による電圧が生じている。そのため、グランド端子（低電位端子）ＧＮＤから、寄生ダイオードＤ２を通じてインダクタＬに電流ＩＬが流れる。そのため、ノードＮ１において、寄生ダイオードＤ２の順方向電圧分（Ｖｆ）だけ電圧降下が生じ、ノードＮ１のレベルは、Ｖｓｗから−Ｖｆに変化する。また、ノードＮ３のレベルはＶｒｅｇのままである。ここで、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、スイッチ信号Ｓｓｗｂは、再びハイレベルＨからローレベルＬに切り替えられる。このとき、スイッチＳＷｂの接続が接点ｂから接点ｃに切り替えるため、シリーズレギュレータＳＲの出力電圧がＶｒｅｇ−Ｖｆとなる。そのため、ノードＮ３のレベルはＶｒｅｇ−Ｖｆとなる。キャパシタＣｂの両端の電圧の差に変化がないため、キャパシタＣｂには充電電流Ｉｂが流れない。
時刻ｔ４以降は、時刻ｔ０から時刻ｔ４と同様の動作を繰り返す。
以上のように、時刻ｔ０から時刻ｔ４にかけて、本発明の第２の実施の形態のＤＣ／ＤＣコンバータにおいては、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際（期間Ｔ１２及び期間Ｔ３４）に、シリーズレギュレータＳＲ内のスイッチＳＷｂの接続が接点ｂから接点ｃに切り替えられる。これにより、スイッチングトランジスタＱ１及び同期整流トランジスタＱ２がオフ状態になった際に、キャパシタＣｂの両端の電圧の差が変化しないため、キャパシタＣｂへ充電電流Ｉｂが流れない。その結果、従来の図７のＤＣ／ＤＣコンバータで期間Ｔ１２及び期間Ｔ３４に流れる充電電流Ｉｂ０の分だけＤＣ／ＤＣコンバータの消費電力が低減される。
（第３の実施の形態）
図５は、本発明の第１の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータの回路図である。以下、本発明の第３の実施の形態について図面を参照しながら説明する。なお、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
図５において、ＤＣ／ＤＣコンバータは、制御回路ＤＲＶ１０、第１ゲートドライバＤＲ１０、第２ゲートドライバＤＲ２０、スイッチングトランジスタＱ１０、同期整流トランジスタＱ２０、シリーズレギュレータＳＲ１０、スイッチＳＷ１０、ブートストラップ回路ＢＳ１０、インダクタＬ１０及びキャパシタＣ１０を含む。なお、スイッチングトランジスタＱ１０は、第２のトランジスタに相当し、同期整流トランジスタＱ２０は、第１のトランジスタに相当する。スイッチＳＷ１０は、スイッチ及び充電停止回路に相当する。
制御回路ＤＲＶ１０は、例えば、図示しない誤差増幅器、ＰＷＭコンパレータ、位相補償回路、各種保護回路、デッドタイム生成回路等を含む。制御回路ＤＲＶ１０は、例えば、パルス幅変調制御、パルス周波数変調制御等により、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０のオンオフ状態を相補的に切り替える。なお、相補的とは、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。
第１ゲートドライバＤＲ１０及び第２ゲートドライバＤＲ２０は、制御回路ＤＲＶ１０からの制御信号を受けて駆動信号Ｓ１０及び駆動信号Ｓ２０を生成し、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０のオンオフ状態を相補的に切り替える。
スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０には、ＮＭＯＳトランジスタが用いられる。なお、スイッチングトランジスタＱ１０のソース・ドレイン間には寄生ダイオードＤ１０が存在する。同期整流トランジスタＱ２０のソース・ドレイン間には寄生ダイオードＤ２０が存在する。スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０には、ＭＯＳトランジスタに代えてバイポーラトランジスタが用いられてもよい。
シリーズレギュレータＳＲ１０は、第３トランジスタＱ３０及び誤差増幅器ＥＲＲ１０を含む。シリーズレギュレータＳＲ１０は、通電経路にシリーズ接続された第３トランジスタＱ３０の駆動力を増減することで、第３トランジスタＱ３０の両端の電圧を細かく制御して一定電圧を得る構成である。そのため、出力電圧の精度は優れている。第３トランジスタＱ３０には、ＰＭＯＳトランジスタが用いられる。なお、第３トランジスタＱ３０には、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタが用いられてもよい。また、第３トランジスタＱ３０は、ＭＯＳトランジスタに代えてバイポーラトランジスタが用いられてもよい。
ブートストラップ回路ＢＳ１０は、ダイオードＤｂ１０及びキャパシタＣｂ１０を含む。ブートストラップ回路ＢＳ１０は、第２ゲートドライバＤＲ２０の電源端子（高電位端子）に印加される電圧を増加させるために用いられる。これにより、同期整流トランジスタＱ２０のゲートＧに印加される電圧を増加させることができる。その結果、同期整流トランジスタＱ２０を確実にオンさせることができる。ダイオードＤｂ１０は、例えば、シリコンダイオード、ショットキバリアダイオード等である。なお、ダイオードＤｂ１０に代えてトランジスタが用いられてもよい。ダイオードＤｂ１０は、ダイオード素子に相当する。キャパシタＣｂ１０は、第１のキャパシタに相当する。
スイッチＳＷ１０は、シリーズレギュレータＳＲ１０とブートストラップ回路ＢＳ１０との導通を遮断するために用いられる。スイッチＳＷ１０は、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等である。スイッチＳＷ１０にＭＯＳトランジスタが用いられる場合に、ＭＯＳトランジスタは、ＮＭＯＳ又はＰＭＯＳのどちらでもよい。
インダクタＬ１０及びキャパシタＣ１０により平滑回路が構成される。
次に、図６のブートストラップ回路を含むＤＣ／ＤＣコンバータの回路構成及び回路接続について説明する。
制御回路ＤＲＶ１０の第１出力端子Ｄｏ１０は、第１ゲートドライバＤＲ１０の入力端子に接続される。制御回路ＤＲＶ１０の第２出力端子Ｄｏ２０は、第２ゲートドライバＤＲ２０の入力端子に接続される。制御回路ＤＲＶ１０の第３出力端子Ｄｏ３０は、スイッチＳＷ１０に接続される。第１ゲートドライバＤＲ１０の出力端子は、スイッチングトランジスタＱ１０の制御電極であるゲートＧに接続される。第２ゲートドライバＤＲ２０の出力端子は、同期整流トランジスタＱ２０の制御電極であるゲートＧに接続される。スイッチングトランジスタＱ１０のドレインＤは、ノードＮ１０に接続される。スイッチングトランジスタＱ１０のソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。同期整流トランジスタＱ２０のドレインＤは、ノードＮ１０に接続される。同期整流トランジスタＱ２０のソースＳはノードＮ２０に接続される。インダクタＬ１０は、電源端子（高電位端子）ＶｉｎとノードＮ１０との間に接続される。キャパシタＣ１０は、ノードＮ２０とグランド端子（低電位端子）ＧＮＤとの間に接続される。ノードＮ２０は出力端子ＯＵＴ１０に接続される。出力端子ＯＵＴ１０には、負荷ＲＬ１０が接続される。負荷ＲＬ１０としては、例えば、モータ、ピエゾ素子等が接続される。なお、スイッチングトランジスタＱ１０のドレインＤ及び同期整流トランジスタＱ２０のソースＳは、主電極に相当する。ノードＮ１０は、共通接続点に相当する。キャパシタＣ１０は、第２のキャパシタに相当する。
第３トランジスタＱ３０のソースＳは、電源端子（高電位端子）Ｖｉｎに接続される。なお、第３トランジスタＱ３０のソースＳは、電源端子（高電位端子）Ｖｉｎと異なる図示しない別の高電位端子に接続されてもよい。第３トランジスタＱ３０のドレインＤはノードＮ３０に接続される。第３トランジスタＱ３０の制御電極であるゲートＧは、誤差増幅器ＥＲＲ１０の出力端子に接続される。誤差増幅器ＥＲＲ１０の非反転入力端子（＋）は、ノードＮ３０に接続される。誤差増幅器ＥＲＲ１０の反転入力端子（−）には、参照電圧Ｖｒｅｆ１０が印加される。第３トランジスタＱ３０及び誤差増幅器ＥＲＲ１０によりシリーズレギュレータＳＲ１０が構成される。参照電圧Ｖｒｅｆ１０は、例えば、１Ｖから２０Ｖである。
スイッチＳＷ１０は、ノードＮ３０とダイオードＤｂ１０のアノードとの間に接続される。
キャパシタＣｂ１０は、ノードＮ１０とダイオードＤｂ１０のカソードとの間に接続される。キャパシタＣｂ１０及びダイオードＤｂ１０によりブートストラップ回路ＢＳ１０が構成される。
第１ゲートドライバＤＲ１０の電源端子（高電位端子）は、例えば、シリーズレギュレータＳＲ１０の出力電圧Ｖｒｅｇ１０が印加される。第１ゲートドライバＤＲ１０のグランド端子（低電位端子）は接地される。第２ゲートドライバＤＲ２０の電源端子（高電位端子）は、ダイオードＤｂ１０のカソードに接続される。第２ゲートドライバＤＲ２０の低電位端子はノードＮ１０に接続される。なお、第２ゲートドライバＤＲ２０の低電位端子は接地されてもよい。
次に、図５のブートストラップ回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。
制御回路ＤＲＶ１０は、例えば、制御回路ＤＲＶ内部の図示しないＰＷＭコンパレータからの信号を受け、制御信号を第１ゲートドライバＤＲ１０及び第２ゲートドライバＤＲ２０のそれぞれに入力する。
第１ゲートドライバＤＲ１０は、制御回路ＤＲＶ１０からの制御信号を増幅し、駆動信号Ｓ１０を生成する。駆動信号Ｓ１０により、スイッチングトランジスタＱ１０が駆動される。第２ゲートドライバＤＲ２０は、制御回路ＤＲＶ１０からの制御信号を増幅し、駆動信号Ｓ２０を生成する。駆動信号Ｓ２０により、同期整流トランジスタＱ２０が駆動される。これにより、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０が相補的にオンオフされ、インダクタＬ１０に電流ＩＬ１０が流れる。電流ＩＬ１０はキャパシタＣ１０により平滑され、出力端子ＯＵＴ１０に出力電圧Ｖｏｕｔ１０が発生する。出力端子ＯＵＴ１０に負荷ＲＬ１０が接続されることで出力電流Ｉｏｕｔ１０が出力される。
シリーズレギュレータＳＲ１０内の誤差増幅器ＥＲＲ１０は、参照電圧Ｖｒｅｆ１０と電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎとを比較し、第３トランジスタＱ３０のオンオフ状態を制御する。これにより、ブートストラップ回路ＢＳ１０に所定の電圧Ｖｒｅｇ１０が供給される。
シリーズレギュレータＳＲ１０の出力電圧Ｖｒｅｇ１０によりブートストラップ回路ＢＳ１０のダイオードＤｂ１０に充電電流Ｉｂ１０が流れ、キャパシタＣｂ１０が充電される。これにより、シリーズレギュレータＳＲ１０の出力電圧Ｖｒｅｇ１０からダイオードＤｂ１０の順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ１０−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ１０−Ｖｄが第２ゲートドライバＤＲ２０の電源端子（高電位端子）に印加される。この電源電圧ｖｉｎより高い電圧により同期整流トランジスタＱ２０が確実にオンする。一方、第２ゲートドライバＤＲ２０のグランド端子（低電位端子）は、ノードＮ１０に接続されているため、スイッチングトランジスタＱ１０がオン状態で同期整流トランジスタＱ２０がオフ状態である場合には０Ｖである。以上のように、ブートストラップ回路ＢＳ１０は、駆動信号Ｓ２０のハイレベルＨを、シリーズレギュレータＳＲ１０の出力電圧Ｖｒｅｇ１０からダイオードＤｂ１０の順方向電圧Ｖｄだけ降下した電圧Ｖｒｅｇ１０−Ｖｄと電源電圧ｖｉｎとが加算された電圧ｖｉｎ＋Ｖｒｅｇ１０−Ｖｄにする。また、駆動信号Ｓ２０のローレベルＬは０Ｖである。このように、駆動信号Ｓ２０のハイレベルＨは、電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎよりも、例えば、３Ｖから５Ｖ高い電圧に設定される。
以上のように、本発明の第３の実施の形態のＤＣ／ＤＣコンバータにおいては、本発明の第１の実施の形態のＤＣ／ＤＣコンバータと同様に、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際に、スイッチ信号Ｓｓｗ１０によって、スイッチＳＷ１０がシリーズレギュレータＳＲ１０とブートストラップ回路ＢＳ１０との導通を遮断する。そのため、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際にキャパシタＣｂ１０へ充電電流Ｉｂ１０が流れない。その結果、ＤＣ／ＤＣコンバータの消費電力が低減される。
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータの回路図である。以下、本発明の第４の実施の形態について図面を参照しながら説明する。
図６の本発明の第４の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータの構成は、図５の本発明の第３の実施の形態に係るブートストラップ回路を含む同期整流方式降圧型ＤＣ／ＤＣコンバータとほぼ同じである。図６の本発明の第４の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータには、シリーズレギュレータＳＲ１０とブートストラップ回路ＢＳ１０との間のスイッチＳＷ１０が存在せず、シリーズレギュレータＳＲ１０にスイッチＳＷｂ１０が存在する。スイッチＳＷｂ１０は、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等である。スイッチＳＷｂ１０にＭＯＳトランジスタが用いられる場合に、ＭＯＳトランジスタは、ＮＭＯＳ又はＰＭＯＳのどちらでもよい。なお、スイッチＳＷｂ１０は、スイッチ及び充電停止回路に相当する。
シリーズレギュレータＳＲ１０の回路構成及び回路接続について説明する。第３トランジスタＱ３０のソースＳは、電源端子（高電位端子）Ｖｉｎに接続される。なお、第３トランジスタＱ３０のソースＳは、電源端子（高電位端子）Ｖｉｎと異なる図示しない別の高電位端子に接続されてもよい。第３トランジスタＱ３０のドレインＤはノードＮ３０に接続される。第３トランジスタＱ３０の制御電極であるゲートＧは、誤差増幅器ＥＲＲ１０の出力端子に接続される。誤差増幅器ＥＲＲ１０の非反転入力端子（＋）は、ノードＮ３０に接続される。誤差増幅器ＥＲＲ１０の非反転入力端子（−）は、参照電圧源Ｒｅｆ１０の一端（正極）に接続される。参照電圧源Ｒｅｆ１０の他端（負極）は、スイッチＳＷｂ１０の中点ａに接続される。スイッチＳＷｂ１０の接点ｂは、グランド端子（低電位端子）ＧＮＤに接続される。スイッチＳＷｂ１０の接点ｃは、ノードＮ１０に接続される。スイッチＳＷｂ１０により、誤差増幅器ＥＲＲ１０の非反転入力端子（−）に印加される電圧が切り替えられる。
また、図６の本発明の第４の実施の形態に係るブートストラップ回路を含む同期整流方式昇圧型ＤＣ／ＤＣコンバータには、シリーズレギュレータＳＲ１０とブートストラップ回路ＢＳ１０との間のスイッチＳＷ１０が存在しないため、ダイオードＤｂ１０のアノードは、ノードＮ３０に接続される。なお、ダイオードＤｂ１０は、ダイオード素子に相当する。
次に、図６のブートストラップ回路を含むＤＣ／ＤＣコンバータの信号の流れ及び回路動作について説明する。
誤差増幅器ＥＲＲ１０は、参照電圧Ｖｒｅｆ１０と電源端子（高電位端子）Ｖｉｎの電源電圧ｖｉｎとを比較し、第３トランジスタＱ３０のオンオフ状態を制御する。これにより、ブートストラップ回路ＢＳ１０に所定の電圧Ｖｒｅｇが供給される。
スイッチＳＷｂ１０は、通常は、接点ｂに接続される。スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際に、スイッチ信号Ｓｓｗｂ１０によって、スイッチＳＷｂ１０の接続が接点ｂから接点ｃに切り替えられる。スイッチングトランジスタＱ１０がオフ状態になり同期整流トランジスタＱ２０がオン状態になった際には、ノードＮ１０の電圧は０Ｖとなり、ブートストラップ回路ＢＳ１０の出力電圧はＶｒｅｇ１０である。一方、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際には、ノードＮ１０の電圧は−Ｖｆとなり、ブートストラップ回路ＢＳ１０の出力電圧はＶｒｅｇ１０−Ｖｆとなる。すなわち、ブートストラップ回路ＢＳ１０の出力電圧とノードＮ１０の電圧との差が一定である。そのため、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際にキャパシタＣｂ１０に充電電流Ｉｂ１０が流れない。なお、スイッチングトランジスタＱ１０は、第２のトランジスタに相当し、同期整流トランジスタＱ２０は、第１のトランジスタに相当する。ノードＮ１０は、共通接続点に相当する。キャパシタＣｂ１０は、第１のキャパシタに相当する。
以上のように、本発明の第４の実施の形態のＤＣ／ＤＣコンバータにおいては、本発明の第２の実施の形態のＤＣ／ＤＣコンバータと同様に、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になった際に、シリーズレギュレータＳＲ１０内のスイッチＳＷｂ１０の接続が接点ｂから接点ｃに切り替えられる。これにより、スイッチングトランジスタＱ１０及び同期整流トランジスタＱ２０がオフ状態になる、いわゆるデッドタイムの期間に、キャパシタＣｂ１０の両端の電圧の差が変化しないため、キャパシタＣｂ１０へ充電電流Ｉｂ１０が流れない。その結果、ＤＣ／ＤＣコンバータの消費電力が低減される。
なお、本発明の第１の実施の形態から本発明の第４の実施の形態のＤＣ／ＤＣコンバータは、昇圧型と降圧型の両方を兼ね備えた昇降圧型ＤＣ／ＤＣコンバータに応用されてもよい。
（請求項の構成要素と第１から第４の実施の形態との対応関係）
第１の実施の形態及び第２の実施の形態では、スイッチングトランジスタＱ１は、第１のトランジスタに相当し、同期整流トランジスタＱ２は、第２のトランジスタに相当する。また、スイッチングトランジスタＱ１のソースＳ及び同期整流トランジスタＱ２のドレインＤは、主電極に相当する。ノードＮ１は、共通接続点に相当する。キャパシタＣｂは、第１のキャパシタに相当する。ダイオードＤｂは、ダイオード素子に相当する。キャパシタＣは、第２のキャパシタに相当する。第１の実施の形態では、スイッチＳＷは、スイッチ及び充電停止回路に相当する。第２の実施の形態では、スイッチＳＷｂは、スイッチ及び充電停止回路に相当する。
第３の実施の形態及び第４の実施の形態では、スイッチングトランジスタＱ１０は、第２のトランジスタに相当し、同期整流トランジスタＱ２０は、第１のトランジスタに相当する。また、スイッチングトランジスタＱ１０のドレインＤ及び同期整流トランジスタＱ２０のソースＳは、主電極に相当する。ノードＮ１０は、共通接続点に相当する。キャパシタＣｂ１０は、第１のキャパシタに相当する。ダイオードＤｂ１０は、ダイオード素子に相当する。キャパシタＣ１０は、第２のキャパシタに相当する。第３の実施の形態では、スイッチＳＷ１０は、スイッチ及び充電停止回路に相当する。第４の実施の形態では、スイッチＳＷｂ１０は、スイッチ及び充電停止回路に相当する。
本発明は、電子機器、ＯＡ機器等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。
ａ 中点
ｂ，ｃ 接点
ＢＳ，ＢＳ１０ ブートストラップ回路
Ｃ，Ｃｂ，Ｃ１０，Ｃｂ１０ キャパシタ
ＣＭＰ，ＣＭＰ１０ コンパレータ
Ｄ１，Ｄ２，Ｄ１０，Ｄ２０ 寄生ダイオード
Ｄｂ，Ｄｂ１０ ダイオード
ＤＲ１，ＤＲ２，ＤＲ１０，ＤＲ２０ ゲートドライバ
ＤＲＶ，ＤＲＶ１０ 制御回路
ＧＮＤ グランド端子（低電位端子）
Ｌ，Ｌ１０ インダクタ
Ｎ１〜Ｎ３，Ｎ１０，Ｎ２０，Ｎ３０ ノード
ＯＵＴ，ＯＵＴ１０ 出力端子
Ｑ１〜Ｑ３，Ｑ１０，Ｑ２０，Ｑ３０ トランジスタ
ＲＬ，ＲＬ１０ 負荷
Ｒｅｆ，Ｒｅｆ１０ 参照電圧源
ＳＷ，ＳＷ１０，ＳＷｂ，ＳＷｂ１０ スイッチ
Ｓ１，Ｓ２，Ｓ１０，Ｓ２０ 駆動信号
Ｓｓｗ，Ｓｓｗｂ
ＳＲ，ＳＲ１０ シリーズレギュレータ
Ｖｉｎ 電源端子（高電位端子）

Claims (10)

  1. 互いに主電極の１つが共通接続点に接続されＮＭＯＳトランジスタからなる第１及び第２のトランジスタと、
    前記第１及び第２のトランジスタを相補的にスイッチング制御する制御回路と、
    高電位端子から供給される電流により充電される第１のキャパシタを有し、前記第１のトランジスタをオンさせるために前記第１のトランジスタの制御電極の電位を上昇させるブートストラップ回路と、
    前記第１及び第２のトランジスタが共にオフである期間に前記高電位端子から前記第１のキャパシタへの充電を停止させる充電停止回路と、
    前記高電位端子と前記ブートストラップ回路との間に接続され、前記高電位端子の電位よりも一定電圧低い電位を前記ブートストラップ回路に与えるシリーズレギュレータと、
    を備え、
    前記第１のキャパシタの一端は、前記第１及び第２のトランジスタの共通接続点に接続され、前記第１のキャパシタの他端に前記高電位端子から電流が供給され、前記第１のキャパシタの前記他端の電位に基づいて前記第１のトランジスタの制御電極の電位が上昇され、
    前記充電停止回路は、前記シリーズレギュレータの参照電圧を低下させて前記第１のキャパシタの前記他端の電位を降下させることにより前記高電位端子から前記第１のキャパシタの前記他端への電流の供給を停止させる、同期整流型ＤＣ／ＤＣコンバータ。
  2. 前記充電停止回路は、前記第１及び第２のトランジスタが共にオフである期間に前記シリーズレギュレータの参照電圧源の負極を前記共通接続点に接続し、前記第１又は第２のトランジスタがオンである期間に前記シリーズレギュレータの参照電圧源の負極を低電位端子に接続するスイッチを含む、請求項１に記載の同期整流型ＤＣ／ＤＣコンバータ。
  3. 前記スイッチがトランジスタを含む、請求項２に記載の同期整流型ＤＣ／ＤＣコンバータ。
  4. 前記シリーズレギュレータは、第３のトランジスタと誤差増幅器を含み、
    前記第３のトランジスタの第１電極は、前記高電位端子に接続され、
    前記第３のトランジスタの第２電極は、前記ブートストラップ回路及び前記誤差増幅器の非反転入力端子に接続され、
    前記誤差増幅器の出力端子は、前記第３のトランジスタの制御電極に接続され、
    前記誤差増幅器の反転入力端子は、前記参照電圧源の正極に接続される、請求項２又は３に記載の同期整流型ＤＣ／ＤＣコンバータ。
  5. 前記第１及び第２のトランジスタが共にオフである期間において、前記第１のキャパシタの前記他端の電位を、前記第１又は第２のトランジスタがオンである期間の前記第１のキャパシタの前記他端の電位よりも、前記第２のトランジスタに形成される寄生ダイオードの順方向電圧だけ降下させる、請求項１〜４のいずれか一項に記載の同期整流型ＤＣ／ＤＣコンバータ。
  6. 前記第１のトランジスタがスイッチングトランジスタであり、
    前記第２のトランジスタが同期整流トランジスタであり、
    前記スイッチングトランジスタ及び同期整流トランジスタの共通接続点に接続される平滑回路と、
    前記平滑回路により平滑された電圧を出力する出力端子とをさらに備える、請求項１〜５のいずれか一項に記載の同期整流型ＤＣ／ＤＣコンバータ。
  7. 前記平滑回路は、
    前記スイッチングトランジスタ及び同期整流トランジスタの共通接続点と前記出力端子との間に接続されるインダクタと、
    前記インダクタに流れる電流により充電される第２のキャパシタとを含む、請求項６に記載の同期整流型ＤＣ／ＤＣコンバータ。
  8. 前記第１のトランジスタが同期整流トランジスタであり、
    前記第２のトランジスタがスイッチングトランジスタであり、
    前記第１のトランジスタは前記共通接続点と出力端子との間に接続され、
    前記高電位端子と前記スイッチングトランジスタ及び同期整流トランジスタの共通接続点との間に接続されるインダクタと、
    前記インダクタに流れる電流により充電される第２のキャパシタとをさらに備える、請求項１〜５のいずれか一項に記載の同期整流型ＤＣ／ＤＣコンバータ。
  9. 前記ブートストラップ回路は、前記高電位端子と前記第１のキャパシタの前記他端との間に接続され、前記高電位端子から前記第１のキャパシタの方向に電流を流すダイオード素子をさらに含む、請求項１〜８のいずれか一項に記載の同期整流型ＤＣ／ＤＣコンバータ。
  10. 前記ダイオード素子がトランジスタである、請求項９に記載の同期整流型ＤＣ／ＤＣコンバータ。
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