JP5008042B2 - 半導体装置 - Google Patents
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Description
Vs=Vi−Vgs=Is×R4 ・・・・(1)式
Is≒Id ・・・・(2)式
Vo=Vbt−Id×R3≒Vbt−Is×R3 ・・・・(3)式
上記式から、
Vo=Vbt−(Vi−Vgs)×(R3/R4) ・・・・(4)
が導出できる。ここで、インバータ回路INV3の入力電圧,すなわち上記ドレイン電圧Voがその論理しきい値よりも低い電位となるように上記抵抗R3,R4の値を設定する。これにより、インバータ回路INV3は昇圧電圧Vbtに対応したハイレベルを出力し、インバータ回路INV4からは中点LXの電位に対応したロウレベルの駆動信号HGが形成される。
Claims (12)
- 入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第1の半導体チップ、第2の半導体チップおよび第3の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第1の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第1のMOSFETを含み、
前記第2の半導体チップは、前記第1のMOSFETの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第2のMOSFETを含み、
前記第3の半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第1のMOSFETのゲートを制御するための制御信号を生成する第1の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第2のMOSFETのゲートを制御するための制御信号を生成する第2の制御回路と、
前記電源電圧用端子、前記第1および第2の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたPチャネル型のブートストラップ用スイッチMOSFETを含み、
前記出力用端子は、ブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチMOSFETの他方のソース領域またはドレイン領域は、前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記第1の制御回路は、前記ブートストラップ用スイッチMOSFETの前記他方のソース領域またはドレイン領域に接続されており、
前記ブートストラップ用スイッチMOSFETは、前記第2のMOSFETが導通状態のときに導通状態となり、前記第2のMOSFETが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチMOSFETの前記ソース領域およびドレイン領域はP型の導電型を有し、N型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチMOSFETは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチMOSFETの前記ソース領域またはドレイン領域および前記ウェル領域が前記ブートストラップ容量の前記他の一端と電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1および第2のMOSFETはNチャネル型のMOSFETであり、
前記第1のMOSFETの前記ソース領域と前記第2のMOSFETの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第3の半導体チップは、前記第1および第2のMOSFETの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記出力端子には、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1のMOSFETのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。 - 入力電圧用端子、出力用端子、接地電位用端子および電源電圧用端子を有し、第1の半導体チップ、第2の半導体チップおよび第3の半導体チップが一つのパッケージ内に封止された、スイッチング電源用の半導体装置であって、
前記第1の半導体チップは、前記入力電圧用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記出力用端子に他方のソース領域またはドレイン領域が電気的に接続された第1のMOSFETを含み、
前記第2の半導体チップは、前記第1のMOSFETの前記他方のソース領域またはドレイン領域および前記出力用端子と一方のソース領域またはドレイン領域が電気的に接続され、前記接地電位用端子に他方のソース領域またはドレイン領域が電気的に接続された第2のMOSFETを含み、
前記第3の半導体チップは、
前記電源電圧用端子に電気的に接続され、前記第1のMOSFETのゲートを制御するための制御信号を生成する第1の制御回路と、
前記電源電圧用端子に電気的に接続され、前記第2のMOSFETのゲートを制御するための制御信号を生成する第2の制御回路と、
前記電源電圧用端子、前記第1および第2の制御回路と一方のソース領域またはドレイン領域が電気的に接続されたNチャネル型のブートストラップ用スイッチMOSFETを含み、
前記出力用端子は、ブートストラップ容量の一端と電気的に接続可能となっており、
前記ブートストラップ用スイッチMOSFETの他方のソース領域またはドレイン領域は、前記ブートストラップ容量の他の一端と電気的に接続可能となっており、
前記第1の制御回路は、前記ブートストラップ用スイッチMOSFETの前記他方のソース領域またはドレイン領域に接続されており、
前記ブートストラップ用スイッチMOSFETは、前記第2のMOSFETが導通状態のときに導通状態となり、前記第2のMOSFETが非導通状態のときに非導通状態となり、
前記ブートストラップ用スイッチMOSFETの前記ソース領域およびドレイン領域はN型の導電型を有し、P型の導電型を有するウェル領域内に形成され、
前記ブートストラップ用スイッチMOSFETは、前記ソース領域またはドレイン領域と前記ウェル領域によって形成される寄生ダイオードを有し、
前記ブートストラップ容量の前記他の一端の電位が前記電源電圧用端子の電位より高くなった時に、前記寄生ダイオードに対し逆方向電圧が印加されるように、前記ブートストラップ用スイッチMOSFETの前記ソース領域またはドレイン領域および前記ウェル領域が前記電源電圧用端子と電気的に接続されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1および第2のMOSFETはNチャネル型のMOSFETであり、
前記第1のMOSFETの前記ソース領域と前記第2のMOSFETの前記ドレイン領域が電気的に接続されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第3の半導体チップは、前記第1および第2のMOSFETの動作を制御するパルス幅変調信号を生成するパルス幅変調制御回路を含むことを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記出力端子には、前記スイッチング電源において、インダクタと前記インダクタに直列に接続された容量が接続可能であることを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1のMOSFETのゲートを制御するための制御信号の振幅は、前記電源電圧用端子に印加される電圧よりも大きいことを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記出力用端子から出力される電圧は、前記入力電圧用端子に与えられる電圧よりも低いことを特徴とする半導体装置。
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