JPH11501500A - ハーフブリッジ回路のための集積化されたドライバ - Google Patents

Abstract

(57)【要約】 高電圧ハーフブリッジの外部上方パワートランジスタを駆動するための下方駆動モジュールと、外部下方パワートランジスタを駆動するためのフローティング上方駆動モジュールとを含むハーフブリッジ駆動回路が、集積回路チップ内に設けられており、この集積回路チップは電源からの電流を通過し、上方駆動モジュールに給電する外部ブートストラップコンデンサを充電するよう、ゲートに印加される制御信号に応答してターンオンされるチップ上のブートストラップダイオードエミュレータを含む。上方駆動モジュールは絶縁されたウェル内に収容され、ダイオードエミュレータはウェルの周辺に沿って形成されたＪＦＥＴトランジスタを主要電流搬送素子として含む。このＪＦＥＴトランジスタは下方パワートランジスタが導通状態に駆動されるのと同時に導通状態となるよう駆動される。ＪＦＥＴのソース電極はダイオードを介して電源に結合されており、このため、絶縁ソース電極の電圧は前記電源の出力端の電圧よりも１ダイオード降下分低いレベルよりも上昇できず、制御回路は電源の出力端の電圧よりも３ダイオード降下分低いレベルまで上昇しないように制限された制御信号を発生し、ゲート電極内を流れることができる電流を制限する。

Description

【発明の詳細な説明】 ハーフブリッジ回路のための集積化されたドライバ 本発明は、出力端子と高電圧ＤＣ電源のそれぞれの下方および上方レールとの 間に接続された下方および上方パワートランジスタによって形成されたハーフブ リッジを駆動し、前記出力端子に接続された第１端および第２端を有するブート ストラップコンデンサを充電するための回路であり、 前記それぞれの下方および上方パワートランジスタを非同時的導通状態に駆動 することを命令するための下方および上方駆動コマンド信号を発生するための手 段と、 電源の出力端において前記下方レールに対し比較的低い制御電圧を発生するた めの電源手段と、 前記比較的低い制御電圧によって給電されるよう、電源の出力に接続されてお り、前記下方駆動コマンド信号に応答して下方パワートランジスタの制御電極と 下方レールとの間に下方駆動制御信号を印加するための手段を備えた下方駆動モ ジュールと、 前記ブートストラップコンデンサの両端のブートストラップ電圧によって給電 されるよう、ブートストラップコンデンサの第１端に接続されるようになってお り、前記上方駆動入力制御信号に応答して上方パワートランジスタの制御電極と 出力端子との間に上方トランジスタ制御信号を印加するための手段を含む上方駆 動モジュールと、 トランジスタを備え、前記ブートストラップコンデンサを前記ブートストラッ プ電圧まで充電するためのブートストラップダイオードエミュレータ手段とを備 えたハーフブリッジ駆動回路に関する。 ハーフブリッジを駆動するためのかかる回路は米国特許第5,373,435 号から知 られている。ハーフブリッジ回路の用途としては、ガス放電ランプのバラスト、 スイッチングモードの電源、モータ駆動装置およびＤＣ−ＡＣコンバータがある 。ハーフブリッジを駆動するための公知の回路では、トランジスタはＬＤＭＯＳ トランジスタとなっている。この公知の回路におけるＬＤＭＯＳのソースは電源 出力端に接続されている。この結果、ゲートの電圧は前記ＬＤＭＯＳトランジス タを導通させるのに、前記比較的低い制御電圧よりも高くする必要がある。この 理由から、ＬＤＭＯＳトランジスタを導通状態にすることは比較的複雑となって いる。 本発明はダイオードエミュレータ内に設けられたトランジスタの導通状態を比 較的簡単な手段で制御できるハーフブリッジを駆動するための回路を提供せんと するものである。 従って、冒頭の章に記載のハーフブリッジを駆動するための回路は、本発明に よれば、前記トランジスタがＪＦＥＴトランジスタであり、このトランジスタの ソース電極が前記電源の出力端に結合され、ドレイン電極がブートストラップコ ンデンサの第２端に接続されるようになっており、下方パワートランジスタが導 通状態に駆動される際にゲート電極が前記ＪＦＥＴトランジスタを導通状態に駆 動するための前記下方駆動コマンド信号から得られた別の制御信号に結合される ことを特徴とする。 ＪＦＥＴはデプレションモードのデバイスであるので、このデバイスはゲート ーソース間電圧Ｖ_GSがゼロの時、オンとなる。このデバイスは前記比較的低い制 御電圧よりも低い電圧にゲート電圧を制御することによりオフ状態となるように に制御できる。従って、トランジスタの導通状態を制御する回路を比較的簡単に することができる。 前記ソース電極はダイオードを介して前記電源の出力端に結合されており、よ って前記ソース電極の電圧が前記電源の出力端における電圧よりも１ダイオード 降下分低いレベルよりも高く上昇できないようになっていることが好ましい。前 記ダイオードはツェナーダイオードであることが好ましい。このようなダイオー ドの電圧降下によりＪＦＥＴがターンオンされている時にそのドレインはＶdd− ダイオード降下分まで上昇し、よってブートストラップコンデンサを充電できる ように保証する。デバイスがターンオンされている時、ソース電圧はＶdd−Ｖ（ ダイオード）からＶ（ツェナー）＋Ｖddまでの間でフロートできるので、ＪＦＥ Ｔのソースの電圧はＶddよりも１ダイオード降下分低下している。ＪＦＥＴは常 にソース電圧がドレイン電圧よりも高くなっているＩＶ特性の第３象限で作動し 、この結果、ドレイン−ソース間電流Ｉ_DSはソースからドレインへ逆方向に流れ る。 ＪＦＥＴのソースおよびドレインはｎ型であり、ゲートはｐ型であることが好 ましい。このため、ゲートソース間およびゲートドレイン間の寄生ダイオードの ターンオンを防止する必要がある。このことはゲートがＶddにスイングしないよ うに保証することによって達成され、更にこのことは前記制御信号が前記電源の 出力端の電圧よりも複数のダイオード降下分低いレベルを越えないように制限さ れるよう、前記制御信号を発生するための制御回路を含む場合に達成できる。こ の場合、ゲートは３ダイオード降下分よりも低いＶddにスイングすることしか認 められない。 好ましい実施例では、回路は前記下方駆動コマンド信号から前記別の制御信号 を発生するための手段を更に含み、該信号を発生するための手段は前記下方レー ルと前記比較的低い電源電圧との間の電圧レンジを有するバッファ出力信号を発 生するよう、前記下方駆動コマンド信号が供給されるバッファと、前記バッファ 出力信号の電圧レンジを前記ゲート電極に結合された点と前記ソース電極との間 の電圧差のレンジに変換するための手段とを含む。 図面を参照して、以下、本発明の実施例について更に説明する。 図面において、図１は、集積回路チップに含まれる部品がＩＣと表示された点 線のボックスに囲まれた本発明の駆動回路の略図である。 図２は、高電圧ＪＦＥＴ Ｔ₃が形成された細長いエリアを含む、図１におけ る点線のボックスＩＣに対応する集積回路チップの略平面図である。 図３は、ＪＦＥＴ Ｔ₃の構造を示す３−３線に沿った横断面図である。 まず図１を参照すると、ここには本発明に係わる駆動回路が示されている。こ の駆動回路は高電圧（約５００Ｖまでの）ＤＣ電源の両端に直列接続されたパワ ーＭＯＳＦＥＴ Ｔ₁およびＴ₂によって形成された外部ハーフブリッジを駆動す るように接続されたモノリシックの高電圧集積回路ＩＣに含まれる。ハーフブリ ッジおよび駆動回路の回路全体のアーキテクチャは、上記米国特許第5,373,435 号に示され、記載されているものと同じであるが、本発明によりオンチップのブ ートストラップダイオードエミュレータＢＤＥが設けられている点が異なってい る。 このハーフブリッジではパワートランジスタＴ₁はそのドレイン電極が電圧Ｖ_{C C} となっている図１に示されているＤＣ電源の高電圧側、すなわち上方レールに 接続されているので上方トランジスタと称され、パワートランジスタＴ₂はその ソース電極がアース電位となっている図面に示されたＤＣ電源の低電圧側、すな わち下方レールに接続されているので下方トランジスタと称される。上方トラン ジスタＴ₁のソース電極および下方トランジスタＴ₂のドレイン電極は負荷ＬＤの 一端にも接続されているハーフブリッジの出力端子ＯＵＴにて接合されている。 ガス放電ランプへの給電のような電源用では、負荷の他端はＤＣ電源の間の容量 性分圧器（図示せず）の中間点に接続することにより、電源の半分の電圧に維持 できる。周知のようにトランジスタＴ₁およびＴ₂は（２０ＫＨｚよりも高い）高 周波の繰り返しサイクル、例えば１００ＫＨｚの大きさで、スイッチモードで 作動される。すなわちこのモードでは約５００ｍｓの大きさの比較的短いデッド ゾーンのインターバルで互いに分離された、あるサイクル中の２つの時間インタ ーバルまたは位相のうちの異なるインターバルまたは位相中に、各トランジスタ がターンオンとされる（すなわち導通状態に駆動される）。多くの用途において 、多少誘導性のインピーダンスを有する負荷ＬＤに起因する電流ターンオフ時の スイッチング過渡現象は、トランジスタＴ₁およびＴ₂の固有のボディダイオード Ｄ₁およびＤ₂によって制限される。Ｄ₁は下方パワートランジスタＴ₂がオフにさ れる際に出力端子ＯＵＴに発生する正の電圧変化を制限するようになっており、 ダイオードＤ₂は上方パワートランジスタＴ₁がターンオフされる際に出力端子に 生じる負の電圧変化を制限するようになっている。 これらサイクルはコントローラＣＯＮによって設定され、このコントローラは 外部入力信号ＩＮに応答して本質的に２進のコンマンド信号ＩＮ_Lおよび上方ト ランジスタＴ₁の導通状態を制御するためのその逆論理信号ＩＮＮ_Lを発生し、レ ベルシフタＬＳを介して下方トランジスタＴ₂の導通状態を制御するためのパル スコマンド信号Ｔ_ONおよびＴ_OFFを発生する。コマンド信号ＩＮ_Lは上方トランジ スタＴ₁を導通状態に駆動すべき際の時間インターバルまたは位相中に限り、あ る２進ステートを有する。コマンド信号Ｔ_ONおよびＴ_OFFはノイズおよび過渡現 象により影響されないようにパルス状に発生される。これらコマンド信号Ｔ_ONお よびＴ_OFFそれぞれ下方トランジスタＴ₂をターンオンおよびターンオフすべき時 を表示する。下方トランジスタコマンド信号ＩＮ_LおよびＩＮＮ_Lは下方駆動モジ ュールＤＬへ送られ、このモジュールはこれら信号に応答して下方トランジスタ Ｔ₂のゲートＧ_Lを駆動し、下方トランジスタコマンド信号によって決められる位 相中に限り下方トランジスタをターンオンする。同様に、コマンド信号Ｔ_ONおよ びＴ_OFFは上方駆動モジュールＤＵへ送られ、このモジュールはこれら信号に応 答して上方トランジスタＴ₁のゲートＧ_Uを駆動し、上方トランジスタ コマンド信号によって決定される位相中に上方トランジスタをターンオンする。 上方駆動モジュールＤＵ内のＲ／Ｓフリップフロップ（図示せず）は上方駆動モ ジュールのバランスが下方駆動モジュールＤＬと同じ構造とすることができるよ う、コマンド信号Ｔ_ONおよびＴ_OFFをＩＮ_LおよびＩＮ_Lに類似した２進状に変換 する。 下方駆動モジュールＤＬには比較的低い電源電圧Ｖdd、すなわち１２Ｖが給電 され、上方駆動モジュールには外部ブートストラップコンデンサＣ₁の両端の電 圧Ｖ₁が給電される。このコンデンサは７０ｎｆの大きさの容量を有する。この 容量の値は面積を妥当な程度犠牲とした集積回路ＩＣで発生するには過度に大き くなっている。ブートストラップコンデンサＣ₁の他端はオンチップブートスト ラップダイオードエミュレータＢＤＥを介して電源電圧Ｖddに結合されているの で、下方トランジスタＴ₂が導通状態となる間、ほぼアース電位に出力端子ＯＵ Ｔが実質的に維持されると、充電電流がＣ₁を流れ、よってＶ₁がＢＤＥとＴ₂と の間の小さい電圧効果よりも低い電圧Ｖddとなる。 周知のように、図２を更に参照すると、上方駆動モジュールＤＵは集積回路チ ップＩＣ内の絶縁ウェルＷＬ、例えばＰ型アイソレーション部により囲まれたＮ 型ウェルに形成されたＣＭＯＳ回路を含む。従って、このウェルはＬＤＭＯＳト ランジスタを形成するのに使用される構造と類似の構造により、集積回路のバラ ンスから絶縁される。接合アイソレーション技術では高電圧ダイオードは集積化 できない。その理由は、この技術により基板電流が大きくなるからである。これ により他方の回路の作動が乱されることがある。本発明の原理によれば、チップ 状に設けられるブートストラップダイオードエミュレータはウェルＷＬの周辺に 沿って形成されたＪＦＥＴ Ｔ₃を含む。ＪＦＥＴ Ｔ₃はウェルアイソレーショ ン部と同じブレークダウン電圧（５００Ｖを越える）を本来有し、ウェル周辺部 に垂直に電流が流れるので、ＪＦＥＴ Ｔ₃が形成されるウェル周辺部の長さ を選択することによって電流搬送能力を得ることができる。フローティングウェ ルを形成するのに、既にＬＤＭＯＳ構造が使用されており、既に存在するＬＤＭ ＯＳ構造からＪＦＥＴを構成するのに必要な別の層は必要でないので、ブートス トラップダイオードは追加シリコンエリアを使用せず、オンチップに別の機能を 加える。 図３にはＪＦＥＴの横断面図が示されている。Ｐ−ＩＳＯ近くのＮ＋領域はソ ースを形成し、Ｐ型チャンネル領域はゲートを形成し、右側のＮ＋領域はドレイ ンを形成する。Ｐ型の埋め込み層を備えたＮ型ウェル内で拡散が行われる。この Ｐ型埋め込み層はデバイスの早期のピンチオフ効果を防止するために割込みされ る。デバイスの側面構造によって高電圧能力が得られる。 図１のボックスＢＤＥにはＪＦＥＴ Ｔ₃のための駆動回路が示されている。 このＪＦＥＴ Ｔ₃は、そのドレインがブートストラップコンデンサＣ₁に接続さ れ、そのソースがツェナーダイオードＤ₄を介してＶddよりも１ダイオード分低 下するように結合されたソースフォロワー構造で作動する。このような作動はＪ ＦＥＴ Ｔ₃がターンオンされると、そのドレインがＶdd−ダイオード降下分ま で上昇し、ブートストラップコンデンサＣ₁に充電電圧を供給するように行われ る。ＪＦＥＴ Ｔ₃がターンオンされると、ＪＦＥＴ Ｔ₃のソース電圧はＶdd− Ｖ（ダイオード）からＶ（ツェナー）＋Ｖddまでの間でフロートできるので、Ｊ ＦＥＴのソースの電圧はＶddよりも１ダイオード分降下する。ＪＦＥＴ Ｔ₃が より高いソースバイアスで極めて明らかにピンチオフし、よってＪＦＥＴ Ｔ₃ がオフとなっている時には極めて小さいリーク電流が流れるか、または全くリー ク電流が流れることがないことを実験結果が示すように、この動作が行われる。 ＪＦＥＴ Ｔ₃は常にソース電圧がドレイン電圧よりも高くなっているＩＶ特性 曲線の第３象限で常に作動し、この結果、ソースからドレインへ逆方向に電流Ｉ_DS が流れる。更にソースとドレインはＮ型であり、ゲートはＰ型であるの で、ゲートソース間およびゲートドレイン間の寄生ダイオードがターンオンしな いよう、注意を払う必要がある。これはＪＦＥＴ Ｔ₃のゲートがＶddにスイン グしないように保証し、よって直列ダイオードＤ₁、Ｄ₂およびＤ₃の作動に起因 し、ゲートがＶdd−３ダイオード降下分にしかスイングできないように保証する ことにより、このような動作が達成される。更に、ゲート電流はこれらダイオー ドを直列な抵抗器Ｒ_Lによって制限される。 ＪＦＥＴ Ｔ₃はデプレションモードのデバイスであるので、ゲート−ソース 間電圧Ｖ_GSがゼロの場合、オン状態となる。通常の動作ではゲート−ソース間電 圧Ｖ_GSが−（Ｖdd−Ｖ（ダイオード））である時には、ＪＦＥＴ Ｔ₃はターン オフできる。ゲート駆動回路は信号を内部で使用されるＩＮ_Lから１０〜１２Ｖ までレベルシフトするレベルシフトインバータＩＮＶを有し、その後、３つのバ ッファステージが続く。第１ステージはトランジスタＭ１、Ｍ２によって形成さ れ、第２ステージはトランジスタＭ３、Ｍ４によって形成され、第３ステージは トランジスタＭ５、Ｍ６によって形成される。ＪＦＥＴ Ｔ₃のターンオンはハ ーフブリッジの下方パワートランジスタＴ₂のターンオンに一致する。 クロックのある位相φ１の間、下方パワーデバイスはオンとなる。この位相中 、ＪＦＥＴ Ｔ₃のゲートにはゲート駆動信号が印加され、よってＪＦＥＴ Ｔ₃ はターンオンされ、ブートストラップコンデンサＣ₁を充電する。ＪＦＥＴ Ｔ₃ は下方パワートランジスタＴ₂のターンオフと一致してターンオフする。ゲート からソースまでの電圧Ｖ_GSは−（Ｖdd−Ｖ（ダイオード））となっているので、 デバイスはターンオフされる。 一般にシステムで使用されるゼロ電圧スイッチング作動モードにより、回路の 設計時に特別な配慮をする必要がある。間にデッドタイムが挿入されたクロック の異なる位相の間では、ハーフブリッジ内の２つのパワートランジスタＴ₁、Ｔ₂ はオン状態となる。図１に示されているような負荷ＬＤを有するハーフブリ ッジ回路を検討する。第１位相の後半部分の間ではインダクタ内の電流はアース 内に流れる。第１位相の終了時に下方パワートランジスタＴ₂がターンオフされ ると、瞬間的に変化できないインダクタ内の電流は上方パワートランジスタＴ₁ のソースと下方パワートランジスタＴ₂のソースとの間の寄生ボディコンデンサ Ｃ_DS（図示せず）内に流れる。フローティングノードＯＵＴは大きいｄｖ／ｄｔ にて０からＶｃｃへ向かって増加する。ブートストラップコンデンサＣ₁に接続 されているＪＦＥＴ Ｔ₃のドレインも同様に上昇する。このようなＪＦＥＴ Ｔ₃の大きい電圧機能はドレインとソース間の横方向の距離によって達成されて いる。デッド時間に等しい時間の後、上方ゲートＧＵがターンオンされる第２位 相が生じる。このような第２位相中、ブートストラップコンデンサＣ₁はフロー ティングウェル回路を通して放電する。最終的に負荷ＬＤの誘導部分内の電流が 逆方向に流れる。第２位相の終了時に上方デバイスがターンオフされるが、イン ダクタ内の電流は瞬間的に変化できないので、この電流は主に下方トランジスタ Ｔ₁のドレインと上方トランジスタＴ₂のソースとの間の放電する容量Ｃ_DSによっ て供給され、これによりフローティングノードＯＵＴはアースよりも１ダイオー ド降下分低い電圧まで降下される。デッド時間に等しい時間の後、下方パワート ランジスタがターンオンされ、サイクルが繰り返される。 本発明の課題は、すべての点で達成されたことが明白である。更に本発明を詳 細に説明したが、本発明の原理は一般的に広範な適応性があることも理解すべき である。従って、本発明の意図する精神および範囲内で細部を多数変更すること が可能である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アマト，マイケル オランダ国5656、エイエイ、アインドーフ ェン、プロフ．ホルスターン、６ (72)発明者 ベルドマン，ポール オランダ国5656、エイエイ、アインドーフ ェン、プロフ．ホルスターン、６ 【要約の続き】 で上昇しないように制限された制御信号を発生し、ゲー ト電極内を流れることができる電流を制限する。

Claims (1)

1. 【特許請求の範囲】 １． 出力端子と高電圧ＤＣ電源のそれぞれの下方および上方レールとの間に 接続された下方および上方パワートランジスタによって形成されたハーフブリッ ジを駆動し、前記出力端子に接続された第１端および第２端を有するブートスト ラップコンデンサを充電するための回路であり、 前記それぞれの下方および上方パワートランジスタを非同時的導通状態に駆動 することを命令するための下方および上方駆動コマンド信号を発生するための手 段と、 電源の出力端において前記下方レールに対し比較的低い制御電圧を発生するた めの電源手段と、 前記比較的低い制御電圧によって給電されるよう、電源の出力に接続されてお り、前記下方駆動コマンド信号に応答して下方パワートランジスタの制御電極と 下方レールとの間に下方駆動制御信号を印加するための手段を備えた下方駆動モ ジュールと、 前記ブートストラップコンデンサの両端のブートストラップ電圧によって給電 されるよう、ブートストラップコンデンサの第１端に接続されるようになってお り、前記上方駆動入力制御信号に応答して上方パワートランジスタの制御電極と 出力端子との間に上方トランジスタ制御信号を印加するための手段を含む上方駆 動モジュールと、 トランジスタを備え、前記ブートストラップコンデンサを前記ブートストラッ プ電圧まで充電するためのブートストラップダイオードエミュレータ手段とを備 えたハーフブリッジ駆動回路において、 前記トランジスタがＪＦＥＴトランジスタであり、このトランジスタのソース 電極が前記電源の出力端に結合され、ドレイン電極がブートストラップコンデン サの第２端に接続されるようになっており、下方パワートランジスタが導通状態 に駆動される際にゲート電極が前記ＪＦＥＴトランジスタを導通状態に駆動する ための前記下方駆動コマンド信号から得られた別の制御信号に結合されることを 特徴とする、ハーフブリッジ駆動回路。 ２． 前記ソース電極がダイオードを介して前記電源の出力端に結合されてお り、よって前記ソース電極の電圧が前記電源の出力端における電圧よりも１ダイ オード降下分低いレベルよりも高く上昇できないようになっている、請求項１記 載の回路。 ３． 前記制御信号が前記電源の出力端における電圧よりも複数のダイオード 降下分低いレベルを越えないように制限されるように、前記制御信号を発生する ための制御回路を更に含む、請求項１または２記載の回路。 ４． 前記複数の数が３である、請求項３記載の回路。 ５． 前記下方駆動コマンド信号から前記別の制御信号を発生するための手段 を更に含み、該信号を発生するための手段が前記下方レールと前記比較的低い電 源電圧との間の電圧レンジを有するバッファ出力信号を発生するよう、前記下方 駆動コマンド信号が供給されるバッファと、前記バッファ出力信号の電圧レンジ を前記ゲート電極に結合された点と前記ソース電極との間の電圧差のレンジに変 換するための手段とを含む、請求項２記載の回路。