WO2004031939A1 - 情報処理装置および方法、並びにプログラム - Google Patents

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WO2004031939A1
WO2004031939A1 PCT/JP2003/009634 JP0309634W WO2004031939A1 WO 2004031939 A1 WO2004031939 A1 WO 2004031939A1 JP 0309634 W JP0309634 W JP 0309634W WO 2004031939 A1 WO2004031939 A1 WO 2004031939A1
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WO
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data
output
frequency
unit
clock
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PCT/JP2003/009634
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English (en)
French (fr)
Inventor
Takeshi Shimoyama
Original Assignee
Sony Corporation
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Publication date
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Priority to EP03799074A priority patent/EP1548574A4/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/3884—Pipelining

Definitions

  • the present invention relates to an information processing apparatus, method, and program, and in particular, to prevent a decrease in processing performance and suppress power consumption even when the frequency of a synchronous clock signal is variable, even if the frequency is low.
  • the present invention relates to an information processing apparatus and method, and a program which can be executed. Background art
  • CPU Central Processing Unit
  • DSP Digital Signal Processor
  • data processing devices such as filters
  • information processing devices such as data exchange buses and data paths use synchronous clocks.
  • Various processes are being executed in synchronization with the (system clock).
  • a storage element such as a flip-flop circuit to store a state in the middle of the process, The element stores the state during the processing (for example, refer to Japanese Patent Application Laid-Open No. 2002-204224).
  • Such processing is generally called a pipeline operation. Therefore, hereinafter, a device that stores a state in the middle of processing, such as the above-described flip-flop circuit, is referred to as a pipeline, and an arrangement location of the pipeline is referred to as a pipeline break.
  • Pipeline breaks occur when there are few states or at the transition time of each circuit before and after that break (the time from when the data is input to the circuit, the specified processing is performed, and the circuit outputs) ) Often does not exceed the period of the synchronous clock.
  • a pipeline is often configured (a break in the pipeline is determined) at the highest frequency. Therefore, when the frequency is low, the transition time of the circuit is much shorter than the period of the synchronous clock, and even when the optimal pipeline configuration is used at the highest frequency, when the frequency is low, There was a problem that the configuration of the pipeline was not always optimal.
  • FIG. 1 illustrates a configuration example of a conventional information processing device that performs a pipeline operation.
  • the information processing apparatus 1 includes a frequency control unit that varies the frequency of the synchronous clock signal CLK based on predetermined frequency information Infq, and outputs the synchronous clock signal CLK having the changed frequency. 11 and the rising edge or falling edge of the predetermined clock in the synchronous clock signal CLK output from the frequency control unit 11 is detected, the predetermined data is input and held, and the next clock rising edge is detected. Holding sections 12-1 to 12-4 for detecting rising or falling and outputting the held data are provided.
  • the information processing device 1 also includes a signal processing unit 13 that performs a first process on the input signal (data) between the holding unit 12-1 and the holding unit 12-2 and outputs the signal (data).
  • a signal processing unit 13 that performs a first process on the input signal (data) between the holding unit 12-1 and the holding unit 12-2 and outputs the signal (data).
  • One force S between the holding unit 1 2—2 and the holding unit 1 2—3, the signal processing unit that performs the second processing on the input signal (data) and outputs it.
  • the signal processing unit 13-3 which performs the third processing on the input signal (data) and outputs it, Is provided.
  • the information processing device 1 is provided with four holding units 12-1 to 12-4 as a pipeline, and the breaks in the pipeline are signal processing units 13-1 to 13-3. 3 immediately before the input and immediately after the output. Next, the operation of the information processing device 1 will be described with reference to FIGS.
  • a signal input to the information processing device 1, that is, a signal input to the holding unit 12-1 is a data sequence of (AO, BO, CO, DO), and a data sequence ( Each data of A0, BO, CO, DO) is assumed to be sequentially input for each clock in that order.
  • the data AO is input to the holding unit 121 and held.
  • the data AO is output and the data B0 is input and held in the holding unit 12-1.
  • the data AO is subjected to the first processing by the signal processing unit 13-1, becomes data A1, and is input to and held by the holding unit 12-2 until the third clock is output.
  • the data B0 is output and the data CO is input and held in the holding unit 12-1.
  • the holding unit 12-2 while the data A1 is output, the data B0 output from the holding unit 12-1 is output by the signal processing unit 13-1 until the next fourth clock is output.
  • the data is input as data B1, and the data B1 is held.
  • the data A 1 is subjected to the second processing by the signal processing unit 13-2 to become data A 2, and is input to and held by the holding unit 12-3 until the fourth clock is output. You.
  • the holding unit 12-1 At the fourth clock, in the holding unit 12-1, data C0 is output and data D0 is input and held.
  • the data C0 output from the holding unit 12-1 is output by the signal processing unit 13-1 until the data B1 is output and the next fifth clock is output. Input as data C1 And the data CI is retained.
  • the holding unit 12-3 while the data A2 is output, the data B1 output from the holding unit 12-2 and the signal processing unit 13-2 until the next fifth clock is output.
  • the data is input as data B2, and the data B2 is held.
  • the data A2 is subjected to the third processing by the signal processing unit 13-3 to become data A3, and is input to and held by the holding unit 12-4 until the fifth clock is output.
  • each of the holding units 12-1 to 12-4 and the signal processing units 13-1 to 13-3 repeat the above-described processing.
  • the fifth clock Data A3 output data B3 output at 6th clock, data C3 output data at 7th clock, and data D3 output S at 8th clock.
  • the information processing device 1 inputs the data AO at the first clock, and at the fifth clock, each of the signal processing units 13-1 to 13-3. And outputs the data A3 processed by.
  • one piece of data (any of data AO to DO) is input to the information processing device 1, subjected to predetermined processing, and output to the outside (data The time until the signal is output to the outside as any one of A3 to D3) is time T1.
  • the frequency control unit 11 reduces the frequency of the synchronous clock signal CLK to half of the above-described maximum frequency (the frequency shown in FIG. 2). It is assumed that the frequency is changed and the synchronous clock signal CLK is output at the changed frequency.
  • the synchronous clock signal CLK is as shown in FIG. 3 with respect to FIG.
  • the operation of the information processing device 1 itself is basically the same as that when the frequency of the synchronous clock signal CLK is the highest frequency (the frequency shown in FIG. 2). That is, as shown in FIG. 3, the information processing device 1 The data AO is input, and at the fifth clock, the data A3 processed by each of the signal processing sections 13-1 to 13-3 is output to the outside.
  • one data (one of the data AO to DO) is processed.
  • the time T2 is twice as long as 2).
  • the processing time (absolute time) of the information processing device 1 is doubled as compared with the case of the highest frequency. In other words, the processing capacity of the information processing device 1 is reduced to half of that at the highest frequency.
  • the present invention has been made in view of such a situation, and when the frequency of a synchronous clock signal is variable, even if the frequency is set to be low, it is possible to prevent a decrease in processing performance and to suppress power consumption. Is what you can do.
  • An information processing device is an information processing device that operates in synchronization with a synchronous clock having a predetermined frequency, and that changes a frequency of the synchronous clock and outputs a synchronous clock having the changed frequency.
  • a predetermined first clock is output from the clock output means and the clock output means, predetermined data is input and held, and the next clock of the first clock is output from the clock output means.
  • the holding unit that outputs the held data and the data are transmitted by bypassing the holding unit based on the frequency of the synchronous clock output from the synchronous clock output unit.
  • the selection command generation means for generating the selection command and the selection command generated by the selection command generation means are such that the data is transmitted by bypassing the holding means, the data is not passed through the holding means.
  • the selection command is provided with a bypass unit that outputs the data output from the holding unit.
  • a plurality of sets in which the holding means and the bypass means are connected in that order may be provided, and each of the plurality of sets may be cascaded.
  • Data processing means for performing predetermined processing on the data is further provided; the holding means inputs and holds the data processed by the data processing means and outputs the data; and the bypass means outputs a selection command and the holding means If the content is to be transmitted by bypassing the holding means, the data processed by the data processing means is output without passing through the holding means, and the selection command causes the data to be transmitted without bypassing the holding means. If the content is stored in the storage unit, the data is processed by the data processing unit, input and stored by the storage unit, and then the data output from the storage unit can be output.
  • stop control means for controlling the processing of the holding means to be stopped is further provided. can do.
  • the selection command generating means can further generate frequency information corresponding to the frequency of the synchronous clock output from the synchronous clock output means, and generate a selection command based on the generated frequency information.
  • the selection command generating means receives the frequency information corresponding to the frequency of the synchronous clock output from the synchronous clock output means, which is supplied from the outside, and generates a selection command based on the received frequency information. be able to.
  • An information processing method operates in synchronization with a synchronous clock of a predetermined frequency, changes the frequency of the synchronous clock, and outputs a synchronous clock of the changed frequency, and a clock output device.
  • a predetermined first clock is output from the device
  • a holding device that inputs and holds predetermined data and outputs the held data when a second clock subsequent to the first clock is output from the clock output device; and Input to the first input unit to input data output from the holding device, and input to one of the first input unit and the second input unit.
  • An information processing method for an information processing apparatus comprising: a bypass device having an output unit for outputting data; and a bypass device that bypasses a holding device based on a frequency of a synchronous clock output from a synchronous clock output device.
  • Selection command generation step for generating a selection command for instructing whether or not to transmit the transmission command, and the selection command generated by the processing of the selection command generation step for the bypass device, the holding device is transferred to the bypass device. If the content is to transmit data by bypassing, control is performed so that the data input to the first input unit is output from the output unit, and the selection command is transmitted without bypassing the holding device.
  • the program of the present invention operates in synchronization with a synchronous clock having a predetermined frequency, changes the frequency of the synchronous clock, and outputs a synchronous clock having the changed frequency.
  • a predetermined first clock is output from the output device, predetermined data is input and held, and a second clock subsequent to the first clock is output from the clock output device.
  • a holding device that outputs the held data, a first input unit that inputs data as it is without passing through the holding device, a second input unit that inputs data output from the holding device, and A computer for controlling an information processing apparatus comprising: a bypass device having an output unit for outputting data input to one of the first input unit and the second input unit; Output A selection command generation step for generating a selection command for instructing whether to transmit data by bypassing the holding device based on a frequency of the mouthpiece; and a selection command generation step for the bypass device. If the selection command generated by the processing indicates that data is transmitted by bypassing the holding device, the first input When the selection command is to transmit the data without bypassing the holding device, the data input to the second input unit is output to the output unit. And a bypass control step of performing control to output more.
  • a selection command for instructing whether to transmit data by bypassing the holding device is generated based on the frequency of the synchronization clock, and the generated selection command is generated. If the command is to transmit data by bypassing the holding device, and when a predetermined first clock is output, the input data is output as it is without passing through the holding device and generated. If the selected instruction is to transmit data without bypassing the holding device and the first clock is output, the input data is held by the holding device and the first clock is output. When the second clock subsequent to the first clock is output, the data held in the holding device is output.
  • the information processing apparatus of the present invention may use, as input data, data generated by itself or data input from outside.
  • the information processing device of the present invention may be a device that can use both a device generated by itself and a device input from the outside.
  • the information processing apparatus of the present invention may output the output data to the outside or to another predetermined apparatus mounted on the information processing apparatus itself. Further, the information processing apparatus of the present invention may output the output data simultaneously to an external device and another predetermined apparatus mounted on the information processing apparatus itself. Furthermore, the number of other devices may be plural.
  • FIG. 1 is a diagram illustrating a configuration example of a conventional information processing apparatus.
  • FIG. 2 is a timing chart for explaining an operation example of the information processing apparatus of FIG. 1 when a synchronous clock signal of the highest frequency is output.
  • FIG. 3 is a timing chart illustrating an operation example of the information processing apparatus of FIG. 1 when a synchronous clock signal having a half of the highest frequency is output.
  • FIG. 4 is a diagram illustrating a configuration example of an information processing apparatus to which the present invention is applied.
  • FIG. 5 is a diagram illustrating an example of an encoding method of frequency information input to the frequency control unit of the information processing device in FIG.
  • FIG. 6 is a diagram illustrating another example of a method of encoding frequency information input to the frequency control unit of the information processing apparatus in FIG.
  • FIG. 7 is a flowchart illustrating a process performed by the frequency control unit of the information processing apparatus in FIG.
  • FIG. 8 is a diagram illustrating an example of a selection signal generated by a selector control unit and a mask enable / disable command generated by a CLK mask control unit in the frequency control unit of the information processing apparatus of FIG.
  • FIG. 9 is a diagram illustrating another example of a selection signal generated by a selector control unit and a mask enable / disable command generated by a CLK mask control unit in the frequency control unit of the information processing apparatus in FIG.
  • FIG. 10 is a diagram for explaining still another example of a selection signal generated by a selector control unit and a mask enable / disable command generated by a CLK mask control unit in the frequency control unit of the information processing apparatus of FIG. It is.
  • FIG. 11 is a timing chart illustrating an operation example of the information processing device in FIG. 4 when the highest frequency synchronous clock signal is output.
  • FIG. 12 is a timing chart illustrating an operation example of the information processing apparatus of FIG. 4 in the case where a synchronous clock signal having a half of the highest frequency is output.
  • FIG. 13 is a timing chart illustrating an operation example of the information processing device in FIG. 4 when the highest frequency synchronous clock signal is output.
  • FIG. 14 is a timing chart illustrating another operation example of the information processing apparatus in FIG. 4 when a synchronous clock signal having a half frequency of the highest frequency is output.
  • FIG. 15 shows a configuration example of a personal computer on which the information processing device of Fig. 4 is mounted.
  • FIG. 1 is a block diagram showing a preferred embodiment of the present invention.
  • FIG. 4 shows a configuration example of an information processing apparatus to which the present invention is applied.
  • the pipeline of the information processing device 21 and the breaks thereof have basically the same configuration as those of the above-described conventional information processing device 1 (FIG. 1). ing. That is, in the information processing apparatus 21, each of the signal processing units 13-1 to 13-3 having the same configuration as that of FIG. 1 is provided so that the processing is executed in that order. Before input and after output of each of the sections 13-1 to 13-3 (before input of the signal processing section 13-1 and between each of the signal processing sections 13-1 to 13_3, signal processing After the output of the unit 13_3), a corresponding one of the holding units 12-1 to 12-4 having the same configuration as that of FIG. 1 is provided as a pipeline.
  • each of the holding units 12-1 to 12-4 is a flip-flop circuit, but may be a synchronous RAM or the like.
  • the number of holding units and the number of signal processing units are the same in the example of FIG. 4 as in the example of the conventional information processing apparatus 1 (the example in FIG. 1) for comparison with the conventional example. It is not limited to the example of 4 (four holding units 12-1 to 12-4 and three signal processing units 13-1 to 13-13), and one or more holding units are sufficient. Also, the number of signal processing units may be any number including zero.
  • the information processing device 21 can take various embodiments.
  • the information processing device 21 can be configured as a data processing device such as a CPU, a DSP, or a filter.
  • the information processing device 21 can be configured as a bus for exchanging data or a data path.
  • the information processing device 21 is further provided with a block (part) not provided in the conventional information processing device 1 as described below.
  • the same signal (data) as that input to the holding unit 12-1 is input to the information processing device 21 between the holding unit 12-1 and the signal processing unit 13-1.
  • the first input unit (the input unit described as “0” in the figure) and the second input unit (the “input” in the figure) that inputs the signal (data) output from the holding unit 12-1 1) on the side described as “1”).
  • a selection command selectA output from a selector control unit 42 described later a first input unit and a second input unit There is provided a selector unit 31-1 for selecting one of them and outputting data input to the selected input unit to the signal processing unit 13-1.
  • the selection command selectA output from the selector control section 42 is not particularly limited as long as it is a signal indicating a command as to whether or not to transmit data by bypassing the holding section 12-1. In, “0” indicating a command to transmit data by bypassing the holding unit 12-1, or a command to transmit data after passing through the holding unit 12-1 (without bypassing) It is a signal corresponding to one of the values of “1”. The same applies to each of selection commands sel ectB to sel ect D described later.
  • the holding unit 12 1-1 outputs the predetermined first clock of the synchronous clock signal CLK.
  • the data output from the holding unit 12-1 (the side described as “1” in FIG. 4) Is output to the signal processing unit 13-1.
  • the selector unit 3 1-1 obtains “0 j” as the selection command selectA
  • the holding unit 1 2 The same data as the data input to 1 (the data input to the first input unit on the side described as “0” in FIG. 4) is sent to the signal processing unit 13-1. Output as it is. That is, when the selector unit 31-1 acquires “0” as the selection command selectA, the selector unit 31-1 bypasses the holding unit 12_1 and transmits data to the signal processing unit 13-1.
  • the information processing device 21 also includes selectors 31-2 to 31-4 having the same configuration as the selector 31-1, respectively, among the holding units 12-2 to 12-4. Is provided after the output of the corresponding one.
  • the selector 31-2 is provided between the holding unit 12-2 and the signal processing unit 13-2, and when “0” is acquired from the selector control unit 42 described later as the selection command selectB, the holding is performed. and bypass a part 1 2 2 transmit data to the signal processing unit 1 3 2.
  • the selector 31_2 obtains “1” as the selection command selectB from the selector control unit 42 described later, the selector 31_2 converts the data output from the holding unit 12_2 into a signal processing unit. 1 Transmit to 3—2.
  • the selector 3 1 3 set between the holding portion 1 2 3 a signal processing unit 1 3 3 vignetting were acquired from the selector control section 4 2, which will be described later to "0" as the selection instruction selectC In this case, the data is transmitted to the signal processing unit 13-3, bypassing the holding unit 12-3.
  • the selector 31-3 acquires "1" as the selection command selectC from the selector control unit 42 described later, the selector 31-3 converts the data output from the holding unit 12-3 into the signal processing unit 13-3. Transmit to 3.
  • the selector 31-4 is provided after the holding unit 12-4, and when "0" is obtained as the selection command selectD from the selector control unit 42 described later, the selector 31-4 bypasses the holding unit 12-4. Output data to the outside. On the other hand, when the selector 31-4 obtains "1" as the selection command selectD from the selector control unit 42 described later, the selector 31-4 outputs the data output from the holding unit 12-4 to the outside.
  • the information processing apparatus 21 further includes a CLK mask section 3 for stopping the supply of the synchronous clock signal CLK to each of the holding sections 12-1 to 12-4 as necessary.
  • a CLK mask section 3 for stopping the supply of the synchronous clock signal CLK to each of the holding sections 12-1 to 12-4 as necessary.
  • each of the CLK mask units 32-1 to 32-4 corresponds to a CLK control unit 41 that outputs a synchronous clock signal CLK, which will be described later, and a holding unit 12-1 to 12-4.
  • CLK mask units 32-1 to 32-4 is a holding unit based on the contents of the corresponding mask enable / disable command maskA to maskD output from the CLK mask control unit 43 described later. Control is performed to determine whether or not to supply the synchronous clock signal CLK output from the CLK control unit 41 to the corresponding one of 12-1 to 12-4.
  • the mask enable / disable command maskA output from the CLK mask control unit 43 is not particularly limited as long as it is a signal representing a command for instructing whether to supply the synchronous clock signal CLK to the holding unit 12-1.
  • "1" indicates a command to supply the synchronous clock signal CLK to the holding unit 12-1 or a command to prohibit the supply of the synchronous clock signal CLK to the holding unit 12_1 (mask command).
  • the information processing device 21 includes the CLK mask units 32-1 to 32-4, the operation of the holding units 12-1 to 12-4 that do not require processing is performed. Can be stopped. Therefore, among the holding units 12-1 to 12-4, those that do not require processing do not consume power (or reduce the amount of consumption), so that the power consumption of the entire information processing device 21 is reduced. Suppression becomes possible.
  • each of the CLK mask sections 32-1 to 32-4 does not need to process the corresponding one of the holding sections 12-1 to 12-4, that is, When the corresponding holding unit is bypassed, the supply of the synchronous clock signal CLK to the holding unit is stopped. Therefore, the contents of the selection commands sel ectA to sel ectD correspond to the contents of the mask enable / disable commands maskA to maskD, respectively.
  • the selection command is “1”
  • the corresponding mask enable / disable command is “1”
  • the select command is “0”
  • the corresponding mask enable / disable command is “0”. Become.
  • each of the mask enable / disable commands maskA to maskD is output from the CLK mask control unit 43.
  • the selector control unit 42 receives the selection commands selectA to selectA.
  • each of the mask enable / disable commands tnaskA to raaskD may also be output.
  • the selector control unit 42 supplies each of the selection commands selectA to selectD to the corresponding one of the selector units 311 to 311, and also outputs the mask enable / disable commands maskA to maskD, respectively. It may be supplied to the corresponding one of the CLK mask units 32-1 to 32-4.
  • the information processing device 21 is also provided with a frequency control unit 33.
  • the frequency control unit 33 changes the frequency based on the external frequency information Infq, and outputs a synchronous clock signal CLK of the changed frequency.
  • the CLK control unit 4 1 (conventional frequency control unit 1 1
  • the CLK control unit 41 corresponding to (FIG. 1) transmits each of the above-mentioned selection commands selectA to selectD based on the frequency of the synchronous clock signal CLK output by the CLK control unit 41 included in the frequency information Infq.
  • the frequency information Infq input to the frequency control unit 33 is not limited as long as it indicates the frequency of the synchronous clock signal CLK output from the CLK control unit 41.
  • the frequency information Infq indicates the frequency of the synchronous clock signal CLK. It can be expressed as a data bit.
  • the frequency information Infq may indicate the current frequency of the synchronous clock signal CLK, or may indicate the frequency of the next clock prior to the change in the frequency of the synchronous clock signal CLK.
  • the frequency information Infq is It may be a signal indicating only a change point.Furthermore, the future synchronous clock signal CLK is not limited to the signal of the next clock, and may indicate a frequency after a predetermined number of clocks. It may be.
  • various methods can be considered and are not particularly limited.
  • information coded as frequency information Infq is used, and It is a method of decoding and using.
  • Figures 5 and 6 show two of these encoding methods in a table format, respectively.
  • the encoding method is not limited to these, and another encoding method may be used.
  • the encoding method shown in FIG. 5 is an example of a method in which 2 bits of data are respectively allocated according to the frequency of the variable synchronization clock signal CLK.
  • CLK variable synchronization clock signal
  • “1 1” force is assigned respectively.
  • the frequency changes by a factor of 10 for example, when the frequency of the synchronous clock signal CLK changes from 100 MHz to 100 MHz, the data length remains at 2 bits, and The processing can be performed without complicating the load processing and the circuit configuration.
  • the encoding method shown in FIG. 6 is an example of a method in which data is assigned according to the reciprocal of the frequency of the variable synchronous clock signal CLK.
  • the reciprocal of the frequency of the synchronous clock signal CLK corresponds to one clock cycle at each frequency.
  • "10" when the frequency of the synchronous clock signal CLK is 10MHz, "3" when the frequency is 33MHz, "2" when the frequency is 50MHz, and "100” when the frequency is 100MHz "1" is assigned at the time of.
  • the value represented by the data itself corresponds to the period of one clock, so it is possible to form a waiting time or the like by simple multiplication.
  • the frequency of the synchronous clock signal CLK is 10 MHz, 33 MHz, 50 MHz, and 100 MHz, respectively.
  • the clock periods are 10 O ns, 3 O ns, 2 O ns, and 10 ns, respectively, and these can be easily calculated by multiplying the above data value by 1 O ns. It is possible.
  • the frequency information Infq is supplied from outside the information processing device 21, but is not limited to the example of FIG. 4.
  • the frequency control unit 33 itself generates the frequency information Infq. May be.
  • each of the selector control unit 42 and the CLK mask control unit 4 3 selects one of the selection commands sel ectA to sel ectD based on the frequency information Infq, although each of the commands raaskA to maskD is generated, the present invention is not limited to the example in FIG. 4 .For example, information different from the frequency information Infq is input from the outside, and based on the information, the selection commands selectA to selectD are selected. Each of them and the mask enable / disable commands maskA to maskD may be generated. Next, the processing of the frequency control unit 33 in FIG. 4 will be described with reference to the flowchart in FIG.
  • step S1 the CLK control unit 41 of the frequency control unit 33 outputs a synchronous clock signal CLK having a predetermined frequency.
  • step S2 the frequency controller 33 determines whether or not the frequency information Infq has been input.
  • step S2 If it is determined in step S2 that the frequency information Infq has not been input, the frequency control unit 31 returns the process to step S1 and repeats the subsequent processes. That is, until the frequency information Infq is input, the CLK control unit 41 of the frequency control unit 31 continues to output the synchronous clock signal CLK of a predetermined frequency.
  • step S3 determines in step S3 whether the command is a frequency UP command.
  • the frequency included in the frequency information Infq (in this example, for example, the frequency information Infq as shown in FIG. 5 or FIG. I) If the frequency is higher than the frequency of the synchronous clock signal CLK actually output at that time, it is determined in step S3 that the command is for the frequency UP. On the other hand, if the frequency included in the frequency information Infq is equal to or lower than the frequency of the synchronous clock signal CLK actually output at that time, in step S3, the command for the frequency UP is issued. Is not determined.
  • step S4 the frequency control unit 33 stops the path of the information processing device 21. That is, the frequency control unit 33 outputs all the data held in the holding units 12-1 to 12-4 to the outside (the data is output from the selector unit 31-4). After that, data transmission between the holding unit 12_1 and the selector unit 31-4 is temporarily stopped.
  • step S5 the selector control unit 42 of the frequency control unit 33, based on the frequency (frequency obtained by decoding the frequency information Infq) corresponding to the frequency information Infq input in the process of step S2, Select command selectA ⁇
  • step S6 the selector control unit 42 receives the input of each of the selector units 31-1 to 31-4 based on each of the selection commands selectA to selectD generated in the process of step S5. Switch appropriately.
  • step S2 if the frequency corresponding to the frequency information Infq input in the processing of step S2 is the highest frequency, and it is determined in step S3 that the command is the frequency UP, the frequency control is performed. As shown in FIG. 8, the unit 33 does not bypass any of the holding units 12-1 to 12-4 (data is transferred to all the holding units 12-1 to 12-4). Each pass).
  • each of the selector sections 31-1 to 31-4 receives the corresponding one of the selection commands selectA to selectD, and in this case, any of the received selection commands is " 1 ”, the output of the holding unit that is located immediately before that of the holding units 12-1 to 12-4 is used as an input (Fig. 4 shows the side of the holding unit that is described as" 1 ").
  • the setting is switched as follows.
  • the CLK mask control unit 43 sets all the mask enable / disable commands raaskA to maskD to “1” in accordance with each of the select commands sel ectA to sel ectD. (“1” is generated) and supplied to the corresponding one of the CLK mask units 32-1 to 32-4.
  • each of the CLK mask sections 32-1 to 32-4 receives the corresponding one of the mask enable / disable commands maskA to tnaskD, and in this case, any of the received mask enable / disable commands Is also “1”, so that the synchronous clock signal CLK from the CLK control unit 41 is controlled so as to be supplied to the corresponding holding unit among the holding units 12_1 to 12-4.
  • step S7 the frequency control unit 33 restarts the path of the information processing device 21.
  • step S8 the frequency control unit 33 sets the frequency of the synchronous clock signal CLK to the frequency input in the process of step S2. Increase to the frequency corresponding to information Infq (frequency obtained by decoding frequency information Infq).
  • step S15 the frequency control unit 33 determines whether or not an instruction to end the process has been given.
  • step S15 If it is determined in step S15 that the end of the process has been instructed, the frequency control unit 33 ends the process. On the other hand, if it is determined in step SI5 that the end of the process has not been instructed yet, the frequency control unit 33 returns the process to step S1 and repeats the subsequent processes.
  • the CLK control unit 41 changes the setting (increases the value) in the processing of the immediately preceding step S8 until the next frequency information Infq is input (in this case, the highest frequency). Continue to output the synchronous clock signal CLK.
  • step S2 since the synchronous control signal CLK having the highest frequency has already been output from the CLK control unit 41, the frequency control unit 33 determines in step S2 that the frequency information Infq has been input. Then, in the process of step S3, it is determined that the command is not the frequency UP command. Further, in step S9, frequency control section 33 determines that the command is not the command for frequency DOWN, returns the processing to step S1, and repeats the subsequent processing. That is, the CLK control unit 41 continues to output the synchronous clock signal CLK having the highest frequency until the next frequency information Infq is input.
  • the frequency controller 33 determines in step S2 that the frequency information Infq has been input, determines in step S3 that the command is not the frequency UP command, and further determines in step S9 In processing, this time, it is determined that the command is a DO frequency book.
  • step S10 the frequency control unit 33 stops the path of the information processing device 21 as in the process of step S4 described above.
  • step S11 the selector control unit 42 of the frequency control unit 33, as in the process of step S5 described above, stores the frequency information input in the process of step S2.
  • Frequency corresponding to Infq (In this case, frequency information Infq is decoded and obtained
  • the selection commands selectA to selectD are generated based on the half of the highest frequency.
  • step S12 the selector control unit 42, based on each of the selection commands selectA to selectD generated in the process of step SI1, performs the same operation as the process of step S6 described above. — Switch the input of 1 to 3 1-4 appropriately.
  • the frequency control unit 33 bypasses one holding unit 12-2 (does not pass data to the holding unit 12 _ 2), Do not bypass each of the other holding sections 1 2—1, 1 2—3, and 1 2—4. (Data cannot be held by holding sections 1 2—1, 1 2—3, and 1 1 2—pass through each of 4).
  • the selector control unit 42 sets the selection command selectB to “0” (generates “0”), and In the processing of 2, the data is transmitted to the selector section 3 1 1 2.
  • the selector unit 31_2 upon receiving the selection command selectB (0), receives the output from the signal processing unit 13-1 as an input (bypasses the holding unit 12-2). Change that setting). That is, the selector unit 31-2 changes its setting so that the first input unit on the side described as "0" in FIG. 4 is used as an input.
  • step SI1 the selector control section 42 sets each of the selection commands selectA, select and selectD to “1” (generates “1”), and proceeds to step S1.
  • the data is transmitted to each of the selector section 31-1, the selector section 31-3, and the selector section 31_4.
  • each of the selector section 3 1-1, the selector section 3 1-3, and the selector section 3 1-4 is provided with a selection command selectA (1), selectC (1), and selectD (1) Are received, the output of each of the holding unit 12-1 and the holding unit 12-3, ohio, and the holding unit 12-4 is used as an input (denoted as "1" in FIG. 4).
  • the setting is switched as follows.
  • the CLK mask control unit 43 sets the mask enable / disable command maskA to “1” and sets the mask enable / disable command maskB to “0” in response to each of the select commands selectA to selectD.
  • the mask enable / disable command maskC is set to “1”
  • the mask enable / disable command maskD is set to “1” (created). (: The corresponding one of the mask units 3 2 1 1 to 3 2-4 Send.
  • the CLK mask section 32-2 supplies the synchronous clock signal CLK from the CLK control section 41 to the holding section 12-2. Is controlled to stop.
  • 1 the mask section 32-1, the 1 (mask section 32-3, and the CLK mask section 32-4, respectively) have mask enable / disable commands maskA (1), maskC (1), and After receiving each of maskD and maskD (1), the synchronous clock signal CLK from the CLK control unit 41 is transferred to the holding unit 12-1, the holding unit 12-3, and the holding unit 12-4. Control to supply to
  • the frequency control unit 33 bypasses each of the two holding units 12-2 and 12-3 (data is stored in the holding unit 12-2). _ 2 and the holding sections 1 2-3 are not passed through), and the other holding sections 1 2-1 and 1-2-4 are not bypassed (data is stored in the holding sections 1 2 1 1 And pass through each of the holding sections 12-4).
  • the selector control unit 42 sets each of the selection commands selectB and selectC to “0” in the process of step S11 (“0”). Is generated) and transmitted to each of the selectors 31-2 and 31-3 in the processing of step S 12. As described above, each of the selector sections 3 1-2 and 3, and the selector sections 3 1-3
  • the selector control unit 42 sets the setting of each of the selection commands selectA and selectD to “.1” (generates “1”), and selects the selector unit 3 1-1 and the selector unit 3. Send to each of 1-4.
  • each of the selectors 3 1-1 and 3 1-4 receives the selection command selectA (1) and selectD (1).
  • — 1 and the output of each of the holding units 1 2 — 4 are set as inputs (the second input unit on the side described as “1” in FIG. 4 is set as input). Switch.
  • the CLK mask control unit 43 sets the mask enable / disable instruction inaskA to “1” and the mask enable / disable instruction maskB to “0” in response to each of the select instructions selectA to selectD.
  • the mask enable / disable command maskC is set to “0”, and the mask enable / disable command maskD is set to “1” (created), and (the corresponding one of the mask units 32 1 1 to 3 2-4 is set). Supply.
  • each of the CLK mask unit 32-2 and the CLK mask unit 32-3 receives the mask enable / disable command maskB (0) and the mask enable / disable command maskC (0), respectively. Then, control is performed so as to stop supplying the synchronous clock signal CLK from the CLK control unit 41 to each of the holding units 12-2 and 12-3.
  • 1 mask unit 3 2-1 and CLK mask unit 3 2-4 receive the mask enable / disable command maskA (1) and maskD (1) respectively,
  • the synchronous clock signal CLK from the unit 41 is controlled so as to be supplied to each of the holding unit 12-1 and the holding unit 12-4.
  • step S13 the frequency control unit 33 restarts the path of the information processing device 21 in the same manner as the processing in step S7 described above, and in step S14, The frequency of the clock signal is converted to the frequency information input in step S2. To the frequency (frequency obtained by decoding the frequency information Infq).
  • step S15 the frequency control unit 33 determines whether or not an instruction to end the process has been given.
  • step S15 If it is determined in step S15 that the end of the process has not been instructed yet, the frequency control unit 33 returns the process to step S1 and repeats the subsequent processes.
  • the CLK controller 41 changes the setting (decreases the value) in the processing of the immediately preceding step S14 until the next frequency information Infq is input. Continue to output synchronous clock signal CLK (half frequency).
  • step S15 if it is determined in step S15 that the end of the process has been instructed, the frequency control unit 33 ends the process as described above.
  • the subsequent processes that is, the above-described steps S4 to S8 Must be executed in that order.
  • the subsequent processes that is, the processes of Steps S10 to S14 described above are: They need not necessarily be executed in that order. Specifically, each of the processes of steps S10 to S13 and the process of step S14 can be executed as a process independent of each other and in any order.
  • the operation of the conventional information processing apparatus 1 (FIG. 1) described above is made to correspond to the operation of the information processing apparatus 1 (FIG. 1).
  • the signal input to the holding unit 1 2 — 1 is a data sequence of (AO, BO, CO, DO), and each data of the data sequence (A0, B0, CO, DO) is It is assumed that the data is sequentially input every clock.
  • the frequency control unit 33 performs the processes of steps S1 to S15 in FIG. 7 described above and outputs the highest-frequency synchronous clock signal CLK.
  • none of the holding units 12-1 to 12-4 is bypassed (data is stored in all holding units 1 to 1).
  • the operation of the information processing device 21 is as shown in FIG. 11.
  • the operation of the information processing device 21 when the highest frequency synchronous clock signal CLK is output (FIG. 11) is based on the highest frequency synchronous clock.
  • the operation is basically the same as the operation of the information processing device 1 when the signal CLK is output (FIG. 2). Therefore, description of the operation of the information processing device 21 when the highest frequency synchronous clock signal CLK is output is omitted. .
  • frequency information Infq in which a half of the highest frequency is encoded is newly input to the frequency control unit 33, and the above-described processing of steps S1 to S15 in FIG. 7 is executed. Then, it is assumed that the synchronous clock signal CLK having a half frequency of the highest frequency is output. However, here, it is assumed that, as shown in FIG. 9, only one holding unit 12-2 is set to be bypassed (data does not pass through the holding unit 12-2).
  • the operation of the information processing device 21 is, for example, as shown in FIG. That is, at the first clock, the data AO is input to the holding unit 12-1 and held.
  • the data AO is output and the data B0 is input and held in the holding unit 12-1.
  • the data AO passes through the selector unit 31-1 and is subjected to the first processing by the signal processing unit 13-1 to become data A1, and bypasses (does not pass) the holding unit 12_2.
  • the signal passes through the selector unit 3 1-2 as it is, and is further processed by the signal processing unit 13-2 to be the data A2.
  • the holding unit 1 2-3 is output until the third clock is output. Is entered and retained. Note that since the synchronous clock signal CLK is not supplied to the holding unit 12-2, (Because the supply stop is controlled by the CLK mask section 32-2), the data A1 is not held.
  • the data B0 is output and the data CO is input and held in the holding unit 12-1.
  • the data B0 output from the holding unit 12-1 passes through the selector unit 31-1 until the next fourth clock is output.
  • the data is converted to data B1 by the signal processing unit 13-1, and is passed through the selector unit 31-2 by-passing (not passing through) the holding unit 12-2. Is input as data B2, and the data B2 is held.
  • the data A2 passes through the selector section 31-3, is subjected to the third processing by the signal processing section 13-3 to become data A3, and is held until the fourth clock is output. Entered in 4 and held.
  • each of the holding unit 12-1, the holding unit 12-3, and the holding unit 12_4, and each of the signal processing units 13_1 to 13-3 are described above.
  • data A3 is output to the outside at the fourth clock, and although not shown, data B3 at the fifth clock
  • Data C3 at the sixth clock and data C at the seventh clock D3 is output to the outside.
  • the information processing device 21 sends the data AO to the first clock.
  • the data A3 processed by each of the signal processing units 13-1 to 13-3 is output to the outside at the fourth clock.
  • the conventional information processing apparatus 1 in the case where the frequency of the synchronous clock signal CLK is ⁇ of the highest frequency is, as described above (as shown in FIG. 3), the holding units 1 2 1 1 1 to 1 Since none of 1 2 _ 4 is bypassed (data is passed through all the holding units 1 2 _ 1 to 1 2 -4), it is converted into the data AO force data A 3 input at the first clock.
  • the output timing is the fifth clock.
  • the information processing device 21 in the case where the frequency of the synchronous clock signal CLK is ⁇ ⁇ of the highest frequency Since the unit 12-2 is bypassed, the timing of conversion to the data AO data A3 input at the first clock and output to the outside is the fourth clock which is one clock less than that of the conventional information processing device 1. It becomes.
  • the information processing device 21 according to the present invention suppresses a decrease in the processing capability as compared with the conventional information processing device 1 even when the frequency of the synchronous clock signal CLK decreases, and achieves a certain processing capability or more. Can be maintained.
  • the processing capability of the information processing device 21 of the present invention that operates with the low-frequency synchronization clock signal CLK is higher than that of the conventional information processing device 1.
  • the holding unit 12-2 is The operation of 2 is stopped, and the power consumption of the holding unit 12_2 is suppressed.
  • the power consumption of the information processing device 21 of the present invention that operates with the low-frequency synchronization signal CLK is suppressed (reduced) as compared with that of the conventional information processing device 1.
  • each of the selection signals selectA to selectD is a signal independent of the others, it is determined whether to bypass each of the holding units 12-1 to 12-4. Can also be set independently of the others. That is, in the information processing device 21, the type and number of the holding units to be bypassed among the holding units 12-1 to 12-4 are not particularly limited as long as the processing can be performed within one clock, and are arbitrary. , And any number can be selected. Therefore, in order to further increase the processing capacity of the information processing device 21 and to suppress the power consumption, the number of holding units to be bypassed among the holding units 12-1 to 12-4 is set as follows. Simply increase it within the range that can be processed during one clock.
  • the synchronous clock signal CLK of 1/2 of the highest frequency is output, and only one holding unit 12-2 is bypassed (data does not pass through the holding unit 122).
  • the information processing device 21 causes each of the two holding units 12-2 and 2-3 to be bypassed (data is held by the holding unit 12-2 2, and the holders 1 2 and 3 are not allowed to pass through).
  • FIG. 14 shows the case where such a synchronous clock signal CLK of 1/2 of the highest frequency is output and the two holding units 1 2-2 and 1-2-3 are bypassed.
  • FIG. 13 shows the operation of the information processing device 21 when the highest frequency synchronous clock CLK is output for comparison with FIG. 14. It is the same figure as 1 1 (Fig. 2).
  • the data AQ is input to the holding unit 12-1, and is held.
  • the data AO is output and the data B0 is input and held in the holding unit 12-1.
  • the data AO passes through the selector section 31-1, is subjected to the first processing by the signal processing section 13-1, and becomes data A1, and bypasses the holding section 12-2 (without passing through it).
  • the light passes through the selector section 3 1-2 as it is.
  • the data A1 is subjected to the second processing by the signal processing unit 13_2 to become the data A2, bypassing the holding unit 12-3, and passing the selector unit 31.3 as it is. pass. Soshi Then, the data A2 is subjected to the third processing by the signal processing unit 13-3 to become data A3, and is input to and held by the holding unit 12-4 until the third clock is output.
  • each of the holding unit 12-1 and the holding unit 12_4, and each of the signal processing units 13-1 to 13-3 repeat the above-described processing.
  • the data A3 is output to the outside at the third clock
  • the data B3 is output at the fourth clock
  • the data C3 is output at the fifth clock
  • the data D3 is output to the sixth clock at the fifth clock.
  • the information processing device 21 At the first clock, the data AO is input, and at the third clock, the data A3 processed by each of the signal processing units 13_1 to 13-3 is output to the outside.
  • the timing at which the data input at the first clock is converted to the AO force data A3 and output to the outside is the fourth clock.
  • the timing at which the data AO input at the first clock is converted to data A3 and output to the outside is when only one holding unit 12-2 is bypassed
  • the third clock is one clock less than that of the third clock. Therefore, as described above (as shown in FIG. 12), when only one holding unit 12-2 is bypassed, the processing time is equal to the processing time T 1 at the highest frequency.
  • the power consumption of the holding unit 12-3 as well as the holding unit 12-2 is suppressed. In other words, the power consumption of the information processing device 21 is further reduced (decreased).
  • the holding units 12-1 to 12-4, the selector units 31-1 to 31-4, and the signal processing units 13-1 to 1 of the information processing apparatus 21 in FIG. 3-3 is, for example, the CPU (Central) of the personal computer 51 shown in FIG.
  • the holding unit 12_1 to holding unit 12-4 of the information processing device 21 in FIG. 4 and the selector unit 31-1 to 31-4 can be configured as, for example, a bus 64 of one personal computer 51 or an input / output interface 65.
  • the CPU 61 executes a program stored in a ROM (Read Only Memory) 62 or a program stored in a RAM (Random Access Memory) 63 3 Execute various processes.
  • the RAM 63 also appropriately stores data necessary for the CPU 61 to execute various processes.
  • modules corresponding to each of the frequency control unit 33 and the CLK mask units 32-1 to 32-4 in FIG. 4 are configured as such a program. .
  • Each of these modules is one independent It has a specific algorithm and performs a specific operation according to the algorithm. That is, each of the modules is appropriately read and executed by the CPU 61.
  • the CPU 61, the ROM 62, and the RAM 63 are interconnected via a bus 64.
  • the bus 64 is also connected to an input / output interface 65.
  • the input / output interface 65 includes an input unit 66 such as a keyboard, an output unit 67 such as a display, a storage unit 68 such as a hard disk, and a network (not shown) including the Internet.
  • a communication unit 69 for executing a communication process with another device (not shown) through the communication unit is connected.
  • a drive 70 is connected to the input / output interface 65 as necessary, and a removable recording medium 71 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory is appropriately mounted on the input / output interface 65 and read therefrom.
  • the stored computer program is installed in the storage unit 68 as necessary.
  • a program for executing the above-described series of processing is installed from a network or a recording medium. As shown in FIG. 15, this recording medium is distributed separately from the main body of the apparatus to provide the program to the owner or the like, and is mounted on the drive 70 and stored on a magnetic disk ( Optical disk (CD-ROM (Compact Disk-Read Only Memory), DVD (Digital
  • Versatile Disk magneto-optical disk (including MD (Mini-Disk)), or removable storage media (package media) such as semiconductor memory 71, as well as It is composed of an R0M 62 in which a program is recorded, which is provided to the user in a pre-installed state, and a hard disk included in the storage unit 68.
  • the steps of executing the above-described series of processing include, in addition to the processing performed in chronological order in the order described, the processing is not necessarily performed in chronological order, but may be performed in parallel or individually. Also includes the processing executed in Industrial applicability As described above, according to the present invention, the frequency of the synchronous clock signal can be made variable. In particular, even if the frequency of the synchronous clock signal is set to a low frequency, it is possible to prevent a reduction in processing performance and suppress power consumption.

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Abstract

本発明は、同期クロック信号の周波数が低周波数とされても、処理能力の低下を防止するとともに、電力消費を抑制することができる情報処理装置および方法、並びにプログラムに関する。例えば、セレクタ部３１−２が、同期クロック信号CLKの周波数に応じて設定された、保持部１２−２をバイパスすることを表す選択指令selectBを受信した場合、同期クロック信号CLKの所定の１クロック目に、保持部１２−１に入力され、かつ保持されたデータは、次の２クロック目に、セレクタ部３１−１、および、信号処理部１３−１を通過し、保持部１２−２をバイパスしてそのままセレクタ部３１−２を通過し、さらに信号処理部１３−２を通過して、保持部１２−３に入力され、かつ保持される。本発明は、CPU、DSP、および、フィルタ等のデータ処理装置、またはバスに適応可能である。

Description

明細書
情報処理装置および方法、 並びにプログラム 技術分野
本発明は、 情報処理装置および方法、 並びにプログラムに関し、 特に、 同期ク ロック信号の周波数が可変である場合、 低周波数とされても、 処理能力の低下を 防止するとともに、 電力消費を抑制することができるようにした情報処理装置お よび方法、 並びにプログラムに関する。 背景技術
CPU (Central Processing Unit) DSP (Di gital Si gnal Processor) 、 お よび、 フィルタ等に代表されるデータ処理装置、 並びに、 データのやり取りを行 うバス、 およびデータパス等の情報処理装置は、 同期クロック （システムクロッ ク） に同期して様々な処理を実行している。 このような情報処理装置の中で、 複 数クロックかけて 1つの処理を実行するものは、 その処理の途中の状態を記憶す るために、 フリ ップフロップ回路などの記憶素子が搭載され、 その記憶素子が、 その処理の途中の状態を記憶する （例えば、 特開 2 0 0 2— 2 0 4 2 2 4号公報 参照） 。
このような処理は、 一般的に、 パイプライン動作と称されている。 従って、 以 下、 上述したフリップフロップ回路のような処理の途中の状態を記憶するものを、 パイプラインと称し、 また、 パイプラインの配置場所を、 パイプラインの切れ目 と称する。
パイプラインの切れ目は、 状態が少ないところ、 または、 その切れ目前後に存 在する回路のそれぞれの遷移時間 （データが回路に入力され、 所定の処理が施さ れて、 回路から出力されるまでの時間） が同期クロックの周期を超えないところ 等とされることが多い。 しかしながら、 従来、 同期クロックの周波数が可変の場合、 最も周波数が高い ときにあわせて、 パイプラインが構成される （パイプラインの切れ目が決定され る） ことが多い。 このため、 周波数が低いときには、 回路の遷移時間が同期クロ ックの周期より遥かに短くなり、 たとえ最高周波数のときに、 最適なパイプライ ンの構成となっていたとしても、 周波数が低いときには、 必ずしも最適なパイプ ラィンの構成となっているとは限らないという課題があつた。
即ち、 従来、 同期クロックの周波数が可変の場合、 最も周波数が高いときにあ わせてパイプラインが構成されると、 周波数が低くなるに従い、 全体の処理能力 が低下するとともに、 消費電力が無駄に使用されるシステムアーキテクチャにな つてしまうことが多々あるという課題があった。
例えば、 図 1は、 パイプライン動作を行う従来の情報処理装置の構成例を表し ている。
図 1に示されるように、 情報処理装置 1には、 所定の周波数情報 Infqに基づ いて、 同期クロック信号 CLKの周波数を可変し、 変更した周波数の同期クロッ ク信号 CLKを出力する周波数制御部 1 1、 並びに、 周波数制御部 1 1より出力 された同期クロック信号 CLKのうちの所定のクロックの立ち上がり、 若しくは 立ち下りを検知して、 所定のデータを入力、 かつ保持し、 次のクロックの立ち上 がり、 若しくは立ち下りを検知して、 保持したデータを出力する保持部 1 2— 1 乃至 1 2— 4が設けられている。
情報処理装置 1にはまた、 保持部 1 2— 1と保持部 1 2— 2の間に、 入力した 信号 （データ） に、 第 1の処理を施して、 それを出力する信号処理部 1 3— 1力 S、 保持部 1 2— 2と保持部 1 2— 3の間に、 入力した信号 （データ） に、 第 2の処 理を施して、 それを出力する信号処理部 1 3 _ 2が、 保持部 1 2— 3と保持部 1 2— 4の間に、 入力した信号 （データ） に、 第 3の処理を施して、 それを出力す る信号処理部 1 3— 3が、 それぞれ設けられている。 換言すると、 情報処理装置 1には、 パイプラインとして、 4つの保持部 1 2— 1乃至 1 2— 4が設けられており、 パイプラインの切れ目は、 信号処理部 1 3— 1乃至 1 3— 3のそれぞれの入力の直前、 および、 出力の直後とされている。 次に、 図 2と図 3を参照して、 情報処理装置 1の動作を説明する。
はじめに、 図 2を参照して、 同期クロック信号 CLKの周波数が最高周波数の 場合の情報処理装置 1の動作を説明する。
この例においては、 例えば、 情報処理装置 1に入力される信号、 即ち、 保持部 1 2— 1に入力される信号は、 （AO, BO, CO, DO) のデータ列であり、 データ 列 （A0， BO , CO, DO) の各データのそれぞれは、 その順番で、 1クロック毎に 順次入力されるとする。
この場合、 図 2に示されるように、 1クロック目に、 データ AOが保持部 1 2 一 1に入力され、 かつ保持される。
2クロック目に、 保持部 1 2— 1において、 データ AO が出力されるとともに、 データ B0が入力され、 かつ保持される。 データ AOは、 信号処理部 1 3— 1に より第 1の処理が施されてデータ A1 となり、 3クロック目が出力されるまでに、 保持部 1 2— 2に入力され、 かつ保持される。
3クロック目に、 保持部 1 2— 1において、 データ B0 が出力されるとともに、 データ COが入力され、 かつ、 保持される。 保持部 1 2— 2において、 データ A1 が出力されるとともに、 次の 4クロック目が出力されるまでに、 保持部 1 2— 1 より出力されたデータ B0が、 信号処理部 1 3— 1によりデータ B 1 とされて入 力され、 そのデータ B 1が保持される。 データ A 1は、 信号処理部 1 3— 2によ り第 2の処理が施されてデータ A2となり、 4クロック目が出力されるまでに、 保持部 1 2— 3に入力され、 かつ保持される。
4クロック目に、 保持部 1 2— 1において、 データ C0 が出力されるとともに、 データ D0が入力され、 かつ、 保持される。 保持部 1 2— 2において、 データ B 1 が出力されるとともに、 次の 5クロック目が出力されるまでに、 保持部 1 2— 1 より出力されたデータ C0が、 信号処理部 1 3— 1によりデータ C1 とされて入 力され、 データ CIが保持される。 保持部 1 2— 3において、 データ A2が出力 されるとともに、 次の 5クロック目が出力されるまでに、 保持部 1 2— 2より出 力されたデータ B1 、 信号処理部 1 3— 2によりデータ B2 とされて入力され、 そのデータ B2が保持される。 データ A2は、 信号処理部 1 3— 3により第 3の 処理が施されてデータ A3 となり、 5クロック目が出力されるまでに、 保持部 1 2— 4に入力され、 かつ保持される。
5クロック目以降、 保持部 1 2— 1乃至 1 2— 4のそれぞれ、 および、 信号処 理部 1 3— 1乃至 1 3— 3のそれぞれは、 上述した処理を繰り返し、 その結果、 5クロック目にデータ A3力 6クロック目にデータ B3力、 7クロック目にデ ータ C3力 8クロック目にデータ D3力 S、 それぞれ外部に出力される。
即ち、 同期クロック信号 CLKの周波数が最高周波数の場合、 情報処理装置 1 は、 1クロック目に、 データ AOを入力し、 5クロック目に、 信号処理部 1 3— 1乃至 1 3— 3のそれぞれにより処理されたデータ A 3を外部に出力する。 この 場合、 図 2に示されるように、 1つのデータ （データ AO乃至 DOのうちのいず れか） 力 情報処理装置 1に入力され、 所定の処理が施されて外部に出力される (データ A3 乃至 D3 のうちのいずれかとして外部に出力される） までの時間は、 時間 T 1とされる。
次に、 周波数制御部 1 1が、 新たに入力された周波数情報 Infqに基づいて、 同期ク口ック信号 CLKの周波数を上述した最高周波数 （図 2に示される周波 数） の 1/2に変更し、 変更した周波数で同期クロック信号 CLKを出力したとす る。
この場合、 同期クロック信号 CLKは、 図 2に対して、 図 3に示されるように なる。
この場合も、 情報処理装置 1自身の動作は、 上述した同期クロック信号 CLK の周波数が最高周波数 （図 2に示される周波数） の場合のそれと、 基本的に同様 とされる。 即ち、 図 3に示されるように、 情報処理装置 1は、 1クロック目に、 データ AOを入力し、 5クロック目に、 信号処理部 1 3— 1乃至 1 3— 3のそれ ぞれにより処理されたデータ A 3を外部に出力する。
しかしながら、 同期ク口ック信号 CLKのクロックの出力周期が 2倍とされた ので、 この場合、 図 3に示されるように、 1つのデータ （データ AO乃至 DOの うちのいずれか） 力 情報処理装置 1に入力され、 所定の処理が施されて外部に 出力される （データ A3乃至 D3のうちのいずれかとして外部に出力される） ま での時間は、 最高周波数のときの時間 T1 (図 2 ) の 2倍の時間 T2となってしま う。
即ち、 情報処理装置 1の処理時間 （絶対時間） は、 最高周波数の場合のそれに 比較して、 2倍に増加ししまう。 換言す'ると、 情報処理装置 1の処理能力は、 最 高周波数の場合のそれに比較して、 1/2に低下してしまう。
同じクロックでの処理能力をあげることなどにより、 この低下を 1/2以上に 抑えることができれば、 消費電力あたりの性能が上がる分だけ消費電力を抑える ことが可能になるが、 そのような手法として有効的な手法がいまだ実現されてい ない。 発明の開示
本発明は、 このような状況に鑑みてなされたものであり、 同期クロック信号の 周波数が可変である場合、 低周波数とされても、 処理能力の低下を防止するとと もに、 電力消費を抑制することができるようにするものである。
本発明の情報処理装置は、 所定の周波数の同期クロックに同期して動作する情 報処理装置であって,、 同期クロックの周波数を変更して、 変更した周波数の同期 クロックを出力するク口ック出力手段と、 クロック出力手段より所定の第 1のク 口ックが出力された場合、 所定のデータを入力、 かつ、 保持し、 ク口ック出力手 段より第 1のクロックの次の第 2のク口ックが出力されたとき、 保持したデータ を出力する保持手段と、 同期クロック出力手段より出力される同期クロックの周 波数に基づいて、 保持手段をバイパスしてデータを伝送させるか否かを指令する 選択指令を生成する選択指令生成手段と、 選択指令生成手段により生成された選 択指令が、 保持手段をバイパスしてデータを伝送させるという内容であった場合、 データを保持手段を介さずにそのまま出力し、 選択指令が、 保持手段をバイパス しないでデータを伝送させるという内容であった場合、 保持手段より出力された データを出力するバイパス手段とを備えることを特徴とする。
保持手段、 および、 バイパス手段がその順番に接続された組が複数組設けられ、 複数の組のそれぞれがカスケ一ド接続されているようにすることができる。
データに所定の処理を施すデータ処理手段をさらに設け、 保持手段は、 データ 処理手段により処理が施されたデータを入力、 かつ保持した後、 出力し、 バイパ ス手段は、 選択指令が、 保持手段をバイパスしてデータを伝送させるという内容 であった場合、 データ処理手段により処理が施されたデータを保持手段を介さず にそのまま出力し、 選択指令が、 保持手段をバイパスしないでデータを伝送させ るという内容であった場合、 データ処理手段により処理が施されて、 保持手段に より入力、 かつ保持された後、 その保持手段より出力されたデータを出力するよ うにすることができる。
選択指令生成手段により生成された選択指令が、 保持手段をバイパスしてデー タを伝送させるという内容であった場合、 保持手段の処理を停止させるように制 御する停止制御手段をさらに設けるようにすることができる。
選択指令生成手段は、 同期クロック出力手段より出力される同期クロックの周 波数に対応する周波数情報をさらに生成し、 生成した周波数情報に基づいて選択 指令を生成するようにすることができる。
選択指令生成手段は、 外部より供給される、 同期クロック出力手段より出力さ れる同期クロックの周波数に対応する周波数情報をさらに受信し、 受信した周波 数情報に基づいて選択指令を生成するようにすることができる。
本発明の情報処理方法は、 所定の周波数の同期クロックに同期して動作し、 同 期クロックの周波数を変更して、 変更した周波数の同期クロックを出力するク口 ック出力装置と、 クロック出力装置より所定の第 1のクロックが出力された場合、 所定のデータを入力、 かつ、 保持し、 クロック出力装置より第 1のクロックの次 の第 2のクロックが出力されたとき、 保持したデータを出力する保持装置と、 デ ータを保持装置を介さずにそのまま入力する第 1の入力部、 保持装置より出力さ れるデータを入力する第 2の入力部、 および、 第 1の入力部と第 2の入力部のう ちのいずれか一方に入力されたデータを出力する出力部を有するバイパス装置と を備える情報処理装置の情報処理方法であって、 同期ク口ック出力装置より出力 される同期クロックの周波数に基づいて、 保持装置をバイパスしてデータを伝送 させるか否かを指令する選択指令を生成する選択指令生成ステップと、 バイパス 装置に対して、 選択指令生成ステップの処理により生成された選択指令が、 保持 装置をバイパスしてデータを伝送させるという内容であった場合、 第 1の入力部 に入力されたデータを出力部より出力させるように制御し、 選択指令が、 保持装 置をバイパスしないで伝送させるという内容であった場合、 第 2の入力部に入力 されたデータを出力部より出力させるように制御するバイパス制御ステップとを 含むことを特徴とする。
本発明のプログラムは、 所定の周波数の同期クロックに同期して動作し、 同期 ク口ックの周波数を変更して、 変更した周波数の同期ク口ックを出力するクロッ ク出力装置と、 ク口ック出力装置より所定の第 1のク口ックが出力された場合、 所定のデータを入力、 かつ、 保持し、 クロック出力装置より第 1のクロックの次 の第 2のクロックが出力されたとき、 保持したデータを出力する保持装置と、 デ ータを保持装置を介さずにそのまま入力する第 1の入力部、 保持装置より出力さ れるデータを入力する第 2の入力部、 および、 第 1の入力部と第 2の入力部のう ちのいずれか一方に入力されたデータを出力する出力部を有するバイパス装置と を備える情報処理装置を制御するコンピュータに、 同期ク口ック出力装置より出 力される同期ク口ックの周波数に基づいて、 保持装置をバイパスしてデータを伝 送させるか否かを指令する選択指令を生成する選択指令生成ステップと、 バイパ ス装置に対して、 選択指令生成ステップの処理により生成された選択指令が、 保 持装置をバイパスしてデータを伝送させるという内容であった場合、 第 1の入力 部に入力されたデータを出力部より出力させるように制御し、 選択指令が、 保持 装置をバイパスしないで伝送させるという内容であった場合、 第 2の入力部に入 力されたデータを出力部より出力させるように制御するバイパス制御ステップと 実行させることを特徴とする。
本発明の情報処理装置および方法、 並びにプログラムにおいては、 同期クロッ クの周波数に基づいて、 保持装置をバイパスしてデータを伝送させるか否かを指 令する選択指令が生成され、 生成された選択指令が、 保持装置をバイパスしてデ ータを伝送させるという内容であった場合、 所定の第 1のクロックが出力される と、 入力されたデータが保持装置を介さずにそのまま出力され、 生成された選択 指令が、 保持装置をバイパスしないでデータを伝送させるという内容であった場 合、 第 1のクロックが出力されると、 入力されたデータが、 保持装置により保持 され、 第 1のクロックの次の第 2のクロックが出力されると、 保持装置に保持さ れたデータが出力される。
本発明の情報処理装置は、 入力データとして、 自分自身で生成したものを使用 してもよいし、 外部から入力したものを使用してもよい。 さらに、 本発明の情報 処理装置は、 自分自身で生成したもの、 および、 外部から入力したもののいずれ も使用可能な装置であってもよい。
また、 本発明の情報処理装置は、 出力データを、 外部に出力してもよいし、 情 報処理装置自身に搭載された所定の他の装置に出力してもよい。 さらに、 本発明 の情報処理装置は、 出力データを、 外部、 および、 情報処理装置自身に搭載され た所定の他の装置に同時に出力してもよい。 さらにまた、 他の装置は複数であつ てもよい。 図面の簡単な説明
図 1は、 従来の情報処理装置の構成例を示す図である。
図 2は、 最高周波数の同期ク口ック信号が出力されている場合の図 1の情報処 理装置の動作例を説明するタイミングチヤ一トである。 図 3は、 最高周波数の 1/2の同期ク口ック信号が出力されている場合の図 1 の情報処理装置の動作例を説明するタイミングチャートである。
図 4は、 本発明が適用される情報処理装置の構成例を示す図である。
図 5は、 図 4の情報処理装置の周波数制御部に入力される周波数情報のェンコ 一ド方法の例を説明する図である。
図 6は、 図 4の情報処理装置の周波数制御部に入力される周波数情報のェンコ 一ド方法の他の例を説明する図である。
図 7は、 図 4の情報処理装置の周波数制御部の処理を説明するフローチヤ一ト である。
図 8は、 図 4の情報処理装置の周波数制御部のうちの、 セレクタ制御部が生成 する選択信号、 および、 CLKマスク制御部が生成するマスク可否指令の例を説明 する図である。
図 9は、 図 4の情報処理装置の周波数制御部のうちの、 セレクタ制御部が生成 する選択信号、 および、 CLKマスク制御部が生成するマスク可否指令の他の例を 説明する図である。
図 1 0は、 図 4の情報処理装置の周波数制御部のうちの、 セレクタ制御部が生 成する選択信号、 および、 CLKマスク制御部が生成するマスク可否指令のさらに 他の例を説明する図である。
図 1 1は、 最高周波数の同期クロック信号が出力されている場合の図 4の情報 処理装置の動作例を説明するタイミングチャートである。
図 1 2は、 最高周波数の 1/2の同期ク口ック信号が出力されている場合の図 4の情報処理装置の動作例を説明するタイミングチャートである。
図 1 3は、 最高周波数の同期クロック信号が出力されている場合の図 4の情報 処理装置の動作例を説明するタイミングチャートである。
図 1 4は、 最高周波数の 1/2の同期クロック信号が出力されている場合の図 4の情報処理装置の他の動作例を説明するタイミングチャートである。
図 1 5は、 図 4の情報処理装置が搭載されるパーソナルコンピュータの構成例 を示すブロック図である 発明を実施するための最良の形態
図 4は、 本発明が適用される情報処理装置の構成例を表している。
図 4に示されるように、 情報処理装置 2 1のパイプライン、 および、 その切れ 目については、 上述した従来の情報処理装置 1 (図 1 ) のそれらと、 基本的に同 様の構成とされている。 即ち、 情報処理装置 2 1には、 図 1と同様の構成の信号 処理部 1 3— 1乃至 1 3— 3のそれぞれが、 その順番で処理が実行されるように 設けられており、 信号処理部 1 3— 1乃至 1 3— 3のそれぞれの入力前と出力後 (信号処理部 1 3— 1の入力前と、 信号処理部 1 3— 1乃至 1 3 _ 3のそれぞれ の間、 信号処理部 1 3 _ 3の出力後） には、 パイプラインとして、 図 1と同様の 構成の保持部 1 2— 1乃至 1 2— 4のうちの対応するものが設けられている。 なお、 保持部 1 2 _ 1乃至 1 2— 4、 および、 信号処理部 1 3— 1乃至 1 3— 3は、 上述した処理を実行可能なものであれば、 特に限定されない。 例えば、 こ の例においては、 保持部 1 2— 1乃至 1 2— 4のそれぞれは、 フリップフロップ 回路とされるが、 その他、 例えば、 同期型 RAM等とされてもよい。
また、 保持部、 および、 信号処理部の個数は、 図 4の例では、 従来と比較する ために、 従来の情報処理装置 1の例 （図 1の例） と同様とされているが、 図 4の 例 （4個の保持部 1 2— 1乃至 1 2— 4と、 3個の信号処理部 1 3— 1乃至 1 3 一 3 ) に限定されず、 保持部は 1個以上あればよいし、 また、 信号処理部は 0個 も含めて任意の個数でよい。
従って、 情報処理装置 2 1は、 様々な実施の形態を取ることが可能である。 例 えば、 情報処理装置 2 1は、 CPU、 DSP、 または、 フィルタのようなデータ処理 装置として構成されることが可能である。 また、 信号処理部 1 3— 1乃至 1 3— 3が省略された場合、 情報処理装置 2 1は、 データのやり取りを行うバス、 また は、 データパスとして構成されることが可能である。 情報処理装置 2 1には、 さらに、 次のような、 従来の情報処理装置 1が有して いないプロック （部） が設けられている。
即ち、 情報処理装置 2 1にはまた、 保持部 1 2— 1と信号処理部 1 3— 1の間 に、 保持部 1 2— 1に入力されるのと同一の信号 （データ） を入力する第 1の入 力部 （図中 「0」 と記述されている側の入力部） と、 保持部 1 2— 1より出力さ れる信号 （データ） を入力する第 2の入力部 （図中 「1」 と記述されている側の 入力部） を有し、 後述するセレクタ制御部 4 2より出力される選択指令 se lectA の内容に基づいて、 第 1の入力部と、 第 2の入力部のうちのいずれか一方を選択 し、 選択した入力部に入力されたデータを、 信号処理部 1 3— 1に対して出力す るセレクタ部 3 1— 1が設けられている。
セレクタ制御部 4 2より出力される選択指令 se lectAは、 保持部 1 2— 1を バイパスしてデータを伝送させるか否かの指令を表す信号であれば、 特に限定さ れないが、 この例においては、 保持部 1 2— 1をバイパスしてデータを伝送させ る指令を表す 「0」 、 または、 保持部 1 2— 1を通過させた後 （バイパスさせな いで） データを伝送させる指令を表す 「1」 のうちのいずれか一方の値に対応す る信号とされる。 なお、 後述する選択指令 sel ectB乃至 sel ectDのそれぞれも 同様とされる。
即ち、 セレクタ部 3 1— 1は、 選択指令 sel ectAとして 「1」 を取得した場 合、 同期クロック信号 CLKのうちの所定の第 1のクロックが出力されたとき、 保持部 1 2 — 1に入力され、 かつ保持され、 第 1のクロックの次の第 2のクロッ クが出力されたとき、 保持部 1 2— 1より出力されたデータ （図 4中 「1」 と記 述されている側の第 2の入力部に入力されたデータ） を、 信号処理部 1 3— 1に 対して出力する。
これに対して、 セレクタ部 3 1— 1は、 選択指令 sel ectAとして 「 0 j を取 得した場合、 同期クロック信号 CLKのうちの所定の第 1のクロックが出力され たとき、 保持部 1 2— 1に入力されるデータと同一のデータ （図 4中 「0」 と記 述されている側の第 1の入力部に入力されたデータ） を、 信号処理部 1 3— 1に 対してそのまま出力する。 即ち、 セレクタ部 3 1— 1は、 選択指令 selectAと して 「0」 を取得した場合、 保持部 1 2_ 1をバイパスしてデータを信号処理部 1 3 - 1に伝送する。
情報処理装置 2 1にはまた、 このようなセレクタ 3 1 - 1と同様の構成のセレ クタ 3 1 - 2乃至 3 1 - 4のそれぞれが、 保持部 1 2 - 2乃至 1 2— 4のうちの 対応するものの出力の後に設けられている。
即ち、 セレクタ 3 1— 2は、 保持部 1 2— 2と信号処理部 1 3— 2の間に設け られ、 選択指令 selectBとして 「0」 を後述するセレクタ制御部 4 2より取得 した場合、 保持部 1 2— 2をパイパスしてデータを信号処理部 1 3— 2に伝送す る。 これに対して、 セレクタ 3 1 _ 2は、 選択指令 selectBとして 「1」 を後 述するセレクタ制御部 4 2より取得した場合、 保持部 1 2 _ 2から出力されたデ ータを信号処理部 1 3— 2に伝送する。
同様に、 セレクタ 3 1— 3は、 保持部 1 2— 3と信号処理部 1 3— 3の間に設 けられ、 選択指令 selectCとして 「0」 を後述するセレクタ制御部4 2より取 得した場合、 保持部 1 2— 3をバイパスしてデータを信号処理部 1 3— 3に伝送 する。 これに対して、 セレクタ 3 1— 3は、 選択指令 selectCとして 「 1」 を 後述するセレクタ制御部 4 2より取得した場合、 保持部 1 2— 3から出力された データを信号処理部 1 3— 3に伝送する。
セレクタ 3 1—4は、 保持部 1 2— 4の後に設けられ、 選択指令 selectDと して 「0」 を後述するセレクタ制御部 4 2より取得した場合、 保持部 1 2 _ 4を バイパスしてデータを外部に出力する。 これに対して、 セレクタ 3 1— 4は、 選 択指令 selectD として 「1」 を後述するセレクタ制御部 4 2より取得した場合、 保持部 1 2— 4から出力されたデータを外部に出力する。
ところで、 このように、 セレクタ 3 1— 1乃至 3 1— 4のうちのいずれかによ り、 保持部 1 2— 1 至 1 2— 4のうちの対応する保持部がバイパスされた場合、 バイパスされた保持部は、 その処理を行う必要はない。 従って、 情報処理装置 2 1にはさらに、 保持部 1 2— 1乃至 1 2— 4のそれぞ れに対して、 必要に応じて同期ク口ック信号 CLKの供給を停止する CLKマスク 部 3 2— 1乃至 3 2— 4のそれぞれが設けられている。
即ち、 CLKマスク部 3 2— 1乃至 3 2— 4のそれぞれは、 後述する同期クロッ ク信号 CLKを出力する CLK制御部 4 1と、 保持部 1 2— 1乃至 1 2— 4のうち の対応するものの間に設けられている。 CLKマスク部 3 2— 1乃至 3 2— 4のそ れぞれは、 後述する CLKマスク制御部 4 3より出力されるマスク可否指令 maskA 乃至 maskDのうちの対応するものの内容に基づいて、 保持部 1 2— 1乃至 1 2 _ 4のうちの対応するものに対して、 CLK制御部 4 1より出力される同期クロッ ク信号 CLKを供給するか否かの制御を実行する。
CLKマスク制御部 4 3より出力されるマスク可否指令 maskAは、 同期クロック 信号 CLKを保持部 1 2— 1に供給するか否かを指令する指令を表す信号であれ ば、 特に限定されないが、 この例においては、 同期クロック信号 CLKの保持部 1 2— 1への供給の指令を表す 「1」 、 または、 同期クロック信号 CLKの保持 部 1 2 _ 1への供給の禁止の指令 （マスク指令） を表す 「0」 のうちのいずれか の値に対応する信号とされる。 マスク可否指令 maskB乃至 maskDのそれぞれも 同様とされる。
このように、 情報処理装置 2 1は、 CLKマスク部 3 2— 1乃至 3 2— 4を有し ているので、 保持部 1 2— 1乃至 1 2— 4のうちの処理の不要なものの動作を停 止させることが可能である。 従って、 保持部 1 2— 1乃至 1 2— 4のうちの処理 の不要なものは、 電力を消費しない （または、 その消費量が抑制される） ので、 情報処理装置 2 1全体の消費電力の抑制が可能になる。
なお、 CLKマスク部 3 2 - 1乃至 3 2— 4のそれぞれは、 上述したように、 保 持部 1 2— 1乃至 1 2— 4のうちの対応するものの処理が不要な場合、 即ち、 対 応する保持部がバイパスされる場合、 その保持部に対して、 同期クロック信号 CLKの供給を停止する。 従って、 選択指令 sel ectA乃至 sel ectDのそれぞれの 内容と、 マスク可否指令 maskA乃至 maskDのそれぞれの内容は対応する。 この 例においては、 例えば、 選択指令が 「1」 であれば、 それに対応するマスク可否 指令は 「1」 となり、 選択指令が 「0」 であれば、 それに対応するマスク可否指 令は 「0」 となる。
従って、 この例においては、 マスク可否指令 maskA乃至 maskD のそれぞれは、 CLKマスク制御部 4 3より出力されたが、 この例に限定されず、 例えば、 セレク タ制御部 4 2が、 選択指令 selectA乃至 selectDのそれぞれを出力する場合、 さらに、 マスク可否指令 tnaskA乃至 raaskDのそれぞれも出力するようにしても よい。 換言すると、 セレクタ制御部 4 2は、 選択指令 sel ectA乃至 selectDの それぞれを、 セレクタ部 3 1一 1乃至 3 1一 4のうちの対応するものに供給する とともに、 マスク可否指令 maskA乃至 maskDのそれぞれとみなして、 CLKマス ク部 3 2— 1乃至 3 2— 4のうちの対応するものに供給してもよい。
情報処理装置 2 1にまた、 周波数制御部 3 3が設けられている。 周波数制御部 3 3には、 外部からの周波数情報 Infqに基づいて、 周波数を可変し、 変更した 周波数の同期ク口ック信号 CLKを出力する CLK制御部 4 1 (従来の周波数制御 部 1 1 (図 1 ) に対応する CLK制御部 4 1 ) 、 周波数情報 Infqに含まれる CLK 制御部 4 1が出力する同期クロック信号 CLKの周波数に基づいて、 上述した選 択指令 selectA乃至 se lectDのそれぞれを生成し、 セレクタ部 3 1 _ 1乃至 3 1 _ 4のうちの対応するものに供給するセレクタ制御部 4 2、 および、 上述した マスク可否指令 maskA乃至 maskDのそれぞれを生成し、 CLKマスク部 3 2— 1 乃至 3 2— 4のうちの対応するものに供給する CLKマスク制御部 4 3が設けら れている。
周波数制御部 3 3に入力される周波数情報 Infqは、 CLK制御部 4 1が出力す る同期クロック信号 CLK の周波数を指標するものであれば限定されず、 例えば、 同期クロック信号 CLKの周波数を指標するデータビットとして表すことが可能 である。 周波数情報 Infqは、 現在の同期クロック信号 CLKの周波数を表すもの であってもよく、 或いは、 同期クロック信号 CLKの周波数の変化に先行して次 のクロックの周波数を表チものでもよい。 また、 周波数情報 Infqは、 周波数の 変化点だけを指標する信号であってもよく、 さらに、 未来の同期クロック信号 CLKとして次のク口ックのものに限定されず、 所定数の複数ク口ック後の周波数 を指標するようにしてもよい。
同期クロック信号 CLKの周波数を指標する方法としては、 様々な方法が考え られ、 特に限定されるものではないが、 この例においては、 例えば、 周波数情報 Infqとしてコード化された情報を用い、 それをデコードして利用する方法とさ れる。
図 5と図 6は、 そのようなエンコード方法のうちの、 2種類のエンコード方法 のそれぞれをテーブル形式で表している。 勿論、 エンコード方法はこれらのもの に限定されず他の符号化方法を用いてもよい。
図 5に示されるエンコード方法は、 可変な同期ク口ック信号 CLKの周波数に 合わせてそれぞれ 2ビットのデータが割り当てられる方法の例である。 図 5の例 では、 クロック信号 CLKの周波数が 1 0 MHzのときに 「0 0」 1 周波数が 3 3 MHzのときに 「0 1」 、 周波数が 5 0 MHzのときに 「1 0」 1K 周波数が 1 00丽 zの時に 「1 1」 力 それぞれ割り当てられる。 この方式では、 周波 数が 1 0倍に変化した場合、 例えば、 同期クロック信号 CLKの周波数が 1 0MH zから 1 0 0MHzに変化した場合でも、 データ長は 2ビットのままであり、 デ コ一ド処理や回路構成が複雑化されずに処理が可能となる。
図 6に示されるエンコード方法は、 可変な同期クロック信号 CLKの周波数の 逆数にあわせたデータが割り当てられる方法の例である。 同期クロック信号 CLK の周波数の逆数は、 各周波数における 1クロック分の周期に対応する。 図 6の例 では、 同期クロック信号 CLKの周波数が 1 0MHzのときに 「1 0」 力 周波数 が 3 3MHzのときに 「3」 力 周波数が 5 0 MHzのときに 「2」 力 周波数が 1 00MHzのときに 「1」 が、 それぞれ割り当てられる。 これらのデータは、 データの表す値そのものが 1クロック分の周期に対応することから、 単純な乗算 によって待ち時間などを形成することが可能である。 即ち、 同期クロック信号 CLKの周波数が 1 0MHz、 3 3MHz、 5 0MHz、 および、 1 0 0MHzのそれぞ れのときには、 クロック周期は 1 0 O ns、 3 O ns, 2 O ns、 および、 1 0 nsの それぞれであり、 これらは上述したデータ値に 1 O ns分を乗算することで容易 に算出が可能である。
なお、 図 4の例では、 周波数情報 Infqは、 情報処理装置 2 1の外部から供給 されているが、 図 4の例に限定されず、 例えば、 周波数制御部 3 3自身が周波数 情報 Infqを生成してもよい。
また、 図 4の例では、 セレクタ制御部 4 2、 および、 CLKマスク制御部 4 3の それぞれは、 周波数情報 Infqに基づいて、 選択指令 sel ectA乃至 sel ectDのそ れぞれ、 若しくは、 マスク可否指令 raaskA乃至 maskDのそれぞれを生成してい るが、 図 4の例に限定されず、 例えば、 周波数情報 Infqとは異なる情報が外部 から入力され、 その情報に基づいて、 選択指令 selectA乃至 sel ectDのそれぞ れ、 および、 マスク可否指令 maskA乃至 maskD のそれぞれが生成されてもよい。 次に、 図 7のフローチャートを参照して、 図 4の周波数制御部 3 3の処理につ いて説明する。
はじめに、 ステップ S 1において、 周波数制御部 3 3の CLK制御部 4 1は、 所定の周波数の同期クロック信号 CLKを出力する。
ステップ S 2において、 周波数制御部 3 3は、 周波数情報 Infqが入力された か否かを判定する。
ステップ S 2において、 周波数情報 Infq が入力されていないと判定した場合、 周波数制御部 3 1は、 その処理をステップ S 1に戻し、 それ以降の処理を繰り返 す。 即ち、 周波数情報 Infqが入力されるまで、 周波数制御部 3 1の CLK制御部 4 1は、 所定の周波数の同期クロック信号 CLKを出力し続ける。
これに対して、 ステップ S 2において、 周波数情報 Infqが入力されたと判定 した場合、 周波数制御部 3 1は、 ステップ S 3において、 周波数 UPの指令であ るか否かを判定する。
即ち、 周波数情報 Infqに含まれる周波数 （この例においては、 例えば、 上述 した図 5または図 6に示されるような周波数情報 Infqがデコードされて得られ る周波数） i その時点で実際に出力されている同期クロック信号 CLKの周波 数より高い場合、 ステップ S 3において、 周波数 UP の指令であると判定される。 これに対して、 周波数情報 Infqに含まれる周波数が、 その時点で実際に出力 されている同期クロック信号 CLKの周波数と同じか、 または、 それより低い場 合、 ステップ S 3において、 周波数 UPの指令ではないと判定される。
ステップ S 3において、 周波数 UPの指令であると判定した場合、 周波数制御 部 3 3は、 ステップ S 4において、 情報処理装置 2 1のパスを停止する。 即ち、 周波数制御部 3 3は、 保持部 1 2— 1乃至保持部 1 2— 4に保持されているデー タの全てを、 外部に出力させた後 (セレクタ部 3 1— 4より出力させた後) 、 保 持部 1 2 _ 1乃至セレクタ部 3 1— 4の間のデータの伝送を一時停止する。
ステップ S 5において、 周波数制御部 3 3のセレクタ制御部 4 2は、 ステップ S 2の処理で入力された周波数情報 Infqに対応する周波数 （周波数情報 Infq がデコードされて得られる周波数） に基づいて、 選択指令 selectA乃至
sel ectDのそれぞれを生成する。
そして、 ステップ S 6において、 セレクタ制御部 4 2は、 ステップ S 5の処理 で生成した選択指令 selectA乃至 selectDのそれぞれに基づいて、 各セレクタ 部 3 1— 1乃至 3 1一 4のそれぞれの入力を適切に切り換える。
具体的には、 例えば、 いま、 ステップ S 2の処理で入力された周波数情報 Infqに対応する周波数が最高周波数とされ、 ステップ S 3の処理で周波数 U P の指令であると判定した場合、 周波数制御部 3 3は、 図 8に示されるように、 保 持部 1 2— 1乃至 1 2— 4のうちのいずれもバイパスさせない （データを、 全て の保持部 1 2— 1乃至 1 2— 4のそれぞれに通過させる） と判断する。
なお、 図 8、 並びに、 後述する図 9および図 1 0において、 「〇」 は、 保持部 1 2 - 1乃至 1 2— 4のうちの図中その上方に示されている保持部をバイパスさ せない （その保持部にデータを通過させる） ことを表している。 これに対して、 「X」 は、 保持部 1 2 _ 1乃至 1 2— 4のうちの図中その上方に示されている保 持部をバイパスさせる （その保持部にデータを通過させない） ことを表している。 そして、 図 8に示されるように、 セレクタ制御部 4 2は、 ステップ S 5の処理 で、 選択指令 sel ectA乃至 sel ectDのそれぞれの設定を、 全て 「1」 とし
( 「1」 を生成し） 、 ステップ S 6の処理で、 セレクタ部 3 1— 1乃至 3 1 - 4 のそれぞれに送信する。
上述したように、 セレクタ部 3 1— 1乃至 3 1— 4のそれぞれは、 選択指令 sel ectA乃至 s el ectDのうちの対応するものを受信し、 いまの場合、 受信した 選択指令がいずれも 「1」 であるので、 保持部 1 2— 1乃至 1 2— 4のうちのそ の直前に配置されている保持部の出力を入力とする （図 4中 「1」 と記述されて いる側の第 2の入力部を入力とする） ようにその設定を切り換える。
このとき、 図 8に示されるように、 CLKマスク制御部 4 3は、 選択指令 sel ectA乃至 sel ectDのそれぞれに対応させて、 マスク可否指令 raaskA乃至 maskDのそれぞれの設定を、 全て 「1」 とし （ 「1」 を生成し） 、 CLKマスク部 3 2 - 1乃至 3 2— 4のうちの対応するものに供給する。
上述したように、 CLKマスク部 3 2— 1乃至 3 2— 4のそれぞれは、 マスク可 否指令 maskA乃至 tnaskDのうちの対応するものを受信し、 いまの場合、 受信し たマスク可否指令がいずれも 「1」 であるので、 CLK制御部 4 1からの同期クロ ック信号 CLKを、 保持部 1 2 _ 1乃至1 2— 4のうちの対応する保持部へ供給 するように制御する。
図 7に戻り、 周波数制御部 3 3は、 ステップ S 7において、 情報処理装置 2 1 のパスを再開し、 ステップ S 8において、 同期クロック信号 CLKの周波数を、 ステップ S 2の処理で入力した周波数情報 Infqに対応する周波数 （周波数情報 Infqがデコードされて得られた周波数） まで上げる。
ステップ S 1 5において、 周波数制御部 3 3は、 処理の終了が指示されたか否 かを判定する。
ステップ S 1 5において、 処理の終了が指示されたと判定した場合、 周波数制 御部 3 3は、 その処理を終了する。 これに対して、 ステップ S I 5において、 処理の終了がまだ指示されていない と判定した場合、 周波数制御部 3 3は、 その処理をステップ S 1に戻し、 それ以 降の処理を操り返す。
即ち、 CLK制御部 4 1は、 次の周波数情報 Infqが入力されるまで、 直前のス テツプ S 8の処理で設定の変更をした （値を上げた） 周波数 （いまの場合、 最高 周波数） の同期クロック信号 CLKを'出力し続ける。
この状態で、 例えば、 最高周波数がエンコードされた周波数情報 Infqが、 周 波数制御部 3 3に新たに入力されたとする。
この場合、 既に CLK制御部 4 1より最高周波数の同期ク口ック信号 CLKが出 力されているので、 周波数制御部 3 3は、 ステップ S 2の処理で、 周波数情報 Infqが入力されたと判定し、 ステップ S 3の処理で、 周波数 UPの指令ではない と判定する。 さらに、 ステップ S 9において、 周波数制御部 3 3は、 周波数 DOWNの指令ではないと判定し、 その処理をステップ S 1に戻し、 それ以降の処 理を繰り返す。 即ち、 CLK制御部 4 1は、 次の周波数情報 Infqが入力されるま で、 最高周波数の同期クロック信号 CLKを出力し続ける。
この状態で、 例えば、 さらに、 最高周波数の 1/2の周波数がエンコードされ た周波数情報 Infqが、 周波数制御部 3 3に新たに入力されたとする。
この場合、 周波数制御部 3 3は、 ステップ S 2の処理で、 周波数情報 Infqが 入力されたと判定し、 ステップ S 3の処理で、 周波数 UPの指令ではないと判定 し、 さらに、 ステップ S 9の処理で、 今度は、 周波数 DO冊の指令であると判定 する。
そして、 ステップ S 1 0において、 周波数制御部 3 3は、 上述したステップ S 4の処理と同様に、 情報処理装置 2 1のパスを停止する。
ステップ S 1 1において、 周波数制御部 3 3のセレクタ制御部 4 2は、 上述し たステップ S 5の処理と同様に、 ステップ S 2の処理で入力された周波数情報
Infqに対応する周波数 （いまの場合、 周波数情報 Infqがデコードされて得られ る最高周波数の 1/2の周波数） に基づいて、 選択指令 selectA乃至 selectDの それぞれを生成する。
そして、 ステップ S 1 2において、 セレクタ制御部 4 2は、 上述したステップ S 6の処理と同様に、 ステップ S I 1の処理で生成した選択指令 selectA乃至 selectDのそれぞれに基づいて、 各セレクタ部 3 1— 1乃至 3 1— 4のそれぞれ の入力を適切に切り換える。
具体的には、 例えば、 いま、 周波数制御部 3 3は、 図 9に示されるように、 1 つの保持部 1 2— 2をバイパスさせ （データを保持部 1 2 _ 2に通過させず） 、 その他の保持部 1 2— 1、 保持部 1 2— 3、 および、 保持部 1 2— 4のそれぞれ をバイパスさせない （データを、 保持部 1 2— 1、 保持部 1 2— 3、 および保持 部 1 2— 4のそれぞれに通過させる） と判断したとする。
この場合、 図 9に示されるように、 ステップ S 1 1の処理で、 セレクタ制御部 4 2は、 選択指令 selectBの設定を、 「0」 とし （ 「0」 を生成し） 、 ステツ プ S 1 2の処理で、 セレクタ部 3 1一 2に送信する。 セレクタ部 3 1 _ 2は、 上 述したように、 選択指令 selectB (0) を受信すると、 信号処理部 1 3— 1から の出力を入力とするように （保持部 1 2— 2をバイパスするように） その設定を 変更する。 即ち、 セレクタ部 3 1— 2は、 図 4中 「0」 と記述されている側の第 1の入力部を入力とするようにその設定を変更する。
これに対して、 セレクタ制御部 4 2は、 ステップ S I 1の処理で、 選択指令 selectA, select および selectDのそれぞれの設定を、 いずれも 「1」 とし ( 「1」 を生成し） 、 ステップ S 1 2の処理で、 セレクタ部 3 1— 1、 セレクタ 部 3 1— 3、 およびセレクタ部 3 1 _ 4のそれぞれに送信する。
上述したように、 セレクタ部 3 1— 1、 セレクタ部 3 1— 3、 および、 セレク タ部 3 1—4のそれぞれは、 選択指令 selectA (1 ) 、 selectC ( 1) 、 および、 selectD ( 1 ) のそれぞれを受信すると、 保持部 1 2— 1、 保持部 1 2— 3、 お ょぴ、 保持部 1 2— 4のそれぞれの出力を入力とする （図 4中 「1」 と記述され ている側の第 2の入力部を入力とする） ようにそれぞれの設定を切り換える。 このとき、 図 9に示されるように、 CLKマスク制御部 4 3は、 選択指令 selectA乃至 selectDのそれぞれに対応して、 マスク可否指令 maskAを 「1」 に、 マスク可否指令 maskBを 「0」 に、 マスク可否指令 maskCを 「1」 に、 マ スク可否指令 maskDを 「1」 に、 それぞれ設定し （生成し） 、 （： マスク部3 2 一 1乃至 3 2— 4のうちの対応するものに送信する。
上述したように、 CLKマスク部 3 2— 2は、 マスク可否指令 maskB (0) を受 信すると、 CLK制御部 4 1からの同期クロック信号 CLKを、 保持部 1 2— 2へ供 給することを停止するように制御する。
これに対して、 1(マスク部3 2— 1、 1(マスク部3 2— 3、 および CLKマ スク部 3 2— 4のそれぞれは、 マスク可否指令 maskA ( 1) 、 maskC ( 1) 、 お よび maskD (1) のそれぞれを受信すると、 CLK制御部 4 1からの同期クロック 信号 CLKを、 保持部 1 2— 1、 保持部 1 2— 3、 およぴ保持部 1 2— 4のそれ ぞれへ供給するように制御する。
或いは、 例えば、 いま、 周波数制御部 3 3が、 図 1 0に示されるように、 2つ の保持部 1 2— 2と保持部 1 2— 3のそれぞれをバイパスさせ （データを保持部 1 2 _ 2と保持部 1 2— 3のそれぞれに通過させず） 、 その他の保持部 1 2— 1、 および、 保持部 1 2— 4のそれぞれをバイパスさせない （データを、 保持部 1 2 一 1、 および保持部 1 2— 4のそれぞれに通過させる） と判断したとする。
この場合、 図 1 0に示されるように、 セレクタ制御部 4 2は、 ステップ S 1 1 の処理で、 選択指令 selectB、 および、 selectCのそれぞれの設定を、 いずれも 「0」 とし （ 「0」 を生成し） 、 ステップ S 1 2の処理で、 セレクタ部 3 1— 2、 および、 セレクタ部 3 1— 3のそれぞれに送信する。 セレクタ部 3 1— 2、 およ ぴ、 セレクタ部 3 1— 3のそれぞれは、 上述したように、 選択指令 selectB
(0) 、 および、 selectC (0) のそれぞれを受信すると、 信号処理部 1 3— 1 からの出力、 および、 信号処理部 1 3— 2からの出力のそれぞれを入力とするよ うに （保持部 1 2— 1、 および保持部 1 2— 2のそれぞれをバイパスするよう に） その設定を変更する。 即ち、 セレクタ部 3 1— 2、 および、 セレクタ部 3 1 一 3のそれぞれは、 図 4中 「0」 と記述されている側の第 1の入力部を入力とす るようにその設定を変更する。
これに対して、 セレクタ制御部 4 2は、 選択指令 selectA、 および selectD のそれぞれの設定を、 「.1」 とし （ 「1」 を生成し） 、 セレクタ部 3 1— 1、 お よびセレクタ部 3 1— 4のそれぞれに送信する。
上述したように、 セレクタ部 3 1— 1、 および、 セレクタ部 3 1— 4のそれぞ れは、 選択指令 selectA ( 1) 、 および、 selectD ( 1) のそれぞれを受信する と、 保持部 1 2— 1、 および、 保持部 1 2— 4のそれぞれの出力を入力とする (図 4中 「1」 と記述されている側の第 2の入力部を入力とする） ようにそれぞ れの設定を切り換える。
このとき、 図 1 0に示されるように、 CLKマスク制御部 4 3は、 選択指令 selectA乃至 selectDのそれぞれに対応して、 マスク可否指令 inaskAを 「1」 に、 マスク可否指令 maskBを 「0」 に、 マスク可否指令 maskCを 「0」 に、 マ スク可否指令 maskDを 「1」 に、 それぞれ設定し （生成し） 、 （ マスク部3 2 一 1乃至 3 2— 4のうちの対応するものに供給する。
上述したように、 CLKマスク部 3 2— 2、 および、 CLKマスク部 3 2— 3のそ れぞれは、 マスク可否指令 maskB (0) 、 および、 マスク可否指令 maskC (0) のそれぞれを受信すると、 CLK制御部 4 1からの同期クロック信号 CLKを、 保持 部 1 2— 2、 および、 保持部 1 2 _ 3のそれぞれへ供給することを停止するよう に制御する。
これに対して、 1(マスク部3 2— 1、 および CLKマスク部 3 2— 4のそれぞ れは、 マスク可否指令 maskA ( 1 ) 、 および maskD (1) のそれぞれを受信する と、 CLK制御部 4 1からの同期クロック信号 CLKを、 保持部 1 2— 1、 および保 持部 1 2— 4のそれぞれへ供給するように制御する。
図 7に戻り、 周波数制御部 3 3は、 ステップ S 1 3において、 上述したステツ プ S 7の処理と同様に、 情報処理装置 2 1のパスを再開し、 ステップ S 1 4にお いて、 同期クロック信号の周波数を、 ステップ S 2の処理で入力された周波数情 報 Infqに対応する周波数 （周波数情報 Infqがデコードされて得られた周波 数） まで下げる。
ステップ S 1 5において、 上述したように、 周波数制御部 3 3は、 処理の終了 が指示されたか否かを判定する。
ステップ S 1 5において、 処理の終了がまだ指示されていないと判定した場合、 周波数制御部 3 3は、 その処理をステップ S 1に戻し、 それ以降の処理を繰り返 す。
即ち、 CLK制御部 4 1は、 次の周波数情報 Infqが入力されるまで、 直前のス テツプ S 1 4の処理で設定の変更をした （値を下げた） 周波数 （今の場合、 最高 周波数の 1/2の周波数） の同期クロック信号 CLKを出力し続ける。
これに対して、 ステップ S 1 5において、 処理の終了が指示されたと判定した 場合、 上述したように、 周波数制御部 3 3は、 その処理を終了する。
なお、 上述した一連の処理のうちの、 周波数 UPの指令である場合 （ステップ S 3の処理で Y E Sと判定された場合） のそれ以降の処理、 即ち、 上述したステ ップ S 4乃至 S 8の処理は、 その順番で実行'される必要がある。 これに対して、 周波数 DOWNの指令である場合 （ステップ S 9の処理で Y E Sと判定された場 合） のそれ以降の処理は、 即ち、 上述したステップ S 1 0乃至 S 1 4の処理は、 必ずしもその順番で実行される必要はない。 具体的には、 ステップ S 1 0乃至 S 1 3の処理と、 ステップ S 1 4の処理のそれぞれは、 相互に独立した処理として 順序関係なく実行可能である。
次に、 図 1 1乃至図 1 4を参照して、 図 4の情報処理装置 2 1の全体の動作を 説明する。
なお、 この例においては、 例えば、 上述した従来の情報処理装置 1 (図 1 ) の 動作と対応させ、 即ち、 上述した図 2と図 3にあわせて、 情報処理装置 1に入力 される信号 （保持部 1 2 — 1に入力される信号） は、 （AO, BO, CO, DO) のデ ータ列であり、 データ列 （A0， B0, CO, DO) の各データのそれぞれは、 その順 番で、 1クロック毎に順次入力されるとする。 例えば、 いま、 周波数制御部 3 3力 上述した図 7のステップ S 1乃至 S 1 5 の処理を実行し、 最高周波数の同期ク口ック信号 CLKを出力しているとする。 この場合、 この例においては、 上述したように （図 8に示されるように） 、 保 持部 1 2— 1乃至 1 2— 4のうちのいずれもバイパスされない （データは、 全て の保持部 1 2 _ 1乃至 1 2— 4のそれぞれを通過する） ので、 情報処理装置 2 1 の動作は、 図 1 1に示されるようになる。 図 1 1と、 上述した図 2を比較すると 明らかなように、 最高周波数の同期クロック信号 CLKが出力されている場合の 情報処理装置 2 1の動作 （図 1 1 ) は、 最高周波数の同期クロック信号 CLKが 出力されている場合の情報処理装置 1の動作 （図 2 ) と基本的に同様とされる。 従って、 最高周波数の同期クロック信号 CLKが出力されている場合の情報処理 装置 2 1の動作の説明は省略する。 .
この状態で、 例えば、 最高周波数の 1/2の周波数がエンコードされた周波数 情報 Infqが、 周波数制御部 3 3に新たに入力され、 上述した図 7のステップ S 1乃至 S 1 5の処理が実行されて、 最高周波数の 1/2の同期ク口ック信号 CLK が出力されたとする。 ただし、 ここでは、 図 9に示されるように、 1つの保持部 1 2— 2のみがバイパスされる （データが保持部 1 2— 2を通過しない） ように 設定されたとする。
この場合、 情報処理装置 2 1の動作は、 例えば、 図 1 2に示されるようになる。 即ち、 1クロック目に、 データ AOが保持部 1 2— 1に入力され、 かつ保持さ れる。
2クロック目に、 保持部 1 2— 1において、 データ AO が出力されるとともに、 データ B0が入力され、 かつ保持される。 データ AOは、 セレクタ部 3 1— 1を 通過して、 信号処理部 1 3— 1により第 1の処理が施されてデータ A1 となり、 保持部 1 2 _ 2をバイパスして （通過しないで） そのままセレクタ部 3 1— 2を 通過し、 さらに、 信号処理部 1 3— 2により第 2の処理が施されてデータ A2と なり、 3クロック目が出力されるまでに、 保持部 1 2— 3に入力され、 かつ保持 される。 なお、 保持部 1 2— 2は、 同期クロック信号 CLKが供給されないので (CLKマスク部 3 2— 2により供給の停止が制御されているので） 、 データ A 1 を保持しない。
3クロック目に、 保持部 1 2— 1において、 データ B0 が出力されるとともに、 データ COが入力され、 かつ、 保持される。 保持部 1 2— 3において、 データ A2 が出力されるとともに、 次の 4クロック目が出力されるまでに、 保持部 1 2— 1 より出力されたデータ B0 、 セレクタ部 3 1 - 1を通過して信号処理部 1 3— 1によりデータ B1 とされ、 さらに、 保持部 1 2— 2をバイパスして （通過しな いで） セレクタ部 3 1— 2をそのまま通過し、 信号処理部 1 3— 2によりデータ B2 とされた後、 入力され、 そのデータ B2が保持される。 データ A2は、 セレク タ部 3 1— 3を通過し、 信号処理部 1 3— 3により第 3の処理が施されてデータ A3 となり、 4クロック目が出力されるまでに、 保持部 1 2— 4に入力され、 つ保持される。
4クロック目以降、 保持部 1 2— 1、 保持部 1 2— 3、 および、 保持部 1 2 _ 4のそれぞれ、 並びに、 信号処理部 1 3 _ 1乃至 1 3— 3のそれぞれが、 上述し た処理を繰り返し、 その結果、 4クロック目にデータ A3が外部に出力され、 さ らに、 図示はしないが、 5クロック目にデータ B 3力 6クロック目にデータ C3が、 7クロック目にデータ D3が、 それぞれ外部に出力される。
即ち、 同期クロック信号 CLKの周波数が最高周波数の 1/2であり、 かつ、 1 つの保持部 1 2— 2がバイパスされている場合、 情報処理装置 2 1は、 1クロッ ク目に、 データ AOを入力し、 4クロック目に、 信号処理部 1 3— 1乃至 1 3— 3のそれぞれにより処理されたデータ A 3を外部に出力する。
このように、 同期クロック信号 CLKの周波数が最高周波数の 1/2の場合の従 来の情報処理装置 1は、 上述したように （図 3に示されるように） 、 保持部 1 2 一 1乃至 1 2 _ 4のうちのいずれもバイパスしないので (データを、 全ての保持 部 1 2 _ 1乃至 1 2— 4に通過させるので） 、 1クロック目に入力されたデータ AO力 データ A3に変換されて外部に出力されるタイミングは、 5クロック目で ある。 これに対して、 同期クロック信号 CLKの周波数が最高周波数の 1/2の場合の 情報処理装置 2 1は、 上述したように （図 1 2に示されるように） 、 いまの場合、 1つの保持部 1 2— 2をバイパスするので、 1クロック目に入力されたデータ AO データ A3に変換されて外部に出力されるタイミングは、 従来の情報処理 装置 1のそれと比較して 1クロック少ない 4クロック目となる。
従って、 その処理時間は、 従来の情報処理装置 1 (図 1 ) においては、 上述し たように （図 3に示されるように） 、 最高周波数時の処理時間 T 1の 2倍の T2 ( = 2 T1 ) となるのに対して、 1つの保持部 1 2— 2をバイパスする情報処理 装置 2 1 (図 4 ) においては、 図 1 2に示されるように、 最高周波数時の処理時 間 T1の 1. 5倍の T3 ( = 1. 5T1 ) となり、 処理時間の短縮が可能になる。
即ち、 本発明の情報処理装置 2 1は、 同期クロック信号 CLKの周波数が下が つても、 従来の情報処理装置 1に比較して、 その処理能力の低下が抑制され、 一 定以上の処理能力を維持することが可能になる。 換言すると、 低周波数の同期ク 口ック信号 CLKで動作する本発明の情報処理装置 2 1の処理能力は、 従来の情 報処理装置 1のそれに比較して高くなる。
また、 バイパスされる保持部 1 2— 2には、 同期クロック信号 CLKが供給さ れないので （CLKマスク部 3 2— 2がその供給を停止するように制御するので） 、 保持部 1 2— 2の動作は停止し、 保持部 1 2 _ 2の電力の消費は抑制される。 換 言すると、 低周波数の同期ク口ック信号 CLKで動作する本発明の情報処理装置 2 1の消費電力は、 従来の情報処理装置 1のそれに比較して抑制される （低下す る） 。
上述したように、 選択信号 selectA乃至 sel ectDのそれぞれは、 他とは独立 した信号とされているので、 保持部 1 2— 1乃至 1 2— 4のそれぞれに対して、 バイパスを行うか否かの設定も他とは独立して実行可能である。 即ち、 情報処理 装置 2 1において、 保持部 1 2— 1乃至 1 2— 4のうちのバイパスされる保持部 の種類および個数は、 1クロック内に処理が可能な範囲で特に限定されず、 任意 の個数、 かつ、 任意のものが選択可能とされる。 従って、 情報処理装置 2 1の処理能力をさらに高く し、 かつ、 その消費電力を 抑制するためには、 保持部 1 2— 1乃至 1 2— 4のうちのバイパスされる保持部 の個数を、 1クロックの間に処理可能な範囲で、 単に増加させればよい。
例えば、 上述した例では、 最高周波数の 1/2の同期クロック信号 CLKが出力 され、 かつ、 1つの保持部 1 2— 2のみがバイパスされる （データが保持部 1 2 一 2を通過しない） 場合の情報処理装置 2 1の動作を説明した。
これに対して、 情報処理装置 2 1の処理能力のさらなる向上、 および、 消費電 力のさらなる抑制のために、 上述したように （図 1 0に示されるように） 、 最高 周波数の 1/2の同期クロック信号 CLKが出力されている場合、 情報処理装置 2 1は、 2つの保持部 1 2— 2、 および、 保持部 1 2— 3のそれぞれをバイパスさ せる （データを保持部 1 2— 2、 および、 保持部 1 2— 3のそれぞれに通過させ ない） ようにすることも可能である。
図 1 4は、 そのような、 最高周波数の 1/2の同期クロック信号 CLKが出力さ れ、 かつ、 2つの保持部 1 2— 2、 および、 保持部 1 2— 3がバイパスされる場 合の情報処理装置 2 1の動作を表している。 なお、 図 1 3は、 図 1 4との比較の ために、 最高周波数の同期ク口ック CLKが出力されている場合の情報処理装置 2 1の動作を表したものであり、 上述した図 1 1 (図 2 ) と同一の図とされてい る。
図 1 4に示されるように、 1クロック目に、 データ AQが保持部 1 2— 1に入 力され、 かつ保持される。
2クロック目に、 保持部 1 2— 1において、 データ AO が出力されるとともに、 データ B0が入力され、 かつ保持される。
データ AOは、 セレクタ部 3 1— 1を通過して、 信号処理部 1 3— 1により第 1の処理が施されてデータ A1 となり、 保持部 1 2— 2をバイパスして （通過し ないで） そのままセレクタ部 3 1— 2を通過する。 さらに、 データ A 1は、 信号 処理部 1 3 _ 2により第 2の処理が施されてデータ A2となり、 保持部 1 2— 3 をバイパスして （通過しないで） そのままセレクタ部 3 1— 3を通過する。 そし て、 データ A2は、 信号処理部 1 3— 3により第 3の処理が施されてデータ A3 となり、 3クロック目が出力されるまでに、 保持部 1 2— 4に入力され、 かつ保 持される。
なお、 保持部 1 2— 2、 および保持部 1 2— 3のそれぞれは、 同期クロック信 号 CLKが供給されないので （CLKマスク部 3 2— 2、 および、 0^マスク部3 2 一 3のそれぞれによりその供給の禁止が制御されているので） 、 データ A l、 お よび、 データ A2のそれぞれを保持しない。
3クロック目以降、 保持部 1 2— 1、 および、 保持部 1 2 _ 4のそれぞれ、 並 びに、 信号処理部 1 3— 1乃至 1 3— 3のそれぞれが、 上述した処理を繰り返し、 その結果、 3クロック目にデータ A3が外部に出力され、 さらに、 図示はしない 力 4クロック目にデータ B 3が、 5クロック目にデータ C3力 6クロック目 にデータ D3が、 それぞれ外部に出力される。
即ち、 同期クロック信号 CLKの周波数が最高周波数の 1/2であり、 かつ、 2 つの保持部 1 2— 2、 および、 保持部 1 2— 3がバイパスされる場合、 情報処理 装置 2 1は、 1クロック目に、 データ AOを入力し、 3クロック目に、 信号処理 部 1 3 _ 1乃至1 3— 3のそれぞれにより処理されたデータ A 3を外部に出力す る。
このように、 同期クロック信号 CLKの周波数が最高周波数の 1/2であり、 力、 つ、 1つの保持部 1 2— 2のみがバイパスされた場合、 上述したように （図 1 2 に示されるように） 、 1クロック目に入力されたデータ AO力 データ A3に変 換されて外部に出力されるタイミングは、 4クロック目となる。
これに対して、 同期クロック信号 CLKの周波数が最高周波数の 1/2であり、 かつ、 2つの保持部 1 2— 2、 および、 保持部 1 2— 3がバイパスされる場合、 上述したように （図 1 4に示されるように） 、 1クロック目に入力されたデータ AOが、 データ A3に変換されて外部に出力されるタイミングは、 1つの保持部 1 2— 2のみがバイパスされた場合のそれと比較して 1クロック少ない 3クロック 目となる。 従って、 その処理時間は、 1つの保持部 1 2— 2のみがバイパスされた場合に おいては、 上述したように （図 1 2に示されるように） 、 最高周波数時の処理時 間 T1の 1. 5倍の T1 ( = 1. 5T1) となるのに対して、 2つの保持部 1 2— 2、 お よび保持部 1 2— 3がバイパスされた場合においては、 図 1 4に示されるように、 最高周波数時の処理時間 T 1と同一の T4 ( = T1) となり、 処理時間のさらなる短 縮が可能になる。
また、 保持部 1 2— 2に加えてさらに、 保持部 1 2 _ 3の動作も停止するので、 保持部 1 2— 2のみならず保持部 1 2— 3の電力の消費も抑制される。 換言する と、 情報処理装置 2 1の消費電力はさらに抑制される （低下する） 。
上述した一連の処理は、 ハードウェアにより実行させることもできるが、 ソフ トウェアにより実行させることも可能である。
この場合、 図 4の情報処理装置 2 1のうちの保持部 1 2— 1乃至 1 2— 4、 セ レクタ部 3 1— 1乃至 3 1— 4、 および、 信号処理部 1 3— 1乃至 1 3— 3は、 例えば、 図 1 5に示されるパーソナルコンピュータ 5 1の CPU (Central
Processing Uni t) 6 1として構成可能である。 或いは、 信号処理部 1 3— 1乃 至 1 3— 3が省略された場合、 図 4の情報処理装置 2 1のうちの保持部 1 2 _ 1 乃至保持部 1 2—4、 および、 セレクタ部 3 1— 1乃至 3 1 _ 4は、 例えば、 ノ、" 一ソナルコンピュータ 5 1のバス 6 4、 若しくは入出力インタフェース 6 5とし て構成可能である。
図 1 5において、 CPU 6 1は、 ROM (Read Only Memory) 6 2に記憶されてい るプログラム、 または記憶部 6 8力、ら RAM (Random Acces s Memory) 6 3に口 ードされたプログラムに従って各種の処理を実行する。 RAM 6 3にはまた、 CPU 6 1が各種の処理を実行する上において必要なデータなども適宜記憶される。 なお、 この例においては、 例えば、 そのようなプログラムとして、 図 4の周波 数制御部 3 3、 および、 CLKマスク部 3 2— 1乃至 3 2— 4のそれぞれに対応す るモジュールが構成される。 これらの各モジュールのそれぞれは、 1つの独立し たアルゴリズムを持ち、 かつ、 そのアルゴリズムに従って固有の動作を実行する。 即ち、 各モジュールのそれぞれは、 CPU 6 1により適宜読み出され、 実行される。
CPU 6 1 , ROM 6 2 , および RAM 6 3は、 バス 6 4を介して相互に接続されてい る。 このバス 6 4にはまた、 入出力インタフェース 6 5も接続されている。
入出力インタフェース 6 5には、 キーボードなどよりなる入力部 6 6、 デイス プレイなどよりなる出力部 6 7、 ハードディスクなどより構成される記憶部 6 8、 および、 インターネットを含むネットワーク （図示せず） を介しての他の装置 (図示せず） との通信処理を実行する通信部 6 9が接続されている。
入出力ィンタフェース 6 5にはまた、 必要に応じてドライブ 7 0が接続され、 磁気ディスク、 光ディスク、 光磁気ディスク、 或いは半導体メモリなどのリムー バブル記録媒体 7 1が適宜装着され、 それらから読み出されたコンピュータプロ グラムが、 必要に応じて記憶部 6 8にインス トールされる。
上述した一連の処理を実行させるプログラムは、 ネットワークや記録媒体から インス トールされる。 この記録媒体は、 図 1 5に示されるように、 装置本体とは 別に、 所有者等にプログラムを提供するために配布され、 ドライブ 7 0に装着さ れる、 プログラムが記録されている磁気ディスク (フロッピディスクを含む) 、 光ディスク (CD-ROM (Compact Di sk-Read Only Memory) , DVD (Digi tal
Versati le Disk)を含む） 、 光磁気ディスク （MD (Mini-Disk) を含む） 、 も しくは半導体メモリなどのリムーバブル記録媒体 （パッケージメディア） 7 1に より構成されるだけでなく、 装置本体に予め組み込まれた状態でユーザに提供さ れる、 プログラムが記録されている R0M 6 2や、 記憶部 6 8に含まれるハードデ イスクなどで構成される。
なお、 本明細書において、 上述した一連の処理を実行するステップは、 記載さ れた順序に沿って時系列的に行われる処理はもちろん、 必ずしも時系列的に処理 されなく とも、 並列的あるいは個別に実行される処理をも含むものである。 産業上の利用可能性 以上のごとく、 本発明によれば、 同期クロック信号の周波数を可変とすること ができる。 特に、 同期クロック信号の周波数が低周波数とされても、 処理能力の 低下を防止するとともに、 電力消費を抑制することができる。

Claims

請求の範囲
1 . 所定の周波数の同期ク口ックに同期して動作する情報処理装置において、 前記同期ク口ックの前記周波数を変更して、 変更した前記周波数の前記同期ク 口ックを出力するクロック出力手段と、
前記クロック出力手段より所定の第 1のクロックが出力された場合、 所定のデ ータを入力、 かつ、 保持し、 前記クロック出力手段より前記第 1のクロックの次 の第 2のクロックが出力されたとき、 保持した前記データを出力する保持手段と、 前記同期ク口ック出力手段より出力される前記同期ク口ックの前記周波数に基 づいて、 前記保持手段をバイパスして前記データを伝送させるか否かを指令する 選択指令を生成する選択指令生成手段と、
前記選択指令生成手段により生成された前記選択指令が、 前記保持手段をバイ パスして前記データを伝送させるという内容であった場合、 前記データを前記保 持手段を介さずにそのまま出力し、 前記選択指令が、 前記保持手段をバイパスし なレ、で前記データを伝送させるという内容であつた場合、 前記保持手段より出力 された前記データを出力するバイパス手段と
を備えることを特徴とする情報処理装置。
2 . 前記保持手段、 および、 前記バイパス手段がその順番に接続された組が複 数組設けられ、 複数の前記組のそれぞれがカスケ一ド接続されている
ことを特徴とする請求の範囲第 1項に記載の情報処理装置。
3 . 前記データに所定の処理を施すデータ処理手段をさらに備え、
前記保持手段は、 前記データ処理手段により前記処理が施された前記データを 入力、 かつ保持した後、 出力し、
前記バイパス手段は、 前記選択指令が、 前記保持手段をバイパスして前記デー タを伝送させるという内容であつた場合、 前記データ処理手段により前記処理が 施された前記データを前記保持手段を介さずにそのまま出力し、 前記選択指令が、 前記保持手段をバイパスしないで前記データを伝送させるという内容であった場 合、 前記データ処理手段により前記処理が施されて、 前記保持手段に入力、 かつ、 保持された後、 前記保持手段より出力された前記データを出力する
ことを特徴とする請求の範囲第 1項に記載の情報処理装置。
4 . 前記選択指令生成手段により生成された前記選択指令が、 前記保持手段を バイパスして前記データを伝送させるという内容であった場合、 前記保持手段の 処理を停止させるように制御する停止制御手段
をさらに備えることを特徴とする請求の範囲第 1項に記載の情報処理装置。
5 . 前記選択指令生成手段は、 前記同期クロック出力手段より出力される前記 同期クロックの前記周波数に対応する周波数情報をさらに生成し、 生成した前記 周波 ¾情報に基づいて前記選択指令を生成する
ことを特徴とする請求の範囲第 1項に記載の情報処理装置。
6 . 前記選択指令生成手段は、 外部より供給される、 前記同期クロック出力手 段より出力される前記同期ク口ックの前記周波数に対応する周波数情報をさらに 受信し、 受信した前記周波数情報に基づいて前記選択指令を生成する
ことを特徴とする請求の範囲第 1項に記載の情報処理装置。
7 . 所定の周波数の同期クロックに同期して動作し、
前記同期クロックの前記周波数を変更して、 変更した前記周波数の前記同期ク 口ックを出力するクロック出力装置と、
前記ク口ック出力装置より所定の第 1のクロックが出力された場合、 所定のデ ータを入力、 かつ、 保持し、 前記クロック出力装置より前記第 1のクロックの次 の第 2のクロックが出力されたとき、 保持した前記データを出力する保持装置と、 前記データを前記保持装置を介さずにそのまま入力する第 1の入力部、 前記保 持装置より出力された前記データを入力する第 2の入力部、 および、 前記第 1の 入力部と前記第 2の入力部のうちのいずれか一方に入力された前記データを出力 する出力部を有するバイパス装置と
を備える情報処理装置の情報処理方法であって、 前記同期ク口ック出力装置より出力される前記同期ク口ックの前記周波数に基 づいて、 前記保持装置をバイパスして前記データを伝送させるか否かを指令する 選択指令を生成する選択指令生成ステップと、
前記バイパス装置に対して、 前記選択指令生成ステップの処理により生成され た前記選択指令が、 前記保持装置をバイパスして前記データを伝送させるという 内容であつた場合、 前記第 1の入力部に入力された前記データを前記出力部より 出力させるように制御し、 前記選択指令が、 前記保持装置をバイパスしないで前 記データを伝送させるという内容であった場合、 前記第 2の入力部に入力された 前記データを前記出力部より出力させるように制御するバイパス制御ステップと を含むことを特徴とする情報処理方法。
8 . 所定の周波数の同期ク口ックに同期して動作し、
前記同期クロックの前記周波数を変更して、 変更した前記周波数の前記同期ク ロックを出力するクロック出力装置と、 '
前記クロック出力装置より所定の第 1のクロックが出力された場合、 所定のデ —タを入力、 かつ、 保持し、 前記クロック出力装置より前記第 1のクロックの次 の第 2のクロックが出力されたとき、 保持した前記データを出力する保持装置と、 前記データを前記保持装置を介さずにそのまま入力する第 1の入力部、 前記保 持装置より出力された前記データを入力する第 2の入力部、 および、 前記第 1の 入力部と前記第 2の入力部のうちのいずれか一方に入力された前記データを出力 する出力部を有するバイパス装置と
を備える情報処理装置を制御するコンピュータに、
前記同期クロック出力装置より出力される前記同期クロックの前記周波数に基 づいて、 前記保持装置をバイパスして前記データを伝送させるか否かを指令する 選択指令を生成する選択指令生成ステップと、
前記バイパス装置に対して、 前記選択指令生成ステップの処理により生成され た前記選択指令が、 前記保持装置をバイパスして前記データを伝送させるという 内容であった場合、 前記第 1の入力部に入力された前記データを前記出力部より 出力させるように制御し、 前記選択指令が、 前記保持装置をバイパスしないで前 記データを伝送させるという内容であつた場合、 前記第 2の入力部に入力された 前記データを前記出力部より出力させるように制御するバイパス制御ステップと を実行させることを特徴とするプログラム。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5388864B2 (ja) * 2007-12-13 2014-01-15 パナソニック株式会社 クロック制御装置、クロック制御方法、クロック制御プログラム及び集積回路
JP4998519B2 (ja) * 2009-05-29 2012-08-15 富士通株式会社 非同期インタフェース回路及び非同期データ転送方法
US9467410B2 (en) 2012-12-20 2016-10-11 Mcafee, Inc. Just-in-time, email embedded URL reputation determination
JP2019053413A (ja) * 2017-09-13 2019-04-04 カシオ計算機株式会社 データ処理装置及びデータ処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147163A (ja) * 1994-11-24 1996-06-07 Toshiba Corp 演算処理装置及び方法
US20010056552A1 (en) * 2000-06-16 2001-12-27 International Business Machines Corporation Latch structure for interlocked pipelined CMOS (IPCMOS) circuits
JP2002297260A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd 半導体集積回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2001A (en) * 1841-03-12 Sawmill
GB2288957B (en) 1994-03-24 1998-09-23 Discovision Ass Start code detector
JPH05313854A (ja) 1992-05-08 1993-11-26 Fujitsu Ltd レジスタファイル
JPH06295243A (ja) 1993-04-08 1994-10-21 Mitsubishi Electric Corp データ処理装置
JP2738351B2 (ja) * 1995-06-23 1998-04-08 日本電気株式会社 半導体集積論理回路
JPH09270677A (ja) * 1995-09-05 1997-10-14 Mitsubishi Electric Corp フリップフロップ回路及びスキャンパス並びに記憶回路
US6247134B1 (en) * 1999-03-31 2001-06-12 Synopsys, Inc. Method and system for pipe stage gating within an operating pipelined circuit for power savings
WO2001033351A1 (fr) 1999-10-29 2001-05-10 Fujitsu Limited Architecture de processeur
US7131017B2 (en) * 2002-08-16 2006-10-31 Carnegie Mellon University Programmable pipeline fabric having mechanism to terminate signal propagation
US7058830B2 (en) * 2003-03-19 2006-06-06 International Business Machines Corporation Power saving in a floating point unit using a multiplier and aligner bypass
US6972998B1 (en) * 2004-02-09 2005-12-06 Integrated Device Technology, Inc. Double data rate memory devices including clock domain alignment circuits and methods of operation thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147163A (ja) * 1994-11-24 1996-06-07 Toshiba Corp 演算処理装置及び方法
US20010056552A1 (en) * 2000-06-16 2001-12-27 International Business Machines Corporation Latch structure for interlocked pipelined CMOS (IPCMOS) circuits
JP2002297260A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd 半導体集積回路

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