JP2599999B2

JP2599999B2 - 変復調装置

Info

Publication number: JP2599999B2
Application number: JP23808789A
Authority: JP
Inventors: 浩幸田中; 廣司宇野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-13
Filing date: 1989-09-13
Publication date: 1997-04-16
Anticipated expiration: 2012-04-16
Also published as: JPH03100975A

Description

【発明の詳細な説明】［概要］回転記録媒体に変調記録するライトデータを２ビット
から３ビットに変調する共に３ビットで受けたコードリ
ードデータをもとの２ビットリードデータに復調する変
復調装置に関し、アクセス転送速度を落すことなくビット変換に使用す
るVFOの発振周波数を下げることを目的とし、２ビット単位で切り出されたライドデータを1/7コー
ド符号規則に従って３ビットライトコードに変換する符
号テーブルと、３ビットで受けたコードリードデータを
1/7コード復号規則に従って２ビットリードデータに変
換する復号テーブルとを有し、VFO回路が直接発振する
システムクロックでコードデータのビットシフトを行な
ってVFO発振周波数を下げ、またライトデータ及びリー
ドデータのパラレル変換を偶数ビットと奇数ビットに分
けて並列的にビットシフトすることで、ビットシフトを
VFO発振クロックの1/3分周クロックで動作できるように
構成する。

［産業上の利用分野］本発明は、ディスク等の回転記録媒体に記録すライト
データを1/7コードに変調すると共に回転記録媒体から
の1/7コードのリードデータを元のデータに復調する変
復調装置に関する。

データ記録装置として用いられている磁気ディスク装
置等のライトアクセスにあっては、ライトデータをMFM
方式等により変調して磁気ディスクに書込んでいる。ま
た記録密度を上げるため、近年、ライトデータを可変長
定比率コードに変換した後に変調して書込む変調装置が
用いられている。

この可変長定比率コードには、ライトデータの１ビッ
トを２ビットに伸長する2/7（two−by−seven）コー
ド、ライトデータの２ビットを３ビットに伸長する1/7
（one−by−seven）コード、及び1/8（one−by eight）
コード等があるが、近年は、２ビットを３ビットに伸長
する1/7コードが主流となっている。

一方、磁気ディスクに例えば1/7コード変換により記
録されたコードデータは、リードアクセスを受けて読出
された際に、1/7コード復号規則に従って３ビットのコ
ードリードデータを２ビットのリードデータに復号し、
例えば１バイト分の復号リードビット数が得られたタイ
ミングで取込んで上位装置に転送する。

ところで、磁気ディスク装置等においては、常に、デ
ータの高速転送が要求されている。この高速転送を実現
するためには、単純に転送速度、即ち、データのビット
ライト、ビットリードを決めるシステムクロックの周波
数を高くすればよい。

通常、システムクロックの発生には、可変周波数発振
回路（VFO回路）が使用され、VFO回路の発振クロックを
分周してシステムクロックを作成している。このためシ
ステムクロックの周波数を上げると、分周比の逆数分だ
けVFO回路の発振周波数が高くなってしまう。VFO回路は
発信周波数が高い程、コスト的に高価な高速の回路素子
が必要となり、また高速動作の安定性を補償するための
回路が複雑化し、更に消費電力自体も増え、VFO回路に
要する装置としての負担がかなり大きくなる。またシス
テムクロックの高速化に伴い、当然に変調回路を構成す
る論理回路に高速の回路素子を使用しなければならず、
同様に消費電流の増加とコストアップを招く問題があ
る。

従って、VFO回路の発振周波数を高くすることなくシ
ステムクロックを高速化して高速転送を実現することが
望まれる。

［従来の技術］第９図は従来の変復調装置の構成図であり、ライトデ
ータを２ビット単位に切り出して３ビットの1/7コード
に変調し、且つ３ビット単位で切り出した1/7コードか
ら２ビットのリードデータを復調する装置を示してい
る。

第９図において、16はVFO回路であり、ディスクから
のリードデータ又はサーボクロックを受け、安定した周
波数の基準システムクロック、例えば108MHzの基準シス
テムクロックを発振する。VFO回路16からの基準システ
ムクロックは1/3分周器26で36MHzのシステムクロックに
分周され、また1/2分周器24で54MHzのシステムクロック
に分周される。

28はシフトレジスタであり、ライトアクセス時にはラ
イトデータをバイト単位でロードしてシリアル変換出力
し、またリードアクセス時には復調リードデータのシリ
アル出力をロードシフトし、１バイト分のパラレルビッ
ト出力が得られたときに上位装置への転送取り込みを受
ける。

30は２段構成のシフトレジスタであり、ライトアクセ
ス時にはライトデータを２ビット単位に切り出し、リー
ドアクセス時には復調２ビットデータのパラレル出力を
シリアルデータに変換する。32はエンコーダ／デコーダ
であり、２ビットデータを３ビットコードデータに変換
する1/7コード符合テーブルと、３ビットコードを２ビ
ットデータに変換する1/7コード復号テーブルを備え
る。34は３段構成のシフトレジスタであり、ライトアク
セス時には変調された３ビットコードをシリアル変換
し、リードアクセス時にはコードリードデータの３ビッ
ト切り出しを行なう。

更に、36はパラレルロード信号を発生するANDゲート
であり、1/2分周器24と1/3分周器26の各システムクロッ
クの立上がりに同期してライトアクセス時にはシフトレ
ジスタ30に対するパラレルロード信号を有効として２ビ
ットデータを３ビットコードに変調し、ライトアクセス
時にはシフトレジスタ34に対するパラレルロード信号を
有効として３ビットコードデータから２ビットデータを
復調させる。

第10図は、第９図の基準システムクロック、1/3,1/2
分周されたシステムクロック（分周クロック）のタイミ
ングチャートである。

まずライトアクセス時の動作を説明すると、例えば時
刻t1でANDゲート36からＨレベルとなるパラレルロード
信号が得られ、シフトレジスタ30の２ビットライトデー
タをエンコーダ機能が有効となっているエンコーダ／デ
コーダ32にロードして３ビットの1/7コードに変換した
後にシフトレジスタ34にロードする。

また1/2分周クロック54MHzの立上り時刻t1,t2,t4の各
々でシフトレジスタ34にロードされた３ビットコードは
ビットシフトを受けてコードライトデータにシリアル変
換される。同時に1/3分周クロック36MHzの立上りt1,t3
でシフトレジスタ30に対する次の２ビットライトデータ
のロードが行なわれる。そして時刻t1から基準システム
クロックの６周期目の時刻t5に至ると、時刻t1と同様に
して2/3ビット変換が行なわれ、以下、これを繰り返
す。

次にリードアクセスを説明すると、時刻t1でANDゲー
ト36からＨレベルとなるパラレルロード信号がシフトレ
ジスタ34に対し有効となり、シフトレジスタ34の３ビッ
トのコードリードデータをデコード機能が有効となって
いるエンコーダ／デコーダ32にロードして２ビットリー
ドデータに変換した後、シフトレジスタ30にパラレルロ
ードする。

一方、1/2分周クロツク54MHzの立上がり時刻t1,t2,t4
の各々でシフトレジスタ34に対し次の３ビットのコード
リードデータのロード・シフトが行なわれ、時刻t5のタ
イミングで再度ANDゲート36のパラレルロード信号が得
られることで、復号処理を行なう。同時に、時刻t1で復
号されてシフトレジスタ30にパラレルロードされた２ビ
ットリードデータは、1/3分周器26からの36MHzの分周ク
ロックの立上がり時刻t1,t3でビットシフトを受けてシ
リアル変換によりシフトレジスタ28にロード・シフトさ
れ、時刻t5のタイミングで次に復号された２ビットリー
ドデータのパラレルロードを受けシフトされる。以下、
これを繰り返す。レジスタ28は、１バイト分のリードデ
ータビットのパラレル出力が得られたタイミングで上位
転送のためのデータ取り込みを受ける。

［発明が解決しようとする課題］しかしながら、このような従来の変復調装置にあって
は、ライトアクセス時にはライトデータの２ビット切り
出しと、３ビットコードに変換後のシリアル変換出力と
の同期をはかり、またリードアクセス時には３ビットの
コード切り出しと、２ビット変換後のシリアル変換出力
との同期をはかるため、両者のシステムクロックの周波
数比率を２対３（周期は逆に３対２）としており、この
２種のシステムクロックをVFO回路の発振クロックを分
周することで得ている。

このためVFO回路の発振周波数は、２ビット切出しの
クロック周波数36MHzと、３ビットシリアル変換クロッ
ク周波数54MHzの最小公倍数となる108MHzに定めなけれ
ばならない。

このようにVFO回路の発振周波数が高いと、他の回路
部に比べコスト的に高価な高速の回路素子をVFO回路に
使用しなければならず、安定性を高めるための補償回路
も複雑化し、更に消費電力も高くなる問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、転送速度を落とすことなくVFO回路の発振周波
数を下げて安定性の向上とコストダウンができる変復調
装置を提供することを目的とする。

［課題を解決するための手段］第１図は本発明の原理説明図である。

まず本発明は、磁気ディスクや光ディスク等の回転記
録媒体との間で可変長定比率コードへの変調復調を行な
う変復調装置を対象とする。

このような変復調装置につき本発明にあっては、外部
信号に同期して所定の周波数のシステムクロックを作成
するシステムクロック作成手段10と；ライトデータを２
ビット単位に切り出し所定の符号規則に従って３ビット
コードに変換した後に回転記録媒体へシリアル転送して
書込ませる符号手段（16）と；回転記録媒体から読出さ
れたコードリードデータを３ビット単位に切り出して所
定復号規則に従って２ビットのリードデータに変換して
パラレル出力する復号手段18と；ライトアクセス時に
は、バイト単位で入力されたライトデータを偶数ビット
と奇数ビットに分けてロードした後にシステムクロック
に従ってビットシフトして最終シフト段から符号手段16
に２ビットライトデータをパラレル出力し、一方、リー
ドアクセス時には復号手段18からパラレル出力される２
ビットリードデータを偶数ビットと奇数ビットに分けて
システムクロックに従ってロードした後にビットシフト
を繰り返してバイト単位のパラレルビットデータに変換
するパラレル変換手段100と；を設ける。

ここでパラレル変換手段100は、偶数ビットシフト手
段12と、奇数ビットシフト手段14を有し、ライトアクセ
ス時には、バイト単位で入力したライトデータの偶数ビ
ットを偶数ビットシフト手段12にロードすると同時に、
奇数ビットを奇数ビットシフト手段14にロードした後に
システムクロックに従って並列的にビットシフトさせ、
最終シフト段及び最終から２番目のシフト段より、ビッ
トシフト毎に２組の２ビットライトデータを符号手段16
にパラレル出力する。

またリードアクセス時には、復号手段18から２ビット
のリードデータがパラレル出力される毎に、システムク
ロックに従って偶数ビットを偶数ビットシフト手段12の
初段に、同時に奇数ビットを奇数ビットシフト手段14の
初段にロードすると共に既にロード済のビットを各々ビ
ットシフトさせ、偶数ビット及び奇数ビットシフト手段
12,14の所定回数のロード及びビットシフトのタイミン
グで得られたバイト単位のパラレルビットデータを上位
装置の転送データとして取り込む。

ここで、システムクロック作成手段10は、リードデー
タ或いはサーボクロックを受けて所定周波数の基準シス
テムクロックを発振して符号手段16及び復号手段18の各
々にコードデータシフトクロックCLK1として供給する可
変周波数発振回路20と；可変周波数発振回路20からの基
準システムクロックCLK1の周期を1/3に分周したシステ
ムクロックを作成してパラレル変換手段100にビットシ
フトクロックCLK2として供給する分周器22とを備える。

また符号化手段16は、例えば２ビット単位に切り出し
たライトデータを、１つ前の変換済み３ビットデータの
最終ビットと、次に変換する２ビットライトデータに基
づいて３ビットコードに変換する1/7コード変換テーブ
ル等を備える。

復号手段18は、例えば３ビット単位に切り出されたコ
ードリードデータを、１つ前及び次の各３ビットリード
データに基づいて２ビットのリードデータに変換する1/
7コード復号デーブル等を備える。

更に、1/7コード変換テーブルを備えた符号化手段16
は、バイト単位に入力された最後の２ビットライトデー
タを３ビットのコードライトデータに変換するため、次
にロードされるバイト単位のライトデータの先頭から２
ビットのライトデータを必要とすることから、偶数ビッ
トシフト手段12及び奇数ビットシフト手段14の各々は、
最終から２番目のシフト段よりバイト単位でロードした
最終ビットを最終シフト段にビットシフトすると同時
に、次に処理されるバイト単位のライトデータの先頭の
奇数ビート及び偶数ビットの各々を最終から２番目のシ
フト段に直接ロードして符号化手段16に出力させるよう
に構成する。

［作用］このような構成を備えた本発明の変復調装置にあって
は、VFO回路の発振周波数は、変調後及び復調前の３ビ
ットコードデータをシリアル又はパラレル変換するシス
テムクロックに一致する周波数とすればよく、一方、変
調前及び復調後の２ビットデータのパラレル又はシリア
ル変換に使用するシステムクロックは、VFO回路の発振
する基準システムクロックを1/3に分周したシステムク
ロックを使用すればよい。

このためVFO回路の発振周波数を２ビットデータのパ
ラレル／シリアル変換に使用するシステムクロックと、
３ビットコードのパラレル／シリアル変換に使用するシ
ステムクロックの各周波数の最小公倍数となる高い周波
数に定める必要がなく、転送速度を変えることなくVFO
回路の発振周波数を従来の1/2に落とすことができる。

即ち、変調後又は復調前の1/7コードのリードデータ
のビット変換に使用するシステムクロックの周波数を、
従来と同様、54MHzとすると、VFO回路はこのシステムク
ロックCLK1の周波数54MHzを基準システムクロックとし
て直接発振すればよい。また変調前又は復調後のライト
データのビット変換使用するシステムクロックは、VFO
回路からの基準システムクロックを1/3に分周した18MHz
のシステムクロックCKL2を使用すればよい。

従って、VFO回路の発振周波数の引き下げにより回路
コストを下げると共に安定性が向上し、またパラレル変
換のビットシフトを行なうシステムクロックも十分に低
くできるため、定価的に安価な低速の回路素子もあって
も高い安定性が得られ、大幅にコストダウンできる。

［実施例］第２図は本発明の一実施例を示した実施例構成図であ
る。

第２図において、10はシステムクロック作成回路であ
り、VFO回路（可変周波数発振回路）20と、1/3分周器22
を備える。VFO回路20は、外部からのリードデータまた
はサーボクロックに基づいて、所定周波数の基準システ
ムクロックを発振しており、後の説明で明らかにする変
復調部200に対し、コードデータシフトクロックCLK1と
して直接供給している。ここでVFO回路20の発振周波数
は、例えば54MHzに定められる。

1/3分周器22は、VFO回路20から発振した54MHzの基準
システムクロックを1/3に分周したシステムクロックを
発生し、後の説明で明らかにするパラレル変換回路部10
0に対し２ビットデータシフトクロックCLK2として供給
し、VFO回路20の発振周波数54MHzを1/3に分周している
ことから18MHzのシステムクロックとなる。

変復調部200には、符号テーブル16と復号テーブル18
が設けられる。符号テーブル16には1/7コード変換規則
に従った変換テーブル情報が格納され、また復号テーブ
ル18には1/7コード復号規則に従ったテーブル情報が格
納される。

具体的には、符号テーブル16には次表の符号表に従っ
たテーブルデータが格納される。

即ち、符号テーブル16にあっては、前記符号表に従っ
て、現在データとしての２ビットバイトデータを1/7コ
ード変換された３ビットのコードデータに変換するもの
で、このコード変換には、次に変換されるライトデータ
の２ビットが必要となる。従って、符号テーブル16に対
しては、前段に設けられたパラレル変換部100より現在
データとしてのライトデータ２ビットb00,b01及び次の
２ビットライトデータb02,b03が並列的に入力されてい
る。

一方、復号テーブル18には次表に示す1/7コードの復
号表に従ったテーブル情報が格納される。

即ち、復号テーブル18は、磁気ディスク側から読み出
されたコードリードデータの３ビットパラレル入力を現
在データとして受け、この３ビットのコードリードデー
タを元の２ビットのデータに変換する。この３ビットコ
ードの復号変換には、前記復号表から明らかなように前
回の３ビットコードのリードデータ及び次の３ビットの
コードリードデータを必要とする。

この符号テーブル16及び復号テーブル18を実現するた
めの符号規則及び復号規則については特開昭58−119273
号に詳細に示される。

変復調部200には、更に３段構成のシフトレジスタ38
が設けられている。シフトレジスタ38はライト動作時に
あっては、符号テーブル16からパラレル出力された３ビ
ットのコードライトデータC0,C1,C2をロードした後に、
VFO回路20からのコードデータシフトクロックによるビ
ットシフトを受けてシリアルデータに変換して、ディス
ク側にシリアルコードライトデータとして出力する。ま
た、リード動作時にあっては、ディスク側から得られる
シリアルコードリードデータをVFO回路20からのコード
データシフトクロックCLK1によりビット単位に逐次ロー
ドした後にビットシフトし、３ビットのパラレルコード
リードデータC0,C1,C2として復号テーブル18に出力し、
前記復号表に従って２ビットのライトデータRB0,RB1と
してパラレル出力する。

変復調部200の前段に設けられたパラレル変換部100に
は偶数ビットシフト回路12と奇数ビットシフト回路14が
設けられる。

偶数ビットシフト回路12及び奇数ビットシフト回路14
は、ライト動作の際には、データバッファ40,42の各々
にバイト単位で格納された２バイト分のライトデータの
ビットを偶数ビットと奇数ビットに分けて各々ロード
し、ロード後に1/3分周器22からの２ビットデータシフ
トクロックCLK2により並列的にビットシフトされる。こ
のライト動作時の並列ビットシフトは、ライトデータを
２ビット単位に切り出して符号テーブル16に供給するも
ので、具体的には偶数ビットシフト回路12及び奇数ビッ
トシフト回路14における最終シフト段の出力b00,b01と
最終から２番目のシフト段の出力b02とb03を、符号テー
ブル16に与えている。従って、偶数ビットと奇数ビット
に分けたロード状態で２バイトライトデータの先頭から
４ビットが符号テーブル16にパラレル出力され、前記符
号表に従った最初の３ビットのコードライトデータへの
変換ができる。次に２ビットデータシフトクロックCLK2
を受けて１回目のビットシフトが行なわれると、符号テ
ーブル16に対し２バイトデータの３番目から６番目の４
つのビットのパラレル出力が行なわれ、次の３番目と４
番目の２ビットライトデータの３ビットコードへの変換
が行なわれる。以下、同様にして２バイドデータの最後
の２ビットまでのビットシフトを行なうが、最後の２ビ
ットについては次の２ビットライトデータがバイトデー
タの中には存在しないことから、この時データバッファ
40,42側に準備されている次の２バイト分のライトデー
タの先頭２ビットを符号テーブルのビット02,03として
出力して、現在処理中の２バイト分データの最後の２ビ
ットの３ビットコード変換を実現している。

このようなパラレル変換部100によるライト動作時の
処理は後の説明で更に明らかにされる。

次に、リード動作時のパラレル変換部100にあって
は、復号テーブル18より復号された２ビットリードデー
タRB0,RB1がパラレル出力として得られることから、そ
の偶数ビットRB₀を偶数ビットシフト回路12の初段に逐
次ロードすると同時に、既にロード済みのビットデータ
をビットシフトし、奇数ビットRB1については奇数ビッ
トシフト回路14の初段にロードして同時に既にロード済
みのビットをビットシフトするようになる。そして復号
テーブル18より４回分の２ビットライトデータが得られ
たタイミングで、偶数ビットシフト回路12及び奇数ビッ
トシフト回路14は各々４ビットパラレル出力を生じてい
ることから、これをデータバッファ40に転送して８ビッ
トの１バイトリードデータとして上位装置への転送のた
めに取り込む。このようにして１バイト分のリードデー
タが得られたならば、次の１バイトについては偶数ビッ
トシフト回路12,14における未使用状態にある残りの４
つのシフト段に対するロードシフトを繰り返し、４回分
の２ビットライトデータが得られたタイミングでデータ
バッファ42側に８ビットとなる１バイト分の次のバイト
リードデータを上位装置転送のために取り込むようにな
る。

このようなリード動作時におけるパラレル変換部100
の動作についても、後の説明で更に明らかにされる。

次に第２図の実施例についてシステムクロックの周波
数を第９図に示した従来装置と対比してみると、磁気デ
ィスクとの間のコードライトまたはコードリードのため
にシフトレジスタ38を駆動するコードデータシフトクロ
ックCLK1、即ちVFO回路20が直接発振する基準システム
クロックについては、本発明は54MHzと従来の108MHzの
半分になっており、VFO回路20として低速の回路素子を
使用できるため、コストを下げると同時に動作の安定生
を保証できる。またライトデータの２ビット切り出し及
び復号リードデータのバイトデータ変換に使用されるパ
ラレル変換部100に対する２ビットデータシフトクロッ
クCLK2は、従来の36MHzに対し半分の18MHzとなり、クロ
ック周波数を下げたことでパラレル変換回路部100を構
成する回路素子として、更に低速なものを使用でき、コ
スト的にも安価で消費電力の低減もできる。

第３図は第２図のパラレル変換部100に設けた偶数ビ
ットシフト回路12の実施例構成図であり、奇数ビットシ
フト回路14については第４図に示す。尚、この実施例に
おいては８ビット構成のバイトデータを対象としてい
る。

第３図の偶数ビットシフト回路12には２バイトデータ
の８つの偶数ビットに対し、シフト段を構成する８つの
FF50−0,50−2,・・・50−14が設けられる。

上位のシフトデータビット08,10,12,14を出力するFF5
0−8,50−10,50−12,50−14に対しては、２ビットシフ
トクロックＡが供給され、一方、下位のシフトデータビ
ット00,02,04,06を出力するFF50−0,50−2,50−4,50−
６に対しては２ビットデータシフトクロックＢが供給さ
れている。２ビットデータシフトクロックＡとＢは、ラ
イト動作の際には第２図に示した同じ２ビットデータシ
フトクロックCLK2を供給するが、リード動作の際には、
まず２ビットデータシフトクロックＡを４周期供給した
後に、２ビットデータシフトクロックＢの供給の切り替
わって同様に４周期供給し、これを交互に繰り返す。

８つのシフト段を構成するFF50−0,・・・50−14の前
段にはORゲート52−0,52−2,・・・52−14が設けられ
る。ORゲート52−２及び52−６は３入力のORゲートであ
るが、それ以外は全て２入力のORゲートとなる。

ORゲート52−0,・・・52−14の入力の１つには、外部
からビットデータをロードするためのANDゲート54−0,5
4−2,・・・54−14が設けられる。即ち、ANDゲート54−
0,54−2,・・・54−14の一方にはパラレルロードＡ信号
が共通に入力されると共に、前段のバッファから得られ
た２バイトのライトデータの中の８つの偶数ビット00,0
2,・・・14の各々が入力される。

ANDゲート56−0,56−2,・・・56−12は前段のシフト
段から次のシフト段にビットシフトするために使用さ
れ、上位のシフトデータ08,10,12,14に対応した３つの
シフト用ANDゲート56−8,56−10,56−12にはシフトＡ信
号が与えられ、シフトデータビット06と08の間に設けら
れたシフト用ANDゲート56−６にはシフトＣ信号が与え
られ、更に下位シフトデータビット00,02,04,06に対応
して設けられた３つのANDゲートのうちのANDゲート56−
0,56−４にはシフトＢ信号が与えられ、ANDゲート56−
２に対してはシフトＤ信号が入力される。

ANDゲート56−６に対するシフトＣ信号は、リード動
作時にシフト段を上位ビットと下位ビットに分けるため
に使用され、ライト動作時にあってはシフトＡ信号と同
じ信号が与えられる。

またシフトＤ信号はライト動作時にパラレルロードさ
れた２バイトの最後の２ビットを出力する際にシフトデ
ータビット02と04の間を切り離すために使用され、それ
以外のライト動作時にあっては、シフトＢ信号と同じ信
号であり、またシフトＢ信号はライト動作時にあっては
シフトＡ信号と同じ信号となる。

更に３入力のORゲート52−２の残りの入力には、AND
ゲート60−２が設けられる。ANDゲート60−２の一方に
はパラレルロードＢ信号が入力され、２バイトデータの
最後の１ビットのビットシフトより１つ前のタイミング
でパラレルロード信号ＢがＨレベルとなってANDゲート6
0−２を許容状態とし、この時、データバッファに準備
されている次の２バイトデータの先頭ビットとなるライ
トデータビット00をORゲート52−２を介してFF50−２に
ロードするようにしている。

更に、ORゲート52−６の入力に設けられたANDゲート5
8−６とORゲート52−14の入力に設けられたANDゲート58
−14は、変復調部に設けた復号テーブル18からのパラレ
ルリードデータの偶数ビット０（RB0）を入力してお
り、ANDゲート58−14はリードシフトＡ信号により許容
状態とされ、またANDゲート58−６はリードシフトＢ信
号により許容状態とされる。即ち、リード動作時にはま
ず４回分のパラレルリードデータビット０が得られる間
リードシフトＡ信号がＨレベルとなってFF50−14に対す
るビットロードを４回行ない、次にリードシフトＢ信号
がＨレベルとなってANDゲート58−６を許容状態とする
ことで次の４回分のパラレルリードデータビット０をFF
50−６にビットロードするようになる。

第４図の奇数ビットシフト回路14の回路構成そのもの
は第３図の偶数ビットシフト回路と全く同じであり、ビ
ットロード及びビットシフトのための信号関係も同じで
あり、ライト動作時にパラレルロードされるビットデー
タまたはライト動作時にシリアルビットロードされるビ
ットデータが奇数ビットである点でのみ相違している。

次に第５図のタイミングチャートを参照して第3,4図
の偶数及び奇数ビットシフト回路を用いた本発明のライ
ト動作（ライトアクセス）を説明する。

今、第５図の時刻t1のタイミングでデータバッファ4
0,42に格納されたライトデータは、第６図に示すように
16進で（9222）Ｈであることから、２進では図示の16ビ
ットデータとして格納されており、00〜15で示すライト
データビット番号により偶数ビットと奇数ビットに分け
られる。

時刻t1で1/3分周器22からのシステムクロックCLK2に
一致する２ビットデータシフトクロックＡ及びＢが立ち
上がると、この直前の時刻t0からパラレルロードＡ信号
がオンしてビットロード可能状態にあるため、第６図に
示すように２バイトのライトデータの偶数ビットは偶数
ビットシフト回路12にロードされ、奇数ビットは奇数ビ
ットシフト回路14にロードされる。このため、時刻t1直
後のロード状態にあっては、偶数ビット及び奇数ビット
シフト回路12,14のシフトデータビット出力は図示の２
進データとなっている。このような時刻t1のロード直後
において、偶数ビットシフト回路12のシフトデータビッ
ト00,02及び奇数ビットシフト回路14のシフトデータビ
ット01,03のそれぞれが変復調部200の符号テーブル16に
パラレル出力されていることから、このとき前記符号表
における現在データは「10」、次のデータは「01」であ
ることから、例えば前回の待ちビットデータが０であっ
たとすると、「101」となる３ビットコードの変換出力
が得られる。

符号テーブル16から得られた３ビットのコードリード
データは、シフトレジスタ38にロードされた後、次に２
ビットデータシフトクロックA,Bが立ち上がる時刻t2ま
での３つのコードデータシフトクロックの立ち上がりで
ビットシフトを受けてパラレルコードライトデータに変
換されて、磁気ディスクに書き込まれる。

以下、時刻t2〜t8の各々で２ビットデータシフトクロ
ックA,Bによる偶数ビットシフト回路12及び奇数ビット
シフト回路14のビットシフトが繰り返され、最後の時刻
t8のタイミングで時刻t1でロードした２バイトデータの
最後の２ビットのパラレル出力状態となる。

しかしながら、時刻t8のビットシフトで、バイト単位
でロードされた最後の２ビットライトデータをパラレル
出力しても前記符号表に従った変換に必要な次の２ビッ
トライトデータが存在しない。

そこで、時刻t8より１つ前の時刻t7のタイミングでパ
ラレルロードＢ信号をＨレベルとし、第3,4図における
シフトデータビット02,03に対応したANDゲート60−2,60
−３をオンし、このときデータバッファ40,42に既に格
納されている次の２バイト分のライトデータの先頭偶数
ビット及び次の奇数ビットを入力し、時刻t8でFF50−0,
50−１に対する最後の２ビットデータの各ビットシフト
と同時に次のバイトデータの先頭２ビットをロードし、
符号テーブル16に対し現在データとして最後の２ビット
ライトデータと、次回データとして次のバイトの先頭２
ビットデータをパラレル出力し、３ビットコードに変換
する。

ここで、データバッファ40,42に対する次の２バイト
データの格納は、時刻t3とt4の間のタイミングで既に終
了しており、データバッファ40,42には16進で（88CB）
Ｈとなるライトデータが格納されている。データバッフ
ァ40,42へのデータ格納は、t1＜（格納）＞t8を満たせ
ばどこでも良い。

時刻t8で最後の２ビットライトデータの３ビットコー
ドへの変換が終了すると、パラレルロードＡ信号がＨレ
ベルとなり、次の時刻t9のタイミングで２バイトライト
データ（88CB）Ｈのパラレルビットロードを行なって、
以下同様に２ビット切出しによる３ビットコードへの変
換を繰り返す。

この時刻t8のライトデータの最後の２ビットのパラレ
ル出力は、時刻t1以前のパラレルロードデータのビット
シフトが最後に行なわれる時刻t0についても同様であ
り、時刻t0の１つ前のタイミングにくるパラレルロード
Ｂ信号のＨレベルにより次に処理する２バイトデータ
（9222）Ｈをロードする処理を行なっている。

次に、第７図の復調タイミングチャートを参照して本
発明によるリード動作を説明する。

第７図の復調タイミングチャートにおいて、復号テー
ブル18よりは２ビットデータシフトクロックＡ及びＢの
立ち上がりタイミングに同期して３ビットコードから復
号された２ビットのパラレルリードデータビット0,1（R
B0,RB1）が逐次、偶数ビットシフト回路12及び奇数ビッ
トシフト回路14の各々に与えられている。

ここで、第７図の復調タイミングチャートにおいて、
時刻t1からt8の２バイト分の復号されたリードデータが
得られる状態についての動作を説明する。

まず、時刻t1〜t4にあっては、２ビットデータシフト
クロックＡが有効となり、且つ時刻t1より１つ前の時刻
t0のタイミングによりリードシフトＡ信号及びシフト信
号ＡがＨレベル、逆にリードシフトＢ信号、シフトＢ及
びＤ信号はＬレベルとなっている。

このため、例えば第３図の偶数ビットシフト回路12の
上位側のシフトデータビット08,10,12,14に対応した回
路部によるビットロード及びシフト機能が有効となる。
尚、シフトＣ信号は常にＬレベルにあり、ANDゲート56
−６をオフすることで上位と下位のシフトデータビット
群を分離している。

この点は第４図の奇数ビットシフト回路14についても
同様である。

時刻t1で２ビットデータシフトクロックＡが立ち上が
ると、そのときのパラレルリードデータビット0,1の値
が偶数ビットシフト回路12及び奇数ビットシフト回路14
における初段、即ちシフトデータビット14,15にビット
ロードされる。次の時刻t2では新たに得られたパラレル
リードデータビット0,1の各値がシフトデータビット14,
15の各々にビットロードされると同時に、時刻t1でビッ
トロードされたビットデータは次段のシフトデータビッ
ト12,13にビットシフトされる。

以下同様にして、時刻t3,t4のタイミングでのビット
ロード及びビットシフトが行なわれ、時刻t4の時点で偶
数ビットシフト回路12と奇数ビットシフト回路14の上位
４つのシフトデータビットのパラレル出力として８ビッ
トとなる１バイト分のリードデータが得られる。

時刻t4に至ると、それまでＨレベルにあったリードシ
フトＡ信号、シフトＡ信号がＬレベルに立ち下がり、ま
たそれまでＬレベルにあったリードシフトＢ信号及びシ
フトB,D信号がＨレベルに立ち上がり、第3,4図に示した
偶数ビットシフト回路12及び奇数ビットシフト回路14に
おける下位のシフトデータビット00,02.04,06及び01,0
3,05,07に対応した回路部が有効となる。

続いて、時刻t5からは、それまでの２ビットデータシ
フトクロックＡに代わって２ビットデータシフトクロッ
クＢが有効となり、時刻t5で得られた復号テーブル18か
らのパラレルリードデータビット0,1を、第3,4図の偶数
ビットシフト回路12及び奇数ビットシフト回路14におけ
る下位の最初のFF50−6,50−７にビットロードしてシフ
トデータビット06,07を生ずる。

時刻t5を過ぎると、時刻t4の時点で既に偶数ビットシ
フト回路12及び奇数ビットシフト回路14の上位４ビット
のパラレル出力から１バイト分のパラレルリードデータ
が得られていることから、この時点で上位バイトのデー
タバッファ40への取込みを行なう。この取込みはt4＜
（取込み）＜t9ならばどこでも良い。

以下同様に時刻t6,t7,t8における２ビットデータシフ
トクロックＢの立ち上がりに同期したビットロード及び
ビットシフトが行なわれ、時刻t8で次の１バイト分のパ
ラレルリードデータが生成された１つ後のタイミング
で、下位バイトのデータバッファ42に対する取込みを行
ない、以下これを繰り返す。

第８図は第７図の復調タイミングチャートで偶数ビッ
トシフト回路12及び奇数ビットシフト回路14に対する時
刻t1からt8の２バイト分のパラレルビットロードで得ら
れたシフトデータビットのバイト単位の取りまとめを示
したもので、まず時刻t1〜t4の処理により偶数ビットシ
フト回路12と奇数ビットシフト回路14の上位４ビットが
得られることから、これを１つに取りまとめてリードバ
イトデータ00（上位バイト）とし、次の時刻t5〜t8で偶
数ビットシフト回路12及び奇数ビットシフト回路14の下
位４ビットが得られることから、これを取りまとめてリ
ードバイトデータ01（下位バイト）とする。

尚、上記の実施例はVFO回路20の発振周波数を54MHz、
即ち変復調部200に対するコードデータシフトクロックC
LK1を54MHz、パラレル変換回路100に対する1/3分周器22
からの２ビットデータシフトクロックCLK2を18MHzとし
た場合を例にとるものであったが、これらシフトクロッ
クの周波数は必要に応じて適宜の周波数とすることがで
きる。

また、上記の実施例における変復調部200は、1/7コー
ドの符号規則及び復号規則を例にとるものであったが、
本発明はこれに限定されず、ライトデータを２ビット単
位に切り出して３ビットコードに変換し、また３ビット
コードを元の２ビットデータに復号する1/7コードの符
号及び復号であれば適宜の方式を採用することができ、
例えば1/7コードを変形した特公昭63−7051号に示され
る符号規則及び復号規則であっても本発明をそのまま適
用することができる。

［発明の効果］以上説明したきたように本発明によれば、VFO回路で
発振するシステムクロックの発振周波数を、ライトアク
セス及びリードアクセスへの転送速度を変えることなく
従来の半分に落とすことができ、VFO回路を低速の回路
素子で構成できることからコストを低減できると共に安
定性が向上し、消費電流も低減できる。

同時に変復調部に対しパラレル変換を行なう回路部の
偶数ビットと奇数ビットとに分けた並列シフト処理によ
り、従来の半分のクロック周波数で実現でき、この点に
おいても更に低速の回路素子を使用できるために、コス
トダウン、安定性の向上及び消費電流の低減を図ること
ができる。

【図面の簡単な説明】

第１図は本発明の原理説明図；第２図は本発明の実施例構成図；第３図は本発明の偶数ビットシフト回路実施例構成図；第４図は本発明の奇数ビットシフト回路の実施例構成
図；第５図は本発明の変調タイミングチャート；第６図は本発明による２バイトのライトデータ振り分け
説明図；第７図は本発明の復調タイミングチャート；第８図は復調時のパラレル変換データのバイト振り分け
説明図；第９図は従来装置の構成図；第10図は従来装置のタイミングチャートである。図中、 10:システムクロック作成手段（回路） 12:偶数ビットシフト手段（回路） 14:奇数ビットシフト手段（回路） 16:符号手段（符合テーブル） 18:復号手段（復号テーブル） 20:可変周波数発振回路（VFO回路） 22:分周器 38:シフトレジスタ 50−０〜50−15:FF 52−０〜52−15:ORゲート 54−０〜54−15:ANDゲート（パラレルビットロード用） 56−０〜56−13:ANDゲート（シフト用） 58−6,7,14,15:ANDゲート（シリアルビットロード用） 60−2,60−3ANDゲート（次バイト先頭２ビットロード
用） 100:パラレル変換手段（変換部） 200:変復調部

Claims

(57)【特許請求の範囲】

【請求項１】外部信号に同期して所定周波数のシステム
クロックを作成するシステムクロック作成手段（10）
と；ライトデータを２ビット単位に切り出し所定の符号規則
に従って３ビットコードに変換した後に回転記録媒体へ
シリアル転送して書込ませる符号手段（16）と；回転機録媒体から読出されたコードリードデータを３ビ
ット単位に切り出して所定の復号規則に従って２ビット
リードデータに変換して出力する復号手段（18）と；ライトアクセス時にはバイト単位で入力されたライトデ
ータを偶数ビットと奇数ビットに分けてロードした後に
前記システムクロックに従ってビットシフトして最終シ
フト段から前記符号手段（16）に２ビットライトデータ
をパラレル出力し、一方、リードアクセス時には前記復
号手段（18）からパラレル出力される２ビットリードデ
ータを偶数ビットと奇数ビットに分けて前記システムク
ロックに従ってロード及びシフトを順次繰り返してバイ
ト単位のパラレルビットデータに変換するパラレル変換
手段（100）と；を設けたことを特徴とする変復調装置。
【請求項２】前記パラレル変換手段（100）は、偶数ビ
ットシフト手段（12）と奇数ビットシフト手段（14）を
有し、ライトアクセス時には、バイト単位で入力したラ
イトデータの偶数ビットを前記偶数ビットシフト手段
（12）にロードすると同時に奇数ビットを前記奇数ビッ
トシフト手段（14）にロードした後に前記システムクロ
ックに従って並列的にビットシフトさせ、最終シフト段
及び最終から２番目のシフト段より前記ビットシフト毎
に２組の２ビットライトデータを前記符号手段（16）に
パラレル出力することを特徴とする請求項１記載の変復
調装置。
【請求項３】前記パラレル変換手段（100）は、偶数ビ
ットシフト手段（12）と奇数ビットシフト手段（14）を
有し、リードアクセス時には、前記復号手段（18）から
２ビットのリードデータがパラレル出力される毎に、前
記システムクロックに従って偶数ビットを前記偶数ビッ
トシフト手段（12）の初段に、同時に奇数ビットを前記
奇数ビットシフト手段（14）の初段にロードすると共に
既にロード済みのビットを各々ビットシフトさせ、奇数
ビット及び偶数ビットシフト手段（12、14）の所定回数
のロード及びビットシフトのタイミングで得られたバイ
ト単位のパラレルビットデータを上位装置への転送デー
タとして取り込むことを特徴とする請求項１記載の変復
調装置。
【請求項４】前記システムクロック作成手段（10）は、
リードデータ或いはサーボクロックを受けて所定周波数
の基準システムクロックを発生して前記符号手段（16）
及び復号手段（18）の各々にコードデータシフトクロッ
ク（CLK1）として供給する可変周波数発振回路（20）
と；該可変周波数発振回路（20）からの基準システムクロッ
クを1/3に分周したシステムクロックを作成して前記パ
ラレル変換手段（100）にビットシフトクロック（CLK
2）として供給する分周器（22）と；を備えたことを特徴とする請求項１記載の変復調装置。
【請求項５】前記符号手段（16）は、２ビット単位に切
り出されたライトデータを、１つ前の変換済みの３ビッ
トコードデータの最終ビットと次に変換する２ビットラ
イトデータに基づいて３ビットコードに変換する1/7コ
ード符号テーブルを備えたことを特徴とする請求項１記
載の変復調装置。
【請求項６】前記復号手段（18）は、３ビット単位に切
り出されたコードリードデータを、１つ前の３ビットコ
ードデータ及び次の３ビットコードデータに基づいて２
ビットのリードデータに変換する1/7コード復号テーブ
ルを備えたことを特徴とする請求項１記載の変復調装
置。
【請求項７】前記偶数ビットシフト手段（12）及び奇数
ビットシフト手段（14）の各々は、最終段から２番目の
シフト段に、バイト単位でロードした最終ビットを最終
シフト段にビットシフトすると同時に、次に処理される
バイト単位のライトデータの先頭の奇数ビット、偶数ビ
ットの各々をロードして前記符号手段（16）に出力させ
る手段を備えたことを特徴とする請求項２または請求項
３記載の変復調装置。