JPS61171210A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は遅延１路に保シ、特にＩＩＩＩ源信号の様に高
速動作が必要な信号の遅延回路に関するものである。

〔発明の背景〕

標本化さｎｆｃ信号を一定クロック数だけ遅延して用い
ている例として特開昭５８−１１５９９５号公報がある
。これはＮＴａＣ方式の様な複合力２−ｆＶビジッン信
号を１ライン周期または１フレ一ム周期遅延させ、現信
号との相関を堰ることにより輝度信号と色庄信号と倉分
駈しているものである。

ここで遅延系子として半尋体メモリを用いる場合、その
サイクルタイムによって最高動作周波数が決まるが、メ
モリの消費電力やメモリ容重などの制約から比較的低４
なデバイスを用いざるを侍ないといったことがある。

一方、画塚信号＃：ｔＮＴＳＣ方式の場合で約４．２Ｍ
Ｈ２の帯域を待つ。その標本化周波数としては一般に、
３．ｆｓｃ　−１０，７ＭＨｚ　（ｆｓｃけ色副鍜送周
阪数、約３．５８ＭＨｚ）か４．ｆｓｃ−１４，５ＭＨ
ｚが遇ば几、かなり馬連な動作が必要となる。また、高
精細ｊレビジ胃ンの様にさらに広帯域な信号の）！ｉｉ
！延回路として用いる場合は、非常に尚速な動作が安来
さｎることになる。

したがって、１ｊｌＩＩ像信号用の）！！延素子として
半尋体メモリをそのまま用いるのは１離なことがある。

吠速な素子を用−て馬連動作を実現する方法として例え
ば第２図に示す様に、多相並列処理を行うというものが
考えら几る。

入力信号ｒｉまず直並列変換器８で例えばＰ相（Ｐは正
の整数）に分割される。分割さｆｉ７’（Ｐ相の信号は
、そｎ−ｅ、ｎ／％、リー回路Ｍ１９．１−ＭＰ９、Ｐ
によって同璽疋けＩ！Ａ延さ几た俊に、並直列Ｋｌｌ器
１０に入力されて単相の信号に戻さｎる。

アドレス発生器１１Ｆｉメモリに対するアドレスを与え
るものであシ、入力信号の標本化りａ）／　（ｒ）　Ｐ
　／　ｏツク毎に出力櫃ｔ１つだけ変えるよ　　　　Ｊ
うなカウンタである。アドレスが例えＶｉＯ〜（Ｋ−１
）着地までに個の値ｔ−繰返すのなら、メそり一回路に
お−てはデータをに個分）！！！延することができる。

したがってこの場合、ｉ！Ａ’ｌｔ−回路としてＦ′ｉ
（ＰＸＫ　）クロックの遅延音になる。

この様に並列処理を行うことによシ、遅延回路の動作：
＆ｇ度をメモリー回路の動作速度のＰ倍とすることがで
きる。

メモリー回路による遅延音の制御はアドレス発生器１１
への１すｔット値を変・えることによって行う。このと
きプリセット値を１つだけ変えると、：Ｉ！！延回路と
しての遅延音はＰり０７２分変化することになシ、クロ
ック単位の遅延量の設定ができない。したがってクロッ
ク単位の遅延型の制御のためには、（Ｐ−１）個の単位
連ｉＡ、紫子と、この単位遅延−子の出力を選択する選
択器とから匝る回路を付加する必要がある。

この＠会でも、１〜（Ｐ−１）クロックまでの１クロッ
クを１単位とした遅延型のこまかい制御は上記選択器に
よって行い、Ｐクロックを１単位とした大まかな制御は
カウンタのクリセットｉ＋ｉ　を菱えて行うといった様
に分けて行う必要がめり、遅延ｔｉミクロック位で連続
的に変更するための操作は容易ではなかった。

〔発明の目的〕

本発明の目的は、比較的低速な、半尋体メモリを用−て
高速動作可能な遅延回路を構成する際遅延型のクロック
単位の連続的な制御を容易に行うことができるような遅
延回路を提供することにある。　　、 〔＠明の＃を要〕 上記目的を達成するために本発明は、以下に示す第１の
遅延回路０部と第２の遅、延回路部とから遅延回路を構
成する。すなわち第１の遅延、回路部は、入力信号、　
２ｎ相（ｎは正の整数）、に厘並列変侠してから、２　
個のメモリー回路にそルそれ入力して同じ菫だけ遅延し
た恢に並直夕１１叢換器に入力して単相の信号に戻すこ
とにより、２ｎクロックを１単位とした遅延型の制御を
行うものである。また、第２の遅延回路部は、入力信号
ｔ１クロック分だけ遅延する率位遅延系子ｔ２個（１−
ｏ　、　１．−・−、ｎ−１）　ｉｆ列接［して、この
直列接続された単位遅延木子によって２′クロックだけ
遅延された信号と遅延される前の信号とを切替える選択
器と、この直列接続された単位遅延素子とを一構成単位
として、／＝０〜ｌ！＝ｎ−１までのｎ個の構成単位か
ら成りこれらｎ個の選択器を切替えることにより１〜（
Ｐ−１）クロックまでの遅延量のクロック単位の制御を
行うものである。

この２つの遅延回路部における遅１ｇ童を制御するため
に、遅延量を２進数で表現した信号を用いる。制御信号
の下位からｎビットめまでが第２の遅延回路部における
ｎ個の選択器に対する制御信号としてそれぞれ用いらｎ
る。また、下位から（ｎ＋１）ビットめより始まって上
位のビットが、第１の遅延回路部のメモリーにアドレス
を供給するアドレス発生器への制御信号として用いられ
る。

〔発明の実施例〕

以下、本究明の一実施例を第１図により説明する。

１は並列処理回路であり、第２図と同じ構成でめる。３
は直並列変換器、４けメモリー回路５は並直夕ＩＪ変洟
器である。８はアドレス発生器である。

２．０から２．（ｎ−１）＃ｉ切替回路であり、入力信
号を直列接続した２′個（Ｉ！＋＝ｘＱ、１．・・・・
・・。

ｎ−１）の単位連ｍ素子によって２′クロック遅延した
信号と、入力信号とを切替えて出力する回路である。６
．０から６．（ｎ−１）は選択器、７．１からｙ、＜ｌ
−１）は単位遅延素子である。

９ｒｉ遅延量設定器である。

以下、動作を説明する。

入力信号は直並列変換器３に入力さｎてＰ相に分割さｎ
る。ここでＰはｆ（ｎは正の整数）で表現できる数であ
る。２ｎ相に分けらｎた各信号はそｎぞｎメモリー回路
Ｍ１４，１からＭＰ４．Ｐに入力されて同じ量だけ遅延
された後に、並直列変換器５に入力さ几て単相の信号に
戻さｎる。　　　　！アドレス発生器８は上記の１個の
メモリー回路のそｎぞ几にアドレスを供給するものであ
シ、２ｒ″クロック毎に出力値を１つだけ変えるような
カウンタである。

並直列変換器５の出力は単位遅延素子７．１に入力され
て１クロックだけ遅延さｎる。この１クロック遅延した
信号と遅延される前の信号とを選択器８０６．０に入力
して、必要とされる遅延量に応じていすｎか一方を選択
する。

次に選択器ＢＱ６．０の出力を、単位遅延素子７．２，
７．３を直列接続したものに入力し２クロックだけ遅延
する。この２クロック遅延した信号と遅延する前の信号
とを選択器ｓｔ６．ｔに入力して、必要とさ几る遅延量
に応じて―ず九か一方を選択する。

以下、同様の動作が繰返される。

選択器５ｎ−２６，（ｎ　２）の出力を、単位遅延素子
ｙ、？−’から７．（２”−１）まで２ｎ−１個直列接
続したものに入力して２ｎ−１クロック遅延する。この
ｔ−１クロック遅延した信号と遅延する前の信号とを選
択器５ｎ−１６，（ｎ−りに入力して、必要とされる遅
ｇｆに応じていずｎか一方を選択して出力する。

遅延蓋を制御するために、まず必要な遅延量を遅延量設
定器９によって２進数の形で表現して出力する。この出
力の最下位ピッ）ｂｏ　Ｆｉ選択器８０６．０に入力さ
れて、１クロック遅延した信号と：ｊ４Ｉｊｇさ几る前
の信号を切替えるための制御信号として用いられる。ま
た、遅延量設定器９の出力の下位から２番めのビットｂ
１は選択器５１ｔ５．１に入力されて、２クロック遅延
した信号と遅延さ几る前の信号を切替えるための制御信
号として用いられる。以下、同様にして、遅ｇ１に設定
器９の出力の下位からｎ査めのビットｂｎ−１までが、
それぞれ選択器ＳＯ６，Ｏから５ｎ−１６，（ｎ−１）
までの制御信号として用いられる。

一方、遅延量設定器９の出力の下位から（ｎ＋１）番め
のピットｂｎ以上は、メモリ回路にアドレスを供給する
゛アドレス発生器８に入力され、メモリ回路における遅
延−を変えるための制御信号として用９らｎる。

例えば、遅延量設定器９において設電１１１ｆ１ｒ１と
する７Ｚらは、選択器５ｏ（Ｓ　、　Ｏは単位遅延系子
７．１の出力を選択し、他の選択器は前段の出力を選択
する。設定＋１１１を２としたときは、選択器ｓｏ６．
ｏｒｉ並直列変換器５の出力を選択し、選択器８１６．
１は直列接続された２つの単位遅延素子７，２．７．５
によって２クロック遅延された信号を選択する。他の選
択器は前段の出力を選択する。また、設定値が３のとき
は、選択器８０６．０と選択器８１６．１の両方共が、
単位遅延素子によって遅延された信号を選択し、他の選
択器は１ｉＴＪ段の出力を選択する。

この様に、設定値が（２−１）までのときは遅延量設定
器９の下位ｎビットで表現することができ、こＡＧ）ｎ
本の制御信号をそれぞれＳＯから８ｎ−１ｔでの選択器
に入力することにより、Ｍ延童の設定値と通過した単位
遅延素子の総和の数とを容易に一致させることが可能で
ある。

設定値がｔを越すと、遅延量設定器９の出力の下位から
（ｎ＋１）番めのピッ）　Ｏｎよシ上位のビットが坩め
て変化する。これ以後、上位ビットは２クロックを１単
位とした値を出力する。

一方、メモリー回路において遅延量の制御は、メモリー
回路にアドレスを供給するアドレス発生器８へのプリセ
ット値を変えて行うのであるが、本実施例の場合、グリ
セット値を１だけ変えると並直列変換器５の出力ｆｉ２
　クロック変化することになる。したがって、遅延量設
定器９の出力の上位ビットをアドレス発生器８のグリセ
ット１１！Ｉとしてそのまま用いることによって、２ク
ロックに１単位とした遅延量の制御をメモリー回路にお
いて容易に行うことができる。

本実施例によｎば、２相に直並列変換して並行処理を行
うことによシ、全体の動作速度をメモリー回路の動作速
度の２倍とすることができる。また、この６１個のメモ
リー回路で構成さｎ２　クロック毎で遅延量の制御が可
能な第１の遅延回路部と、（２”）個の単位遅延素子と
ｎ個の選択器で構成さ几、１〜（２−１）　クロック　
　Ｊまで１クロック毎に制御可能な第２の遅延回路部の
そｎぞれに対する制御信号を、遅延ｔｋ２進数で表現す
るだけで得ることができ、遅延回路全体としての遅延量
の制御ｔ″谷易連続的に行うことができる。

本実施例においては上記第２の遅延回路部の後に第２の
遅延回路部を直いたが、本発明はこＡＫ限らな−０ 第５図に本発明による別の一実施例を示す。

なお、本実施例においては説明を間単にするために、２
　　＝、４、すなわちｆＩ＝ｍ２として説明する０不実
施列においては、４クロックｔ−１単位としてｆｊＡ延
象の制御を行う第１の遅延回路部を、１〜５クロックま
での１クロックを１単位としてＳ処置の制御７行う第２
の遅延回路の後に随いて釣る。

まず入力信号を単位遅延系子１７に入力して１クロック
遅延する。この１クロック遅延した信号と遅延する前の
信号とを選択５８０１５に入力して切替える。選択器８
０１５の出力を２個の単位Ｍａ素子１８　、１９を直列
接続したものに入力して２クロック遅延する。この２ク
ロック遅蝙した信号と−に延する前の信号とを選択器５
１１６によつ【選択する。

選択器５１１６の出力ｒｉ直並列変侠器２０に入力して
４相の信号に分割さｎる。こｎら４相の信号はそｎぞれ
メモリー回路２ｌ　、２２　、２３　、２４に入力して
同じ虚だけ遅延される。４個のメモリー回路から出力さ
几た４相の信号は並直列変換器２５に入力され、再び単
相の信号に戻さｒＬる０遅鶴輩は遅延量設定器２７によ
って２進数で衣現さｎて制御信号として出力さｎる。最
下位ピッ）ｂｏは選択器Ｅｉ０１５に入力さＡ、１クロ
ック、Ｉ！！延した信号と遅延する前の信号ｔ−４ｇＪ
？えるための制御ｌ信号として用いらｎる。下筐から２
番めのビットｂ１は同様にして選択器５１１６に入力さ
几、２クロック遅延した信号と遅延する前の信号を切替
えるための制ａｌ＠号として用いら几る。さらに、下位
より３査めのビットｂ２より殖まって上世のビットはア
ドレス発生器２６のための１リセツト臘として用いられ
、４クロックを１単位とした遅延量の制御に用いらｎる
。

不実施例によｎは、遅延回路の動作速度をメそり一回路
の動作速度の４倍とすることができる。また、遅延量の
制御も、設定値を２進数で我現する遅ＩＪ＆に設定器２
７を用いることにより、容易に迩絖的に行うことができ
る。

本実施列においては、説明を開本にするために１１　ｔ
ｍ　２として説明したが、本発明はこれに限らない。ｎ
は正の振数でめるような値であｎばかまわな−。

また、本夾施例においては、阜位遅延系子１７および選
択器１５で構成される回路と、単位Ｍ延基子１８．１９
および選択器１６で構成される回路と金述枕して配置し
たが本発明はこれに限らない。第１のＳ姑回路部のｓｔ
ｒｍに分けてムいても刀・遣わない。また、順序を人＃
えても力・まわないＯ 【′ＩＩ３明の幼果〕 本開明によｎば、多相並りＩ」処理を行って高速製作を
可能にした遅延回路において、２クロックに１４１位と
した遅延量の大まかな制御を行う第１の遅延回路部と、
１〜（２−１）クロックまでの１クロックを１単位とし
た遅延量のこまかい制御を行う第２の遅延回路部とｔ１
共に２進数の値を入力することによシ制御できる。

したがって、遅延回路における遅延量ｔ２進数で４現し
て下位のｎビットめまでを上記第２の遅延回路部の制御
信号とし″′Ｃ川−用上位ビットを上記第１の遅延回路
部の制御信号として用いることによシ、遅延量のクロッ
ク単位での連続的な制御を容易に行うことができる。

【図面の簡単な説明】

第１図は本開明による一実施例を示すブロック図、第２
図は連焼回路を多相並列処理を行っているメモリー回路
で構成した場合の１０７２図、第３図は本開明による別
の一実施例を示すブロック図である。 １・・・並列処理回路　　　　２・・・切替回路、デ ５．１０．２０・・・直並列変換器 ４．１〜４．Ｐ　、　１１．１〜１１．Ｐ、２ｌ〜２４
・・・並直列変換器

Claims (1)

1. 【特許請求の範囲】 １、標本化された入力信号を、標本化クロックを最小単
   位として一定クロック数だけ遅延する遅延回路において
   、上記標本化クロックの２＾ｎ（ｎは正の整数）クロッ
   クを１単位として遅延量の制御を行う第１の遅延回路部
   と、上記標本化クロックの１クロックを１単位として遅
   延量の制御を行う第２の遅延回路部と、上記２つの遅延
   回路部における遅延量を設定するための制御信号を供給
   する手段とを有することを特徴とする遅延回路。 ２、特許請求の範囲第１項において、前記第１の遅延回
   路部は、上記入力信号を２＾ｎ相に直並列変換する直並
   列変換器と、この直並列変換器によつて分割された２＾
   ｎ個の信号のそれぞれを入力して同量ずつ遅延する２＾
   ｎ個のメモリー回路とこの２＾ｎ個のメモリー回路によ
   つてそれぞれ同量ずつ遅延された２＾ｎ個の信号を入力
   して再び単相の信号に戻す並直列変換器とを有すること
   を特徴とする遅延回路。 ３、特許請求の範囲第１項または第２項において、前記
   第２の遅延回路部は、上記入力信号を上記標本化クロッ
   クの１クロック分だけ遅延する単位遅延素子を２＾ｌ個
   （ｌ＝０、１、……、ｎ−１）直列接続したものと、こ
   の直列接続した単位遅延素子によつて２＾ｌクロック遅
   延された信号と遅延される前の信号とを切替える選択器
   とを１構成単位として、ｌ＝０〜ｌ＝ｎ−１までのｎ個
   の構成単位を有することを特徴とする遅延回路。 ４、特許請求の範囲第１項ないし第３項において、上記
   第１の遅延回路部および第２の遅延回路部における遅延
   量を設定するための制御信号として、遅延量を２進数で
   表現した信号を用いることを特徴とする遅延回路。