JPS61171210A - 遅延回路 - Google Patents
遅延回路Info
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- JPS61171210A JPS61171210A JP60010868A JP1086885A JPS61171210A JP S61171210 A JPS61171210 A JP S61171210A JP 60010868 A JP60010868 A JP 60010868A JP 1086885 A JP1086885 A JP 1086885A JP S61171210 A JPS61171210 A JP S61171210A
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- Japan
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- delay
- signal
- clock
- delay circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は遅延1路に保シ、特にIIII源信号の様に高
速動作が必要な信号の遅延回路に関するものである。
速動作が必要な信号の遅延回路に関するものである。
標本化さnfc信号を一定クロック数だけ遅延して用い
ている例として特開昭58−115995号公報がある
。これはNTaC方式の様な複合力2−fVビジッン信
号を1ライン周期または1フレ一ム周期遅延させ、現信
号との相関を堰ることにより輝度信号と色庄信号と倉分
駈しているものである。
ている例として特開昭58−115995号公報がある
。これはNTaC方式の様な複合力2−fVビジッン信
号を1ライン周期または1フレ一ム周期遅延させ、現信
号との相関を堰ることにより輝度信号と色庄信号と倉分
駈しているものである。
ここで遅延系子として半尋体メモリを用いる場合、その
サイクルタイムによって最高動作周波数が決まるが、メ
モリの消費電力やメモリ容重などの制約から比較的低4
なデバイスを用いざるを侍ないといったことがある。
サイクルタイムによって最高動作周波数が決まるが、メ
モリの消費電力やメモリ容重などの制約から比較的低4
なデバイスを用いざるを侍ないといったことがある。
一方、画塚信号#:tNTSC方式の場合で約4.2M
H2の帯域を待つ。その標本化周波数としては一般に、
3.fsc −10,7MHz (fscけ色副鍜送周
阪数、約3.58MHz)か4.fsc−14,5MH
zが遇ば几、かなり馬連な動作が必要となる。また、高
精細jレビジ胃ンの様にさらに広帯域な信号の)!ii
!延回路として用いる場合は、非常に尚速な動作が安来
さnることになる。
H2の帯域を待つ。その標本化周波数としては一般に、
3.fsc −10,7MHz (fscけ色副鍜送周
阪数、約3.58MHz)か4.fsc−14,5MH
zが遇ば几、かなり馬連な動作が必要となる。また、高
精細jレビジ胃ンの様にさらに広帯域な信号の)!ii
!延回路として用いる場合は、非常に尚速な動作が安来
さnることになる。
したがって、1jlII像信号用の)!!延素子として
半尋体メモリをそのまま用いるのは1離なことがある。
半尋体メモリをそのまま用いるのは1離なことがある。
吠速な素子を用−て馬連動作を実現する方法として例え
ば第2図に示す様に、多相並列処理を行うというものが
考えら几る。
ば第2図に示す様に、多相並列処理を行うというものが
考えら几る。
入力信号riまず直並列変換器8で例えばP相(Pは正
の整数)に分割される。分割さfi7’(P相の信号は
、そn−e、n/%、リー回路M19.1−MP9、P
によって同璽疋けI!A延さ几た俊に、並直列Kll器
10に入力されて単相の信号に戻さnる。
の整数)に分割される。分割さfi7’(P相の信号は
、そn−e、n/%、リー回路M19.1−MP9、P
によって同璽疋けI!A延さ几た俊に、並直列Kll器
10に入力されて単相の信号に戻さnる。
アドレス発生器11Fiメモリに対するアドレスを与え
るものであシ、入力信号の標本化りa)/ (r) P
/ oツク毎に出力櫃t1つだけ変えるよ J
うなカウンタである。アドレスが例えViO〜(K−1
)着地までに個の値t−繰返すのなら、メそり一回路に
お−てはデータをに個分)!!!延することができる。
るものであシ、入力信号の標本化りa)/ (r) P
/ oツク毎に出力櫃t1つだけ変えるよ J
うなカウンタである。アドレスが例えViO〜(K−1
)着地までに個の値t−繰返すのなら、メそり一回路に
お−てはデータをに個分)!!!延することができる。
したがってこの場合、i!A’lt−回路としてF′i
(PXK )クロックの遅延音になる。
(PXK )クロックの遅延音になる。
この様に並列処理を行うことによシ、遅延回路の動作:
&g度をメモリー回路の動作速度のP倍とすることがで
きる。
&g度をメモリー回路の動作速度のP倍とすることがで
きる。
メモリー回路による遅延音の制御はアドレス発生器11
への1すtット値を変・えることによって行う。このと
きプリセット値を1つだけ変えると、:I!!延回路と
しての遅延音はPり072分変化することになシ、クロ
ック単位の遅延量の設定ができない。したがってクロッ
ク単位の遅延型の制御のためには、(P−1)個の単位
連iA、紫子と、この単位遅延−子の出力を選択する選
択器とから匝る回路を付加する必要がある。
への1すtット値を変・えることによって行う。このと
きプリセット値を1つだけ変えると、:I!!延回路と
しての遅延音はPり072分変化することになシ、クロ
ック単位の遅延量の設定ができない。したがってクロッ
ク単位の遅延型の制御のためには、(P−1)個の単位
連iA、紫子と、この単位遅延−子の出力を選択する選
択器とから匝る回路を付加する必要がある。
この@会でも、1〜(P−1)クロックまでの1クロッ
クを1単位とした遅延型のこまかい制御は上記選択器に
よって行い、Pクロックを1単位とした大まかな制御は
カウンタのクリセットi+i を菱えて行うといった様
に分けて行う必要がめり、遅延tiミクロック位で連続
的に変更するための操作は容易ではなかった。
クを1単位とした遅延型のこまかい制御は上記選択器に
よって行い、Pクロックを1単位とした大まかな制御は
カウンタのクリセットi+i を菱えて行うといった様
に分けて行う必要がめり、遅延tiミクロック位で連続
的に変更するための操作は容易ではなかった。
本発明の目的は、比較的低速な、半尋体メモリを用−て
高速動作可能な遅延回路を構成する際遅延型のクロック
単位の連続的な制御を容易に行うことができるような遅
延回路を提供することにある。 、 〔@明の#を要〕 上記目的を達成するために本発明は、以下に示す第1の
遅延回路0部と第2の遅、延回路部とから遅延回路を構
成する。すなわち第1の遅延、回路部は、入力信号、
2n相(nは正の整数)、に厘並列変侠してから、2
個のメモリー回路にそルそれ入力して同じ菫だけ遅延し
た恢に並直夕11叢換器に入力して単相の信号に戻すこ
とにより、2nクロックを1単位とした遅延型の制御を
行うものである。また、第2の遅延回路部は、入力信号
t1クロック分だけ遅延する率位遅延系子t2個(1−
o 、 1.−・−、n−1) if列接[して、この
直列接続された単位遅延木子によって2′クロックだけ
遅延された信号と遅延される前の信号とを切替える選択
器と、この直列接続された単位遅延素子とを一構成単位
として、/=0〜l!=n−1までのn個の構成単位か
ら成りこれらn個の選択器を切替えることにより1〜(
P−1)クロックまでの遅延量のクロック単位の制御を
行うものである。
高速動作可能な遅延回路を構成する際遅延型のクロック
単位の連続的な制御を容易に行うことができるような遅
延回路を提供することにある。 、 〔@明の#を要〕 上記目的を達成するために本発明は、以下に示す第1の
遅延回路0部と第2の遅、延回路部とから遅延回路を構
成する。すなわち第1の遅延、回路部は、入力信号、
2n相(nは正の整数)、に厘並列変侠してから、2
個のメモリー回路にそルそれ入力して同じ菫だけ遅延し
た恢に並直夕11叢換器に入力して単相の信号に戻すこ
とにより、2nクロックを1単位とした遅延型の制御を
行うものである。また、第2の遅延回路部は、入力信号
t1クロック分だけ遅延する率位遅延系子t2個(1−
o 、 1.−・−、n−1) if列接[して、この
直列接続された単位遅延木子によって2′クロックだけ
遅延された信号と遅延される前の信号とを切替える選択
器と、この直列接続された単位遅延素子とを一構成単位
として、/=0〜l!=n−1までのn個の構成単位か
ら成りこれらn個の選択器を切替えることにより1〜(
P−1)クロックまでの遅延量のクロック単位の制御を
行うものである。
この2つの遅延回路部における遅1g童を制御するため
に、遅延量を2進数で表現した信号を用いる。制御信号
の下位からnビットめまでが第2の遅延回路部における
n個の選択器に対する制御信号としてそれぞれ用いらn
る。また、下位から(n+1)ビットめより始まって上
位のビットが、第1の遅延回路部のメモリーにアドレス
を供給するアドレス発生器への制御信号として用いられ
る。
に、遅延量を2進数で表現した信号を用いる。制御信号
の下位からnビットめまでが第2の遅延回路部における
n個の選択器に対する制御信号としてそれぞれ用いらn
る。また、下位から(n+1)ビットめより始まって上
位のビットが、第1の遅延回路部のメモリーにアドレス
を供給するアドレス発生器への制御信号として用いられ
る。
以下、本究明の一実施例を第1図により説明する。
1は並列処理回路であり、第2図と同じ構成でめる。3
は直並列変換器、4けメモリー回路5は並直夕IJ変洟
器である。8はアドレス発生器である。
は直並列変換器、4けメモリー回路5は並直夕IJ変洟
器である。8はアドレス発生器である。
2.0から2.(n−1)#i切替回路であり、入力信
号を直列接続した2′個(I!+=xQ、1.・・・・
・・。
号を直列接続した2′個(I!+=xQ、1.・・・・
・・。
n−1)の単位連m素子によって2′クロック遅延した
信号と、入力信号とを切替えて出力する回路である。6
.0から6.(n−1)は選択器、7.1からy、<l
−1)は単位遅延素子である。
信号と、入力信号とを切替えて出力する回路である。6
.0から6.(n−1)は選択器、7.1からy、<l
−1)は単位遅延素子である。
9ri遅延量設定器である。
以下、動作を説明する。
入力信号は直並列変換器3に入力さnてP相に分割さn
る。ここでPはf(nは正の整数)で表現できる数であ
る。2n相に分けらnた各信号はそnぞnメモリー回路
M14,1からMP4.Pに入力されて同じ量だけ遅延
された後に、並直列変換器5に入力さ几て単相の信号に
戻さnる。 !アドレス発生器8は上記の1個の
メモリー回路のそnぞ几にアドレスを供給するものであ
シ、2r″クロック毎に出力値を1つだけ変えるような
カウンタである。
る。ここでPはf(nは正の整数)で表現できる数であ
る。2n相に分けらnた各信号はそnぞnメモリー回路
M14,1からMP4.Pに入力されて同じ量だけ遅延
された後に、並直列変換器5に入力さ几て単相の信号に
戻さnる。 !アドレス発生器8は上記の1個の
メモリー回路のそnぞ几にアドレスを供給するものであ
シ、2r″クロック毎に出力値を1つだけ変えるような
カウンタである。
並直列変換器5の出力は単位遅延素子7.1に入力され
て1クロックだけ遅延さnる。この1クロック遅延した
信号と遅延される前の信号とを選択器806.0に入力
して、必要とされる遅延量に応じていすnか一方を選択
する。
て1クロックだけ遅延さnる。この1クロック遅延した
信号と遅延される前の信号とを選択器806.0に入力
して、必要とされる遅延量に応じていすnか一方を選択
する。
次に選択器BQ6.0の出力を、単位遅延素子7.2,
7.3を直列接続したものに入力し2クロックだけ遅延
する。この2クロック遅延した信号と遅延する前の信号
とを選択器st6.tに入力して、必要とさ几る遅延量
に応じて―ず九か一方を選択する。
7.3を直列接続したものに入力し2クロックだけ遅延
する。この2クロック遅延した信号と遅延する前の信号
とを選択器st6.tに入力して、必要とさ几る遅延量
に応じて―ず九か一方を選択する。
以下、同様の動作が繰返される。
選択器5n−26,(n 2)の出力を、単位遅延素子
y、?−’から7.(2”−1)まで2n−1個直列接
続したものに入力して2n−1クロック遅延する。この
t−1クロック遅延した信号と遅延する前の信号とを選
択器5n−16,(n−りに入力して、必要とされる遅
gfに応じていずnか一方を選択して出力する。
y、?−’から7.(2”−1)まで2n−1個直列接
続したものに入力して2n−1クロック遅延する。この
t−1クロック遅延した信号と遅延する前の信号とを選
択器5n−16,(n−りに入力して、必要とされる遅
gfに応じていずnか一方を選択して出力する。
遅延蓋を制御するために、まず必要な遅延量を遅延量設
定器9によって2進数の形で表現して出力する。この出
力の最下位ピッ)bo Fi選択器806.0に入力さ
れて、1クロック遅延した信号と:j4Ijgさ几る前
の信号を切替えるための制御信号として用いられる。ま
た、遅延量設定器9の出力の下位から2番めのビットb
1は選択器51t5.1に入力されて、2クロック遅延
した信号と遅延さ几る前の信号を切替えるための制御信
号として用いられる。以下、同様にして、遅g1に設定
器9の出力の下位からn査めのビットbn−1までが、
それぞれ選択器SO6,Oから5n−16,(n−1)
までの制御信号として用いられる。
定器9によって2進数の形で表現して出力する。この出
力の最下位ピッ)bo Fi選択器806.0に入力さ
れて、1クロック遅延した信号と:j4Ijgさ几る前
の信号を切替えるための制御信号として用いられる。ま
た、遅延量設定器9の出力の下位から2番めのビットb
1は選択器51t5.1に入力されて、2クロック遅延
した信号と遅延さ几る前の信号を切替えるための制御信
号として用いられる。以下、同様にして、遅g1に設定
器9の出力の下位からn査めのビットbn−1までが、
それぞれ選択器SO6,Oから5n−16,(n−1)
までの制御信号として用いられる。
一方、遅延量設定器9の出力の下位から(n+1)番め
のピットbn以上は、メモリ回路にアドレスを供給する
゛アドレス発生器8に入力され、メモリ回路における遅
延−を変えるための制御信号として用9らnる。
のピットbn以上は、メモリ回路にアドレスを供給する
゛アドレス発生器8に入力され、メモリ回路における遅
延−を変えるための制御信号として用9らnる。
例えば、遅延量設定器9において設電111f1r1と
する7Zらは、選択器5o(S 、 Oは単位遅延系子
7.1の出力を選択し、他の選択器は前段の出力を選択
する。設定+111を2としたときは、選択器so6.
ori並直列変換器5の出力を選択し、選択器816.
1は直列接続された2つの単位遅延素子7,2.7.5
によって2クロック遅延された信号を選択する。他の選
択器は前段の出力を選択する。また、設定値が3のとき
は、選択器806.0と選択器816.1の両方共が、
単位遅延素子によって遅延された信号を選択し、他の選
択器は1iTJ段の出力を選択する。
する7Zらは、選択器5o(S 、 Oは単位遅延系子
7.1の出力を選択し、他の選択器は前段の出力を選択
する。設定+111を2としたときは、選択器so6.
ori並直列変換器5の出力を選択し、選択器816.
1は直列接続された2つの単位遅延素子7,2.7.5
によって2クロック遅延された信号を選択する。他の選
択器は前段の出力を選択する。また、設定値が3のとき
は、選択器806.0と選択器816.1の両方共が、
単位遅延素子によって遅延された信号を選択し、他の選
択器は1iTJ段の出力を選択する。
この様に、設定値が(2−1)までのときは遅延量設定
器9の下位nビットで表現することができ、こAG)n
本の制御信号をそれぞれSOから8n−1tでの選択器
に入力することにより、M延童の設定値と通過した単位
遅延素子の総和の数とを容易に一致させることが可能で
ある。
器9の下位nビットで表現することができ、こAG)n
本の制御信号をそれぞれSOから8n−1tでの選択器
に入力することにより、M延童の設定値と通過した単位
遅延素子の総和の数とを容易に一致させることが可能で
ある。
設定値がtを越すと、遅延量設定器9の出力の下位から
(n+1)番めのピッ) Onよシ上位のビットが坩め
て変化する。これ以後、上位ビットは2クロックを1単
位とした値を出力する。
(n+1)番めのピッ) Onよシ上位のビットが坩め
て変化する。これ以後、上位ビットは2クロックを1単
位とした値を出力する。
一方、メモリー回路において遅延量の制御は、メモリー
回路にアドレスを供給するアドレス発生器8へのプリセ
ット値を変えて行うのであるが、本実施例の場合、グリ
セット値を1だけ変えると並直列変換器5の出力fi2
クロック変化することになる。したがって、遅延量設
定器9の出力の上位ビットをアドレス発生器8のグリセ
ット11!Iとしてそのまま用いることによって、2ク
ロックに1単位とした遅延量の制御をメモリー回路にお
いて容易に行うことができる。
回路にアドレスを供給するアドレス発生器8へのプリセ
ット値を変えて行うのであるが、本実施例の場合、グリ
セット値を1だけ変えると並直列変換器5の出力fi2
クロック変化することになる。したがって、遅延量設
定器9の出力の上位ビットをアドレス発生器8のグリセ
ット11!Iとしてそのまま用いることによって、2ク
ロックに1単位とした遅延量の制御をメモリー回路にお
いて容易に行うことができる。
本実施例によnば、2相に直並列変換して並行処理を行
うことによシ、全体の動作速度をメモリー回路の動作速
度の2倍とすることができる。また、この61個のメモ
リー回路で構成さn2 クロック毎で遅延量の制御が可
能な第1の遅延回路部と、(2”)個の単位遅延素子と
n個の選択器で構成さ几、1〜(2−1) クロック
Jまで1クロック毎に制御可能な第2の遅延回路部の
そnぞれに対する制御信号を、遅延tk2進数で表現す
るだけで得ることができ、遅延回路全体としての遅延量
の制御t″谷易連続的に行うことができる。
うことによシ、全体の動作速度をメモリー回路の動作速
度の2倍とすることができる。また、この61個のメモ
リー回路で構成さn2 クロック毎で遅延量の制御が可
能な第1の遅延回路部と、(2”)個の単位遅延素子と
n個の選択器で構成さ几、1〜(2−1) クロック
Jまで1クロック毎に制御可能な第2の遅延回路部の
そnぞれに対する制御信号を、遅延tk2進数で表現す
るだけで得ることができ、遅延回路全体としての遅延量
の制御t″谷易連続的に行うことができる。
本実施例においては上記第2の遅延回路部の後に第2の
遅延回路部を直いたが、本発明はこAK限らな−0 第5図に本発明による別の一実施例を示す。
遅延回路部を直いたが、本発明はこAK限らな−0 第5図に本発明による別の一実施例を示す。
なお、本実施例においては説明を間単にするために、2
=、4、すなわちfI=m2として説明する0不実
施列においては、4クロックt−1単位としてfjA延
象の制御を行う第1の遅延回路部を、1〜5クロックま
での1クロックを1単位としてS処置の制御7行う第2
の遅延回路の後に随いて釣る。
=、4、すなわちfI=m2として説明する0不実
施列においては、4クロックt−1単位としてfjA延
象の制御を行う第1の遅延回路部を、1〜5クロックま
での1クロックを1単位としてS処置の制御7行う第2
の遅延回路の後に随いて釣る。
まず入力信号を単位遅延系子17に入力して1クロック
遅延する。この1クロック遅延した信号と遅延する前の
信号とを選択58015に入力して切替える。選択器8
015の出力を2個の単位Ma素子18 、19を直列
接続したものに入力して2クロック遅延する。この2ク
ロック遅蝙した信号と−に延する前の信号とを選択器5
116によつ【選択する。
遅延する。この1クロック遅延した信号と遅延する前の
信号とを選択58015に入力して切替える。選択器8
015の出力を2個の単位Ma素子18 、19を直列
接続したものに入力して2クロック遅延する。この2ク
ロック遅蝙した信号と−に延する前の信号とを選択器5
116によつ【選択する。
選択器5116の出力ri直並列変侠器20に入力して
4相の信号に分割さnる。こnら4相の信号はそnぞれ
メモリー回路2l 、22 、23 、24に入力して
同じ虚だけ遅延される。4個のメモリー回路から出力さ
几た4相の信号は並直列変換器25に入力され、再び単
相の信号に戻さrLる0遅鶴輩は遅延量設定器27によ
って2進数で衣現さnて制御信号として出力さnる。最
下位ピッ)boは選択器Ei015に入力さA、1クロ
ック、I!!延した信号と遅延する前の信号t−4gJ
?えるための制御l信号として用いらnる。下筐から2
番めのビットb1は同様にして選択器5116に入力さ
几、2クロック遅延した信号と遅延する前の信号を切替
えるための制al@号として用いら几る。さらに、下位
より3査めのビットb2より殖まって上世のビットはア
ドレス発生器26のための1リセツト臘として用いられ
、4クロックを1単位とした遅延量の制御に用いらnる
。
4相の信号に分割さnる。こnら4相の信号はそnぞれ
メモリー回路2l 、22 、23 、24に入力して
同じ虚だけ遅延される。4個のメモリー回路から出力さ
几た4相の信号は並直列変換器25に入力され、再び単
相の信号に戻さrLる0遅鶴輩は遅延量設定器27によ
って2進数で衣現さnて制御信号として出力さnる。最
下位ピッ)boは選択器Ei015に入力さA、1クロ
ック、I!!延した信号と遅延する前の信号t−4gJ
?えるための制御l信号として用いらnる。下筐から2
番めのビットb1は同様にして選択器5116に入力さ
几、2クロック遅延した信号と遅延する前の信号を切替
えるための制al@号として用いら几る。さらに、下位
より3査めのビットb2より殖まって上世のビットはア
ドレス発生器26のための1リセツト臘として用いられ
、4クロックを1単位とした遅延量の制御に用いらnる
。
不実施例によnは、遅延回路の動作速度をメそり一回路
の動作速度の4倍とすることができる。また、遅延量の
制御も、設定値を2進数で我現する遅IJ&に設定器2
7を用いることにより、容易に迩絖的に行うことができ
る。
の動作速度の4倍とすることができる。また、遅延量の
制御も、設定値を2進数で我現する遅IJ&に設定器2
7を用いることにより、容易に迩絖的に行うことができ
る。
本実施列においては、説明を開本にするために11 t
m 2として説明したが、本発明はこれに限らない。n
は正の振数でめるような値であnばかまわな−。
m 2として説明したが、本発明はこれに限らない。n
は正の振数でめるような値であnばかまわな−。
また、本夾施例においては、阜位遅延系子17および選
択器15で構成される回路と、単位M延基子18.19
および選択器16で構成される回路と金述枕して配置し
たが本発明はこれに限らない。第1のS姑回路部のst
rmに分けてムいても刀・遣わない。また、順序を人#
えても力・まわないO 【′II3明の幼果〕 本開明によnば、多相並りI」処理を行って高速製作を
可能にした遅延回路において、2クロックに141位と
した遅延量の大まかな制御を行う第1の遅延回路部と、
1〜(2−1)クロックまでの1クロックを1単位とし
た遅延量のこまかい制御を行う第2の遅延回路部とt1
共に2進数の値を入力することによシ制御できる。
択器15で構成される回路と、単位M延基子18.19
および選択器16で構成される回路と金述枕して配置し
たが本発明はこれに限らない。第1のS姑回路部のst
rmに分けてムいても刀・遣わない。また、順序を人#
えても力・まわないO 【′II3明の幼果〕 本開明によnば、多相並りI」処理を行って高速製作を
可能にした遅延回路において、2クロックに141位と
した遅延量の大まかな制御を行う第1の遅延回路部と、
1〜(2−1)クロックまでの1クロックを1単位とし
た遅延量のこまかい制御を行う第2の遅延回路部とt1
共に2進数の値を入力することによシ制御できる。
したがって、遅延回路における遅延量t2進数で4現し
て下位のnビットめまでを上記第2の遅延回路部の制御
信号とし″′C川−用上位ビットを上記第1の遅延回路
部の制御信号として用いることによシ、遅延量のクロッ
ク単位での連続的な制御を容易に行うことができる。
て下位のnビットめまでを上記第2の遅延回路部の制御
信号とし″′C川−用上位ビットを上記第1の遅延回路
部の制御信号として用いることによシ、遅延量のクロッ
ク単位での連続的な制御を容易に行うことができる。
第1図は本開明による一実施例を示すブロック図、第2
図は連焼回路を多相並列処理を行っているメモリー回路
で構成した場合の1072図、第3図は本開明による別
の一実施例を示すブロック図である。 1・・・並列処理回路 2・・・切替回路、デ 5.10.20・・・直並列変換器 4.1〜4.P 、 11.1〜11.P、2l〜24
・・・並直列変換器
図は連焼回路を多相並列処理を行っているメモリー回路
で構成した場合の1072図、第3図は本開明による別
の一実施例を示すブロック図である。 1・・・並列処理回路 2・・・切替回路、デ 5.10.20・・・直並列変換器 4.1〜4.P 、 11.1〜11.P、2l〜24
・・・並直列変換器
Claims (1)
- 【特許請求の範囲】 1、標本化された入力信号を、標本化クロックを最小単
位として一定クロック数だけ遅延する遅延回路において
、上記標本化クロックの2^n(nは正の整数)クロッ
クを1単位として遅延量の制御を行う第1の遅延回路部
と、上記標本化クロックの1クロックを1単位として遅
延量の制御を行う第2の遅延回路部と、上記2つの遅延
回路部における遅延量を設定するための制御信号を供給
する手段とを有することを特徴とする遅延回路。 2、特許請求の範囲第1項において、前記第1の遅延回
路部は、上記入力信号を2^n相に直並列変換する直並
列変換器と、この直並列変換器によつて分割された2^
n個の信号のそれぞれを入力して同量ずつ遅延する2^
n個のメモリー回路とこの2^n個のメモリー回路によ
つてそれぞれ同量ずつ遅延された2^n個の信号を入力
して再び単相の信号に戻す並直列変換器とを有すること
を特徴とする遅延回路。 3、特許請求の範囲第1項または第2項において、前記
第2の遅延回路部は、上記入力信号を上記標本化クロッ
クの1クロック分だけ遅延する単位遅延素子を2^l個
(l=0、1、……、n−1)直列接続したものと、こ
の直列接続した単位遅延素子によつて2^lクロック遅
延された信号と遅延される前の信号とを切替える選択器
とを1構成単位として、l=0〜l=n−1までのn個
の構成単位を有することを特徴とする遅延回路。 4、特許請求の範囲第1項ないし第3項において、上記
第1の遅延回路部および第2の遅延回路部における遅延
量を設定するための制御信号として、遅延量を2進数で
表現した信号を用いることを特徴とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60010868A JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60010868A JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61171210A true JPS61171210A (ja) | 1986-08-01 |
JPH0812987B2 JPH0812987B2 (ja) | 1996-02-07 |
Family
ID=11762319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60010868A Expired - Lifetime JPH0812987B2 (ja) | 1985-01-25 | 1985-01-25 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0812987B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0595223A2 (en) * | 1992-10-26 | 1994-05-04 | Sanyo Electric Company Limited | Delay circuit |
US5828492A (en) * | 1994-06-18 | 1998-10-27 | Forschungszentrum Karlsruhe Gmbh | Grating structure having a plurality of binary lamellar gratings |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
JPS58107631U (ja) * | 1982-01-12 | 1983-07-22 | 株式会社リコー | タイミング発生回路 |
JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
JPS5970019A (ja) * | 1982-09-16 | 1984-04-20 | アムペックス コ−ポレ−ション | シフトレジスタ遅延回路 |
-
1985
- 1985-01-25 JP JP60010868A patent/JPH0812987B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0595223A3 (en) * | 1992-10-26 | 1994-06-29 | Sanyo Electric Co | Delay circuit |
US5828492A (en) * | 1994-06-18 | 1998-10-27 | Forschungszentrum Karlsruhe Gmbh | Grating structure having a plurality of binary lamellar gratings |
Also Published As
Publication number | Publication date |
---|---|
JPH0812987B2 (ja) | 1996-02-07 |
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