JPH09270677A - フリップフロップ回路及びスキャンパス並びに記憶回路 - Google Patents

フリップフロップ回路及びスキャンパス並びに記憶回路

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JPH09270677A
JPH09270677A JP8119004A JP11900496A JPH09270677A JP H09270677 A JPH09270677 A JP H09270677A JP 8119004 A JP8119004 A JP 8119004A JP 11900496 A JP11900496 A JP 11900496A JP H09270677 A JPH09270677 A JP H09270677A
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latch
switch
inverter
flip
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Hideshi Maeno
秀史 前野
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 Ｓ／ＨタイムもしくはＴ−Ｑ遅延を小さく
し、しかも消費電力を抑制するフリップフロップ回路を
得る。 【解決手段】 マスタ・ラッチとしては、トランスミッ
ションゲートＳ１及びインバータＩＮＶ１を有するダイ
ナミック型のハーフ・ラッチが用いられている。スレー
ブ・ラッチとしては、トランスミッションゲートＳ３，
４及びインバータＩＮＶ３，ＩＮＶ４を有するスタティ
ック型のハーフ・ラッチが用いられている。但し、スレ
ーブ・ラッチにおいて、トランスミッションゲートＳ４
の動作はクロック信号Ｔのみならずモード信号ＭＯＤＥ
によっても制御される。モード信号ＭＯＤＥを“Ｌ”に
することにより、トランスミッションゲートＳ４は非導
通となり、ダイナミック型の動作を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はフリップフロップ
回路、特にマスタ・スレーブ型のフリップフロップ回路
に関する。
【０００２】
【従来の技術】図７７は、一対のハーフ・ラッチである
マスタ・ラッチ及びスレーブ・ラッチの直列接続で構成
される、１相エッジトリガ型のフリップフロップ回路の
従来の構成及びその動作を示す。同図（ａ）はいずれも
スタティック型のマスタ・ラッチとスレーブ・ラッチと
を直列に接続した場合の構成を示す回路図であり、同図
（ｂ）はその動作を示すタイミングチャートである。
【０００３】入力端子がマスタ・ラッチに接続され、出
力端子がスレーブ・ラッチに接続される。そしてクロッ
ク端に与えられるクロック信号Ｔの立ち下がるタイミン
グで入力端子に与えられる入力信号Ｄが取り込まれ、出
力端子へと出力信号Ｑが出力される。即ちここで示され
ているのはネガティブ・エッジ・トリガー型のフリップ
フロップ回路である。
【０００４】クロック信号Ｔの立ち下がりエッジの前後
においては、データ入力端子に与えられた入力信号Ｄを
一定時間安定させておく必要がある。同図（ｂ）におい
てクロック信号Ｔが立ち下がる時点からセットアップタ
イムだけ以前に、既に入力信号Ｄが値Ｄａｔａ１を採っ
ている様子が示されている。また、クロック信号Ｔが立
ち下がった時点からホールドタイムだけ経過するまで、
入力信号Ｄが値Ｄａｔａ１を保持している様子が示され
ている。上記一定時間とはこのセットアップタイムとホ
ールドタイムとの合計を指し、以降は便宜上「Ｓ／Ｈタ
イム」と呼ぶ。
【０００５】クロック信号Ｔが“Ｈ”レベルの場合に
は、インバータＩＮＶ５の出力が“Ｌ”レベルとなる。
この時、ＭＯＳトランジスタＮ１，Ｐ１の構成するトラ
ンスミッションゲートと、ＭＯＳトランジスタＮ４，Ｐ
４の構成するトランスミッションゲートはいずれもＯＮ
（導通）し、ＭＯＳトランジスタＮ２，Ｐ２の構成する
トランスミッションゲートと、ＭＯＳトランジスタＮ
３，Ｐ３の構成するトランスミッションゲートはいずれ
もＯＦＦ（非導通）となる。そして入力信号Ｄがインバ
ータＩＮＶ１の入力端に伝達される一方、インバータＩ
ＮＶ４の出力端とインバータＩＮＶ３の入力端とが接続
されてスレーブ・ラッチはデータ保持状態となる。
【０００６】逆にクロック信号Ｔが“Ｌ”レベルの場合
には、ＭＯＳトランジスタＮ１，Ｐ１の構成するトラン
スミッションゲートと、ＭＯＳトランジスタＮ４，Ｐ４
の構成するトランスミッションゲートはいずれもＯＦＦ
（非導通）し、ＭＯＳトランジスタＮ２，Ｐ２の構成す
るトランスミッションゲートと、ＭＯＳトランジスタＮ
３，Ｐ３の構成するトランスミッションゲートはいずれ
もＯＮ（導通）する。そしてインバータＩＮＶ１の出力
端がインバータＩＮＶ３の入力端に接続される一方、イ
ンバータＩＮＶ１の出力端とインバータＩＮＶ２の入力
端とが接続されてマスタ・ラッチはデータ保持状態とな
る。
【０００７】従って、クロック信号Ｔの立ち下がりエッ
ジ（クロック信号Ｔが“Ｈ”レベルから“Ｌ”レベルへ
と変化する時点）でデータ入力端子のデータを取り込ん
でデータ出力端子に出力する動作が行われる。但し、ク
ロック信号Ｔの立ち下がった後、データ出力端子に出力
信号Ｑが得られるまでには回路動作による遅延が存在す
る。以下、便宜上これを「Ｔ−Ｑ遅延」と呼ぶ。
【０００８】フリップフロップ回路の出力端子は図７７
（ａ）においてはインバータＩＮＶ３の出力端に接続さ
れているが、インバータＩＮＶ４の出力端やインバータ
ＩＮＶ３の入力端に接続する場合もある。この場合に
は、図７７（ａ）において示されている回路の出力信号
Ｑとは論理反転した出力信号が得られることになる。
【０００９】図７８は、一対のハーフ・ラッチであるマ
スタ・ラッチ及びスレーブ・ラッチの直列接続で構成さ
れる、２相クロック型のフリップフロップ回路の従来の
構成及びその動作を示す。同図（ａ）はいずれもスタテ
ィック型のマスタ・ラッチとスレーブ・ラッチとを直列
に接続した場合の構成を示す回路図であり、同図（ｂ）
はその動作を示すタイミングチャートである。
【００１０】入力端子がマスタ・ラッチに接続され、出
力端子がスレーブ・ラッチに接続される。そしてクロッ
ク信号Ｔ１の立ち下がるタイミングで入力端子に与えら
れる入力信号Ｄがマスタ・ラッチに取り込まれ、入力信
号Ｄの反転した論理が信号Ｄ３としてスレーブ・ラッチ
に伝達される。クロック信号Ｔ２が“Ｌ”レベルの期間
には、インバータＩＮＶ５２の出力が“Ｈ”レベルとな
り、スレーブ・ラッチはデータ保持状態であるが、クロ
ック信号Ｔ２の立ち上がるタイミングで出力端子へと出
力信号Ｑが出力される。ここで、クロック信号Ｔ１，Ｔ
２が同時に“Ｈ”レベルとなることはない。
【００１１】クロック信号Ｔと同様に、クロック信号Ｔ
１の立ち下がりエッジの前後においてはＳ／Ｈタイムに
おいて入力信号Ｄが一定の値を保持する必要がある。そ
してクロック信号Ｔ２の立ち上がった後、データ出力端
子に出力信号Ｑが得られるまでには回路動作による遅延
が存在し、ここでは便宜上図７７に倣ってこれを「Ｔ２
−Ｑ遅延」と呼ぶ。
【００１２】
【発明が解決しようとする課題】１相エッジトリガ型の
フリップフロップ回路の従来の構成では、クロック信号
Ｔが“Ｈ”レベルから“Ｌ”レベルへと変化する過渡状
態において、瞬時的にではあるが、ＭＯＳトランジスタ
Ｎ１，Ｐ２，Ｐ３，Ｎ４が同時にＯＮする。更にはイン
バータＩＮＶ５の遅延時間だけ遅れてＭＯＳトランジス
タＰ１，Ｎ２，Ｎ３，Ｐ４が同時にＯＮする。
【００１３】そのため、瞬時的に入力信号Ｄの採る値
と、インバータＩＮＶ２の出力端に生じていたデータと
がインバータＩＮＶ１の入力端において競合するので、
入力信号Ｄの値に関してはＳ／Ｈタイムを大きく設定す
る必要がある。換言すれば、マスタ・ラッチにおいて
は、値が一定する期間がＳ／Ｈタイム以上の入力信号Ｄ
でないとラッチすることができないという問題点が生じ
る。また、データの競合により電流が流れて不要に電力
を消費してしまうという問題点も生じる。
【００１４】一方、スレーブ・ラッチにおいては、イン
バータＩＮＶ１の出力端に生じていたデータと、インバ
ータＩＮＶ４の出力端に与えられていたデータとがイン
バータＩＮＶ３の入力端において競合するので、Ｔ−Ｑ
遅延が大きくなり、回路動作が遅いという問題点が生じ
る。
【００１５】同様にして、２相クロック型のフリップフ
ロップ回路の従来の構成においても、クロック信号Ｔ１
が“Ｈ”レベルから“Ｌ”レベルへと変化する過渡状態
において、瞬時的に入力信号Ｄの採る値と、インバータ
ＩＮＶ２の出力端に生じていたデータとがインバータＩ
ＮＶ１の入力端において競合する。また、クロック信号
Ｔ２が“Ｌ”レベルから“Ｈ”レベルへと変化する過渡
状態において、瞬時的に信号Ｄ３の採る値と、インバー
タＩＮＶ４の出力端に生じていたデータとがインバータ
ＩＮＶ３の入力端において競合する。
【００１６】この発明は上記の問題点を解決するために
為されたもので、Ｓ／ＨタイムもしくはＴ−Ｑ遅延（あ
るいはＴ２−Ｑ遅延）を小さくし、しかも消費電力を抑
制するフリップフロップ回路を提供することを目的とし
ている。
【００１７】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１及び第２のハーフ・ラッチの直列
接続によって構成され、入力端子及び出力端子を備える
フリップフロップ回路であって、（ａ）前記第１のハー
フ・ラッチはダイナミック型であり、（ｂ）前記第２の
ハーフ・ラッチは（ｂ−１）前記入力端子に作動的に結
合された入力端と、出力端とを含み、その開閉がクロッ
ク信号に制御される第１のスイッチと、（ｂ−２）前記
第１のスイッチの前記出力端に接続された入力端と、前
記出力端子に作動的に結合された出力端とを含む第１の
インバータと、（ｂ−３）第２のインバータと、（ｂ−
４）その開閉が前記第１のスイッチと相補的である第２
のスイッチと、（ｂ−５）その開閉がモード信号によっ
て制御される第３のスイッチとを有する。そして、前記
第２のインバータ並びに前記第２及び第３のスイッチ
が、前記第１のインバータの前記出力端と、前記第１の
インバータの前記入力端との間で直列に接続され、前記
第２及び前記第３のスイッチのいずれもが導通したとき
には前記第２のインバータが前記第１のインバータと逆
並列に接続される。
【００１８】この発明のうち請求項２にかかるものは、
請求項１記載のフリップフロップ回路であって、前記第
１のハーフ・ラッチはマスタ・ラッチとして、前記第２
のハーフ・ラッチはスレーブ・ラッチとして、それぞれ
機能する。そして、前記第２のハーフ・ラッチの前記第
１のスイッチの入力端は前記第１のハーフ・ラッチを介
して間接的に前記入力端子に接続され、前記第２のハー
フ・ラッチの前記第１のインバータの出力端は直接的に
もしくは前記第２のインバータを介して間接的に前記出
力端子に接続される。
【００１９】この発明のうち請求項３にかかるものは、
請求項２記載のフリップフロップ回路であって、前記第
２のハーフ・ラッチの前記第１のスイッチは、第１のＮ
ＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタを
含み、前記第１のハーフ・ラッチは（ａ−１）入力端子
に接続された入力端と、出力端とを含み、その開閉が前
記第２のハーフ・ラッチの前記第１のスイッチと相補的
であるスイッチと、（ａ−２）前記第２のハーフ・ラッ
チの前記第１のインバータの入力端と、２値論理の一方
の論理に対応する第１電位を与える第１電位点との間
で、前記第１のＰＭＯＳトランジスタと直列に接続され
る第２のＰＭＯＳトランジスタと、（ａ−３）前記第２
のハーフ・ラッチの前記第１のインバータの入力端と、
２値論理の他方の論理に対応する第２電位を与える第２
電位点との間で、前記第１のＮＭＯＳトランジスタと直
列に接続される第２のＮＭＯＳトランジスタとを有す
る。そして前記第２のＮＭＯＳトランジスタ及び前記第
２のＰＭＯＳトランジスタのそれぞれのゲートは共通し
て前記第１のハーフ・ラッチの前記スイッチの前記出力
端に接続される。
【００２０】この発明のうち請求項４にかかるものは、
請求項１記載のフリップフロップ回路であって、前記第
２のハーフ・ラッチはマスタ・ラッチとして、前記第１
のハーフ・ラッチはスレーブ・ラッチとして、それぞれ
機能し、前記第２のハーフ・ラッチの前記第１のスイッ
チの入力端は前記入力端子に直接的に接続され、前記第
２のハーフ・ラッチの前記第１のインバータの出力端は
前記第１のハーフ・ラッチを介して間接的に前記出力端
子に接続される。
【００２１】この発明のうち請求項５にかかるものは、
（ａ）通常の入力信号とスキャンテスト用信号とを入力
する一対の入力端と、両者のいずれか一方が出力される
出力端とを有するセレクタと、（ｂ）出力端子と、
（ｃ）前記セレクタの前記出力端と、前記出力端子との
間で直列に接続される第１及び第２のハーフ・ラッチと
を備えるフリップフロップ回路である。そして、前記第
１のハーフ・ラッチはダイナミック型であり、前記第２
のハーフ・ラッチはモード信号によってダイナミック型
とスタティック型とが切り換えられ、前記セレクタは前
記モード信号によって制御され、前記第２のハーフ・ラ
ッチがダイナミック型となるときには前記通常の入力信
号を出力し、前記第２のハーフ・ラッチがスタティック
型となるときには前記スキャンテスト用信号を出力す
る。
【００２２】この発明のうち請求項６にかかるものは、
請求項５記載のフリップフロップ回路であって、前記第
２のハーフ・ラッチは（ｃ−１）前記セレクタの前記出
力端に作動的に結合された入力端と、出力端とを含み、
その開閉がクロック信号に制御される第１のスイッチ
と、（ｃ−２）前記第１のスイッチの前記出力端に接続
された入力端と、前記出力端子に作動的に結合された出
力端とを含む第１のインバータと、（ｃ−３）第２のイ
ンバータと、（ｃ−４）前記クロック信号と前記モード
信号との論理演算を行う論理ゲートと、（ｃ−５）その
開閉が前記論理ゲートの出力によって制御される第２の
スイッチとを有する。そして、前記第２のインバータと
前記第２のスイッチとは、前記第１のインバータの前記
入力端と前記第１のインバータの前記出力端との間で直
列に接続され、前記第２のスイッチが導通したときには
前記第２のインバータが前記第１のインバータと逆並列
に接続され、前記第２のスイッチは、前記モード信号が
所定の値を採って前記第２のハーフ・ラッチをスタティ
ック型にする場合にはその開閉が前記第１のスイッチと
相補的であり、前記モード信号が他の値を採って前記第
２のハーフ・ラッチをダイナミック型にする場合には導
通しない。
【００２３】この発明のうち請求項７にかかるものは、
請求項６記載のフリップフロップ回路であって、（ｄ）
ホールド信号と、クロック原信号と、モード原信号とを
入力し、クロック信号及び前記モード信号を出力する論
理回路を更に備える。そして、前記ホールド信号が第１
の値を採った場合には、前記クロック原信号に基づいて
前記クロック信号が、前記モード原信号に基づいて前記
モード信号がそれぞれ決定され、前記ホールド信号が前
記第１の値と相補的な第２の値を採った場合には、前記
クロック原信号及び前記モード原信号に拘らず、前記ク
ロック信号及び前記モード信号の値が固定される。
【００２４】この発明のうち請求項８にかかるものは、
請求項６記載のフリップフロップ回路であって、前記第
１のハーフ・ラッチはマスタ・ラッチとして、前記第２
のハーフ・ラッチはスレーブ・ラッチとして、それぞれ
機能し、前記第２のハーフ・ラッチの前記第１のスイッ
チの入力端は前記第１のハーフ・ラッチを介して間接的
に前記セレクタの前記出力端に接続され、前記第２のハ
ーフ・ラッチの前記第１のインバータの出力端は直接的
にもしくは前記第２のインバータを介して間接的に前記
出力端子に接続される。
【００２５】この発明のうち請求項９にかかるものは、
請求項６記載のフリップフロップ回路であって、前記第
２のハーフ・ラッチはマスタ・ラッチとして、前記第１
のハーフ・ラッチはスレーブ・ラッチとして、それぞれ
機能する。そして、前記第２のハーフ・ラッチの前記第
１のスイッチの入力端は前記セレクタの前記出力端に直
接的に接続され、前記第２のハーフ・ラッチの前記第１
のインバータの出力端は前記第１のハーフ・ラッチを介
して間接的に前記出力端子に接続される。
【００２６】この発明のうち請求項１０にかかるもの
は、請求項５記載のフリップフロップ回路であって、前
記第２のハーフ・ラッチは（ｃ−１）前記セレクタの前
記出力端に作動的に結合された入力端と、出力端とを含
み、その開閉がクロック信号に制御される第１のスイッ
チと、（ｃ−２）前記第１のスイッチの前記出力端に接
続された入力端と、前記出力端子に作動的に結合された
出力端とを含む第１のインバータと、（ｃ−３）第２の
インバータと、（ｃ−４）その開閉が前記第１のスイッ
チと相補的である第２のスイッチと、（ｃ−５）その開
閉が前記モード信号によって制御される第３のスイッチ
とを有する。そして、前記第２のインバータ並びに前記
第２及び第３のスイッチは、前記第１のインバータの前
記入力端と前記第１のインバータの前記出力端との間で
直列に接続され、前記第２及び第３のスイッチが導通し
たときには前記第２のインバータが前記第１のインバー
タと逆並列に接続され、前記第３のスイッチは、前記モ
ード信号が前記第２のハーフ・ラッチをダイナミック型
にする場合には導通しない。
【００２７】この発明のうち請求項１１にかかるもの
は、請求項１０記載のフリップフロップ回路であって、
（ｄ）ホールド信号と、クロック原信号と、モード原信
号とを入力し、クロック信号及び前記モード信号を出力
する論理回路を更に備える。そして、前記ホールド信号
が第１の値を採った場合には、前記クロック原信号に基
づいて前記クロック信号が、前記モード原信号に基づい
て前記モード信号がそれぞれ決定され、前記ホールド信
号が前記第１の値と相補的な第２の値を採った場合に
は、前記クロック原信号及び前記モード原信号に拘ら
ず、前記クロック信号及び前記モード信号の値が固定さ
れる。
【００２８】この発明のうち請求項１２にかかるもの
は、請求項１０記載のフリップフロップ回路であって、
前記第２のインバータは（ｃ−３−１）前記第２のイン
バータの出力端を構成する一対の出力線と、（ｃ−３−
２）第１の前記出力線と接続されたドレインと、前記第
２のインバータの入力端に接続されたゲートと、前記第
２のインバータの出力する２値論理の一方に対応する第
１の電位が与えられるソースとを備えるＮＭＯＳトラン
ジスタと、（ｃ−３−３）第２の前記出力線と接続され
たドレインと、前記第２のインバータの前記入力端に接
続されたゲートと、前記２値論理の他方に対応し、前記
第１の電位よりも高い第２の電位が与えられるソースと
を備えるＰＭＯＳトランジスタとを更に含む。そして、
前記第２のスイッチはＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタを用いたトランスミッションゲートであ
り、前記第２のスイッチの前記ＰＭＯＳトランジスタの
ゲート及び前記第２のスイッチの前記ＮＭＯＳトランジ
スタのゲートのいずれか一方が前記クロック信号を受
け、他方が前記クロック信号と相補的な逆クロック信号
を受け、前記第２のインバータの前記ＮＭＯＳトランジ
スタと、前記第２のスイッチの前記ＮＭＯＳトランジス
タとが直列に接続され、前記第２のインバータの前記Ｐ
ＭＯＳトランジスタと、前記第２のスイッチの前記ＰＭ
ＯＳトランジスタとが直列に接続される。
【００２９】この発明のうち請求項１３にかかるもの
は、請求項１２記載のフリップフロップ回路であって、
前記第２のスイッチはＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタを用いたトランスミッションゲートであ
り、前記第２のスイッチの前記ＰＭＯＳトランジスタの
ゲート及び前記第２のスイッチの前記ＮＭＯＳトランジ
スタのゲートのいずれか一方が前記クロック信号を受
け、他方が前記クロック信号と相補的な逆クロック信号
を受け、前記第３のスイッチはＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタを用いたトランスミッションゲ
ートであり、前記第３のスイッチの前記ＮＭＯＳトラン
ジスタのゲート及び前記第３のスイッチの前記ＰＭＯＳ
トランジスタのゲートのいずれか一方には前記モード信
号が、他方には前記モード信号と相補的な逆モード信号
が、それぞれ与えられ、前記第２のスイッチの前記ＮＭ
ＯＳトランジスタと、前記第３のスイッチの前記ＮＭＯ
Ｓトランジスタとが直列に接続され、前記第２のスイッ
チの前記ＰＭＯＳトランジスタと、前記第３のスイッチ
の前記ＰＭＯＳトランジスタとが直列に接続される。
【００３０】この発明のうち請求項１４にかかるもの
は、請求項１０記載のフリップフロップ回路であって、
前記第１のハーフ・ラッチはマスタ・ラッチとして、前
記第２のハーフ・ラッチはスレーブ・ラッチとして、そ
れぞれ機能し、前記第２のハーフ・ラッチの前記第１の
スイッチの入力端は前記第１のハーフ・ラッチを介して
間接的に前記セレクタの前記出力端に接続され、前記第
２のハーフ・ラッチの前記第１のインバータの出力端は
直接的にもしくは前記第２のインバータを介して間接的
に前記出力端子に接続される。
【００３１】この発明のうち請求項１５にかかるもの
は、請求項１４記載のフリップフロップ回路であって、
前記第１のハーフ・ラッチは（ｃ−５）前記セレクタの
前記出力端に接続された入力端と、出力端とを含み、そ
の開閉が前記第２のハーフ・ラッチの前記第１のスイッ
チと相補的であるスイッチと、（ｃ−６）前記第１のハ
ーフ・ラッチの前記スイッチの前記出力端に接続された
入力端と、前記第２のハーフ・ラッチを介して前記出力
端子に間接的に接続された出力端とを含むインバータと
を有する。そして、前記第１のハーフ・ラッチの前記ス
イッチはＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タを用いたトランスミッションゲートである。前記セレ
クタは（ａ−１）前記通常の入力信号を受ける第１の電
流電極と、前記第１のハーフ・ラッチの前記スイッチの
前記ＰＭＯＳトランジスタを介して前記第１のハーフ・
ラッチの前記インバータの前記入力端に接続される第２
の電流電極と、ゲートとを含む第１のＰＭＯＳトランジ
スタと、（ａ−２）前記通常の入力信号を受ける第１の
電流電極と、前記第１のハーフ・ラッチの前記スイッチ
の前記ＮＭＯＳトランジスタを介して前記第１のハーフ
・ラッチの前記インバータの前記入力端に接続される第
２の電流電極と、ゲートとを含む第１のＮＭＯＳトラン
ジスタと、（ａ−３）前記スキャンテスト用信号を受け
る第１の電流電極と、前記第１のＰＭＯＳトランジスタ
の前記第２の電流電極に接続される第２の電流電極と、
前記第１のＮＭＯＳトランジスタの前記ゲートに接続さ
れたゲートとを含む第２のＰＭＯＳトランジスタと、
（ａ−４）前記スキャンテスト用信号を受ける第１の電
流電極と、前記第１のＮＭＯＳトランジスタの前記第２
の電流電極に接続される第２の電流電極と、前記第１の
ＰＭＯＳトランジスタの前記ゲートに接続されたゲート
と、を含む第２のＮＭＯＳトランジスタとを備える。そ
して、前記第１のＮＭＯＳトランジスタの前記ゲート及
び前記第１のＰＭＯＳトランジスタの前記ゲートのいず
れか一方には前記モード信号が、他方には前記逆モード
信号が、それぞれ与えられる。前記第１のハーフ・ラッ
チの前記スイッチの前記ＮＭＯＳトランジスタの前記ゲ
ート及び前記第１のハーフ・ラッチの前記スイッチの前
記ＰＭＯＳトランジスタの前記ゲートのいずれか一方に
は前記クロック信号が、他方には前記逆クロック信号
が、それぞれ与えられる。
【００３２】この発明のうち請求項１６にかかるもの
は、請求項１０記載のフリップフロップ回路であって、
前記第２のハーフ・ラッチはマスタ・ラッチとして、前
記第１のハーフ・ラッチはスレーブ・ラッチとして、そ
れぞれ機能し、前記第２のハーフ・ラッチの前記第１の
スイッチの入力端は前記セレクタの前記出力端に直接的
に接続され、前記第２のハーフ・ラッチの前記第１のイ
ンバータの出力端は前記第１のハーフ・ラッチを介して
間接的に前記出力端子に接続される。
【００３３】この発明のうち請求項１７にかかるもの
は、請求項１６記載のフリップフロップ回路であって、
前記第２のハーフ・ラッチの前記第１のスイッチはＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタを用いたト
ランスミッションゲートである。前記セレクタは（ａ−
１）前記通常の入力信号を受ける第１の電流電極と、前
記第２のハーフ・ラッチの前記第１のスイッチの前記Ｐ
ＭＯＳトランジスタを介して前記第１のインバータの前
記入力端に接続される第２の電流電極と、ゲートとを含
む第１のＰＭＯＳトランジスタと、（ａ−２）前記通常
の入力信号を受ける第１の電流電極と、前記第２のハー
フ・ラッチの前記第１のスイッチの前記ＮＭＯＳトラン
ジスタを介して前記第１のインバータの前記入力端に接
続される第２の電流電極と、ゲートとを含む第１のＮＭ
ＯＳトランジスタと、（ａ−３）前記スキャンテスト用
信号を受ける第１の電流電極と、前記第１のＰＭＯＳト
ランジスタの前記第２の電流電極に接続される第２の電
流電極と、前記第１のＮＭＯＳトランジスタの前記ゲー
トに接続されたゲートとを含む第２のＰＭＯＳトランジ
スタと、（ａ−４）前記スキャンテスト用信号を受ける
第１の電流電極と、前記第１のＮＭＯＳトランジスタの
前記第２の電流電極に接続される第２の電流電極と、前
記第１のＰＭＯＳトランジスタの前記ゲートに接続され
たゲートと、を含む第２のＮＭＯＳトランジスタとを備
える。前記第１のＮＭＯＳトランジスタの前記ゲート及
び前記第１のＰＭＯＳトランジスタの前記ゲートのいず
れか一方には前記モード信号が、他方には前記モード信
号と相補的な逆モード信号が、それぞれ与えられ、前記
第２のハーフ・ラッチの前記第１のスイッチの前記ＮＭ
ＯＳトランジスタの前記ゲート及び前記第２のハーフ・
ラッチの前記第１のスイッチの前記ＰＭＯＳトランジス
タの前記ゲートのいずれか一方には前記クロック信号
が、他方には前記クロック信号と相補的な逆クロック信
号が、それぞれ与えられる。
【００３４】この発明のうち請求項１８にかかるもの
は、請求項１７記載のフリップフロップ回路であって、
前記第２のハーフ・ラッチは（ｃ−５）前記モード信号
と、比較信号と、前記通常の入力信号とが与えられ、前
記通常の入力信号が所定の論理をとり、前記モード信号
及び前記第１の比較信号が活性化した場合に、前記第１
のインバータの前記入力端に所定の電位を与える論理検
出手段を更に有する。
【００３５】この発明のうち請求項１９にかかるもの
は、直列に接続された第１及び第２のフリップフロップ
回路を備えるスキャンパスであって、前記第１のフリッ
プフロップ回路は（ａ−１）第１の通常の入力信号とス
キャンテスト用信号とを入力する一対の入力端と、両者
のいずれか一方がモード信号に基づいて出力される出力
端とを含むセレクタと、（ａ−２）出力端子と、（ａ−
３）前記セレクタの前記出力端と、前記出力端子との間
に設けられたダイナミック型の第１のハーフ・ラッチ
と、（ａ−４）前記セレクタの前記出力端と前記出力端
子との間で前記第１のハーフ・ラッチと直列に接続さ
れ、前記モード信号が第１の論理値及び第２の論理値を
採る場合に、それぞれダイナミック型とスタティック型
とに切り換えられて動作する第２のハーフ・ラッチとを
有する。前記第２のフリップフロップ回路は（ｂ−１）
第２の通常の入力信号と前記第１のフリップフロップ回
路の前記出力端子に与えられた信号とを入力する一対の
入力端と、両者のいずれか一方がモード信号に基づいて
出力される出力端とを含むセレクタと、（ｂ−２）出力
端子と、（ｂ−３）前記セレクタの前記出力端と、前記
出力端子との間に設けられたダイナミック型の第１のハ
ーフ・ラッチと、（ｂ−４）前記セレクタの前記出力端
と前記出力端子との間で前記第１のハーフ・ラッチと直
列に接続され、前記モード信号が第１の論理値及び第２
の論理値を採る場合に、それぞれダイナミック型とスタ
ティック型とに切り換えられて動作する第２のハーフ・
ラッチとを有する。前記第１のフリップフロップ回路の
前記セレクタは、前記モード信号が前記第１の論理値及
び前記第２の論理値を採る場合に、それぞれ前記第１の
通常の入力信号及び前記スキャンテスト用信号を出力
し、前記第２のフリップフロップ回路の前記セレクタ
は、前記モード信号が前記第１の論理値及び前記第２の
論理値を採る場合に、それぞれ前記第２の通常の入力信
号及び前記第１のフリップフロップ回路の前記出力端子
に与えられた信号を出力する。
【００３６】この発明のうち請求項２０にかかるもの
は、直列に接続された第１及び第２のフリップフロップ
回路を備えるスキャンパスであって、前記第１のフリッ
プフロップ回路は（ａ−１）通常の入力信号とスキャン
テスト用信号とを入力する一対の入力端と、両者のいず
れか一方がモード信号に基づいて出力される出力端とを
含むセレクタと、（ａ−２）出力端子と、（ａ−３）前
記セレクタの前記出力端と、前記出力端子との間に設け
られたダイナミック型の第１のハーフ・ラッチと、（ａ
−４）前記セレクタの前記出力端と前記出力端子との間
で前記第１のハーフ・ラッチと直列に接続され、前記モ
ード信号が第１の論理値及び第２の論理値を採る場合
に、それぞれダイナミック型とスタティック型とに切り
換えられて動作する第２のハーフ・ラッチとを有する。
前記第２のフリップフロップ回路は（ｂ−１）前記第１
のフリップフロップ回路の前記出力端子に接続された入
力端子と、（ｂ−２）出力端子と、（ｂ−３）前記入力
端子と、前記第２のフリップフロップ回路の前記出力端
子との間に設けられたダイナミック型の第１のハーフ・
ラッチと、（ｂ−４）前記入力端子と前記第２のフリッ
プフロップ回路の前記出力端子との間で前記第１のハー
フ・ラッチと直列に接続され、前記モード信号が前記第
１の論理値及び前記第２の論理値を採る場合に、それぞ
れダイナミック型とスタティック型とに切り換えられて
動作する第２のハーフ・ラッチとを有する。前記第１の
フリップフロップ回路の前記セレクタは、前記モード信
号が前記第１の論理値及び前記第２の論理値を採る場合
に、それぞれ前記通常の入力信号及び前記スキャンテス
ト用信号を出力する。
【００３７】この発明のうち請求項２１にかかるもの
は、第１及び第２のハーフ・ラッチの直列接続によって
構成され、入力端子及び出力端子を備えるフリップフロ
ップ回路であって、（ａ）前記第１のハーフ・ラッチは
ダイナミック型であり、（ｂ）前記第２のハーフ・ラッ
チは（ｂ−１）前記入力端子に作動的に結合された入力
端と、出力端とを含み、その開閉がクロック信号に制御
される第１のスイッチと、（ｂ−２）前記第１のスイッ
チの前記出力端に接続された入力端と、前記出力端子に
作動的に結合された出力端とを含む第１のインバータ
と、（ｂ−３）２値論理の一方に対応する第１電位を与
える第１電位点と、前記第１のインバータの前記入力端
との間で互いに直列に接続される第１乃至第３のスイッ
チと、（ｂ−４）２値論理の他方に対応する第２電位を
与える第２電位点と、前記第１のインバータの前記入力
端との間で互いに直列に接続される第４乃至第６のスイ
ッチとを備え、前記第１及び第４のスイッチの開閉は前
記第１のインバータの出力によって、前記第２のスイッ
チの開閉は前記クロック信号によって、前記第３のスイ
ッチの開閉はモード信号によって、前記第５のスイッチ
の開閉は前記クロック信号と相補的な逆クロック信号に
よって、前記第６のスイッチの開閉は前記モード信号と
相補的な逆モード信号によって、それぞれ制御される。
【００３８】この発明のうち請求項２２にかかるもの
は、請求項２１記載のフリップフロップ回路であって、
前記第２のハーフ・ラッチはマスタ・ラッチとして、前
記第１のハーフ・ラッチはスレーブ・ラッチとして、そ
れぞれ機能し、前記第２のハーフ・ラッチの前記第１の
スイッチの入力端は前記入力端子に直接的に接続され、
前記第２のハーフ・ラッチの前記第１のインバータの出
力端は前記第１のハーフ・ラッチを介して間接的に前記
出力端子に接続される。
【００３９】この発明のうち請求項２３にかかるもの
は、請求項２１記載のフリップフロップ回路であって、
前記第１のハーフ・ラッチはマスタ・ラッチとして、前
記第２のハーフ・ラッチはスレーブ・ラッチとして、そ
れぞれ機能し、前記第２のハーフ・ラッチの前記第１の
スイッチの入力端は前記第１のハーフ・ラッチを介して
間接的に前記入力端子に接続され、前記第２のハーフ・
ラッチの前記第１のインバータの出力端は直接的に、も
しくは前記第１電位に直接に接続される部分を除く前記
第１乃至第３のスイッチが直列に接続される経路と、前
記第２電位に直接に接続される部分を除く前記第４乃至
第６のスイッチが直列に接続される経路とを接続する接
続線を介して間接的に、前記出力端子に接続される。
【００４０】この発明のうち請求項２４にかかるもの
は、（ａ）入力端と、出力端とを含み、その開閉がクロ
ック信号に制御される第１のスイッチと、（ｂ）前記第
１のスイッチの前記出力端に接続された入力端と、出力
端とを含む第１のインバータと、（ｃ）第２のインバー
タと、（ｄ）その開閉が前記第１のスイッチと相補的で
ある第２のスイッチと、（ｅ）その開閉がモード信号に
よって制御される第３のスイッチとを備える記憶回路で
ある。そして、前記第２のインバータ並びに前記第２及
び第３のスイッチが、前記第１のインバータの前記出力
端と、前記第１のインバータの前記入力端との間で直列
に接続され、前記第２及び前記第３のスイッチのいずれ
もが導通したときには前記第２のインバータが前記第１
のインバータと逆並列に接続される。
【００４１】この発明のうち請求項２５にかかるもの
は、請求項２４記載の記憶回路であって、前記第１のイ
ンバータはＣＭＯＳゲートアレイの基本セルを用いて構
成されたＣＭＯＳインバータ回路であり、前記ＣＭＯＳ
インバータ回路は少なくとも一方の導電型のＭＯＳトラ
ンジスタが複数並列に接続される。
【００４２】この発明のうち請求項２６にかかるもの
は、請求項２４記載の記憶回路であって、前記第２のイ
ンバータはＣＭＯＳゲートアレイの基本セルを用いて構
成されたＣＭＯＳインバータ回路であり、前記ＣＭＯＳ
インバータ回路は少なくとも一方の導電型のＭＯＳトラ
ンジスタが複数並列に接続される。
【００４３】この発明のうち請求項２７にかかるもの
は、請求項２４記載の記憶回路であって、前記第２のイ
ンバータの入力端は前記第１のインバータの前記出力端
に接続され、前記第２のスイッチの前記入力端は前記第
２のインバータの前記出力端に接続され、前記第３のス
イッチの前記入力端は前記第２のスイッチの前記出力端
に接続され、前記第１のインバータの前記入力端は前記
第３のスイッチの前記出力端に接続され、（ｆ）前記第
３のスイッチの前記入力端に接続された出力端子を更に
備える。
【００４４】この発明のうち請求項２８にかかるもの
は、請求項２７記載の記憶回路であって、（ｇ）入力端
と、前記第１のスイッチの前記入力端に接続された出力
端とを有するハーフ・ラッチとを更に備える。そして、
前記ハーフ・ラッチは、前記第１のスイッチの開閉と相
補的に開閉し、前記ハーフ・ラッチの前記入力端と前記
出力端との間にするスイッチによってその動作が制御さ
れる。
【００４５】この発明のうち請求項２９にかかるもの
は、請求項２４記載の記憶回路であって、前記第２のイ
ンバータの入力端は前記第１のインバータの前記出力端
に接続され、前記第２のスイッチの前記入力端は前記第
２のインバータの前記出力端に接続され、前記第３のス
イッチの前記入力端は前記第２のスイッチの前記出力端
に接続され、前記第１のインバータの前記入力端は前記
第３のスイッチの前記出力端に接続され、（ｆ）前記第
３のスイッチの前記入力端に接続された入力端と、出力
端とを有する第１のドライブ回路とを更に備える。
【００４６】この発明のうち請求項３０にかかるもの
は、請求項２９記載の記憶回路であって、（ｇ）入力端
と、前記第１のスイッチの前記入力端に接続された出力
端とを有するハーフ・ラッチを更に備える。そして、前
記ハーフ・ラッチは、前記第１のスイッチの開閉と相補
的に開閉し、前記ハーフ・ラッチの前記入力端と前記出
力端との間にするスイッチによってその動作が制御され
る。
【００４７】この発明のうち請求項３１にかかるもの
は、請求項２９記載の記憶回路であって、（ｇ）複数の
入力端子と、（ｈ）前記複数の入力端子と前記第１のイ
ンバータとの間において、前記第１のスイッチと直列に
接続され、所定の信号によって制御されるセレクタとを
更に備える。
【００４８】この発明のうち請求項３２にかかるもの
は、請求項２９記載の記憶回路であって、（ｇ）第１及
び第２の入力端子と、（ｈ）いずれも所定の信号によっ
て制御される第１のＰＭＯＳトランジスタ及び第１のＮ
ＭＯＳトランジスタによって構成されるセレクタとを更
に備える。そして、前記第１のスイッチは、第２のＰＭ
ＯＳトランジスタ及び第２のＮＭＯＳトランジスタによ
って構成され、前記第１のＰＭＯＳトランジスタ及び前
記第２のＰＭＯＳトランジスタが前記第１の入力端子と
前記第１のインバータの前記入力端との間で直列に接続
され、前記第１のＮＭＯＳトランジスタ及び前記第２の
ＮＭＯＳトランジスタが前記第２の入力端子と前記第１
のインバータの前記入力端との間で直列に接続される。
【００４９】この発明のうち請求項３３にかかるもの
は、請求項３２記載の記憶回路が複数個直列に設けられ
てスキャンパスを構成し、リセット信号が与えられ、前
記リセット信号に基づいて前記モード信号、前記クロッ
ク信号及び前記所定の信号の論理を固定する論理回路を
更に備える記憶回路である。
【００５０】この発明のうち請求項３４にかかるもの
は、請求項３１記載の記憶回路であって、前記所定の信
号は前記モード信号が採用される。
【００５１】この発明のうち請求項３５にかかるもの
は、請求項３２記載の記憶回路であって、前記所定の信
号は前記モード信号が採用される。
【００５２】この発明のうち請求項３６にかかるもの
は、請求項２９記載の記憶回路であって、（ｇ）前記第
１のインバータの前記出力端に接続された入力端と、出
力端とを有する第４のスイッチと、（ｈ）前記第４のス
イッチの前記出力端に接続された入力端と、出力端とを
有する第２のドライブ回路とを更に備える。そして、前
記第１のスイッチは前記第４のスイッチの開閉と相補的
に開閉する。
【００５３】この発明のうち請求項３７にかかるもの
は、請求項２４記載の記憶回路であって、前記第２のイ
ンバータの入力端は前記第１のインバータの前記出力端
に接続され、前記第２のスイッチの前記入力端は前記第
２のインバータの前記出力端に接続され、前記第３のス
イッチの前記入力端は前記第２のスイッチの前記出力端
に接続され、前記第１のインバータの前記入力端は前記
第３のスイッチの前記出力端に接続され、（ｆ）前記第
１のインバータの前記出力端に接続された入力端と、出
力端とを有する第４のスイッチと、（ｇ）前記第４のス
イッチの前記出力端に接続された入力端と、出力端とを
有する第１のドライブ回路と（ｈ）前記第１のインバー
タの前記出力端に接続された入力端と、出力端とを有す
る第５のスイッチと、（ｈ）前記第５のスイッチの前記
出力端に接続された入力端と、出力端とを有する第２の
ドライブ回路とを更に備える。そして、前記第４及び第
５のスイッチは前記第１のスイッチの開閉と相補的に開
閉し、前記第１のドライブ回路の出力と、前記第２のド
ライブ回路の出力とは相補的な値をとる。
【００５４】この発明のうち請求項３８にかかるもの
は、請求項２４記載の記憶回路であって、前記第３のス
イッチは前記第２のスイッチが導通している場合のみ導
通する。
【００５５】この発明のうち請求項３９にかかるものは
（ａ）複数の入力端子と、（ｂ）前記複数の入力端子に
与えられた信号の内の一対を、モード信号に基づいて選
択的に出力するセレクタと、（ｃ）前記セレクタの出力
を受ける入力端と、出力端とを有するマスタ・ラッチ
と、（ｄ）（ｄ−１）前記マスタ・ラッチの前記出力端
に接続された入力端と、出力端とを含むスイッチと、
（ｄ−２）前記スイッチの出力端に接続された入力端と
出力端とを含むドライブ回路とを有するスレーブ・ラッ
チと、（ｅ）一の前記複数の入力端子と接続された入力
端と、前記スレーブ・ラッチの前記ドライブ回路の前記
入力端に接続された出力端とを有し、バイパス信号に基
づいて開閉するバイパス用スイッチとを備える。そし
て、前記マスタ・ラッチ及び前記スレーブ・ラッチの少
なくとも一方が、前記モード信号に基づいてその動作が
ダイナミック型とスタティック型に切り替えられるフリ
ップフロップ回路である。
【００５６】この発明のうち請求項４０にかかるもの
は、請求項３９記載のフリップフロップ回路であって、
前記一の前記複数の入力端子は、前記複数の入力端子に
与えられた信号の内の前記一対の一方である。
【００５７】この発明のうち請求項４１にかかるもの
は、請求項４０記載のフリップフロップ回路であって、
（ｆ）前記一の前記複数の入力端子に接続された入力端
と、前記バイパス用スイッチの前記入力端に接続された
出力端とを有するバイパス用インバータを更に備える。
【００５８】この発明のうち請求項４２にかかるもの
は、請求項４１記載のフリップフロップ回路であって、
（ｇ）前記バイパス信号と、クロック信号の基礎となる
クロック原信号とを入力し、前記マスタ・ラッチ及び前
記スレーブ・ラッチの動作を制御するクロック信号を出
力する論理回路を更に備える。前記バイパス信号が第１
の値を採った場合には、前記クロック原信号に基づいて
前記クロック信号が決定され、前記バイパス信号が前記
第１の値と相補的な第２の値を採った場合には、前記ク
ロック原信号に拘らず、前記クロック信号の値が固定さ
れる。
【００５９】この発明のうち請求項４３にかかるもの
は、請求項４０記載のフリップフロップ回路であって、
前記マスタ・ラッチは（ｃ−１）前記マスタ・ラッチの
入力端に接続された入力端と、出力端とを含むスイッチ
と、（ｃ−２）前記マスタ・ラッチの前記スイッチの出
力端に接続された入力端と出力端とを含むドライブ回路
とを更に有する。前記マスタ・ラッチの前記ドライブ回
路は、前記バイパス用スイッチが導通する場合には固定
された値を出力し、前記前記バイパス用スイッチが導通
しない場合には前記マスタ・ラッチの前記スイッチの伝
達する信号の変化に基づいて変化する信号を出力する。
【００６０】この発明のうち請求項４４にかかるもの
は、請求項３９記載のフリップフロップ回路であって、
前記一の前記複数の入力端子は、前記複数の入力端子に
与えられた信号の内の前記一対のいずれとも異なる。
【００６１】この発明のうち請求項４５にかかるもの
は、マスタ・ラッチ及びスレーブ・ラッチとして機能す
る一対のハーフ・ラッチの直列接続を備えたフリップフ
ロップ回路であって、前記一対のハーフ・ラッチの少な
くとも一方は、モード信号によってダイナミック型／ス
タティック型に切り替わって動作し、前記マスタ・ラッ
チ及び前記スレーブ・ラッチは、それぞれ互いに異なる
一対のクロック信号で動作が制御されることを特徴とす
る。
【００６２】この発明のうち請求項４６にかかるもの
は、請求項４５記載のフリップフロップ回路であって、
複数の入力信号から一の前記複数の入力信号を前記モー
ド信号に基づいて選択して前記マスタ・ラッチに伝達す
るセレクタを更に備える。
【００６３】この発明のうち請求項４７にかかるもの
は、請求項４６記載のフリップフロップ回路であって、
前記一対のクロック信号の一方と、クロック原信号とを
入力し、前記一対のクロック信号の他方を生成する論理
回路を更に備え、前記クロック原信号の値が遷移を行う
場合は必ず一対の遷移を行い、前記一対の遷移は前記一
対のクロック信号の前記一方が非活性にある期間におい
て存在する。
【００６４】この発明のうち請求項４８にかかるもの
は、請求項４７記載のフリップフロップ回路であって、
前記一対の前記クロック信号の前記一方は前記マスタ・
ラッチの動作を制御し、前記一対の前記クロック信号の
前記他方は前記スレーブ・ラッチの動作を制御し、前記
複数の入力信号は一対をなし、前記モード信号は前記ク
ロック原信号が採用される。
【００６５】この発明のうち請求項４９にかかるもの
は、複数の第１の入力を入力し、その中から一つを選択
して出力する第１のセレクタと、前記第１のセレクタの
出力を受け、第１のクロック信号で動作して第１の出力
を出力する第１のハーフ・ラッチと前記第１の出力と、
少なくとも一つの第２の入力とを入力し、その中から一
つを選択して出力する第２のセレクタと、前記第２のセ
レクタの出力を受け、第２のクロック信号で動作して第
２の出力を出力する第２のハーフ・ラッチとを備えるフ
リップフロップ回路である。
【００６６】この発明のうち請求項５０にかかるもの
は、請求項４９記載のフリップフロップ回路であって、
前記複数の第１の入力の個数は２であり、前記第２の入
力の個数は１であり、前記第１及び第２のセレクタはい
ずれもモード信号によってその動作が制御される。
【００６７】この発明のうち請求項５１にかかるもの
は、請求項５０記載のフリップフロップ回路であって、
前記第１及び第２のハーフ・ラッチの少なくとも一方が
前記モード信号に基づいてダイナミック型／スタティッ
ク型が切り替わって動作する。
【００６８】この発明のうち請求項５２にかかるものは
（ａ）入力端と、出力端とを有する第１のスイッチと、
（ｂ）前記第１のスイッチの前記出力端に接続された入
力端と、出力端とを有する第１のインバータと、（ｃ）
前記第１のインバータの前記出力端に接続された入力端
と、出力端とを有する第２のインバータと、（ｄ）前記
第１のインバータの前記出力端に接続された第１のハー
フ・ラッチと、（ｅ）前記第２のインバータの前記出力
端に接続された第２のハーフ・ラッチとを備えるフリッ
プフロップ回路である。そして、前記第１及び第２のハ
ーフ・ラッチは互いに同期して動作し、前記第１のスイ
ッチは前記第１及び第２のハーフ・ラッチが情報を伝達
する状態にあるときに非導通し、情報を保持する状態に
あるときに導通する。
【００６９】この発明のうち請求項５３にかかるもの
は、請求項５２記載のフリップフロップ回路であって、
（ｆ）前記第２のインバータの前記出力端と、前記第１
のインバータの前記入力端との間に介在する第２のスイ
ッチを更に備える。そして、前記第２のスイッチは前記
第１及び第２のハーフ・ラッチが情報を伝達する状態に
あるときに導通し、情報を保持する状態にあるときに非
導通する。
【００７０】この発明のうち請求項５４にかかるもの
は、請求項５３記載のフリップフロップ回路であって、
（ｇ）前記第２のインバータの前記出力端と、前記第１
のインバータの前記入力端との間で、前記第２のスイッ
チと直列に接続される第３のスイッチを更に備える。そ
して、前記第３のスイッチはモード信号によって前記第
１及び第２のスイッチ、並びに前記第１及び第２のハー
フ・ラッチとは独立して開閉する。
【００７１】この発明のうち請求項５５にかかるもの
は、請求項５４記載のフリップフロップ回路であって、
（ｈ）複数の入力端子と、（ｉ）前記複数の入力端子に
与えられた信号を択一的に前記第１のスイッチの前記入
力端に与えるセレクタとを更に備え、前記セレクタは前
記第３のスイッチの開閉と同期して動作する。
【００７２】この発明のうち請求項５６にかかるもの
は、アドレスに対応してデータの書き込み及び読み出し
が行われるコア部と、書き込み許可原信号を入力し、こ
れをクロック信号に基づいたタイミングで出力する第１
のフリップフロップと、書き込まれるべき前記データを
入力し、これを前記クロック信号に基づいたタイミング
で前記コア部に出力する第２のフリップフロップと、前
記第１のフリップフロップの出力を入力し、これを前記
クロック信号に基づいたタイミングで書き込み許可信号
として前記コア部に与える書き込み制御部と、読み出し
アドレスが与えられる第１入力端と、書き込みアドレス
が与えられる第２入力端と、出力端とを有する選択手段
とを備え、前記選択手段の前記出力端は（ａ）前記第１
のフリップフロップの出力の値が書き込み動作に対応し
ている場合には、前記書き込みアドレスを前記クロック
信号に基づいたタイミングで前記コア部に与え、（ｂ）
前記第１のフリップフロップの出力の値が読み出し動作
に対応している場合には、前記読み出しアドレスを前記
コア部に与え、前記コア部は、前記書き込み許可信号が
活性化することにより、前記選択手段の前記出力端に与
えられた信号に対応する前記アドレスに前記第２のフリ
ップフロップの出力を書き込む記憶回路である。
【００７３】この発明のうち請求項５７にかかるもの
は、請求項５６記載の記憶回路であって、前記選択手段
は前記第２入力端に接続され、前記クロック信号に基づ
いたタイミングで前記書き込み信号を伝達させる第３の
フリップフロップと、前記第１入力端に接続された第１
端と、前記第３のフリップフロップに接続された第２端
と、前記選択手段の前記出力端に接続された出力端と、
前記第１のフリップフロップの出力端に接続された制御
端とを含む選択器とを有する。そして、前記選択器は前
記制御端に与えられた値に従って、自身の前記出力端に
前記第１端に与えられた信号及び前記第２端に与えられ
た信号のいずれか一方を与える。
【００７４】この発明のうち請求項５８にかかるもの
は、請求項５７記載の記憶回路であって、前記第３のフ
リップフロップはスキャンタイプのフリップフロップで
あり、前記選択手段にはテスト信号も与えられ、前記テ
スト信号が活性化している場合及び前記第１のフリップ
フロップの出力が書き込み動作に対応している場合の少
なくとも一方の場合には、自身の前記出力端に自身の前
記第２端に与えられた信号を与える。
【００７５】この発明のうち請求項５９にかかるもの
は、請求項５６記載の記憶回路であって、前記選択手段
は前記書き込みアドレス及びスキャンテスト用信号をモ
ード信号に基づいて選択的に出力するセレクタと、前記
セレクタの出力を伝達するマスタ・ラッチと、前記マス
タ・ラッチの出力端に接続された入力端と、出力端とを
含むスイッチを有し、これを介して前記マスタ・ラッチ
の出力を伝達するスレーブ・ラッチと、前記読み出しア
ドレスが与えられる入力端と、前記スレーブ・ラッチの
前記ドライブ回路の前記入力端に接続された出力端とを
有し、バイパス信号の活性／非活性に基づいてそれぞれ
ＯＮ／ＯＦＦするバイパス用スイッチとを備える。そし
て、前記バイパス信号は、前記テスト信号が活性化して
いる場合及び前記第１のフリップフロップの出力が書き
込み動作に対応している場合の少なくとも一方の場合に
非活性化し、前記バイパス信号が活性化した場合には前
記スレーブ・ラッチの前記スイッチは前記クロック信号
に依らずに非導通する。
【００７６】この発明のうち請求項６０にかかるもの
は、請求項５９記載の記憶回路であって、前記マスタ・
ラッチ及び前記スレーブ・ラッチの一方は、ｉ）前記モ
ード信号が前記セレクタに前記スキャンテスト用信号を
出力させるように制御する場合に、スタティック型とし
て動作し、ｉｉ）前記モード信号が前記セレクタに前記
書き込みアドレスを出力させるように制御する場合に、
ダイナミック型として動作し、他方はダイナミック型と
して動作する。
【００７７】この発明のうち請求項６１にかかるもの
は、請求項５８乃至請求項６０のいずれか一つに記載の
記憶回路であって、前記第１の入力端と前記第２の入力
端とは共通に接続され、前記書き込みアドレス及び前記
読み出しアドレスのいずれもが共通して与えられる。
【００７８】なお、本明細書において「スキャンパス」
とは、フリップフロップ回路の直列接続であって、通常
動作とは別のテスト動作においてスキャンテスト用の信
号を伝達するものを指す。
【００７９】
【発明の実施の形態】以下では発明の実施の形態を具体
的に説明する前に、従来の技術から本発明に至るまでの
前駆的な思想（以下「前駆思想」と称する）を説明する
ことによって、本願発明の技術的内容を明確にしてゆく
ことにする。
【００８０】Ａ．前駆思想： （ａ−１）第１の前駆思想． Ｓ／ＨタイムやＴ−Ｑ遅延の増大を回避する方法とし
て、マスタ・ラッチ及びスレーブ・ラッチをいずれもダ
イナミック型のハーフ・ラッチで構成することが考えら
れる。即ち、図７７（ａ）に示された構成からＭＯＳト
ランジスタＮ２，Ｎ４，Ｐ２，Ｐ４及びインバータＩＮ
Ｖ２，ＩＮＶ４を取り除いた構成である。ここでインバ
ータＩＮＶ１，ＩＮＶ３はＣＭＯＳトランジスタで構成
されているものとする。
【００８１】マスタ・ラッチがデータ保持状態にある場
合にはインバータＩＮＶ１の入力端が、スレーブ・ラッ
チがデータ保持状態にある場合にはインバータＩＮＶ３
の入力端が、それぞれフローティング状態になる。そし
てインバータＩＮＶ１，ＩＮＶ３の入力端にそれぞれ寄
生する容量が“Ｈ”，“Ｌ”レベルのいずれかを保持
し、データが保持されることになる。よって、データの
競合は生じず、速度性能が改善されるだけでなく、消費
電力も低減することができる。
【００８２】しかしクロック信号Ｔを停止した場合、こ
の容量がリーク等によって充放電されることにより、イ
ンバータＩＮＶ１，ＩＮＶ３の入力端の電位が“Ｈ”で
もない“Ｌ”でもない中間電位に陥ることがあり、この
場合にはインバータＩＮＶ１，ＩＮＶ３において貫通電
流が流れてしまうことになる。
【００８３】かかるフリップフロップ回路をＣＭＯＳト
ランジスタで構成された集積回路に適用すると、クロッ
ク信号Ｔを停止して行われる集積回路のＤＣテスト、と
りわけ電源電流テストを正確に行えないという問題点が
生じる。というのも、ＣＭＯＳトランジスタで構成され
た回路は正常動作において殆ど電流は流れないので、貫
通電流が流れることによって電源との間に電流が流れれ
ば、故障と誤診されてしまうためである。
【００８４】かかる貫通電流の存在は低消費電力化にお
いても望ましくない。低消費電力化の技術の一つとし
て、使用していない回路ブロックのフリップフロップ回
路のクロック信号を停止するというものがある。そのよ
うな技術が適用される回路ブロックにおいて第１の前駆
思想のようにマスタ・ラッチもスレーブ・ラッチもダイ
ナミック型であるフリップフロップ回路が用いられれ
ば、クロック信号の停止によって流れる貫通電流が不要
な電力を消費することは明白である。
【００８５】従って、マスタ・ラッチ及びスレーブ・ラ
ッチのいずれをもダイナミック型のハーフ・ラッチで構
成することは望ましくない。
【００８６】（ａ−２）第２の前駆思想． 従来の技術及び第１の前駆思想から、一対のハーフ・ラ
ッチの内の一方をダイナミック型に、他方をスタティッ
ク型に、それぞれ構成するという思想に想到できる。
【００８７】図１及び図２はこの第２の前駆思想に基づ
く２つの型のフリップフロップ回路の構成を示す回路図
である。図１に示された構成ではマスタ・ラッチがダイ
ナミック型であり、スレーブ・ラッチがスタティック型
である。図２に示された構成ではマスタ・ラッチがスタ
ティック型であり、スレーブ・ラッチがダイナミック型
である。
【００８８】まず、図１の構成から説明する。マスタ・
ラッチはＮＭＯＳトランジスタＮ１及びＰＭＯＳトラン
ジスタＰ１の並列接続からなるトランスミッションゲー
トＳ１と、トランスミッションゲートＳ１に直列に接続
されたインバータＩＮＶ１と、トランスミッションゲー
トＳ１に並列に接続されたインバータＩＮＶ５とを備え
ている。
【００８９】トランスミッションゲートＳ１の一端は入
力端子に接続され、入力信号Ｄを受ける。トランスミッ
ションゲートＳ１の他端はインバータＩＮＶ１の入力端
に接続されている。クロック信号Ｔが与えられるクロッ
ク端がＮＭＯＳトランジスタＮ１のゲート及びインバー
タＩＮＶ５の入力端に共通して接続される。インバータ
ＩＮＶ５の出力端はＰＭＯＳトランジスタＰ１のゲート
に接続される。
【００９０】スレーブ・ラッチは、ＮＭＯＳトランジス
タＮ３及びＰＭＯＳトランジスタＰ３の並列接続からな
るトランスミッションゲートＳ３と、これに直列に接続
されるインバータＩＮＶ３と、ＮＭＯＳトランジスタＮ
４及びＰＭＯＳトランジスタＰ４の並列接続からなるト
ランスミッションゲートＳ４と、これに直列に接続され
るインバータＩＮＶ４と、を備えている。そしてスレー
ブ・ラッチは更にインバータＩＮＶ５をマスタ・ラッチ
と共有している。
【００９１】トランスミッションゲートＳ３の一端はマ
スタ・ラッチの備えるインバータＩＮＶ１の出力端に接
続され、他端はインバータＩＮＶ３の入力端に接続され
る。インバータＩＮＶ３の出力端は出力端子及びインバ
ータＩＮＶ４の入力端に共通して接続される。インバー
タＩＮＶ４の出力端にはトランスミッションゲートＳ４
の一端が接続され、トランスミッションゲートＳ４の他
端はトランスミッションゲートＳ３の他端及びインバー
タＩＮＶ３の入力端に共通して接続される。インバータ
ＩＮＶ５の入力端及び出力端は、ＰＭＯＳトランジスタ
Ｐ３のゲート及びＮＭＯＳトランジスタＮ３のゲート
に、それぞれ接続されている。インバータは全てＣＭＯ
Ｓ構造を有している。
【００９２】マスタ・ラッチのトランスミッションゲー
トＳ１の一端は入力端子に直接的に接続され、スレーブ
・ラッチのトランスミッションゲートＳ３の一端は入力
端子には間接的に接続されることになる。また、スレー
ブ・ラッチのインバータＩＮＶ３の出力端は出力端子に
直接的に接続され、マスタ・ラッチのインバータＩＮＶ
１の出力端は出力端子には間接的に接続されることにな
る。
【００９３】次に図１で示される構成を有するフリップ
フロップ回路の動作について説明する。まずクロック信
号Ｔが“Ｈ”レベルであるとする。インバータＩＮＶ５
の出力が“Ｌ”レベルであり、トランスミッションゲー
トＳ１，Ｓ４はいずれもＯＮ（導通）し、トランスミッ
ションゲートＳ３はＯＦＦ（非導通）となる。そして入
力信号ＤがインバータＩＮＶ１の入力端に伝達される一
方、インバータＩＮＶ４の出力端とインバータＩＮＶ３
の入力端とが接続されてスレーブ・ラッチがデータ保持
状態となり、出力端子に生じる論理値は変動していな
い。
【００９４】クロック信号Ｔが“Ｈ”から“Ｌ”へと遷
移する事により、トランスミッションゲートＳ１はＯＦ
Ｆし、インバータＩＮＶ１の入力端に寄生する容量が、
入力信号Ｄの値を保持する。このとき、スタティック型
とは異なり、インバータＩＮＶ１の入力端はフローティ
ング状態であるので、この寄生容量の保持する値は他の
値と競合することはない。よってＳ／Ｈタイムを大きく
設定する必要がなく、一定値を採る期間が短い入力信号
Ｄにも対応することができる。
【００９５】クロック信号Ｔが“Ｌ”であるので、トラ
ンスミッションゲートＳ４はオフし、トランスミッショ
ンゲートＳ３はＯＮする。よって、インバータＩＮＶ１
の入力端に寄生する容量が保持する論理は、インバータ
ＩＮＶ１，ＩＮＶ３によって２回反転され、出力信号Ｑ
として出力端に与えられる。
【００９６】そして電源電流テストを行う際には、クロ
ック信号Ｔを強制的に“Ｈ”レベルにすれば、第１の前
駆思想において生じた問題点は解消される。というの
も、これによってトランスミッションゲートＳ１はＯＮ
し、インバータＩＮＶ１の入力端が中間電位となること
がなく、インバータＩＮＶ１に貫通電流が流れないため
である。
【００９７】しかし、図１に示された構成ではＳ／Ｈタ
イムを抑制できてもＴ−Ｑ遅延を低減することができな
い。
【００９８】次に、図２の構成を説明する。マスタ・ラ
ッチは図１に示された構成におけるインバータＩＮＶ１
に対して並列に、トランスミッションゲートＳ２とイン
バータＩＮＶ２の直列接続を追加した構成を備えてい
る。インバータＩＮＶ２の入力端はインバータＩＮＶ１
の出力端に接続され、インバータＩＮＶ２の出力端はト
ランスミッションゲートＳ２の一端に接続され、トラン
スミッションゲートＳ２の他端はインバータＩＮＶ１の
入力端に接続されている。
【００９９】トランスミッションゲートＳ２はＮＭＯＳ
トランジスタＮ２及びＰＭＯＳトランジスタＰ２の並列
接続によって構成されており、ＮＭＯＳトランジスタＮ
２のゲート及びＰＭＯＳトランジスタＰ２のゲートに
は、それぞれインバータＩＮＶ５の出力端及び入力端が
接続されている。
【０１００】スレーブ・ラッチは、図１に示された構成
からトランスミッションゲートＳ４及びインバータＩＮ
Ｖ４を削除した構成を備えている。
【０１０１】次に図２で示される構成を有するフリップ
フロップ回路の動作について説明する。まずクロック信
号Ｔが“Ｈ”レベルであるとする。インバータＩＮＶ５
の出力が“Ｌ”レベルであり、トランスミッションゲー
トＳ１はＯＮ（導通）し、トランスミッションゲートＳ
２，Ｓ３はいずれもＯＦＦ（非導通）する。そしてイン
バータＩＮＶ１の入力端にはインバータＩＮＶ２の出力
端に生じた信号は伝達されず、入力信号Ｄのみが伝達さ
れる。一方、インバータＩＮＶ１の出力端に生じた信号
はインバータＩＮＶ３の入力端には伝達されない。よっ
てインバータＩＮＶ１の入力端はフローティング状態と
なり、ここに寄生する容量が保持する値は他の値と競合
することはない。このようにしてスレーブ・ラッチがデ
ータ保持状態となるので、Ｔ−Ｑ遅延は小さくすること
ができ、動作速度を早めることができる。
【０１０２】クロック信号Ｔが“Ｈ”から“Ｌ”へと遷
移する事により、トランスミッションゲートＳ１はＯＦ
Ｆし、トランスミッションゲートＳ２がＯＮしてインバ
ータＩＮＶ１，ＩＮＶ２が入力信号Ｄを保持する。トラ
ンスミッションゲートＳ３もＯＮするので、インバータ
ＩＮＶ１の入力端が保持する論理は、インバータＩＮＶ
１，ＩＮＶ３によって２回反転され、出力信号Ｑとして
出力端に与えられる。
【０１０３】そして電源電流テストを行う際には、クロ
ック信号Ｔを強制的に“Ｌ”レベルにすれば、第１の前
駆思想において生じた問題点は解消される。というの
も、これによってトランスミッションゲートＳ３はＯＮ
し、インバータＩＮＶ３の入力端が中間電位となること
がなく、インバータＩＮＶ３に貫通電流が流れないため
である。
【０１０４】しかし、図２に示された構成ではＴ−Ｑ遅
延を抑制できてもＳ／Ｈタイムを低減することができな
い。
【０１０５】Ｂ．本発明の実施の形態：本発明の実施の
形態においては、第２の前駆思想を踏まえて、ハーフ・
ラッチの少なくとも一方をダイナミック型とスタティッ
ク型とに切り換えて動作させる技術が説明される。かか
る切り換えはモード信号によって行われ、ダイナミック
型とすることによりフリップフロップ回路の動作を迅速
にする一方、スタティック型とすることによりフリップ
フロップ回路の電源電流テストの誤診を回避する。以
下、順次具体的に示してゆく。
【０１０６】（ｂ−１）実施の形態１．図３は本発明の
実施の形態１の構成を示す回路図である。マスタ・ラッ
チは図１に示された第２の前駆思想に用いられたマスタ
・ラッチと同一の構成をしている。一方、スレーブ・ラ
ッチは、図１に示されたスレーブ・ラッチに対し、トラ
ンスミッションゲートＳ４に対する信号の与え方が異な
っている。
【０１０７】即ち、スレーブ・ラッチはＮＡＮＤゲート
ＮＡＮＤ１と、インバータＩＮＶ６とを更に備えてお
り、トランスミッションゲートＳ４を構成するＮＭＯＳ
トランジスタＮ４のゲートにはインバータＩＮＶ６の出
力端が、ＰＭＯＳトランジスタＰ４のゲートにはインバ
ータＩＮＶ６の入力端が、それぞれ接続されている。
【０１０８】そしてインバータＩＮＶ６の入力端にはＮ
ＡＮＤゲートＮＡＮＤ１の出力端が接続されている。こ
こでＮＡＮＤゲートＮＡＮＤ１の一方の入力端はモード
信号ＭＯＤＥを、他方の入力端はクロック信号Ｔを、そ
れぞれ受ける。このため、モード信号ＭＯＤＥが“Ｌ”
レベルにあれば、第１の前駆思想において説明された、
２つのダイナミック型のハーフ・ラッチの直列接続の構
成と同様の動作をする事になり、Ｓ／Ｈタイム及びＴ−
Ｑ遅延のいずれをも抑制することができる。
【０１０９】一方、モード信号ＭＯＤＥが“Ｈ”レベル
にあれば図３に示された回路の動作は第２の前駆思想に
おいて図１を用いて説明された回路と同様になる。
【０１１０】従って、このフリップフロップ回路に通常
動作させる際には、モード信号ＭＯＤＥを“Ｌ”レベル
にすることにより、回路動作を迅速にすることができ
る。そしてこのフリップフロップ回路のＤＣテスト、と
りわけ電源電流テストを行う際にはモード信号ＭＯＤＥ
を“Ｈ”レベルにし、且つクロック信号Ｔをも強制的に
“Ｈ”レベルにする。これによってトランスミッション
ゲートＳ４がＯＮし、インバータＩＮＶ３の入力端のフ
ローティング状態が解消されるので、インバータＩＮＶ
３における貫通電流を回避することができる。
【０１１１】つまり、本実施の形態によれば、第１の前
駆思想の長所を損なうことなく、その短所を解消するこ
とができる。即ち、回路動作を迅速にしつつも不要な電
力消費を抑制することができるという効果がある。
【０１１２】なお、出力信号Ｑの反転信号Ｑバーをイン
バータＩＮＶ４の出力端から取り出すことができる。
【０１１３】図４は本実施の形態を変形した構成の一部
を示す回路図である。簡単のため、マスタ・ラッチの部
分のみを示している。トランスミッションゲートＳ１０
１は図３のトランスミッションゲートＳ１を置換するも
のである。
【０１１４】入力信号ＤはＰＭＯＳトランジスタＰ２０
１のゲート及びＮＭＯＳトランジスタＮ２０１のゲート
に共通して与えられる。ＰＭＯＳトランジスタＰ２０１
のドレインとＮＭＯＳトランジスタＮ２０１のドレイン
とは共通してインバータＩＮＶ１の入力端に接続されて
いる。ＰＭＯＳトランジスタＰ２０１のソースはＰＭＯ
ＳトランジスタＰ１を介して電位ＶＤＤを与える電位点
に接続されている。またＮＭＯＳトランジスタＮ２０１
のソースはＮＭＯＳトランジスタＮ１を介して接地され
ている。
【０１１５】ＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１は図３に示された場合と同様に、それぞ
れのゲート電極にクロック信号Ｔ及びその反転が与えら
れ、ほぼ同時に開閉する。そしてＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ１が導通する場合には
トランスミッションゲートＳ１０１はインバータとして
機能する。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトラ
ンジスタＮ１が導通しない場合にはトランスミッション
ゲートＳ１０１の出力端はハイインピーダンス状態に置
かれる。
【０１１６】このような変形は以下に示される種々の実
施の形態においても適用する事ができる。
【０１１７】（ｂ−２）実施の形態２．図５は本発明の
実施の形態２の構成を示す回路図である。マスタ・ラッ
チは図１に示された第２の前駆思想に用いられたマスタ
・ラッチと同一の構成をしている。一方スレーブ・ラッ
チは、インバータＩＮＶ３の入力端とトランスミッショ
ンゲートＳ３の他端とが共通に接続された点とトランス
ミッションゲートＳ４の他端との間に介在するトランス
ミッションゲートＳ５と、トランスミッションゲートＳ
５に並列に接続されたインバータＩＮＶ７とを更に備え
る。
【０１１８】トランスミッションゲートＳ５はＰＭＯＳ
トランジスタＰ５とＮＭＯＳトランジスタＮ５との並列
接続によって構成されている。そしてＰＭＯＳトランジ
スタＰ５のゲート電極及びＮＭＯＳトランジスタＮ５の
ゲート電極には、インバータＩＮＶ７の出力端及び入力
端がそれぞれ接続されている。インバータＩＮＶ７の入
力端にはモード信号ＭＯＤＥが与えられている。
【０１１９】このため、モード信号ＭＯＤＥが“Ｌ”レ
ベルにあれば、トランスミッションゲートＳ５はＯＦＦ
し、第１の前駆思想において説明された、２つのダイナ
ミック型のハーフ・ラッチの直列接続の構成と同様の動
作をする事になり、Ｓ／Ｈタイム及びＴ−Ｑ遅延のいず
れをも抑制することができる。
【０１２０】一方、モード信号ＭＯＤＥが“Ｈ”レベル
にあれば、トランスミッションゲートＳ５がＯＮし、図
５に示された回路の動作は第２の前駆思想において図１
を用いて説明された回路と同様になる。
【０１２１】従って、本実施の形態によれば実施の形態
１と同様の効果がある。勿論、出力信号Ｑの反転信号Ｑ
バーをインバータＩＮＶ４の出力端から取り出すことが
できる。
【０１２２】なお、回路図中、破線で示した結線、即ち
ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ４
との結線、もしくはＰＭＯＳトランジスタＰ４とＮＭＯ
ＳトランジスタＮ５との結線は、省略しても動作に影響
はない。この結線を省略することにより、配線数が減少
するという更なる効果を招来することができる。
【０１２３】（ｂ−３）実施の形態３．図７７で示され
たスレーブ・ラッチの内のインバータＩＮＶ３は、通常
は一つのＰＭＯＳトランジスタと一つのＮＭＯＳトラン
ジスタとの直列接続によって構成される。そして出力信
号Ｑに対する負荷となる容量が増加すると、スレーブ・
ラッチのホールドタイムが増加する。これを防止するた
めに、出力信号Ｑを受けて次段に伝達するドライブ回路
を設け、スレーブ・ラッチに対して上記の容量が直接に
インバータＩＮＶ３，ＩＮＶ４に接続されないようにす
る技術が知られている。
【０１２４】しかし実施の形態２に示されたスレーブ・
ラッチでは、通常動作に用いる際には、モード信号ＭＯ
ＤＥを“Ｌ”レベルにすることによりダイナミック型の
動作が実現される。そのため、スレーブ・ラッチのホー
ルドタイムが増加することはない。
【０１２５】このような場合には、新たに上記のドライ
ブ回路を設ける必要はない。とはいえ、次段に伝達され
る出力信号Ｑは、インバータＩＮＶ３の駆動能力が大き
いほど高速な遷移が実現される。
【０１２６】図６は実施の形態３の構成を示す回路図で
ある。ここで示されたのはスレーブ・ラッチの部分のみ
であり、図５に示されたフリップフロップ回路のスレー
ブ・ラッチとして適用する事ができる。ここでは便宜
上、マスタ・ラッチから信号Ｑ３が得られているとして
いる。
【０１２７】図６においてはインバータＩＮＶ３が複数
のトランジスタ対（ＰＩＮＶ３１，ＮＩＮＶ３１），
（ＰＩＮＶ３２，ＮＩＮＶ３２），…で構成されてい
る。それぞれのトランジスタ対が構成するインバータは
並列に接続されている。その個数は３つ以上であっても
良い。
【０１２８】従って、通常はトランジスタサイズが統一
されているＣＭＯＳゲートアレイを用いた場合におい
て、インバータＩＮＶ３の駆動能力を高める際には本実
施の形態が有効である。
【０１２９】なお、図６においてはインバータＩＮＶ４
がＰＭＯＳトランジスタＰＩＮＶ４とＮＭＯＳトランジ
スタＮＩＮＶ４とで構成されている様子を示している。
出力信号Ｑの反転信号ＱバーはインバータＩＮＶ４の出
力として得られるが、インバータＩＮＶ３の入力端から
得る事もできる。このように、特にインバータＩＮＶ４
の出力が必要でない場合には、トランスミッションゲー
トＳ４を構成するＰＭＯＳトランジスタＰ４とＮＭＯＳ
トランジスタＮＩＮＶ４との結線、もしくはＰＭＯＳト
ランジスタＰＩＮＶ４とＮＭＯＳトランジスタＮ４との
結線は、省略しても動作に影響はないため、破線で示し
ている。この結線を省略することにより、配線数が減少
するという更なる効果を招来することができる。
【０１３０】（ｂ−４）実施の形態４．図７は実施の形
態４の構成を示す回路図である。ここで示されたのはス
レーブ・ラッチの部分のみであり、図５に示されたフリ
ップフロップ回路のスレーブ・ラッチとして適用する事
ができる。
【０１３１】図７においてはインバータＩＮＶ４が複数
のトランジスタ対（ＰＩＮＶ４１，ＮＩＮＶ４１），
（ＰＩＮＶ４２，ＮＩＮＶ４２），…で構成されてい
る。それぞれのトランジスタ対が構成するインバータが
並列に接続されている。その個数は３つ以上であっても
良い。
【０１３２】従って、通常はトランジスタサイズが統一
されているＣＭＯＳゲートアレイを用いた場合におい
て、インバータＩＮＶ４の駆動能力を高める際には本実
施の形態が有効である。
【０１３３】出力信号Ｑの反転信号Ｑバーは、インバー
タＩＮＶ３の入力端から得る事もできるが、上記のよう
に構成されたインバータＩＮＶ４から出力信号Ｑの反転
信号Ｑバーを得る事により、実施の形態３と類似して、
反転信号Ｑバーの高速な遷移が実現される。
【０１３４】（ｂ−５）実施の形態５．図８（ａ）は本
発明の実施の形態５の構成を示す回路図である。図８
（ａ）に示されたフリップフロップ回路は、図３に示さ
れた実施の形態１にかかるフリップフロップ回路にセレ
クタＳＥＬ１を付加した構成を有している。このため、
図８（ａ）に示されたフリップフロップ回路は、テスト
容易化設計で採用されるスキャンタイプのフリップフロ
ップ回路として使用することができる。
【０１３５】図８（ｂ）は図８（ａ）に示されたフリッ
プフロップ回路を用いて形成したスキャンタイプのフリ
ップフロップ回路の直列接続（スキャンパス）を示して
いる。
【０１３６】セレクタＳＥＬ１は、通常の入力信号ＤＩ
とスキャンテスト用信号ＳＩとを入力する一対の入力端
と、両者のいずれか一方を出力する出力端とを有してお
り、いずれを出力するかはその制御端に与えられる信号
によって異なる。セレクタＳＥＬ１は、その制御端に与
えられる信号が“Ｌ”レベルの場合には通常の入力信号
ＤＩを、“Ｈ”レベルの場合にはスキャンテスト用信号
ＳＩを、それぞれ出力端に与える。
【０１３７】実施の形態５においては、セレクタＳＥＬ
１の制御端にモード信号ＭＯＤＥを与える。まず、モー
ド信号ＭＯＤＥが“Ｌ”レベルに設定されている場合、
セレクタＳＥＬ１は通常の入力信号ＤＩを出力し、トラ
ンスミッションゲートＳ１はこれを入力信号Ｄとして受
ける。そしてクロック信号Ｔの立ち下がりに対応して出
力端子へ出力信号Ｑとしてこれを出力する。そして、図
８（ｂ）の様に、直列接続されたスキャンタイプのフリ
ップフロップ回路において、それぞれの出力信号Ｑが次
段のフリップフロップ回路の入力信号ＤＩに影響を与え
ることがない。
【０１３８】この際、トランスミッションゲートＳ４は
ＯＦＦしているのでいずれのハーフ・ラッチもダイナミ
ック型となり、Ｓ／Ｈタイム及びＴ−Ｑ遅延のいずれを
も抑制することができる。即ち通常のフリップフロップ
回路として用いられる際にはその動作を迅速にさせるこ
とができる。
【０１３９】一方、モード信号ＭＯＤＥを“Ｈ”レベル
に設定することにより、トランスミッションゲートＳ４
のＯＮ／ＯＦＦはクロック信号Ｔに依存するようにな
り、スレーブ・ラッチはスタティック型となる。このと
き、セレクタＳＥＬ１はスキャンテスト用信号ＳＩを出
力し、トランスミッションゲートＳ１はこれを入力信号
Ｄとして受ける。そしてクロック信号Ｔの立ち下がりに
対応して出力端子へ出力信号Ｑとしてこれを出力する。
【０１４０】図８（ｂ）の様に、直列接続されたスキャ
ンタイプのフリップフロップ回路は出力信号Ｑとしてス
キャンテスト用信号ＳＩを順次次段のフリップフロップ
回路へ伝達する。スキャンテスト用信号ＳＩの伝達は、
スキャンテストにおいてなされるシフト動作であるの
で、この際の回路動作の速度は通常動作におけるそれの
ように迅速であることは要求されない。
【０１４１】また、モード信号ＭＯＤＥを“Ｈ”レベル
に設定して更にクロック信号Ｔを強制的に“Ｈ”レベル
にすることにより電源電流テストの誤診を回避すること
ができるのは、実施の形態１及び２と同様である。勿
論、出力信号Ｑの反転信号ＱバーをインバータＩＮＶ４
の出力端から取り出すことができる。
【０１４２】本実施の形態においてはモード信号ＭＯＤ
ＥがセレクタＳＥＬ１の選択動作の制御と、スレーブ・
ラッチのダイナミック型とスタティック型との切り換え
の制御との両方を兼務するので、配線数を節約しつつ、
実施の形態１の技術をスキャンタイプのフリップフロッ
プ回路に適用することができるという効果がある。
【０１４３】（ｂ−６）実施の形態６．図９は本発明の
実施の形態６の構成を示す回路図である。図９に示され
たフリップフロップ回路は、図５に示された実施の形態
２にかかるフリップフロップ回路にセレクタＳＥＬ１を
付加した構成を有している。このため、図９に示された
回路は図８（ａ）に示されたフリップフロップ回路と同
様に、図８（ｂ）に示されたように接続することによ
り、スキャンタイプのフリップフロップ回路として使用
することができる。
【０１４４】本実施の形態においても、セレクタＳＥＬ
１の制御端にはモード信号ＭＯＤＥが与えられる。よっ
て本実施の形態によっては、実施の形態５の効果と類似
して、配線数を節約しつつ、実施の形態２の技術をスキ
ャンタイプのフリップフロップ回路に適用することがで
きるという効果がある。
【０１４５】なお、本実施の形態によれば、インバータ
ＩＮＶ７がモード信号ＭＯＤＥと論理が逆である、逆モ
ード信号／ＭＯＤＥ（符号の最初の「／」はその後に続
く符号で示される信号とは論理が逆であることを示す。
以下同じ）を出力するので、セレクタＳＥＬ１が、その
選択動作に際してモード信号ＭＯＤＥのみならず逆モー
ド信号／ＭＯＤＥをも必要とするものであってもよい。
【０１４６】なお、セレクタＳＥＬ１の回路構成は種々
のものが可能である。図１５はセレクタＳＥＬ１の回路
構成と、モード信号ＭＯＤＥ及び逆モード信号／ＭＯＤ
Ｅとの関係とを示す回路図である。
【０１４７】セレクタＳＥＬ１はＰＭＯＳトランジスタ
Ｐ１０及びＮＭＯＳトランジスタＮ１０とから構成され
るトランスミッションゲートＳ１０と、ＰＭＯＳトラン
ジスタＰ１１及びＮＭＯＳトランジスタＮ１１とから構
成されるトランスミッションゲートＳ１１と、で構成さ
れている。トランスミッションゲートＳ１０の一端には
通常の入力信号ＤＩが、トランスミッションゲートＳ１
１の一端にはスキャンテスト用信号ＳＩが、それぞれ入
力される。そしてトランスミッションゲートＳ１０の他
端と、トランスミッションゲートＳ１１の他端とは共通
して接続され、セレクタＳＥＬ１の出力端を構成する。
【０１４８】モード信号ＭＯＤＥが“Ｈ”、従って逆モ
ード信号／ＭＯＤＥが“Ｌ”となった場合には、トラン
スミッションゲートＳ１０，Ｓ１１はそれぞれＯＦＦ，
ＯＮし、マスタ・ラッチへの入力信号Ｄとしてスキャン
テスト用信号ＳＩが出力される。一方、モード信号ＭＯ
ＤＥが“Ｌ”、従って逆モード信号／ＭＯＤＥが“Ｈ”
となった場合には、トランスミッションゲートＳ１０，
Ｓ１１はそれぞれＯＮ，ＯＦＦし、入力信号Ｄとして通
常の入力信号ＤＩが出力される。
【０１４９】他の実施の形態と同様に、出力信号Ｑの反
転信号ＱバーをインバータＩＮＶ４の出力端から取り出
すことができる。
【０１５０】図１６はセレクタＳＥＬ１の一部を構成す
るセレクタＳＥＬＰの構成を示す回路図である。同図
（ａ）では複合論理ゲートとして示されているが、同図
（ｂ）ではこれをＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタで実現した場合の回路構成が示されている。
【０１５１】セレクタＳＥＬＰは、モード信号ＭＯＤＥ
が“Ｈ”となった場合にはスキャンテスト用信号ＳＩの
論理反転が、モード信号ＭＯＤＥが“Ｌ”となった場合
には通常の入力信号ＤＩの論理反転が、それぞれ入力信
号Ｄとして出力される。そのため、セレクタＳＥＬＰを
用いてセレクタＳＥＬ１を実現する為には、更にインバ
ータを設けるか、スキャンテスト用信号ＳＩの論理反転
及び通常の入力信号ＤＩの論理反転を入力することが必
要となる。
【０１５２】（ｂ−７）実施の形態７．図１０は本発明
の実施の形態７の構成を示す回路図である。スレーブ・
ラッチは図２に示された第２の前駆思想に用いられたス
レーブ・ラッチと同一の構成をしている。一方、マスタ
・ラッチは、図２に示されたマスタ・ラッチに対し、ト
ランスミッションゲートＳ１に対する信号の与え方が異
なっている。
【０１５３】即ち、マスタ・ラッチはＮＯＲゲートＮＯ
Ｒ１と、インバータＩＮＶ６とを更に備えており、トラ
ンスミッションゲートＳ２を構成するＰＭＯＳトランジ
スタＰ２のゲートにはインバータＩＮＶ６の出力端が、
ＮＭＯＳトランジスタＮ２のゲートにはインバータＩＮ
Ｖ６の入力端が、それぞれ接続されている。
【０１５４】そしてインバータＩＮＶ６の入力端にはＮ
ＯＲゲートＮＯＲ１の出力端が接続されている。ここで
ＮＯＲゲートＮＯＲ１の一方の入力端はモード信号ＭＯ
ＤＥを、他方の入力端はクロック信号Ｔを、それぞれ受
ける。このため、モード信号ＭＯＤＥが“Ｈ”レベルに
あれば、第１の前駆思想において説明された、２つのダ
イナミック型のハーフ・ラッチの直列接続の構成と同様
の動作をする事になり、Ｓ／Ｈタイム及びＴ−Ｑ遅延の
いずれをも抑制することができ、消費電力を軽減するこ
とができる。
【０１５５】一方、モード信号ＭＯＤＥが“Ｌ”レベル
にあれば図１０に示された回路の動作は第２の前駆思想
において図２を用いて説明された回路と同様になる。
【０１５６】従って、このフリップフロップ回路に通常
動作させる際には、モード信号ＭＯＤＥを“Ｈ”レベル
にすることにより、回路動作を迅速にすることができ
る。そしてこのフリップフロップ回路のＤＣテスト、と
りわけ電源電流テストを行う際にはモード信号ＭＯＤＥ
を“Ｌ”レベルにし、且つクロック信号Ｔをも強制的に
“Ｌ”レベルにする。これによってトランスミッション
ゲートＳ２がＯＮし、インバータＩＮＶ１の入力端のフ
ローティング状態が解消されるので、インバータＩＮＶ
１における貫通電流を回避することができる。
【０１５７】つまり、本実施の形態によれば、第１の前
駆思想の長所を損なうことなく、その短所を解消するこ
とができる。即ち、回路動作を迅速にしつつも不要な電
力消費を抑制することができるという効果がある。
【０１５８】（ｂ−８）実施の形態８．図１１は本発明
の実施の形態８の構成を示す回路図である。スレーブ・
ラッチは図２に示された第２の前駆思想に用いられたマ
スタ・ラッチと同一の構成をしている。一方マスタ・ラ
ッチは、インバータＩＮＶ１の入力端とトランスミッシ
ョンゲートＳ１の他端とが共通に接続された点とトラン
スミッションゲートＳ２の他端との間に介在するトラン
スミッションゲートＳ５と、トランスミッションゲート
Ｓ５に並列に接続されたインバータＩＮＶ７とを更に備
える。
【０１５９】トランスミッションゲートＳ５はＰＭＯＳ
トランジスタＰ５とＮＭＯＳトランジスタＮ５との並列
接続によって構成されている。そしてＰＭＯＳトランジ
スタＰ５のゲート及びＮＭＯＳトランジスタＮ５のゲー
トには、インバータＩＮＶ７の出力端及び入力端がそれ
ぞれ接続されている。インバータＩＮＶ７の入力端には
モード信号ＭＯＤＥが与えられている。
【０１６０】このため、モード信号ＭＯＤＥが“Ｌ”レ
ベルにあれば、トランスミッションゲートＳ５はＯＦＦ
し、第１の前駆思想において説明された、２つのダイナ
ミック型のハーフ・ラッチの直列接続の構成と同様の動
作をする事になり、Ｓ／Ｈタイム及びＴ−Ｑ遅延のいず
れをも抑制することができる。
【０１６１】一方、モード信号ＭＯＤＥが“Ｈ”レベル
にあれば、トランスミッションゲートＳ５がＯＮし、図
１１に示された回路の動作は第２の前駆思想において図
２を用いて説明された回路と同様になる。
【０１６２】従って、本実施の形態によれば実施の形態
７と同様の効果がある。
【０１６３】なお、回路図中、破線で示した結線、即ち
ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ２
との結線、もしくはＰＭＯＳトランジスタＰ２とＮＭＯ
ＳトランジスタＮ５との結線は、省略しても動作に影響
はない。この結線を省略することにより、配線数が減少
するという更なる効果を招来することができる。
【０１６４】（ｂ−９）実施の形態９．図１２は本発明
の実施の形態９の構成を示す回路図である。図１２に示
されたフリップフロップ回路は、図１０に示された実施
の形態７にかかるフリップフロップ回路にセレクタＳＥ
Ｌ２を付加した構成を有している。このため、図１２に
示されたフリップフロップ回路は、図８（ａ）に示され
たフリップフロップ回路と同様に、図８（ｂ）に示され
たように接続することにより、スキャンタイプのフリッ
プフロップ回路として使用することができる。
【０１６５】セレクタＳＥＬ２は、通常の入力信号ＤＩ
とスキャンテスト用信号ＳＩとを入力する一対の入力端
と、両者のいずれか一方を出力する出力端とを有してお
り、いずれを出力するかはその制御端に与えられる信号
によって異なる。セレクタＳＥＬ２は、その制御端に与
えられる信号が“Ｈ”レベルの場合には通常の入力信号
ＤＩを、“Ｌ”レベルの場合にはスキャンテスト用信号
ＳＩを、それぞれ出力端に与える。
【０１６６】実施の形態９においては、セレクタＳＥＬ
２の制御端にモード信号ＭＯＤＥを与える。まず、モー
ド信号ＭＯＤＥが“Ｈ”レベルに設定されている場合、
セレクタＳＥＬ２は通常の入力信号ＤＩを出力し、トラ
ンスミッションゲートＳ１はこれを入力信号Ｄとして受
ける。そしてクロック信号Ｔの立ち下がりに対応して出
力端子へ出力信号Ｑとしてこれを出力する。そして、図
８（ｂ）の様に、直列接続されたスキャンタイプのフリ
ップフロップ回路において、それぞれの出力信号Ｑが次
段のフリップフロップ回路の入力信号ＤＩに影響を与え
ることがない。
【０１６７】この際、トランスミッションゲートＳ２は
ＯＦＦしているのでいずれのハーフ・ラッチもダイナミ
ック型となり、Ｓ／Ｈタイム及びＴ−Ｑ遅延のいずれを
も抑制することができる。即ち通常のフリップフロップ
回路として用いられる際にはその動作を迅速にさせるこ
とができる。
【０１６８】一方、モード信号ＭＯＤＥを“Ｌ”レベル
に設定することにより、トランスミッションゲートＳ２
のＯＮ／ＯＦＦはクロック信号Ｔに依存するようにな
り、マスタ・ラッチはスタティック型となる。このと
き、セレクタＳＥＬ２はスキャンテスト用信号ＳＩを出
力し、トランスミッションゲートＳ１はこれを入力信号
Ｄとして受ける。そしてクロック信号Ｔの立ち下がりに
対応して出力端子へ出力信号Ｑとしてこれを出力する。
【０１６９】図８（ｂ）の様に、直列接続されたスキャ
ンタイプのフリップフロップ回路は出力信号Ｑとしてス
キャンテスト用信号ＳＩを順次次段のフリップフロップ
回路へ伝達する。スキャンテスト用信号ＳＩの伝達は、
スキャンテストにおいて為されるシフト動作であるの
で、この際の回路動作の速度は通常動作におけるそれの
ように迅速であることは要求されない。
【０１７０】また、モード信号ＭＯＤＥを“Ｌ”レベル
に設定して更にクロック信号Ｔを強制的に“Ｌ”レベル
にすることにより電源電流テストの誤診を回避すること
ができるのは、実施の形態７及び８と同様である。
【０１７１】本実施の形態においてはモード信号ＭＯＤ
ＥがセレクタＳＥＬ２の選択動作の制御と、スレーブ・
ラッチのダイナミック型とスタティック型との切り換え
の制御との両方を兼務するので、配線数を節約しつつ、
実施の形態７の技術をスキャンタイプのフリップフロッ
プ回路に適用することができるという効果がある。
【０１７２】（ｂ−１０）実施の形態１０．図１３は本
発明の実施の形態１０の構成を示す回路図である。図１
３に示されたフリップフロップ回路は、図１１に示され
た実施の形態８にかかるフリップフロップ回路にセレク
タＳＥＬ１を付加した構成を有している。このため、図
１３に示された回路も図８（ａ）に示されたフリップフ
ロップ回路と同様に、図８（ｂ）に示されたように接続
することにより、スキャンタイプのフリップフロップ回
路として使用することができる。
【０１７３】本実施の形態においても、セレクタＳＥＬ
１の制御端にはモード信号ＭＯＤＥが与えられる。よっ
て本実施の形態によっては、実施の形態９の効果と類似
して、配線数を節約しつつ、実施の形態８の技術をスキ
ャンタイプのフリップフロップ回路に適用することがで
きるという効果がある。
【０１７４】なお、本実施の形態によれば、インバータ
ＩＮＶ７が逆モード信号／ＭＯＤＥを出力するので、セ
レクタＳＥＬ１が、その選択動作に際してモード信号Ｍ
ＯＤＥのみならず逆モード信号／ＭＯＤＥをも必要とす
るものであってもよい。
【０１７５】なお、第２の前駆思想において図１及び図
２を用いて示されたフリップフロップ回路と、実施の形
態１乃至１０にかかるフリップフロップ回路とを組み合
わせて半導体チップ上に登載することも勿論可能であ
る。半導体チップの内、速度性能を要求される部分にお
いて本発明にかかるフリップフロップ回路を用い、速度
性能を要求されない部分においては図１及び図２に示さ
れたフリップフロップ回路を用いれば、モード信号ＭＯ
ＤＥが不要であり、配線の混雑を解消できるなどの利点
がある。
【０１７６】また、実施の形態７乃至１０において、ス
レーブ・ラッチのインバータＩＮＶ３を省略する事がで
きる。この場合、スレーブ・ラッチにおける論理の記憶
は、トランスミッションゲートＳ３を構成するＮＭＯＳ
トランジスタＮ３、ＰＭＯＳトランジスタＰ３のそれぞ
れのドレインが共通に接続される点において存在する寄
生容量によって行われる。
【０１７７】実施の形態１０においてインバータＩＮＶ
３を省略する際には、そのセレクタＳＥＬ１として図１
６に示されるような構成を採ることが望ましい。セレク
タＳＥＬ１自身が次段への駆動能力を有し、ＮＭＯＳト
ランジスタＮ３、ＰＭＯＳトランジスタＰ３のそれぞれ
のドレインにおける寄生容量において保持される情報が
損なわれずに授受可能であるためである。
【０１７８】（ｂ−１１）実施の形態１１．図１４は本
発明の実施の形態１１を説明する回路図である。同図
（ａ）は実施の形態１乃至１０において採用されてい
る、トランスミッションゲートＳ＊とインバータＩＮＶ
＊との接続関係を示している。トランスミッションゲー
トＳ＊はＰＭＯＳトランジスタＰ＊及びＮＭＯＳトラン
ジスタＮ＊とから構成されている。
【０１７９】実施の形態１乃至６においては「＊」とし
ては「４」が該当しており、図１４（ａ）の端子Ａは出
力端子に相当している。また実施の形態１及び５につい
ては、図１４（ａ）の端子Ｂ，Ｃはいずれもインバータ
ＩＮＶ３の入力端に接続され、実施の形態２及び６につ
いては、端子Ｂ，ＣはそれぞれＮＭＯＳトランジスタＮ
５、ＰＭＯＳトランジスタＰ５に接続されることにな
る。
【０１８０】また、実施の形態７乃至１０においては
「＊」としては「２」が該当しており、端子Ａはインバ
ータＩＮＶ１の出力端に接続されている。また実施の形
態７及び９については、図１４（ａ）の端子Ｂ，Ｃはい
ずれもインバータＩＮＶ１の入力端に接続され、実施の
形態８及び１０については、端子Ｂ，ＣはそれぞれＮＭ
ＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ５に接
続されることになる。
【０１８１】図１４（ａ）に示されたような接続は、同
図（ｂ）に示されたような回路によって実現することが
できる。インバータＩＮＶ＊は破線で囲まれた構成によ
って実現される。即ち、ＮＭＯＳトランジスタＮ＊に接
続されたドレインと、端子Ａに接続されたゲート電極
と、“Ｌ”に対応する電位ＧＮＤが与えられるソースと
を含むＮＭＯＳトランジスタＱＮと、ＰＭＯＳトランジ
スタＰ＊に接続されたドレインと、端子Ａに接続された
ゲート電極と、“Ｈ”に対応する電位ＶＤＤが与えられ
るソースとを備えるＰＭＯＳトランジスタＱＰとからイ
ンバータＩＮＶ＊は構成される。この様な構成を採るこ
とにより、ＮＭＯＳトランジスタＮ＊とＰＭＯＳトラン
ジスタＱＰとを接続する配線（これはＮＭＯＳトランジ
スタＱＮとＰＭＯＳトランジスタＰ＊を接続する配線で
もある）が不要となる。
【０１８２】よって、実施の形態１乃至１０において、
図１４（ａ）に示された回路構成が対応する箇所に図１
４（ｂ）に示された回路構成を適用することにより、配
線数を低減することができるという効果が更に付加され
る。
【０１８３】なお、ＮＭＯＳトランジスタＮ＊とＮＭＯ
ＳトランジスタＱＮとは端子Ｂと接地電位ＧＮＤを与え
る電位点との間で直列に接続されているので、これらを
入れ換えても良い。同様に、ＰＭＯＳトランジスタＰ＊
とＰＭＯＳトランジスタＱＰとは端子Ｃと電位ＶＤＤを
与える電位点との間で直列に接続されているので、これ
らを入れ換えても良い。
【０１８４】（ｂ−１２）実施の形態１２．実施の形態
１１に対し、更に配線の省略を行うことができる。図１
７は、実施の形態６において図９に示された回路のセレ
クタＳＥＬ１として図１５の構成を適用した場合を示し
ており、同図（ａ）は回路図、同図（ｂ）はＣＭＯＳゲ
ートアレイの平面図である。
【０１８５】ここで、セレクタＳＥＬ１の出力端とトラ
ンスミッションゲートＳ１との接続配線を簡略化してい
る。即ち、セレクタＳＥＬ１のＰＭＯＳトランジスタＰ
１０，Ｐ１１はトランスミッションゲートＳ１のＰＭＯ
ＳトランジスタＰ１と接続されるが、ＮＭＯＳトランジ
スタＮ１とは接続されない。同様にセレクタＳＥＬ１の
ＮＭＯＳトランジスタＮ１０，Ｎ１１はトランスミッシ
ョンゲートＳ１のＮＰＭＯＳトランジスタＮ１と接続さ
れるが、ＰＭＯＳトランジスタＰ１とは接続されない。
【０１８６】更に、インバータＩＮＶ１とトランスミッ
ションゲートＳ３との接続、インバータＩＮＶ４とトラ
ンスミッションゲートＳ４との接続に関しては、実施の
形態１１で図１４（ｂ）を用いて示された構成を適用し
ている。
【０１８７】このようにして配線を簡略しているので、
かかる回路を実現する場合において半導体上に敷設され
る配線の混雑を緩和することができ、換言すれば配線の
為の幅を狭くして集積度の向上を図ることができる。
【０１８８】図１７（ｂ）はトランジスタのレイアウト
例を示す。ＰＭＯＳトランジスタ行が上方に、ＮＭＯＳ
トランジスタ行が下方に、それぞれ並んで形成されてお
り、コの字型の図形はゲート電極を示している。また、
黒線は第１層配線を、網掛の幅が広い線は第２層配線
を、それぞれ示している。□は第１層配線と半導体領域
或いはゲート電極との接続を行うコンタクトホールを示
し、□の中に×が描かれている箇所においては第１層配
線と第２層配線とを相互に接続するスルーホールが形成
される。図１７（ｂ）において左側から順に第１列、第
２列、…と列番が付される。
【０１８９】素子分離はゲート分離を用いて行われてい
る。即ち、電位ＶＤＤが与えられたゲートを有するＰＭ
ＯＳトランジスタと、電位ＧＮＤが与えられたゲートを
有するＮＭＯＳトランジスタは、いずれもその属する行
の両側に位置する半導体領域を電気的に分離する。
【０１９０】第１列、第３列、第６列、第８列、第１５
列、第１７列のＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタはゲート分離に供されている。第２列において
インバータＩＮＶ７が、第９列においてインバータＩＮ
Ｖ１が、第１３列においてインバータＩＮＶ４が、第１
４列においてインバータＩＮＶ３が、第１６列において
インバータＩＮＶ５が、それぞれ形成されている。ま
た、第４列、第５列、第７列、第１０列、第１１列、第
１２列にそれぞれトランスミッションゲートＳ１１，Ｓ
１０，Ｓ１，Ｓ３，Ｓ５，Ｓ４が形成されている。
【０１９１】このようにＣＭＯＳトランジスタをレイア
ウトする事により、必要な配線は少なくなり、列方向に
必要な幅は狭くて済む。
【０１９２】なお、インバータＩＮＶ４を構成するＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン
同士をつなぎ、ここから出力信号Ｑの反転信号Ｑバーを
取り出すことができる。勿論、インバータＩＮＶ３の入
力端から反転信号Ｑバーを取り出すこともできる。
【０１９３】また、ＰＭＯＳトランジスタＰ４，Ｐ５と
インバータＩＮＶ４を構成するＰＭＯＳトランジスタと
は、互いに直列に接続されているので、これらの順序を
入れ換えることもできる。同様にして、ＮＭＯＳトラン
ジスタＮ４，Ｎ５とインバータＩＮＶ４を構成するＮＭ
ＯＳトランジスタとは、互いに直列に接続されているの
で、これらの順序を入れ換えることもできる。
【０１９４】或いはまた、ＰＭＯＳトランジスタＰ３と
インバータＩＮＶ１を構成するＰＭＯＳトランジスタと
は、互いに直列に接続されているので、これらの順序を
入れ換えることもできる。同様にして、ＮＭＯＳトラン
ジスタＮ３とインバータＩＮＶ１を構成するＮＭＯＳト
ランジスタとは、互いに直列に接続されているので、こ
れらの順序を入れ換えることもできる。
【０１９５】図２０はＰＭＯＳトランジスタＰ３とイン
バータＩＮＶ１を構成するＰＭＯＳトランジスタとの順
序を入れ替え、更にＮＭＯＳトランジスタＮ３とインバ
ータＩＮＶ１を構成するＮＭＯＳトランジスタとの順序
を入れ換えた構成を示している。
【０１９６】インバータＩＮＶ１は２つのトランジスタ
と、２つの電源とに分離され、その間にトランジスタＰ
３，Ｎ３が挿入されている。そしてこれら４つのトラン
ジスタは２つの電源の間において直列に接続されてお
り、トライステート型インバータＩＮＶＴを形成してい
る。インバータＩＮＶ１を構成するＰＭＯＳトランジス
タのソースはＰＭＯＳトランジスタＰ３を介して、イン
バータＩＮＶ１を構成するＮＭＯＳトランジスタのソー
スはＮＭＯＳトランジスタＮ３を介して、それぞれ電位
ＶＤＤ，ＧＮＤが与えられる。
【０１９７】この場合、インバータＩＮＶ１はマスタ・
ラッチに属するのではなく、スレーブ・ラッチに属して
いると考えることもできる。即ち、実施の形態１０にお
いて説明されたように、ダイナミック型のハーフ・ラッ
チのインバータが省略されていると考えることができ
る。この場合、マスタ・ラッチにおける論理の記憶は、
トランスミッションゲートＳ１を構成するＮＭＯＳトラ
ンジスタＮ１、ＰＭＯＳトランジスタＰ１のそれぞれの
ドレインが共通に接続される点において存在する寄生容
量によって行われる。
【０１９８】図１８（ａ）は図１７（ａ）で示された回
路にＮＡＮＤゲートＮＡＮＤＲを付加した構成を有して
いる。ＮＡＮＤゲートＮＡＮＤＲは、通常の入力信号Ｄ
Ｉの基礎となる原入力信号ＤＩＮと、リセット信号Ｒと
をそれぞれゲート電極に受ける一対のＮＭＯＳトランジ
スタと、これらをそれぞれゲート電極に受ける一対のＰ
ＭＯＳトランジスタとで構成されている。そして一対の
ＰＭＯＳトランジスタは互いに並列に接続され、そのド
レインは共通にトランスミッションゲートＳ１０の構成
要素であるＰＭＯＳトランジスタＰ１０に接続されてい
る。また、一対のＮＭＯＳトランジスタは互いに直列に
接続され、一方のドレインにはトランスミッションゲー
トＳ１０の構成要素であるＮＭＯＳトランジスタＮ１０
が接続され、他方のドレインは接地されている。しか
し、ＮＡＮＤゲートＮＡＮＤＲの構成要素であるＰＭＯ
ＳトランジスタのドレインとＮＭＯＳトランジスタのド
レインとは直接に接続されることはない。この点で通常
の２入力ＮＡＮＤゲートと異なっている。つまり、接続
線Ｌ１が省略可能であり、このことは接続線Ｌ１を破線
で描くことによって示されている。
【０１９９】ＮＡＮＤゲートＮＡＮＤＲを付加すること
によって、図１７に示された回路に対して同期リセット
を掛けることができる。具体的には、モード信号ＭＯＤ
Ｅを“Ｌ”レベルにし、またリセット信号Ｒをも“Ｌ”
レベルにしておく。そしてクロック信号Ｔが立ち下がる
ことによって出力信号Ｑが“Ｈ”レベルにリセットされ
る。
【０２００】図１８（ｂ）は、図１８（ａ）を実現する
ＣＭＯＳゲートアレイの平面図である。図１７（ｂ）に
示した平面図と比較して、電源ＶＤＤ用の配線と接地Ｇ
ＮＤ用の配線との間に敷設すべき配線の段数を１段減ら
すことができる配線の配置を示している。一方、破線で
示された接続線Ｌ１は省略可能であり、ＰＭＯＳトラン
ジスタが並ぶ行と、ＮＭＯＳトランジスタが並ぶ行との
境界を遮る配線が省略できる。従って配線の配置が煩雑
となることを回避できるので、電源ＶＤＤ用の配線と、
接地ＧＮＤ用の配線との間に敷設すべき配線の段数を徒
に増加させることもない。
【０２０１】図１９（ａ）は図１７（ａ）で示された回
路においてインバータＩＮＶ３を２入力ＮＡＮＤゲート
ＮＡＮＤ３で置換した構成を有している。ＮＡＮＤゲー
トＮＡＮＤ３の一方の入力端は、トランスミッションゲ
ートＳ３に接続され、他方の入力端にはリセット信号Ｒ
が与えられている。リセット信号Ｒを“Ｌ”レベルに設
定することにより、スレーブ・ラッチがリセットされ、
出力信号Ｑは“Ｈ”レベルになる。
【０２０２】必要が有れば更にモード信号ＭＯＤＥ及び
クロック信号Ｔを“Ｈ”レベルに設定すれば、出力信号
Ｑ（あるいはＱバー）が与えられるべき、次段のスキャ
ンフリップフロップのマスタ・ラッチをリセットする事
もできる。図１９（ｂ）は、図１９（ａ）を実現するＣ
ＭＯＳゲートアレイの平面図である。
【０２０３】勿論、図１８及び図１９のいずれに示され
た回路においても、モード信号ＭＯＤＥが“Ｌ”レベル
にあれば、スレーブ・ラッチがダイナミック型の動作を
行うので、高速且つ低消費電力となる。またモード信号
ＭＯＤＥが“Ｈ”レベルにあれば、スレーブ・ラッチが
スタティック型の動作を行うので、クロック信号Ｔを停
止することによって、低消費電力化が可能となる。
【０２０４】（ｂ−１３）実施の形態１３．実施の形態
１２と同様にして、実施の形態１０において図１３に示
された回路に対して配線の省略を行うことができる。図
２１は、図１３に示された回路のセレクタＳＥＬ１とし
て、図１５の構成を適用した場合を示しており、同図
（ａ）は回路図、同図（ｂ）はＣＭＯＳゲートアレイの
平面図である。
【０２０５】ここで実施の形態１２と同様に、ＰＭＯＳ
トランジスタＰ１０，Ｐ１１はトランスミッションゲー
トＳ１のＰＭＯＳトランジスタＰ１と接続されるが、Ｎ
ＭＯＳトランジスタＮ１とは接続されない。同様にセレ
クタＳＥＬ１のＮＭＯＳトランジスタＮ１０，Ｎ１１は
トランスミッションゲートＳ１のＮＰＭＯＳトランジス
タＮ１と接続されるが、ＰＭＯＳトランジスタＰ１とは
接続されない。
【０２０６】更に、インバータＩＮＶ２とトランスミッ
ションゲートＳ２との接続に関しては、実施の形態１１
で図１４（ｂ）を用いて示された構成を適用している。
【０２０７】図２１（ｂ）はトランジスタのレイアウト
例を示す。第１列、第３列、第６列、第８列、第１３
列、第１６列のＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタはゲート分離に供されている。第２列において
インバータＩＮＶ７が、第１０列においてインバータＩ
ＮＶ２が、第１１列においてインバータＩＮＶ１が、第
１４列においてインバータＩＮＶ３が、第１５列におい
てインバータＩＮＶ５が、それぞれ形成されている。ま
た、第４列、第５列、第７列、第８列、第９列、第１２
列にそれぞれトランスミッションゲートＳ１１，Ｓ１
０，Ｓ１，Ｓ５，Ｓ２，Ｓ３が形成されている。
【０２０８】このようにＣＭＯＳトランジスタをレイア
ウトする事により、回路を実現する場合において半導体
上に敷設される配線の混雑を緩和することができ、換言
すれば配線の為の幅を狭くして集積度の向上を図ること
ができる。
【０２０９】なお、ＰＭＯＳトランジスタＰ２，Ｐ５と
インバータＩＮＶ２を構成するＰＭＯＳトランジスタと
は、互いに直列に接続されているので、これらの順序を
入れ換えることもできる。同様にして、ＮＭＯＳトラン
ジスタＮ２，Ｎ５とインバータＩＮＶ２を構成するＮＭ
ＯＳトランジスタとは、互いに直列に接続されているの
で、これらの順序を入れ換えることもできる。
【０２１０】（ｂ−１４）実施の形態１４．図２２は本
発明の実施の形態１４を説明する回路図である。スキャ
ンタイプのフリップフロップ回路ＳＦＦの次段以降に
は、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３が順
次直列に接続されている。
【０２１１】スキャンタイプのフリップフロップ回路Ｓ
ＦＦは例えば、実施の形態５において図８（ａ）を用い
て説明された回路構成又は実施の形態６において図９を
用いて説明された回路構成を用い、フリップフロップ回
路ＦＦ１，ＦＦ２，ＦＦ３は例えば、実施の形態１にお
いて図３を用いて説明された回路構成又は実施の形態２
において図５を用いて説明された回路構成を用いること
ができる。クロック信号Ｔ及びモード信号ＭＯＤＥはこ
れら４つのフリップフロップ回路において共用されてい
る。
【０２１２】これら４つのフリップフロップ回路の全て
のスレーブ・ラッチは、モード信号ＭＯＤＥが“Ｌ”，
“Ｈ”レベルを採ることに対応してそれぞれダイナミッ
ク型、スタティック型の動作を行う。そしてスキャンタ
イプのフリップフロップ回路ＳＦＦはモード信号ＭＯＤ
Ｅが“Ｌ”，“Ｈ”レベルを採ることに対応してそれぞ
れ通常の入力信号ＤＩとスキャンテスト用信号ＳＩを出
力する。従って、モード信号ＭＯＤＥが“Ｌ”の場合に
はこれらの４つのフリップフロップは高速で動作する４
ビットのシフトレジスタとして機能する。モード信号Ｍ
ＯＤＥが“Ｈ”の場合には図８（ｂ）に示されたのと同
様のスキャンパスを構成し、実施の形態５と同様の効果
を得ることができる。
【０２１３】或いは、スキャンタイプのフリップフロッ
プ回路ＳＦＦは例えば、実施の形態９において図１２を
用いて説明された回路構成を用い、フリップフロップ回
路ＦＦ１，ＦＦ２，ＦＦ３は例えば、実施の形態７にお
いて図１０を用いて説明された回路構成を用いることが
できる。これら４つのフリップフロップ回路の全てのス
レーブ・ラッチは、モード信号ＭＯＤＥが“Ｈ”，
“Ｌ”レベルを採ることに対応してそれぞれダイナミッ
ク型、スタティック型の動作を行う。そしてスキャンタ
イプのフリップフロップ回路ＳＦＦはモード信号ＭＯＤ
Ｅが“Ｈ”，“Ｌ”レベルを採ることに対応してそれぞ
れ通常の入力信号ＤＩとスキャンテスト用信号ＳＩを出
力する。従って、モード信号ＭＯＤＥが“Ｈ”の場合に
はこれらの４つのフリップフロップは高速で動作する４
ビットのシフトレジスタとして機能する。モード信号Ｍ
ＯＤＥが“Ｌ”の場合には図８（ｂ）に示されたのと同
様のスキャンパスを構成し、実施の形態５と同様の効果
を得ることができる。
【０２１４】また、スキャンタイプのフリップフロップ
回路ＳＦＦは例えば、実施の形態１０において図１３を
用いて説明された回路構成を用い、フリップフロップ回
路ＦＦ１，ＦＦ２，ＦＦ３は例えば、実施の形態８にお
いて図１１を用いて説明された回路構成を用いることが
できる。これら４つのフリップフロップ回路の全てのス
レーブ・ラッチは、モード信号ＭＯＤＥが“Ｌ”，
“Ｈ”レベルを採ることに対応してそれぞれダイナミッ
ク型、スタティック型の動作を行う。そしてスキャンタ
イプのフリップフロップ回路ＳＦＦはモード信号ＭＯＤ
Ｅが“Ｌ”，“Ｈ”レベルを採ることに対応してそれぞ
れ通常の入力信号ＤＩとスキャンテスト用信号ＳＩを出
力する。従って、モード信号ＭＯＤＥが“Ｌ”の場合に
はこれらの４つのフリップフロップは高速で動作する４
ビットのシフトレジスタとして機能する。モード信号Ｍ
ＯＤＥが“Ｈ”の場合には図８（ｂ）に示されたのと同
様のスキャンパスを構成し、実施の形態５と同様の効果
を得ることができる。
【０２１５】スキャンタイプのフリップフロップ回路Ｓ
ＦＦと、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３
とでは、これらの動作をダイナミック型にするモード信
号ＭＯＤＥが“Ｈ”であるか“Ｌ”であるかが異なるも
のであっても、図２２に示されたスキャンパスを構成す
ることができる。この場合にはモード信号ＭＯＤＥが同
一の値を採った時に、直列に接続された全てのフリップ
フロップ回路の動作がダイナミック型になるように、或
いは直列に接続された全てのフリップフロップ回路のマ
スタ・ラッチ及びスレーブ・ラッチの一方の動作がスタ
ティック型となるように、適宜インバータを設けてモー
ド信号ＭＯＤＥを反転させて入力させる必要がある。
【０２１６】クロック信号Ｔに関しても同様にしてイン
バータを設けてその論理を反転させてフリップフロップ
回路に与え、直列に接続された全てのフリップフロップ
回路のマスタ・ラッチ及びスレーブ・ラッチの一方の動
作がモード信号ＭＯＤＥによってスタティック型となる
場合に、クロック信号Ｔがとる単一の論理を以て全ての
フリップフロップの電源電流テストを行えるようにする
必要がある。
【０２１７】但し、このようにクロック信号Ｔを伝達す
る経路においてインバータを介挿する事により、通常動
作時のシフトレジスタの実質的な段数が少なくて済む場
合もある。例えばポジティブ・エッジ・トリガー型のフ
リップフロップ回路とネガティブ・エッジ・トリガー型
のフリップフロップ回路とを直列に接続するような場合
である。
【０２１８】（ｂ−１５）実施の形態１５．実施の形態
５，６，９，１０において説明されたようなスキャンタ
イプのフリップフロップ回路にチェック回路を付加する
ことによって、故障発見の機能を持たせることができ
る。
【０２１９】図２３は実施の形態１５の構成を説明する
回路図である。この回路は図１３に示された回路の構成
に対して、“０”チェック回路Ｂ０、“１”チェック回
路Ｂ１を付加した構成を有している。
【０２２０】“１”チェック回路Ｂ１はインバータＩＮ
Ｖ１の入力端と電位ＶＤＤを与える電源（簡単のため、
電源ＶＤＤと称す）の間に直列に接続された３つのＰＭ
ＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３によっ
て構成されている。ＰＭＯＳトランジスタＰ１０１のゲ
ートにはモード信号ＭＯＤＥが、ＰＭＯＳトランジスタ
Ｐ１０２のゲートには通常の入力信号ＤＩが、ＰＭＯＳ
トランジスタＰ１０３のゲートには比較制御信号ＣＭＰ
１が、それぞれ与えられる。
【０２２１】同様にして“０”チェック回路Ｂ０はイン
バータＩＮＶ１の入力端と接地電位ＧＮＤを与える電源
（簡単のため、接地ＧＮＤと称す）の間に直列に接続さ
れた３つのＮＭＯＳトランジスタＮ１０１，Ｎ１０２，
Ｎ１０３によって構成されている。ＮＭＯＳトランジス
タＮ１０１のゲートには逆モード信号／ＭＯＤＥが、Ｎ
ＭＯＳトランジスタＮ１０２のゲートには通常の入力信
号ＤＩが、ＮＭＯＳトランジスタＮ１０３のゲートには
比較制御信号ＣＭＰ０が、それぞれ与えられる。
【０２２２】ここで故障発見の対象となる回路としては
典型的にはＲＡＭが例示できる。ＲＡＭの出力は通常の
入力信号ＤＩとしてセレクタＳＥＬ１に与えられる。
【０２２３】通常動作、シフト動作を行う場合には比較
制御信号ＣＭＰ０，ＣＭＰ１がそれぞれ“Ｌ”、“Ｈ”
に設定され、“０”チェック回路Ｂ０及び“１”チェッ
ク回路Ｂ１は、インバータＩＮＶ１の入力端を電源ＶＤ
Ｄ、接地ＧＮＤに対して接続することがない。即ち、こ
の場合の動作は実施の形態１０に記載されたものと同様
になる。
【０２２４】ＲＡＭのテストを行う動作においては、予
め、シフト動作によってマスタ・ラッチに所定の値を記
憶しておく。例えば、ＲＡＭに記憶されているべき値が
全て“Ｌ”であった場合、マスタ・ラッチのインバータ
ＩＮＶ１の入力端には“Ｈ”を入力し、これをマスタ・
ラッチにおいて記憶させる。
【０２２５】そしてクロック信号Ｔを“Ｌ”に固定すれ
ば、トランスミッションゲートＳ１はＯＦＦし、モード
信号ＭＯＤＥを“Ｈ”にすることによってマスタ・ラッ
チはスタティックに上記のデータを保持する事ができ
る。
【０２２６】その後、比較制御信号ＣＭＰ０，ＣＭＰ１
をいずれも“Ｈ”に設定する。これにより、“１”チェ
ック回路Ｂ１がインバータＩＮＶ１を電位ＶＤＤにプル
アップすることはない。また、モード信号ＭＯＤＥとし
て当該ＲＡＭのテスト用のストローブパルスを与える。
モード信号ＭＯＤＥが“Ｌ”になると、ＲＡＭの出力が
セレクタＳＥＬ１に与えられる。
【０２２７】このような状態において、ＲＡＭの出力が
“Ｈ”となる場合が有れば、ＮＭＯＳトランジスタＮ１
０２はＯＮし、その一方、ＲＡＭのストローブパルスに
よって逆モード信号／ＭＯＤＥが“Ｈ”になりＮＭＯＳ
トランジスタＮ１０１はＯＮしており、比較制御信号Ｃ
ＭＰ０によってＮＭＯＳトランジスタＮ１０３もＯＮし
ている。従って、インバータＩＮＶ１の入力端の値は
“Ｈ”から“Ｌ”へと変化する。即ち、マスタ・ラッチ
の入力端において記憶されているデータが“Ｈ”ではな
く“Ｌ”であることによって故障検出が行われる。
【０２２８】同様にして、ＲＡＭに記憶されているべき
値が全て“Ｈ”であった場合、マスタ・ラッチのインバ
ータＩＮＶ１の入力端にはシフト動作によって“Ｌ”を
入力する。そしてクロック信号Ｔを“Ｌ”に固定し、モ
ード信号ＭＯＤＥを“Ｈ”にすることによってマスタ・
ラッチはスタティックに上記のデータを保持する事がで
きる。
【０２２９】その後、比較制御信号ＣＭＰ０，ＣＭＰ１
をいずれも“Ｌ”に設定する。これにより、“０”チェ
ック回路Ｂ０がインバータＩＮＶ１を接地ＧＮＤにプル
ダウンすることはない。
【０２３０】このような状態において、ＲＡＭの出力が
“Ｌ”となる場合が有れば、ＰＭＯＳトランジスタＰ１
０２はＯＮし、その一方、ＲＡＭのストローブパルスに
よってモード信号ＭＯＤＥが“Ｌ”になりＰＭＯＳトラ
ンジスタＰ１０１はＯＮする。更に、比較制御信号ＣＭ
Ｐ１によってＰＭＯＳトランジスタＰ１０３もＯＮして
いるので、インバータＩＮＶ１の入力端の値は“Ｌ”か
ら“Ｈ”へと変化する。即ち、マスタ・ラッチの入力端
において記憶されているデータが“Ｌ”ではなく“Ｈ”
であることによって故障検出が行われる。
【０２３１】これらの故障は、複数のアドレスに対する
上記の動作（読み出し及び判定）の後で、シフト動作に
よってスキャンレジスタの内容を読み出すことにより、
外部でＲＡＭの故障の有無を判定することができる。
【０２３２】勿論、実施の形態１０で説明したように、
インバータＩＮＶ３を省略することもできるし、その際
にはセレクタＳＥＬ１は図１６に示されるような構成を
有することが望ましい。
【０２３３】（ｂ−１６）実施の形態１６．図２４及び
図２５は実施の形態１６の構成を説明する回路図であ
る。図２４はマスタ・スレーブ形式のフリップフロップ
回路のスレーブ・ラッチとして機能するハーフ・ラッチ
を示している。図２５は図２４に示されたスレーブ・ラ
ッチを用いたフリップフロップ回路を示している。まず
図２４に示されたハーフ・ラッチについて説明し、その
後に図２５に示されたフリップフロップ回路について説
明する。
【０２３４】図２４（ａ）に示されたハーフ・ラッチ
は、図５に示された回路の構成から信号ＱＺを取り出す
態様を有している。但し図２４においては、図６のよう
に、インバータＩＮＶ４がＰＭＯＳトランジスタＰＩＮ
Ｖ４及びＮＭＯＳトランジスタＮＩＮＶ４で構成されて
いる様子を示している。ＰＭＯＳトランジスタＰＩＮＶ
４はＰＭＯＳトランジスタＰ４と接続されており、また
ＮＭＯＳトランジスタＮＩＮＶ４はＮＭＯＳトランジス
タＮ４と接続されている。ＰＭＯＳトランジスタＰＩＮ
Ｖ４及びＮＭＯＳトランジスタＮＩＮＶ４を直接に接続
する必要はない。
【０２３５】モード信号ＭＯＤＥが“Ｈ”レベルの場合
には、トランスミッションゲートＳ５がＯＮし、信号Ｑ
ＺはトランスミッションゲートＳ３によって伝達された
信号Ｄ３と同じ論理を採る。この際には図２４（ａ）に
示された回路はスタティック型のハーフ・ラッチとして
機能する。
【０２３６】勿論、信号Ｄ３と同じ論理を採る信号とし
ては、インバータＩＮＶ３の入力端から得られる信号Ｑ
ＬＡ、インバータＩＮＶ４の出力端から得られる信号Ｑ
ＬＢも採用する事ができる。そして、信号Ｄ３とは相補
的な論理を採る信号としてはインバータＩＮＶ３の出力
端から得られる信号ＱＬを採用することができる。
【０２３７】モード信号ＭＯＤＥが“Ｌ”レベルの場合
には、トランスミッションゲートＳ５がＯＦＦし、図２
４（ａ）に示された回路はトランスミッションゲートＳ
３及びインバータＩＮＶ３で構成されるダイナミック型
のハーフ・ラッチと、トランスミッションゲートＳ４及
びインバータＩＮＶ４で構成されるトライステート型イ
ンバータとの直列接続されたものとして機能する。
【０２３８】図２４（ｂ）は図２４（ａ）の機能を概念
的に示す回路図であり、直接には図２４（ａ）の回路と
対応するものではない。モード信号ＭＯＤＥが“Ｈ”で
あれば、信号Ｄ３と同じ論理が信号ＱＺとして得られ
る。その一方、モード信号ＭＯＤＥが“Ｌ”であれば、
クロック信号Ｔによって“Ｈ”インピーダンスとなった
り信号ＱＺが得られたりする。
【０２３９】図２５に示されたフリップフロップは、図
２４に示されたハーフ・ラッチをスレーブ・ラッチとし
て用い、これに対する前段の回路としてマスタ・ラッチ
を設けたスキャンフリップフロップであり、このマスタ
・ラッチの構成は、図１７に示されたものと類似してい
る。
【０２４０】図１７に示されたマスタ・ラッチと、図２
５に示されたマスタ・ラッチとの差異は、セレクタを構
成するトランジスタＰ１０，Ｐ１１，Ｎ１０，Ｎ１１の
導通／非導通をモード信号ＭＯＤＥ（及び逆モード信号
／ＭＯＤＥ）ではなく、新たな信号ＳＭＢ（及びその反
転信号である信号／ＳＭＢ）で制御する点である。
【０２４１】具体的には信号ＳＭＢはＰＭＯＳトランジ
スタＰ１０のゲート及びＮＭＯＳトランジスタＮ１１の
ゲート並びにインバータＩＮＶ７１の入力端に与えられ
る。インバータＩＮＶ７１の出力端からは信号／ＳＭＢ
が得られ、これがＰＭＯＳトランジスタＰ１１のゲート
及びＮＭＯＳトランジスタＮ１０のゲートに与えられ
る。
【０２４２】なお、スレーブ・ラッチのトランスミッシ
ョンゲートＳ３とマスタ・ラッチのインバータＩＮＶ１
との接続に関しては、図１７で示されたように、必ずし
もトランスミッションゲートＳ３のＮＭＯＳトランジス
タＮ３とＰＭＯＳトランジスタＰ３とが並列に接続され
る必要がない。その点において図２５に示されたスレー
ブ・ラッチと図２４（ａ）に示されたハーフ・ラッチと
は相違するが、動作において異なるところはなく、むし
ろ配線の煩雑を回避することができる。
【０２４３】図１７に示された回路とは異なり、セレク
タを構成するトランスミッションゲートＳ１０，Ｓ１１
の動作はモード信号ＭＯＤＥではなく、信号ＳＭＢによ
って制御されるので、モード信号ＭＯＤＥの値は、通常
動作を行うか、シフト動作を行うかには寄与しない。
【０２４４】シフト動作を行う際には信号ＳＭＢを
“Ｌ”にし、スキャンテスト用信号ＳＩがトランスミッ
ションゲートＳ１に伝達される。そしてモード信号ＭＯ
ＤＥは“Ｌ”レベルに設定される。よって、図２５に示
されたフリップフロップ全体としては、クロック信号Ｔ
が“Ｈ”レベルで信号が伝達されるマスタ・ラッチと、
クロック信号Ｔが“Ｌ”レベルで信号が伝達されるスレ
ーブ・ラッチと、クロック信号Ｔが“Ｈ”レベルで信号
が伝達されるトライステート型インバータとの直列接続
として機能することとなる。
【０２４５】このように、信号を伝達させるクロック信
号Ｔの状態が互いに異なる信号伝達手段を交互に直列に
配置したフリップフロップ回路に関しては、これらを直
列に接続した場合に、クロック信号Ｔのスキューによる
誤動作を抑制するという利点がある。
【０２４６】かかる技術は、フリップフロップ回路全体
を信号が伝達するのにクロック信号Ｔの半周期分が必要
であることを利用している。つまり、クロック信号Ｔの
立ち下がりによって確定したトランスミッションゲート
Ｓ１の出力は、クロック信号Ｔが“Ｌ”レベルにある間
はトランスミッションゲートＳ３が導通しているのでイ
ンバータＩＮＶ３の入力端には与えられるものの、トラ
ンスミッションゲートＳ４がＯＦＦしているので、出力
信号ＱＺの値を決定するのに寄与しない。そしてクロッ
ク信号Ｔが立ち上がることによってトランスミッション
ゲートＳ４がＯＮし、スイッチ出力信号ＱＺの値が決定
される。
【０２４７】この様に、信号が伝達されるのにはクロッ
ク信号Ｔの半周期分が要求されるので、この半周期分が
クロック信号Ｔのスキューに対するマージンとして得ら
れる。特にトライステート型の信号伝達手段を用いた場
合については特開平６−６８６９１号公報において開示
されている。
【０２４８】以上のようにして、図２５に示されたフリ
ップフロップ回路を用いれば、これを直列接続してスキ
ャンパスを構成した際に、クロック信号Ｔのスキューの
影響を抑制することができるという利点がある。
【０２４９】一方、通常動作を行う際には信号ＳＭＢを
“Ｈ”にし、通常の入力信号ＤＩがトランスミッション
ゲートＳ１に伝達される。このとき、モード信号ＭＯＤ
Ｅを“Ｌ”レベルにしてスレーブ・ラッチをダイナミッ
ク型として動作させて消費電力や速度性能を有利にする
こともできるし、モード信号ＭＯＤＥを“Ｈ”レベルに
してスレーブ・ラッチをスタティック型として動作さ
せ、ＤＣテストを行ったり、クロック信号Ｔを停止させ
て消費電力を軽減したりすることができる。
【０２５０】勿論、マスタ・ラッチとしては上記に示さ
れたダイナミック型に限定されるものではなく、スタテ
ィック型を用いても良い。
【０２５１】図２６は実施の形態１６の変形の構成を説
明する回路図である。図２５に示された回路ではセレク
タを制御するために別途に信号ＳＭＢを採用していた
が、これをモード信号ＭＯＤＥに兼務させることができ
る。この場合には、図２６（ａ）に示すように、インバ
ータＩＮＶ７が図２５に示されたインバータＩＮＶ７１
を兼務することができる。
【０２５２】従って、信号ＳＭＢを別途に得る必要がな
いので、フリップフロップ回路を構成する配線が少なく
なるという利点がある。図２６（ｂ）は図１７（ｂ）と
類似して、各トランジスタをＣＭＯＳゲートアレイにお
いて実現する様子を示している。
【０２５３】但し、モード信号ＭＯＤＥに信号ＳＭＢを
兼務させることにより、通常動作時においてはモード信
号ＭＯＤＥが“Ｈ”に設定されなければならず、スタテ
ィック型の動作しか行うことができない。
【０２５４】（ｂ−１７）実施の形態１７．図２７及び
図２８は実施の形態１７の構成を説明する回路図であ
る。図２７はマスタ・スレーブ形式のフリップフロップ
回路のスレーブ・ラッチとして機能するハーフ・ラッチ
を示している。図２８は図２７に示されたスレーブ・ラ
ッチを用いたフリップフロップ回路を示している。まず
図２７に示されたハーフ・ラッチについて説明し、その
後に図２８に示されたフリップフロップ回路について説
明する。
【０２５５】図２７（ａ）に示されたハーフ・ラッチ
は、図２４（ａ）に示された回路に対してインバータＩ
ＮＶ８を追加した構成を示している。インバータＩＮＶ
８はその入力端がトランスミッションゲートＳ４，Ｓ５
の接続点に接続され、出力端が出力信号ＱＦＬを出力す
る。
【０２５６】モード信号ＭＯＤＥが“Ｈ”レベルの場合
には、トランスミッションゲートＳ５がＯＮし、信号Ｑ
ＦＬはトランスミッションゲートＳ３によって伝達され
た信号Ｄ３とは相補的な論理を採る。この際には図２７
（ａ）に示された回路はスタティック型のハーフ・ラッ
チとして機能する。
【０２５７】勿論、信号Ｄ３と相補的な論理を採る信号
としては、インバータＩＮＶ３の出力端から得られる信
号ＱＬも採用する事ができる。そして、信号Ｄ３と同じ
論理を採る信号としてはインバータＩＮＶ３の入力端か
ら得られる信号ＱＬＡ、トランスミッションゲートＳ４
の両端から得られる信号ＱＺ、ＱＬＢを採用することが
できる。
【０２５８】モード信号ＭＯＤＥが“Ｌ”レベルの場合
には、トランスミッションゲートＳ５がＯＦＦし、図２
７（ａ）に示された回路はトランスミッションゲートＳ
３及びインバータＩＮＶ３，ＩＮＶ４で構成されるダイ
ナミック型のハーフ・ラッチ（与えられた信号を反転せ
ずに出力する）と、トランスミッションゲートＳ４及び
インバータＩＮＶ８で構成されるダイナミック型のハー
フ・ラッチ（与えられた信号を反転して出力する）とが
直列接続されたものとして機能する。
【０２５９】図２７（ｂ）は図２７（ａ）の機能を概念
的に示す回路図であり、直接には図２７（ａ）の回路と
対応するものではない。モード信号ＭＯＤＥが“Ｈ”で
あれば、信号Ｄ３と相補的な論理が信号ＱＦＬとして得
られる。
【０２６０】その一方、モード信号ＭＯＤＥが“Ｌ”で
あれば、クロック信号Ｔが“Ｈ”レベルとなることによ
ってトランスミッションゲートＳ４が導通して信号ＱＦ
Ｌが更新される。つまり、この場合には、図２７（ａ）
に示された回路は、図２７（ｂ）に示された回路のよう
に、異なるレベルによって動作するレベルトリガ型のハ
ーフ・ラッチの直列接続によって得られるエッジトリガ
型のフリップフロップ回路として機能することになる。
【０２６１】図２８に示されたフリップフロップは、図
２７に示されたハーフ・ラッチをスレーブ・ラッチとし
て用い、これに対する前段の回路として図２５で用いら
れたマスタ・ラッチを設けたスキャンフリップフロップ
である。
【０２６２】実施の形態１６と同様にして、シフト動作
を行う際には信号ＳＭＢを“Ｌ”にし、スキャンテスト
用信号ＳＩがトランスミッションゲートＳ１に伝達され
る。そしてモード信号ＭＯＤＥは“Ｌ”レベルに設定さ
れる。よって、図２８に示されたフリップフロップ全体
としては、クロック信号Ｔが“Ｈ”レベルで信号が伝達
されるマスタ・ラッチと、クロック信号Ｔが“Ｌ”レベ
ルで信号が伝達されるスレーブ・ラッチと、クロック信
号Ｔが“Ｈ”レベルで信号が伝達されるハーフ・ラッチ
との直列接続として機能することとなる。
【０２６３】このように、信号を伝達させるクロック信
号Ｔの状態が互いに異なる信号伝達手段を交互に直列に
配置したフリップフロップ回路が得られるので、実施の
形態１６と同様に、このフリップフロップ回路を直列に
接続した場合に、クロック信号Ｔのスキューによる誤動
作を抑制するという利点がある。つまりクロック信号Ｔ
の半周期分がクロック信号Ｔのスキューに対するマージ
ンとして得られるものである。特にハーフ・ラッチを３
段に直列接続した場合については特開平６−５０９０号
公報において開示されている。
【０２６４】以上のようにして、図２８に示されたフリ
ップフロップ回路を用いれば、これを直列接続してスキ
ャンパスを構成した際に、クロック信号Ｔのスキューの
影響を抑制することができるという利点がある。
【０２６５】実施の形態１６に対して為された変形と同
様に、図２８に示された構成に対して変形を施すことが
できる。図２９はそのような変形を示した回路図であ
る。つまり、信号ＳＭＢをモード信号ＭＯＤＥに兼務さ
せており、インバータＩＮＶ７がインバータＩＮＶ７１
を兼務する。これによってフリップフロップ回路を構成
する配線が少なくなるという利点がある。
【０２６６】（ｂ−１８）実施の形態１８．図３０は実
施の形態１８の構成を説明する回路図である。図３０は
図２７（ａ）に示された構成に対し、信号Ｄ３を出力す
るセレクタを追加した構成を有したスキャンフリップフ
ロップを示している。
【０２６７】セレクタは図１７に示された構成と同様
に、トランスミッションゲートＳ１０，Ｓ１１によって
構成されている。そして図２５に示された構成と同様
に、セレクタの制御は信号ＳＭＢ及びその反転信号であ
る信号／ＳＭＢによって行われている。
【０２６８】但し、トランスミッションゲートＳ３に対
して与えられる信号Ｄ３としては、トランスミッション
ゲートＳ１０を伝達するスキャンテスト用信号ＳＩか、
あるいはトランスミッションゲートＳ１１を伝達する通
常の入力信号ＤＩが採用され、しかもトランスミッショ
ンゲートＳ３，Ｓ１０，Ｓ１１が、いずれもＭＯＳトラ
ンジスタ対（Ｐ３，Ｎ３），（Ｐ１０，Ｎ１０），（Ｐ
１１，Ｎ１１）によって構成されているので、ＮＭＯＳ
トランジスタＮ３はＰＭＯＳトランジスタＰ１０，Ｐ１
１と接続される必要はなく、ＰＭＯＳトランジスタＰ３
はＮＭＯＳトランジスタＮ１０，Ｎ１１と接続される必
要はない。
【０２６９】モード信号ＭＯＤＥが“Ｌ”レベルの場合
には、トランスミッションゲートＳ５がＯＦＦし、図３
０に示された回路はトランスミッションゲートＳ３及び
インバータＩＮＶ３，ＩＮＶ４で構成されるダイナミッ
ク型のハーフ・ラッチ（与えられた信号を反転せずに出
力する）と、トランスミッションゲートＳ４及びインバ
ータＩＮＶ８で構成されるダイナミック型のハーフ・ラ
ッチ（与えられた信号を反転して出力する）とが直列接
続されたものとして機能する。
【０２７０】そしてシフト動作を行う際には信号ＳＭＢ
を“Ｌ”レベルに設定することにより、スキャンテスト
用信号ＳＩが上記２つのダイナミック型のハーフ・ラッ
チによって反転されて信号ＱＦＬとして出力される。も
しも信号ＱＦＬの論理をスキャンテスト用信号ＳＩのそ
れと同一にする必要があるのであれば、インバータＩＮ
Ｖ８の出力端に接続された入力端を有するインバータを
更に設け、その出力端から信号ＱＦＬを得るようにする
こともできるし、インバータＩＮＶ８を非反転のバッフ
ァに置換することもできる。
【０２７１】通常動作を行う際には信号ＳＭＢを“Ｈ”
レベルに設定することにより、通常の入力信号ＤＩが上
記２つのダイナミック型のハーフ・ラッチによって反転
されて信号ＱＦＬとして出力される。勿論、通常の入力
信号ＤＩと同じ論理を採る信号としては、インバータＩ
ＮＶ３の入力端から得られる信号ＱＬＡ、トランスミッ
ションゲートＳ４の両端から得られる信号ＱＬＢ，ＱＺ
も採用する事ができる。そして、通常の入力信号ＤＩと
は相補的な論理を採る信号としてはインバータＩＮＶ３
の出力端から得られる信号ＱＬも採用することができ
る。
【０２７２】通常動作を行う際には、モード信号ＭＯＤ
Ｅを“Ｈ”レベルに設定することもできる。これによっ
て図３０に示された回路はスタティック型のハーフ・ラ
ッチとして機能する。従って、クロック信号Ｔを停止し
てデータを保持することが可能であり、消費電力を低減
することができる。
【０２７３】図３１は本実施の形態の変形の構成を示す
回路図である。ここで示された構成は、図３０で示され
た構成からＮＭＯＳトランジスタＮ１０及びＰＭＯＳト
ランジスタＰ１１を削除した構成を有している。このよ
うにしても、図３０に示された回路と同様に、信号Ｄ３
としてスキャンテスト用信号ＳＩか、あるいは通常の入
力信号ＤＩを採用することができる。
【０２７４】従って、反転信号／ＳＭＢを生成する必要
もないので、インバータ７１も削除された構成となって
いる。
【０２７５】図３１に示された構成においては信号ＳＭ
Ｂで制御されるＰＭＯＳトランジスタＰ１０と、クロッ
ク信号Ｔで制御されるＰＭＯＳトランジスタＰ３とが直
列に接続されている。また信号ＳＭＢで制御されるＮＭ
ＯＳトランジスタＮ１１と、インバータＩＮＶ５の出力
する、クロック信号Ｔの反転信号で制御されるＮＭＯＳ
トランジスタＮ３とが直列に接続されている。従ってこ
れらの直列接続の関係を保つ限り、種々の変形が可能で
ある。
【０２７６】図３２はＰＭＯＳトランジスタＰ３，Ｐ１
０を入れ換えた場合を示し、図３３は更にＮＭＯＳトラ
ンジスタＮ３，Ｎ１１を入れ換えた場合を示している。
いずれにおいても、その動作は図３１のそれと異なると
ころはない。
【０２７７】（ｂ−１９）実施の形態１９．図３４は実
施の形態１９の構成を説明する回路図である。図３４は
スキャンパスＳＦ１，ＳＦ２，…が直列に接続されて得
られるスキャンパスを示している。スキャンパスＳＦ
１，ＳＦ２，…はいずれも図３０乃至図３３のいずれか
に示された構成を有しており、そのモード信号ＭＯＤＥ
はＮＡＮＤゲートＧ１から、信号ＳＭＢはＡＮＤゲート
から、クロック信号ＴはＡＮＤゲートＧ３から、それぞ
れ得ることができる。
【０２７８】ＮＡＮＤゲートＧ１は信号ＲＥＳＥＴと信
号ＸＭＯＤＥとの論理積の反転をモード信号ＭＯＤＥと
して出力し、ＡＮＤゲートＧ２は信号ＲＥＳＥＴと信号
ＸＳＭＢとの論理積を信号ＳＭＢとして出力し、ＡＮＤ
ゲートＧ３は信号ＲＥＳＥＴと信号ＸＴとの論理積をク
ロック信号Ｔとして出力する。
【０２７９】スキャンパスに対してリセットを行わない
場合には、信号ＲＥＳＥＴを“Ｈ”レベルに設定する。
これにより、モード信号ＭＯＤＥ、信号ＳＭＢ、クロッ
ク信号Ｔはそれぞれ信号ＸＭＯＤＥの反転、信号ＸＳＭ
Ｂ，ＸＴと同じ値を採る。
【０２８０】スキャンパスに対してリセットを行う場合
には、信号ＲＥＳＥＴを“Ｌ”レベルに設定する。これ
により、常にモード信号ＭＯＤＥは“Ｈ”、信号ＳＭＢ
は“Ｌ”、クロック信号Ｔは“Ｌ”に設定される。これ
によって、各スキャンフリップフロップＳＦ１，ＳＦ
２，…のトランスミッションゲートＳ３（或いはＰＭＯ
ＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３）がＯ
Ｎし、インバータＩＮＶ３によって値が反転されつつス
キャンテスト用信号ＳＩが信号ＱＦＬとして出力され
る。よって、スキャンフリップフロップはその配列され
た順に“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”、…（もしくは
“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”、…）に初期化され
る。
【０２８１】この実施の形態によれば、小規模な回路で
スキャンパスを構成するスキャンフリップフロップをリ
セットすることができるという利点が得られる。
【０２８２】図３５は本実施の形態の変形を示す回路図
である。図３４で示されたスキャンパスにたいし、それ
ぞれのスキャンフリップフロップＳＦ１，ＳＦ２，…の
間にインバータを直列に挿入した構成を採っている。こ
れによって全てのスキャンフリップフロップを同一の値
に初期化する事ができる。
【０２８３】（ｂ−２０）実施の形態２０．図３６は実
施の形態２０の構成を説明する回路図である。実施の形
態１８において図３０で示された構成ではセレクタを制
御するために別途に信号ＳＭＢを採用していたが、本実
施の形態ではこれをモード信号ＭＯＤＥに兼務させてお
り、インバータＩＮＶ７がインバータＩＮＶ７１を兼務
している。
【０２８４】シフト動作時においては、モード信号ＭＯ
ＤＥを“Ｌ”に設定する。これによって、トランスミッ
ションゲートＳ１０を介してスキャンテスト用信号ＳＩ
が、トランスミッションゲートＳ３及びインバータＩＮ
Ｖ３，ＩＮＶ４で構成されるダイナミック型ハーフ・ラ
ッチと、トランスミッションゲートＳ４及びインバータ
ＩＮＶ８で構成されるダイナミック型ハーフ・ラッチと
の直列接続で構成されるフリップフロップに伝達され
る。即ち図３６で示された記憶回路は、シフト動作にお
いて、いずれもダイナミック型のハーフ・ラッチである
マスタ・ラッチと・スレーブ・ラッチから構成されるフ
リップフロップとして機能する。
【０２８５】一方、通常動作においては、モード信号Ｍ
ＯＤＥを“Ｈ”に設定する。これによって、トランスミ
ッションゲートＳ１１を介して通常の入力信号ＤＩが、
トランスミッションゲートＳ３に与えられる。従って、
インバータＩＮＶ３の出力する信号ＱＬがこの回路の出
力として採用されれば、この回路はトランスミッション
ゲートＳ３及びインバータＩＮＶ３で構成されるスタテ
ィック型ハーフ・ラッチとして機能することになる。
【０２８６】しかし、トランスミッションゲートＳ５が
導通しているので、インバータＩＮＶ８の入力端はイン
バータＩＮＶ３の入力端に接続され、結局はインバータ
ＩＮＶ８の出力する信号ＱＦＬをこの回路の出力として
採用しても、この回路がスタティック型のハーフ・ラッ
チとして機能することには変わりない。
【０２８７】つまり、信号ＱＦＬをこの回路の出力とし
て採用することにより、この回路はモード信号ＭＯＤＥ
に基づいて、通常動作をスタティック型ハーフ・ラッチ
で行い、シフト動作をダイナミック型のフリップフロッ
プ回路として行うという２つの機能を有することにな
る。
【０２８８】通常動作においてはハーフ・ラッチが要求
されるスキャンパスに対して、図３６に示された回路を
直列に接続したスキャンパスを適用することができる。
しかも、インバータＩＮＶ８の出力端をシフト動作時の
スキャンパスの接続点としても、通常動作の出力端とし
ても兼用することができる。
【０２８９】本実施の形態に関しても、実施の形態１８
において行われた変形と同様の変形を行うことができ
る。図３７乃至図３９は本実施の形態の変形の構成を示
す回路図であり、これらはそれぞれ図３１乃至図３３で
示された変形と対応している。
【０２９０】（ｂ−２１）実施の形態２１．図４０
（ａ）は実施の形態２１の構成を説明する回路図であ
る。図２７に示された回路と比較して、トランスミッシ
ョンゲートＳ３，Ｓ４がそれぞれトランスミッションゲ
ートＳ１，Ｓ２に置換されている。しかもトランスミッ
ションゲートＳ１には、トランスミッションゲートＳ１
０，Ｓ１１からなるセレクタによって、入力信号Ｄ０，
Ｄ１のいずれかが選択的に与えられる。更にインバータ
ＩＮＶ３の出力端には、トランスミッションゲートＳ９
及びインバータＩＮＶ９の直列接続によって構成される
ダイナミック型のハーフ・ラッチが接続されている。ト
ランスミッションゲートＳ９はＰＭＯＳトランジスタＰ
９とＮＭＯＳトランジスタＮ９とから構成されており、
このハーフ・ラッチはスレーブ・ラッチとして機能す
る。
【０２９１】トランスミッションゲートＳ１，Ｓ２はク
ロック信号Ｔに関してそれぞれトランスミッションゲー
トＳ３，Ｓ４と相補的に開閉する。従って、トランスミ
ッションゲートＳ１，Ｓ２，Ｓ５及びインバータＩＮＶ
３，ＩＮＶ４，ＩＮＶ５，ＩＮＶ７によって構成される
ハーフ・ラッチの動作は、図２７に示されたものと比較
して、クロック信号Ｔに関して相補的であるものの、実
質的には同一の動作を行うことになる。またトランスミ
ッションゲートＳ１はトランスミッションゲートＳ９と
はクロック信号Ｔに関して相補的に開閉するので、この
ハーフ・ラッチはマスタ・ラッチとして機能することに
なる。
【０２９２】従って、図４０（ａ）に示された回路はマ
スタ・スレーブ型のスキャンＦＦとして機能することに
なる。図４０（ｂ）〜（ｄ）は、図４０（ａ）に示され
た回路の用い方を示す。
【０２９３】図４０（ｂ），（ｃ）はスキャンテスト用
信号ＳＩと通常の入力信号ＤＩとをそれぞれ入力信号Ｄ
０，Ｄ１として与えた場合を示している。通常動作にお
いてはモード信号ＭＯＤＥを“Ｈ”レベルにする。これ
によってトランスミッションゲートＳ１には通常の入力
信号ＤＩが与えられ、またトランスミッションゲートＳ
５は導通してスタティック型のマスタ・ラッチ（トラン
スミッションゲートＳ１，Ｓ２，Ｓ５、インバータＩＮ
Ｖ３，ＩＮＶ４で構成されるもの）と、ダイナミック型
のスレーブ・ラッチ（トランスミッションゲートＳ９と
インバータＩＮＶ９とで構成されるもの）との直列接続
からなるフリップフロップの出力として出力信号ＱＦが
得られる。一方、出力信号ＱＦＬはトランスミッション
ゲートＳ１，Ｓ５、インバータＩＮＶ８が構成するダイ
ナミック型のハーフ・ラッチの出力となる。
【０２９４】一方、シフト動作においてはモード信号Ｍ
ＯＤＥを“Ｌ”レベルにし、トランスミッションゲート
Ｓ１にスキャンテスト用信号ＳＩを与え、しかもトラン
スミッションゲートＳ５を非導通にするので、出力信号
ＱＦはダイナミック型のマスタ・ラッチ（トランスミッ
ションゲートＳ１とインバータＩＮＶ３が構成するも
の）と、ダイナミック型のスレーブ・ラッチ（トランス
ミッションゲートＳ９とインバータＩＮＶ９とで構成さ
れるもの）との直列接続からなるフリップフロップの出
力として得られる。一方、インバータＩＮＶ８の出力す
る出力信号ＱＦＬはダイナミック型のマスタ・ラッチ
（トランスミッションゲートＳ１とインバータＩＮＶ
３，ＩＮＶ４が構成するもの）と、ダイナミック型のス
レーブ・ラッチ（トランスミッションゲートＳ２とイン
バータＩＮＶ８とで構成されるもの）との直列接続から
なるフリップフロップの出力として得られる。
【０２９５】以上のように動作するので、図４０（ｂ）
のように出力信号ＱＦＬをシフトアウトさせることもで
きるし、図４０（ｃ）のように出力信号ＱＦをシフトア
ウトさせることもできる。特に後者の場合には、シフト
させる信号が反転せずに伝達される点で有利である。
【０２９６】図４０（ｄ）は通常の入力信号ＤＩとスキ
ャンテスト用信号ＳＩとをそれぞれ入力信号Ｄ０，Ｄ１
として与えた場合を示している。通常動作においてはモ
ード信号ＭＯＤＥを“Ｌ”としてトランスミッションゲ
ートＳ１に通常の入力信号ＤＩを与える。このとき、出
力信号ＱＦはいずれもダイナミック型の２つのハーフ・
ラッチの直列接続からなるフリップフロップの出力とし
て得られる。また、出力信号ＱＦＬも、いずれもダイナ
ミック型の２つのハーフ・ラッチの直列接続からなるフ
リップフロップの出力として得られる。
【０２９７】一方、シフト動作においてはモード信号Ｍ
ＯＤＥを“Ｈ”レベルにし、トランスミッションゲート
Ｓ１にスキャンテスト用信号ＳＩを与える。トランスミ
ッションゲートＳ５は導通するので、出力信号ＱＦはス
タティック型のマスタ・ラッチと、ダイナミック型のス
レーブ・ラッチとの直列接続からなるフリップフロップ
の出力として得られる。一方、出力信号ＱＦＬはトラン
スミッションゲートＳ１，Ｓ５、インバータＩＮＶ８が
構成するダイナミック型のハーフ・ラッチの出力とな
る。
【０２９８】従って、シフト動作においては出力信号Ｑ
ＦＬはハーフ・ラッチの出力となるので、シフトアウト
ＳＯとしてはフリップフロップの出力となる出力信号Ｑ
Ｆを用いることが望ましい。
【０２９９】（ｂ−２２）実施の形態２２．図４１は実
施の形態２２の構成を説明する回路図である。図４１
（ａ）に示された回路は、図４０において示された回路
に対し、インバータＩＮＶ８の入力端の接続箇所が異な
っている。
【０３００】ここではインバータＩＮＶ８の入力端はト
ランスミッションゲートＳ８を介してインバータＩＮＶ
４の出力端に接続されている。但し、トランスミッショ
ンゲートＳ８はＰＭＯＳトランジスタＰ８及びＮＭＯＳ
トランジスタＮ８によって構成されるので、インバータ
ＩＮＶ４を構成するＰＭＯＳトランジスタＰＩＮＶ４と
ＮＭＯＳトランジスタＮ８、インバータＩＮＶ４を構成
するＮＭＯＳトランジスタＮＩＮＶ４とＰＭＯＳトラン
ジスタＰ８は、それぞれ接続される必要はない。同様に
して、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジス
タＮ５、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジ
スタＰ５は、それぞれ接続される必要はない。
【０３０１】なお、図４０で示された回路とは異なり、
図４１に示された回路は、セレクタを構成するトランス
ミッションゲートＳ１０，Ｓ１１には、それぞれ通常の
入力信号ＤＩとスキャンテスト用信号ＳＩとが与えられ
る様に用いられている。
【０３０２】この様な構成においては、トランスミッシ
ョンゲートＳ８とインバータＩＮＶ８とがダイナミック
型のスレーブ・ラッチを構成することになる。しかもト
ランスミッションゲートＳ８のクロック信号Ｔに関する
動作はトランスミッションゲートＳ９のそれと同一であ
るので、出力信号ＱＦ，ＱＦＬは互いに相補的な値を、
整合したタイミングで採ることになる。つまり、両者の
値が高速で遷移する場合であってもこれらが相補的な値
をとるという関係は保たれることになる。
【０３０３】図４１（ｂ）に示された回路は、図４１
（ａ）に示された回路をスキャンフリップフロップＳＦ
１，ＳＦ２として用いた場合の接続関係を示している。
同期型ＲＡＭのアドレス入力をデコードする際には、高
速で且つ同期して遷移する、互いに相補的な値をデコー
ダ（或いはプレデコーダ）に提供することが望ましい。
従って、通常の入力信号ＤＩとしてアドレス入力Ａ０，
Ａ１を採用すれば、出力信号ＱＦ，ＱＦＬをデコーダ
（或いはプレデコーダ）に提供することができる。
【０３０４】シフト動作において伝達される信号は、出
力信号ＱＦ，ＱＦＬの何れをも用いることができる。
【０３０５】勿論、インバータＩＮＶ８，ＩＮＶ９はＮ
ＡＮＤゲートやＮＯＲゲートなどの、他のドライブ回路
に置換することもできる。また、次段にドライブ回路が
設けられるのであれば、インバータＩＮＶ８，ＩＮＶ９
を省略することもできる。
【０３０６】図４２はこの実施の形態の変形を示す回路
図である。図４２（ａ）に示された回路は、図４１
（ａ）に示された回路からトランスミッションゲートＳ
５を省略した構成を有している。よって出力信号ＱＦは
マスタ・ラッチがスタティック型で動作し、スレーブ・
ラッチがダイナミック型で動作するマスタ・スレーブ型
のフリップフロップの出力として得られ、出力信号ＱＦ
Ｌはいずれもダイナミック型で動作するマスタ・ラッチ
とスレーブ・ラッチの直列接続であるフリップフロップ
の出力として得られることになる。勿論、出力信号Ｑ
Ｆ，ＱＦＬは互いに相補的な値を、遷移のタイミングを
整合させて採ることは図４１（ａ）に示された回路と同
様である。
【０３０７】図４２（ａ）に示された回路は、図４１
（ａ）に示された回路と比較して、モード信号ＭＯＤＥ
による低消費電力化の効果はないが、より少ない素子数
で出力信号ＱＦ，ＱＦＬを得ることができる。
【０３０８】図４２（ｂ）に示された回路は、図４２
（ａ）に示された回路から、更にトランスミッションゲ
ートＳ２を削除した構成を有している。よって、出力信
号ＱＦ，ＱＦＬはいずれも、ダイナミック型で動作する
マスタ・ラッチ、ダイナミック型で動作するスレーブ・
ラッチの直列接続であるフリップフロップの出力として
得られることになる。
【０３０９】図４２に示された回路のいずれにおいて
も、図４１（ａ）に示された回路と同様に、インバータ
ＩＮＶ８，ＩＮＶ９を他のドライブ回路に置換したり、
省略したりすることができる。
【０３１０】（ｂ−２３）実施の形態２３．図４３は実
施の形態２３の構成を説明する回路図である。図４３
（ａ）に示された回路は、図９において示された回路に
対し、モード信号ＭＯＤＥ及びクロック信号Ｔを供給す
る論理回路ＬＣ１を追加した構成を有している。論理回
路ＬＣ１は、２つの２入力ＮＡＮＤゲートＮＡＮＤＭ
Ｂ，ＮＡＮＤＴＢからなっている。
【０３１１】ＮＡＮＤゲートＮＡＮＤＭＢ，ＮＡＮＤＴ
Ｂのそれぞれの一方の入力端には共通してホールド信号
ＨＯＬＤＢが与えられる。ＮＡＮＤゲートＮＡＮＤＭＢ
の他方の入力端にはモード信号ＭＯＤＥの基礎となる、
モード原信号ＭＯＤＥＢが与えられている。また、ＮＡ
ＮＤゲートＮＡＮＤＴＢの他方の入力端にはクロック信
号Ｔの基礎となる、クロック原信号ＴＢが与えられる。
【０３１２】ホールド信号ＨＯＬＤＢを“Ｌ”レベルに
設定することにより、クロック信号Ｔ及びモード信号Ｍ
ＯＤＥはいずれも“Ｈ”レベルに固定され、スレーブ・
ラッチはスタティック型で動作し、セレクタＳＥＬ１は
スキャンテスト用信号ＳＩを選択してトランスミッショ
ンゲートＳ１に与えるものの、トランスミッションゲー
トＳ３がＯＦＦしているので、これはスレーブ・ラッチ
には伝達されない。
【０３１３】よって図４３（ａ）に示された回路は、マ
スタ・ラッチがダイナミック型であり、スレーブ・ラッ
チがダイナミック型とスタティック型とに切り換わって
動作するフリップフロップであって、ホールド信号を制
御することにより、クロック信号Ｔの遷移に伴う電力消
費を回避しつつ、記憶内容を保持することができる。
【０３１４】図４３（ｂ）に示された回路のように、直
接にモード原信号ＭＯＤＥＢを用いて、通常の入力信号
ＤＩとスキャンテスト用信号ＳＩとを選択しても良い。
但し、この場合、セレクタＳＥＬ１に置換してセレクタ
ＳＥＬ２を設ける必要がある。ここでセレクタＳＥＬ２
は図１２に示されたセレクタＳＥＬ２と同様の機能を有
しており、制御信号が“Ｈ”／“Ｌ”の場合にそれぞれ
通常の入力信号ＤＩ／スキャンテスト用信号ＳＩが選択
的に出力される。
【０３１５】（ｂ−２４）実施の形態２４．図４４は実
施の形態２４の構成を説明する回路図である。図４４
（ａ）に示された回路は、図２１において示された回路
に対し、論理回路ＬＣ１を追加した構成を有している。
但し、図２１においてトランスミッションゲートＳ１
０，Ｓ１１によって示されたセレクタは、本図において
セレクタＳＥＬ１として描かれている。
【０３１６】本実施の形態も、実施の形態２３と同様に
して、クロック信号Ｔの遷移に伴う電力消費を回避しつ
つ、記憶内容を保持することができる。
【０３１７】よって図４４（ａ）に示された回路は、マ
スタ・ラッチがダイナミック型とスタティック型とに切
り換わって動作し、スレーブ・ラッチがダイナミック型
であるフリップフロップであって、ホールド信号を制御
することにより、クロック信号Ｔの遷移に伴う電力消費
を回避しつつ、記憶内容を保持することができる。
【０３１８】図４３（ａ）に対する図４３（ｂ）の関係
と同様の変形が図４４（ａ）に対しても可能であり、図
４４（ｂ）はかかる変形を示している。
【０３１９】（ｂ−２５）実施の形態２５．図４５は実
施の形態２５の構成を説明する回路図である。図４５
（ａ）に示された回路は、図９において示された回路に
対し、バイパス回路ＢＹＰＣを追加した構成を有してい
る。バイパス回路ＢＹＰＣは、通常の入力信号ＤＩをク
ロック信号Ｔにではなく、バイパス信号ＢＹＰＢに依存
してマスタ・ラッチを介すること無く、スレーブ・ラッ
チのインバータＩＮＶ３の入力端に与えるものである。
【０３２０】バイパス回路ＢＹＰＣは、インバータＩＮ
ＶＤ１，ＩＮＶＢＹＰ、トランスミッションゲートＳＢ
ＹＰを備えている。トランスミッションゲートＳＢＹＰ
はＮＭＯＳトランジスタＮＢＹＰ及びＰＭＯＳトランジ
スタＰＢＹＰの並列接続によって構成されている。ＰＭ
ＯＳトランジスタＰＢＹＰのゲート電極にはバイパス信
号ＢＹＰＢが、ＮＭＯＳトランジスタＮＢＹＰのゲート
電極にはバイパス信号ＢＹＰＢと論理が逆の信号ＢＹＰ
が、それぞれ与えられている。バイパス信号ＢＹＰはイ
ンバータＩＮＶＢＹＰによって出力される。
【０３２１】従って、バイパス信号ＢＹＰＢを“Ｌ”レ
ベルに設定することにより、通常の入力信号はインバー
タＩＮＶＤ１で反転された後、トランスミッションゲー
トＳＢＹＰを介してインバータＩＮＶ３の入力端に伝達
される。出力信号Ｑの反転信号Ｑバーをトランスミッシ
ョンゲートＳＢＹＰから取り出すことができる。
【０３２２】このようなバイパス機能付きのスキャンフ
リップフロップは、例えば、ＲＡＭやＲＯＭのアドレス
信号やデータ入力信号、データ出力信号の伝達回路とし
て用いることができる。
【０３２３】通常動作時はバイパス信号ＢＹＰＢを
“Ｌ”レベルに設定する。このとき、モード信号ＭＯＤ
Ｅをも“Ｌ”レベルに設定することもできる。通常の入
力信号ＤＩとしてアドレス信号やデータ入力信号、デー
タ出力信号を採用すれば、これらを非同期にＲＡＭ，Ｒ
ＯＭへ伝達させることができる。そしてシフト動作時に
はバイパス信号ＢＹＰＢ、モード信号ＭＯＤＥのいずれ
をも“Ｈ”レベルに設定する。この場合にはスキャンテ
スト用信号ＳＩはバイパスせずに、スキャンフリップフ
ロップが挿入された状態でロジックやメモリのスキャン
テストを行うことができる。
【０３２４】図４５（ｂ）は、出力信号Ｑを次段に伝達
するスキャンパスを構成する場合に、図４５（ａ）記載
のフリップフロップを接続する様子を示している。
【０３２５】本実施の形態においては、スレーブ・ラッ
チのインバータＩＮＶ３の入力端に与えられる信号の論
理が唯一に決定されることが望ましい。トランスミッシ
ョンゲートＳ３を介して伝達される信号とトランスミッ
ションゲートＳＢＹＰを介して伝達される信号とがイン
バータＩＮＶ３の入力端において異なる値を採れば（つ
まりこれらの信号の「衝突」が生じれば）、不要な電力
を消費してしまうことになるためである。
【０３２６】これを避けるため、バイパス回路ＢＹＰＣ
には２つの工夫が為されている。第１にはインバータＩ
ＮＶＤ１によって通常の入力信号ＤＩを反転させてイン
バータＩＮＶ３の入力端に与えることであり、第２には
バイパス時（通常動作時）にはクロック信号Ｔを停止し
てトランスミッションゲートＳ３を非導通にすることで
ある。
【０３２７】第１の工夫はインバータＩＮＶＤ１によっ
て実現される。通常動作時と、シフト動作時との切り替
えに際し、トランスミッションゲートＳＢＹＰの伝達す
る信号とトランスミッションゲートＳ３の伝達する信号
とが異なっていれば、インバータＩＮＶ３の入力端にお
いて不要な論理値の遷移が生じる。これを回避するた
め、マスタ・ラッチのインバータＩＮＶ１と同様の機能
を有するインバータＩＮＶＤ１を設けているのである。
勿論、セレクタＳＥＬ１が選択的に入力した信号を反転
して出力する機能を有していれば、インバータＩＮＶＤ
１は不要である。また、インバータＩＮＶ３の入力端に
おける論理値の遷移が問題とならない場合であっても、
インバータＩＮＶＤ１は不要である。このようなインバ
ータＩＮＶＤ１の省略が可能であることが、図４５
（ａ）においてインバータＩＮＶＤ１の両端を結ぶ破線
で示されている。
【０３２８】しかし、バイパス回路を伝達する信号はク
ロック信号Ｔに対して非同期であり、マスタ・ラッチ、
スレーブ・ラッチを伝達する信号はクロック信号Ｔに対
して同期している。従って、バイパス時においてインバ
ータＩＮＶ３の入力端に与えられる信号の衝突は、単に
インバータＩＮＶＤ１を設けるのみではなく、第２の工
夫があることが望ましい。
【０３２９】第２の工夫を実現するため、バイパス回路
ＢＹＰＣは２入力ＮＡＮＤゲートＮＡＮＤＴＢを更に備
えている。ＮＡＮＤゲートＮＡＮＤＴＢにはクロック原
信号ＴＢとバイパス信号ＢＹＰＢとが与えられている。
従って、バイパス信号ＢＹＰＢが“Ｌ”レベルにあれ
ば、クロック原信号ＴＢの値に依存せず、ＮＡＮＤゲー
トＮＡＮＤＴＢの出力は常に“Ｈ”レベルにある。一
方、バイパス信号ＢＹＰＢが“Ｈ”レベルにあれば、ク
ロック原信号ＴＢの値と相補的な信号が出力される。従
って、ＮＡＮＤゲートＮＡＮＤＴＢの出力をクロック信
号Ｔとして採用することにより、バイパス時にはトラン
スミッションゲートＳ３を非導通にすることができ、イ
ンバータＩＮＶ３の入力端における論理はトランスミッ
ションゲートＳＢＹＰの伝達する信号によって一意に決
定されることになる。またバイパスを行わない時（シフ
ト動作時）にはトランスミッションゲートＳＢＹＰが非
導通であるので、インバータＩＮＶ３の入力端における
論理はトランスミッションゲートＳ３の伝達する信号に
よって一意に決定されることになる。よって、インバー
タＩＮＶ３の入力端における信号の衝突及びこれに起因
する不要な電力の消費は回避される。
【０３３０】図４６はこの実施の形態の第１の変形を示
す回路図である。図４６（ａ）は図４５（ａ）で示され
た構成のインバータＩＮＶ１をトライステート型インバ
ータＺＩＮＶ１に置換した構成を有している。
【０３３１】図４５（ａ）に示された回路では、バイパ
ス時にはトランスミッションゲートＳ１が導通している
一方、トランスミッションゲートＳ３が導通していな
い。このような状態においても、通常の入力信号ＤＩの
揺れによってインバータＩＮＶ１に貫通電流が流れる可
能性があり、バイパス時が長期に及ぶ際にはその消費電
力は看過できない。
【０３３２】かかる消費電力を抑制するため、トライス
テート型インバータＺＩＮＶ１はバイパス信号ＢＹＰＢ
が“Ｌ”の時にはハイインピーダンス状態を呈するよう
に機能する。トライステート型インバータＺＩＮＶ１へ
はバイパス信号ＢＹＰＢ及び信号ＢＹＰが与えられる。
トライステート型インバータＺＩＮＶ１へ与える信号Ｂ
ＹＰを得るために、インバータＩＮＶＢＹＰを利用する
ことができる。
【０３３３】図４６（ｂ），（ｃ）はトライステート型
インバータＺＩＮＶ１の構成を例示する回路図である。
トライステート型インバータＺＩＮＶ１は、直列に接続
された２つのＰＭＯＳトランジスタ及び２つのＮＭＯＳ
トランジスタによって構成される。
【０３３４】これらの内のＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタの一つづつが選択され、その選択さ
れた一対のトランジスタのゲート電極は共通にトランス
ミッションゲートＳ１の出力端に接続される。残りのＰ
ＭＯＳトランジスタのゲート電極には信号ＢＹＰが、Ｎ
ＭＯＳトランジスタのゲート電極にはバイパス信号ＢＹ
ＰＢが、それぞれ与えられる。そしてＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとが直接に接続される点に
おいてトランスミッションゲートＳ３の入力端が接続さ
れる。
【０３３５】図４６（ｄ），（ｅ）はトライステート型
インバータＺＩＮＶ１の他の構成を例示する回路図であ
る。このように信号ＢＹＰを受けるＰＭＯＳトランジス
タや、バイパス信号ＢＹＰＢを受けるＮＭＯＳトランジ
スタを省略することも可能である。
【０３３６】図４７はこの実施の形態の第２の変形を示
す回路図である。図４７（ａ）は図４５（ａ）で示され
た構成のインバータＩＮＶ１を２入力ＮＡＮＤゲートＮ
ＡＮＤ１に置換した構成を有している。ＮＡＮＤゲート
ＮＡＮＤ１の一方の入力端にはバイパス信号ＢＹＰＢが
与えられ、他方の入力端はトランスミッションゲートＳ
１の出力端に接続される。また出力端はトランスミッシ
ョンゲートＳ３の入力端に接続される。図４７（ｂ）は
２入力ＮＡＮＤゲートＮＡＮＤ１の構成を例示する回路
図である。
【０３３７】この様な構成においては、バイパス信号Ｂ
ＹＰＢが“Ｈ”レベルにある場合（バイパス動作を行わ
ない場合）にはＮＡＮＤゲートＮＡＮＤ１はインバータ
ＩＮＶ１と同一の機能を果たす。一方、バイパス時には
バイパス信号ＢＹＰＢが“Ｌ”レベルに設定され、トラ
ンスミッションゲートＳ１を伝達する信号の値に拘らず
ＮＡＮＤゲートＮＡＮＤ１は“Ｈ”レベルを出力する。
よって信号通常の入力信号ＤＩの揺れに起因する貫通電
流は回避される。従って、第１の変形と同じ効果を得る
ことができる。勿論ＮＡＮＤゲートＮＡＮＤ１の替わり
にＡＮＤゲートを用いても良い。
【０３３８】図４８はこの実施の形態の第３の変形を示
す回路図である。同図（ａ）は通常の入力信号ＤＩと別
個に、非同期で伝達される信号ＤＩ２を、トランスミッ
ションゲートＳＢＹＰを介してインバータＩＮＶ３の入
力端に伝達する態様を示している。また同図（ｂ）は同
図（ａ）に示された構成を有するフリップフロップを直
列に接続して得られるスキャンパスを例示している。
【０３３９】（ｂ−２６）実施の形態２６．図４９は実
施の形態２６の構成を説明する回路図である。図４９
（ａ）に示された回路は、図２１において示された回路
に対し、バイパス回路ＢＹＰＣを追加した構成を有して
いる。但し、図２１においてトランスミッションゲート
Ｓ１０，Ｓ１１によって示されたセレクタは、本図にお
いてセレクタＳＥＬ１として描かれている。
【０３４０】実施の形態２５においてはマスタ・ラッチ
がダイナミック型で機能し、スレーブ・ラッチがダイナ
ミック型とスタティック型とをモード信号ＭＯＤＥによ
って切り替えて機能していたのに対し、実施の形態２６
ではマスタ・ラッチがダイナミック型とスタティック型
とをモード信号ＭＯＤＥによって切り替えて機能し、ス
レーブ・ラッチがダイナミック型で機能する点で異な
る。
【０３４１】しかし、バイパス回路ＢＹＰＣは実施の形
態２６においても実施の形態２５と同様に動作する。つ
まり、通常の入力信号ＤＩをクロック信号Ｔではなく、
バイパス信号ＢＹＰＢに依存して、マスタ・ラッチを介
すること無く、スレーブ・ラッチのインバータＩＮＶ３
の入力端に与える。しかもバイパス時にはクロック信号
Ｔを“Ｈ”に固定してスレーブ・ラッチのトランスミッ
ションゲートＳ３を非導通状態に置く。従って、本実施
の形態においても実施の形態２５と同様の効果を得るこ
とができる。
【０３４２】勿論、図４９（ｂ）に示すように、図４９
（ａ）に示された回路を複数直列に接続することでスキ
ャンパスを形成することができる。
【０３４３】本実施の形態においても、実施の形態２５
において示された第１乃至第３の変形が可能である。図
５０は本実施の形態の第１の変形を例示する回路図であ
り、インバータＩＮＶ１をトライステート型インバータ
ＺＩＮＶ１に置換している。また図４７は本実施の形態
の第２の変形を例示する回路図であり、インバータＩＮ
Ｖ１をＮＡＮＤゲートＮＡＮＤ１に置換している（ＡＮ
Ｄゲートに置換しても良い）。図４８はこの実施の形態
の第３の変形を示す回路図である。同図は通常の入力信
号ＤＩと別個に、非同期で伝達される信号ＤＩ２を、ト
ランスミッションゲートＳＢＹＰを介してインバータＩ
ＮＶ３の入力端に伝達する態様を示している。
【０３４４】これらの招来する効果はそれぞれ実施の形
態２５の第１乃至第３の変形の招来するそれと同様であ
る。
【０３４５】Ｃ．２相クロック型のフリップフロップ回
路：上記実施の形態１乃至実施の形態２６においては、
１相エッジトリガ型のフリップフロップ回路に関する説
明が為されてきたが、マスタ・ラッチ及びスレーブ・ラ
ッチの少なくとも一方をダイナミック型／スタティック
型で切り替えて動作させるという、本発明の根本的な思
想は２相クロック型のフリップフロップ回路においても
具現化することができる。
【０３４６】（ｃ−１）実施の形態２７．図５３は実施
の形態２７にかかるフリップフロップ回路の構成を示す
回路図である。図５３（ａ）に示された回路は図９に示
された構成に対し、クロック信号Ｔを第１及び第２のク
ロック信号Ｔ１，Ｔ２に分けた構成となっている。第１
及び第２のクロック信号Ｔ１，Ｔ２はそれぞれマスタ・
ラッチ、スレーブ・ラッチの動作を制御しており、これ
らの波形は図７８（ｂ）に示される通りである。
【０３４７】第１及び第２のクロック信号Ｔ１，Ｔ２を
それぞれ独立して反転させるため、図９に示された回路
におけるインバータＩＮＶ５が、図５３（ａ）において
はＩＮＶ５１，ＩＮＶ５２に分けられている。
【０３４８】つまり、インバータＩＮＶ５１は第１のク
ロック信号Ｔ１を反転してトランスミッションゲートＳ
１を構成するＰＭＯＳトランジスタＰ１のゲート電極に
与え、インバータＩＮＶ５２は第２のクロック信号Ｔ２
を反転してトランスミッションゲートＳ３を構成するＰ
ＭＯＳトランジスタＰ３のゲート電極、及びトランスミ
ッションゲートＳ４を構成するＮＭＯＳトランジスタＮ
４のゲート電極に与える。
【０３４９】このように、２相クロック型のフリップフ
ロップ回路においても、図９に示された構成と同様に、
トランスミッションゲートＳ５をトランスミッションゲ
ートＳ４とインバータＩＮＶ３の入力端との間に設け、
その開閉をモード信号ＭＯＤＥで制御することによっ
て、スレーブ・ラッチをスタティック型／ダイナミック
型に切り替えて動作させることができる。
【０３５０】セレクタＳＥＬ１の動作をもモード信号Ｍ
ＯＤＥにて制御することにより、シフト動作においてス
キャンテスト用信号ＳＩを伝達させる際にはスレーブ・
ラッチをスタティック型にて動作させ、通常の入力信号
ＤＩを伝達させる際にはスレーブ・ラッチをダイナミッ
ク型で動作させることができる。勿論、マスタ・ラッチ
の出力Ｑ１を次段に伝達させても良い。
【０３５１】図５３（ｂ）は、図５３（ａ）に示された
回路を直列に接続する事により、スキャンパスを構成す
る様子を例示する回路図である。
【０３５２】（ｃ−２）実施の形態２８．図５４は実施
の形態２７にかかるフリップフロップ回路の構成を示す
回路図である。図５４に示された回路は図１３に示され
た構成に対し、クロック信号Ｔを第１及び第２のクロッ
ク信号Ｔ１，Ｔ２に分けた構成となっている。第１及び
第２のクロック信号Ｔ１，Ｔ２をそれぞれ独立して反転
させるため、図１３に示された回路におけるインバータ
ＩＮＶ５が、図５４においてはＩＮＶ５１，ＩＮＶ５２
に分けられている。よって実施の形態２８とは逆に、マ
スタ・ラッチをスタティック型／ダイナミック型に切り
替えて動作させることができる。
【０３５３】（ｃ−３）実施の形態２９．図５５は実施
の形態２９にかかるフリップフロップ回路の構成を示す
回路図である。図５５に示された回路は、図５３（ａ）
に示された回路に対して第２のクロック信号Ｔ２の代わ
りに信号Ｔｙを与えるためのＮＯＲゲートＮＯＲＴｙを
追加した構成を有している。ＮＯＲゲートＮＯＲＴｙに
はクロック原信号Ｔｘと、第１のクロック信号Ｔ１とが
与えられている。
【０３５４】通常動作時においては、クロック原信号Ｔ
ｘを“Ｌ”レベルに設定することにより、ＮＯＲゲート
ＮＯＲＴｙをインバータとして機能させる。よって信号
Ｔｙは第１のクロック信号Ｔ１とは相補的な値をとるこ
とになり、トランスミッションゲートＳ１の導通／非導
通に対してトランスミッションゲートＳ３がそれぞれ非
導通／導通し、第１のクロック信号Ｔ１に基づいて、図
９に示された回路と同様に、１相エッジトリガ型のフリ
ップフロップとして動作することになる。但し、通常動
作においては通常の入力信号ＤＩをマスタ・ラッチに与
えるべくモード信号ＭＯＤＥを“Ｌ”に設定するので、
スレーブ・ラッチもダイナミック型として動作する。
【０３５５】スキャンテストのシフト動作時において
は、クロック原信号Ｔｘが、第１のクロック信号Ｔ１と
相まって２相クロックの関係が得られる様に設定され
る。この際、クロック原信号Ｔｘは“Ｌ”イネーブル
（値“Ｌ”を採る場合がクロック原信号Ｔｘの活性化し
た状態である）として、第１のクロック信号Ｔ１は
“Ｈ”イネーブル（値“Ｈ”を採る場合が第１のクロッ
ク信号Ｔ１の活性化した状態である）として、それぞれ
機能するように設定される。
【０３５６】図５６はクロック原信号Ｔｘと、第１のク
ロック信号Ｔ１との関係を示すタイミングチャートであ
る。クロック原信号Ｔｘと、第１のクロック信号Ｔ１と
の両方が活性化することはない（つまりクロック原信号
Ｔｘが“Ｌ”であり、かつ第１のクロック信号Ｔ１が
“Ｈ”である状態は存在しない）ので、信号Ｔｙは常に
クロック原信号Ｔｘとは相補的な値を採ることになる。
つまり、信号Ｔｙは、“Ｈ”イネーブルであるところの
第２のクロック信号Ｔ２として機能する事になる。
【０３５７】モード信号ＭＯＤＥとしてクロック原信号
Ｔｘを利用することができる。通常動作時においてはモ
ード信号ＭＯＤＥもクロック原信号Ｔｘと同様に“Ｌ”
レベルに設定されるからである。また、シフト動作時に
おいてはクロック原信号Ｔｘが“Ｌ”となる際には必ず
第１のクロック信号Ｔ１が“Ｌ”であり、トランスミッ
ションゲートＳ１が導通していないのでセレクタが通常
の入力信号ＤＩを出力してもマスタ・ラッチの記憶内容
には影響しない。またトランスミッションゲートＳ５も
導通しないが、その際にはスレーブ・ラッチがダイナミ
ック型として機能するだけであって、２相クロック型の
フリップフロップの実現が阻まれるわけではない。
【０３５８】このようにしてモード信号ＭＯＤＥを供給
するための配線を別途設ける必要がなく、必要な面積を
低減できる。
【０３５９】図５５（ｂ）は図５５（ａ）の回路を機能
的に示した回路図である。マスタ・ラッチＭＬは第１の
クロック信号Ｔ１に同期して動作し、スレーブ・ラッチ
ＳＬは信号Ｔｙに同期して、かつダイナミック型／スタ
ティック型のいずれかがモード信号ＭＯＤＥによって選
択されて動作する。
【０３６０】図５５（ｃ）は図５５（ａ）の回路を直列
に接続することで構成されるスキャンパスを例示した回
路図である。シフト動作において２相クロック型の動作
をさせることにより、第１のクロック信号Ｔ１、クロッ
ク原信号Ｔｘがそれぞれのフリップフロップに与えられ
るタイミングが異なるというスキューが発生しても、ス
キューがスキャンパスの動作に悪影響を与えることを抑
制できる。
【０３６１】（ｃ−４）実施の形態３０．図５７は実施
の形態３０にかかるフリップフロップ回路の構成を示す
回路図である。実施の形態３０の実施の形態２８に対す
る関係は、実施の形態２９の実施の形態２７に対する関
係と同一である。
【０３６２】即ち、図５７（ａ）に示された回路は、図
５４に示された回路に示された回路に対して第２のクロ
ック信号Ｔ２の代わりに信号Ｔｙを与えるためのＮＯＲ
ゲートＮＯＲＴｙを追加した構成を有している。ＮＯＲ
ゲートＮＯＲＴｙにはクロック原信号Ｔｘと、第１のク
ロック信号Ｔ１とが与えられている。クロック原信号Ｔ
ｘ及び第１のクロック信号Ｔ１の採る値は、実施の形態
２９と同様である。
【０３６３】図５７（ｂ）は図５７（ａ）の回路を機能
的に示した回路図である。マスタ・ラッチＭＬは第１の
クロック信号Ｔ１に同期して、かつダイナミック型／ス
タティック型のいずれかがモード信号ＭＯＤＥによって
選択されて動作し、スレーブ・ラッチＳＬは信号Ｔｙに
同期して動作する。
【０３６４】実施の形態２９と同様に、モード信号ＭＯ
ＤＥとしてクロック原信号Ｔｘを利用することもでき
る。
【０３６５】（ｃ−５）実施の形態３１．図５８は実施
の形態３１にかかるフリップフロップ回路の構成を示す
回路図である。同図（ａ）は図５５（ｂ）に示されたマ
スタ・ラッチＭＬ、スレーブ・ラッチＳＬのイネーブル
レベルをいずれも逆にした場合の構成を示している。こ
の場合、ＮＡＮＤゲートＮＡＮＤＴｙは第２のクロック
信号Ｔ２及びクロック原信号Ｔｘが与えられ、信号Ｔｙ
を出力する。但し、第２のクロック信号Ｔ２は値“Ｌ”
を採るときに活性化する（“Ｌ”イネーブル）。
【０３６６】通常動作時においては、クロック原信号Ｔ
ｘを“Ｈ”レベルに設定することにより、ＮＡＮＤゲー
トＮＡＮＤＴｙをインバータとして機能させるので信号
Ｔｙは第２のクロック信号Ｔ２とは相補的な値をとる。
マスタ・ラッチＭＬとスレーブ・ラッチＳＬはいずれも
ローイネーブルで動作を行うので互いに相補的に動作す
る。つまり、第２のクロック信号Ｔ２に基づいて、図９
に示された回路と同様に、１相エッジトリガ型のフリッ
プフロップとして動作することになる。
【０３６７】但し、通常動作においては通常の入力信号
ＤＩをマスタ・ラッチに与えるべくモード信号ＭＯＤＥ
を“Ｈ”に設定するので、スレーブ・ラッチはスタティ
ック型として動作する。
【０３６８】スキャンテストのシフト動作時において
は、クロック原信号Ｔｘが、第２のクロック信号Ｔ２と
相まって２相クロックの関係が得られる様に設定され
る。この際、クロック原信号Ｔｘは“Ｈ”イネーブルと
して、第２のクロック信号Ｔ２は“Ｌ”イネーブルとし
て、それぞれ機能するように設定される。
【０３６９】図５９はクロック原信号Ｔｘと、第２のク
ロック信号Ｔ２との関係を示すタイミングチャートであ
る。クロック原信号Ｔｘと、第２のクロック信号Ｔ２と
の両方が活性化することはない（つまりクロック原信号
Ｔｘが“Ｈ”であり、かつ第２のクロック信号Ｔ２が
“Ｌ”である状態は存在しない）ので、信号Ｔｙは常に
クロック原信号Ｔｘとは相補的な値を採ることになる。
つまり、信号Ｔｙは、“Ｌ”イネーブルであるところの
第１のクロック信号Ｔ１として機能する事になる。従っ
て、本実施の形態においても実施の形態２９と同様の効
果を得ることができる。
【０３７０】図５８（ｂ）は図５８（ａ）に示されたフ
リップフロップの直列接続によってスキャンパスを構成
する場合を例示した回路図である。
【０３７１】図５８（ｃ）は、図５８（ａ）に示された
フリップフロップの内部構成を例示する回路図である。
図５８（ｃ）に示されたマスタ・ラッチはそのイネーブ
ルレベルが図５５（ａ）に示されたマスタ・ラッチとは
逆なので、外部から受けるクロック信号に対するトラン
スミッションゲートＳ１の開閉が逆になるように、イン
バータＩＮＶ５１，ＩＮＶ５２の代わりに、これらとそ
れぞれ逆向きのインバータＩＮＶ６１，ＩＮＶ６２が設
けられている。そしてクロック信号として機能する信号
ＴｙがインバータＩＮＶ６１の入力端に、またクロック
信号Ｔ２がインバータＩＮＶ６２の入力端に、それぞれ
与えられている。
【０３７２】（ｃ−６）実施の形態３２．図６０は実施
の形態３２にかかるフリップフロップ回路の構成を示す
回路図である。実施の形態３２の実施の形態３０に対す
る関係は、実施の形態３１の実施の形態２９に対する関
係と同一である。
【０３７３】即ち、図６０（ａ）に示された回路は、図
５７（ｂ）に示されたマスタ・ラッチＭＬ、スレーブ・
ラッチＳＬのイネーブルレベルをいずれも逆にした場合
の構成を示している。そしてＮＯＲゲートＮＯＲＴｙが
ＮＡＮＤゲートＮＡＮＤＴｙに置換されている。
【０３７４】図６０（ａ）に示された回路において、マ
スタ・ラッチＭＬはＮＡＮＤゲートＮＡＮＤＴｙが出力
する信号Ｔｙと、モード信号ＭＯＤＥとを受ける。マス
タ・ラッチＭＬは、モード信号ＭＯＤＥに基づいてスタ
ティック型とダイナミック型に切り替わって動作する。
スレーブ・ラッチＳＬは第２のクロック信号信号Ｔ２を
受けて動作する。
【０３７５】ＮＡＮＤゲートＮＡＮＤＴｙは第２のクロ
ック信号Ｔ２及びクロック原信号Ｔｘが与えられ、信号
Ｔｙを出力する。第２のクロック信号Ｔ２及びクロック
原信号Ｔｘの採る値は実施の形態３１と同様である。従
って通常動作時においては、第２のクロック信号Ｔ２に
基づいて１相エッジトリガ型のフリップフロップとして
動作する。また、スキャンテストのシフト動作時におい
て信号Ｔｙは、“Ｈ”イネーブルであるところの第１の
クロック信号Ｔ１として機能する事になる。従って、本
実施の形態においても実施の形態２９と同様の効果を得
ることができる。
【０３７６】図６０（ｂ）は、図６０（ａ）に示された
フリップフロップの内部構成を例示する回路図である。
図６０（ｂ）に示されたマスタ・ラッチはそのイネーブ
ルレベルが図５７（ａ）に示されたマスタ・ラッチとは
逆なので、外部から受けるクロック信号に対するトラン
スミッションゲートＳ１の開閉が逆になるように、イン
バータＩＮＶ５１，ＩＮＶ５２の代わりに、これらとそ
れぞれ逆向きのインバータＩＮＶ６１，ＩＮＶ６２が設
けられている。そしてクロック信号として機能する信号
ＴｙがインバータＩＮＶ６１の入力端に、またクロック
信号Ｔ２がインバータＩＮＶ６２の入力端に、それぞれ
与えられている。
【０３７７】（ｃ−７）実施の形態３３．図６１は実施
の形態３３にかかるフリップフロップ回路の構成を示す
回路図である。セレクタＳＥＬＭはモード信号ＭＯＤＥ
の採る値が“Ｌ”であるか“Ｈ”であるかによって、そ
れぞれ第１の通常の入力信号ＤＩ１及びスキャンテスト
用信号ＳＩを選択的に出力する。マスタ・ラッチＭＬは
セレクタＳＥＬＭの出力を受け、第１の出力信号Ｑ１
と、その反転信号Ｑ１Ｂとを出力する。セレクタＳＥＬ
Ｓはモード信号ＭＯＤＥの採る値が“Ｌ”であるか
“Ｈ”であるかによって、それぞれ第２の通常の入力信
号ＤＩ２及び第１の出力信号Ｑ１を選択的に出力する。
スレーブ・ラッチＳＬはセレクタＳＥＬＳの出力を受
け、第２の出力信号Ｑ２と、その反転信号Ｑ２Ｂとを出
力する。第２の出力信号Ｑ２はスキャンアウトＳＯとし
て採用される。マスタ・ラッチＭＬ、スレーブ・ラッチ
ＳＬはそれぞれ実施の形態２７で示された第１及び第２
のクロック信号Ｔ１，Ｔ２に基づいて動作する。
【０３７８】図６２は図６１に記載されたフリップフロ
ップ回路を直列に接続してスキャンパスＳＰを構成した
場合を例示する回路図である。このスキャンパスＳＰは
第１論理回路ＬＯＧＩＣ１から第１の通常の入力信号Ｄ
Ｉ１を受け、第２論理回路ＬＯＧＩＣ２に第１の出力信
号Ｑ１と、その反転信号Ｑ１Ｂとを出力する。また、ス
キャンパスＳＰは第２論理回路ＬＯＧＩＣ２から第２の
通常の入力信号ＤＩ２を受け、第１論理回路ＬＯＧＩＣ
１に第２の出力信号Ｑ２と、その反転信号Ｑ２Ｂとを出
力する。
【０３７９】第１論理回路ＬＯＧＩＣ１、第２論理回路
ＬＯＧＩＣ２のテストは個別に行われる。以下に示す動
作は、それぞれのフリップフロップで行われる。
【０３８０】第１論理回路ＬＯＧＩＣ１のテストを行う
際には、まずシフト動作を行うためにモード信号ＭＯＤ
Ｅを“Ｈ”に設定し、スキャンテスト用信号ＳＩをセレ
クタＳＥＬＭ、マスタ・ラッチＭＬ、セレクタＳＥＬＳ
を介してスレーブ・ラッチＳｌに与え、第２の出力信号
Ｑ２と、その反転信号Ｑ２Ｂとを設定する。その後、モ
ード信号ＭＯＤＥを“Ｌ”に設定し、第２の出力信号Ｑ
２と、その反転信号Ｑ２Ｂに応答する第１論理回路ＬＯ
ＧＩＣ１の出力を第１の通常の入力信号ＤＩ１として受
け、第１の出力信号Ｑ１の値を更新する。更にシフト動
作を行うべくモード信号ＭＯＤＥを“Ｈ”に設定し、第
１の出力信号Ｑ１がセレクタＳＥＬＳによって選択さ
れ、第２の出力信号Ｑ２が第１論理回路ＬＯＧＩＣ１の
テスト結果として更新される。
【０３８１】第２論理回路ＬＯＧＩＣ２のテストを行う
際には、まずシフト動作を行うためにモード信号ＭＯＤ
Ｅを“Ｈ”に設定し、スキャンテスト用信号ＳＩをセレ
クタＳＥＬＭを介してマスタ・ラッチＭＬに与え、第１
の出力信号Ｑ１と、その反転信号Ｑ１Ｂとを設定する。
その後、モード信号ＭＯＤＥを“Ｌ”に設定し、第１の
出力信号Ｑ１と、その反転信号Ｑ１Ｂに応答する第２論
理回路ＬＯＧＩＣ２の出力を第２の通常の入力信号ＤＩ
２として受け、第２の出力信号Ｑ２の値を更新する。更
にシフト動作を行うべくモード信号ＭＯＤＥを“Ｈ”に
設定し、次段のフリップフロップのセレクタＳＥＬＭを
介してスキャンアウトＳＯが第２論理回路ＬＯＧＩＣ２
のテスト結果として次段のフリップフロップのマスタ・
ラッチに伝達される。
【０３８２】このように、図６１に示されたフリップフ
ロップ回路を用いれば、単一のスキャンパスＳＰを構成
しても、２つの論理回路のテストを行うことが出来る。
勿論、通常動作時においては常にモード信号ＭＯＤＥを
“Ｌ”に設定しておくことにより、第１論理回路ＬＯＧ
ＩＣ１から第２論理回路ＬＯＧＩＣ２への信号伝達はハ
ーフ・ラッチであるマスタ・ラッチＭＬを介して、第２
論理回路ＬＯＧＩＣ２から第１論理回路ＬＯＧＩＣ１へ
の信号伝達はハーフ・ラッチであるスレーブ・ラッチＳ
Ｌを介して、それぞれ実現することができる。
【０３８３】（ｃ−８）実施の形態３４．図６３は実施
の形態３４にかかるフリップフロップ回路の構成を示す
回路図である。図６３に示された構成は、図６１に示さ
れた構成において、マスタ・ラッチＭＬ、スレーブ・ラ
ッチＳＬにモード信号ＭＯＤＥを与えたものである。こ
こでマスタ・ラッチＭＬ、スレーブ・ラッチＳＬはモー
ド信号ＭＯＤＥに基づいてスタティック型／ダイナミッ
ク型に切り替わって動作する。
【０３８４】図６４は図６３に示されたマスタ・ラッチ
ＭＬ、スレーブ・ラッチＳＬの構成を具体的に示した回
路図である。
【０３８５】図６４において示されたセレクタＳＥＬＭ
及びマスタ・ラッチは、図１３において示されたセレク
タＳＥＬ１及びマスタ・ラッチと同一の構成を採ってい
る。即ち、図６４におけるセレクタＳＥＬＭ、ＰＭＯＳ
トランジスタＰ１Ｍ，Ｐ２Ｍ，Ｐ５Ｍ、ＮＭＯＳトラン
ジスタＮ１Ｍ，Ｎ２Ｍ，Ｎ５Ｍ、インバータＩＮＶ１
Ｍ，ＩＮＶ２Ｍ，ＩＮＶ５Ｍは、それぞれ図１３におけ
るセレクタＳＥＬ１、ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ５、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５、イ
ンバータＩＮＶ１，ＩＮＶ２，ＩＮＶ５に対応してい
る。
【０３８６】また図６４において示されたセレクタＳＥ
ＬＳ及びスレーブ・ラッチも、図１３において示された
セレクタＳＥＬ１及びマスタ・ラッチと同一の構成を採
っている。即ち、図６４におけるセレクタＳＥＬＳ、Ｐ
ＭＯＳトランジスタＰ１Ｓ，Ｐ２Ｓ，Ｐ５Ｓ、ＮＭＯＳ
トランジスタＮ１Ｓ，Ｎ２Ｓ，Ｎ５Ｓ、インバータＩＮ
Ｖ１Ｓ，ＩＮＶ２Ｓ，ＩＮＶ５Ｓは、それぞれ図１３に
おけるセレクタＳＥＬ１、ＰＭＯＳトランジスタＰ１，
Ｐ２，Ｐ５、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５、
インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ５に対応してい
る。
【０３８７】従って、モード信号ＭＯＤＥによってセレ
クタＳＥＬＭ，ＳＥＬＳの動作が制御されると共に、マ
スタ・ラッチ、スレーブ・ラッチの動作もダイナミック
型／スタティック型に切り替えられる。具体的には通常
動作においてはマスタ・ラッチ、スレーブ・ラッチ共に
ダイナミック型として動作し、シフト動作時やクロック
が停止されるスリープモード時にはスタティック型とし
て動作する。
【０３８８】反転信号Ｑ１Ｂ，Ｑ２Ｂはそれぞれインバ
ータＩＮＶ２Ｍ，ＩＮＶ２Ｓの出力端から得られる。
【０３８９】（ｃ−９）実施の形態３５．図６５は実施
の形態３５にかかるフリップフロップ回路の構成を示す
回路図である。図６５に示された構成は、図６１に示さ
れた構成において、マスタ・ラッチＭＬにモード信号Ｍ
ＯＤＥが与えたものである。ここでマスタ・ラッチＭＬ
はモード信号ＭＯＤＥに基づいてスタティック型／ダイ
ナミック型に切り替わって動作する。
【０３９０】図６６は図６５に示されたマスタ・ラッチ
ＭＬ、スレーブ・ラッチＳＬの構成を具体的に示した回
路図である。図６４に示された構成のうち、マスタ・ラ
ッチをダイナミック型のスレーブ・ラッチに置換した構
成を有している。
【０３９１】図６６において示されたセレクタＳＥＬＳ
及びスレーブ・ラッチは、図９において示されたセレク
タＳＥＬ１及びマスタ・ラッチと同一の構成を採ってい
る。即ち、図６６におけるセレクタＳＥＬＳ、ＰＭＯＳ
トランジスタＰ１Ｓ、ＮＭＯＳトランジスタＮ１Ｓ、イ
ンバータＩＮＶ１Ｓ，ＩＮＶ５Ｓは、それぞれ図９にお
けるセレクタＳＥＬ１、ＰＭＯＳトランジスタＰ１、Ｎ
ＭＯＳトランジスタＮ１、インバータＩＮＶ１，ＩＮＶ
５に対応している。
【０３９２】従って、モード信号ＭＯＤＥによってセレ
クタＳＥＬＭ，ＳＥＬＳの動作が制御されると共に、マ
スタ・ラッチの動作もダイナミック型／スタティック型
に切り替えられる。具体的には通常動作においてはマス
タ・ラッチ、スレーブ・ラッチ共にダイナミック型とし
て動作し、シフト動作時やクロックが停止されるスリー
プモード時にはマスタ・ラッチがスタティック型として
動作する。
【０３９３】反転信号Ｑ１Ｂ，Ｑ２Ｂはそれぞれインバ
ータＩＮＶ２Ｍの出力端及びインバータＩＮＶ１Ｓの入
力端から得られる。
【０３９４】（ｃ−１０）実施の形態３６．図６７は実
施の形態３６の構成を説明する回路図である。図６７に
示された回路は、図２０において示された回路に対し、
モード信号ＭＯＤＥ及びクロック信号Ｔを供給する論理
回路ＬＣ２を追加した構成を有している。但し、ここで
はセレクタを構成するＳ１０，Ｓ１１は略記されてい
る。
【０３９５】論理回路ＬＣ２にはホールド信号ＨＯＬＤ
と、クロック原信号ＴＢとが入力される。論理回路ＬＣ
２は、ネガティブ・エッジトリガー型のフリップフロッ
プ回路ＦＦ１と、ポジティブ・エッジトリガー型のフリ
ップフロップ回路ＦＦ２と、インバータＩＮＶＨ１と、
２入力ＮＡＮＤゲートＮＡＮＤＴＢと、２入力ＡＮＤゲ
ートＡＮＤＭとから構成されている。
【０３９６】フリップフロップ回路ＦＦ１はクロック原
信号ＴＢの立ち下がりでホールド信号ＨＯＬＤを取り込
む。そしてフリップフロップ回路ＦＦ１の出力Ｈ１はク
ロック原信号ＴＢの立ち上がりで出力Ｈ１を取り込む。
フリップフロップ回ＦＦ２，ＦＦ１のそれぞれの出力Ｈ
１，Ｈ２はＡＮＤゲートＡＮＤＭに与えられ、両者の論
理積としてモード信号ＭＯＤＥが生成される。
【０３９７】インバータＩＮＶＨ１は出力Ｈ１を反転し
て反転信号Ｈ１Ｂを出力し、これとクロック原信号ＴＢ
とがＮＡＮＤゲートＮＡＮＤＴＢに与えられ、両者の論
理積の反転としてクロック信号Ｔが生成される。
【０３９８】図６８は図６７の各信号の波形を示すタイ
ミングチャートである。クロックサイクル＃０における
クロック原信号ＴＢの立ち下がりでホールド信号ＨＯＬ
Ｄが取り込まれ、出力Ｈ１が立ち上がり、その反転信号
Ｈ１Ｂは立ち下がる。クロックサイクル＃０とクロック
サイクル＃１との境界となるクロック原信号ＴＢの立ち
上がりによって出力Ｈ２は立ち上がる。よってモード信
号ＭＯＤＥも立ち上がる。
【０３９９】一方、出力Ｈ１が立ち上がるまでは信号Ｈ
１Ｂが“Ｈ”であるので、ＮＡＮＤゲートＮＡＮＤＴＢ
はインバータとして機能し、クロック信号Ｔはクロック
原信号ＴＢの反転した信号として得られる。その後、信
号Ｈ１Ｂが“Ｌ”となるので、クロック信号Ｔは“Ｈ”
に維持されたままとなる。
【０４００】次にクロックサイクル＃２においてホール
ド信号ＨＯＬＤの“Ｈ”から“Ｌ”への遷移は、クロッ
クサイクル＃２におけるクロック原信号ＴＢの立ち下が
りによって出力Ｈ１へと伝達される。これにともない、
信号Ｈ１Ｂは“Ｈ”となる。出力Ｈ２はこのときには
“Ｈ”であるのでＡＮＤゲートＡＮＤＭは出力Ｈ１の
“Ｈ”から“Ｌ”への遷移をモード信号ＭＯＤＥの
“Ｈ”から“Ｌ”への遷移として伝達する。また、クロ
ック信号Ｔは、クロックサイクル＃２，＃３の境界にお
けるクロック原信号ＴＢの立ち上がりを契機として立ち
下がる。
【０４０１】以上のように、クロック信号Ｔは、少なく
ともモード信号ＭＯＤＥが“Ｈ”の状態においては必ず
“Ｈ”となる。従って、トランスミッションゲートＳ５
が閉じている間は必ずトランスミッションゲートＳ４は
閉じている。
【０４０２】このように、ホールド信号ＨＯＬＤを
“Ｈ”にする事により、スレーブ・ラッチをスタティッ
ク型にし、かつクロック信号Ｔを“Ｈ”に固定するの
で、信号の衝突（競合）による消費電力の増加を回避す
ることができる。
【０４０３】勿論、複数のフリップフロップに対して、
論理回路ＬＣ２を共用することができる。
【０４０４】（ｃ−１１）実施の形態３７．図６９は実
施の形態３７の構成を説明する回路図である。図６９に
示された回路は、図２０において示された回路に対し、
モード信号ＭＯＤＥ及びクロック信号Ｔを供給する論理
回路ＬＣ３を追加した構成を有している。
【０４０５】論理回路ＬＣ３にはホールド信号ＨＯＬＤ
と、クロック原信号ＴＢと、テストモード信号ＴＭＢ
と、信号ＳＭとが入力される。論理回路ＬＣ３は、図６
７に示された論理回路ＬＣ２にセレクタＳＥＬＣを追加
し、インバータＩＮＶＨ１をＮＡＮＤゲートＮＡＮＤＨ
１に置換した構成を有している。
【０４０６】ＮＡＮＤゲートＮＡＮＤＨ１の一方の入力
端はインバータＩＮＶＨ１と同様に出力Ｈ１を入力し、
他方の入力端はテストモード信号ＴＭＢを入力する。ま
た、セレクタＳＥＬＣはテストモード信号ＴＭＢの値が
“Ｈ”／“Ｌ”となることに基づいて、それぞれＡＮＤ
ゲートＡＮＤＭの出力及び信号ＳＭをモード信号ＭＯＤ
Ｅとして出力する。
【０４０７】通常動作時においてはテストモード信号Ｔ
ＭＢを“Ｈ”に設定する。これによってセレクタＳＥＬ
Ｃはモード信号ＭＯＤＥとしてＡＮＤゲートＡＮＤＭの
出力を選択することになり、またＮＡＮＤゲートＮＡＮ
ＤＨ１はインバータとして機能するので、図６７に示さ
れた回路と同様の動作をする事になる。つまり通常動作
時においては信号ＳＭは動作に影響しない。
【０４０８】なお、モード信号ＭＯＤＥを“Ｈ”とする
ことにより、トランスミッションゲートＳ１１が導通し
てスキャンテスト用信号ＳＩをマスタ・ラッチに伝達す
ることになるが、モード信号ＭＯＤＥが“Ｈ”となって
いる期間においては必ずクロック信号Ｔが“Ｈ”となっ
ているので、トランスミッションゲートＳ３はオフし、
よってスタティック型として動作しているスレーブ・ラ
ッチの記憶内容を阻害するものではない。
【０４０９】テスト動作時においては、テストモード信
号ＴＭＢを“Ｌ”に設定する。これによってセレクタＳ
ＥＬＣはモード信号ＭＯＤＥとして信号ＳＭを出力し、
クロック信号Ｔはクロック原信号ＴＢと相補的な値を採
る。つまりテスト動作時においてはホールド信号ＨＯＬ
Ｄの値は動作に関係しない。
【０４１０】図７０は図６９の、シフト動作時における
各信号の波形を示すタイミングチャートである。図７０
に示されるように、信号ＳＭがモード信号ＭＯＤＥとし
て機能するので、スキャンテストにおいて通常行われて
いるようなスキャンフリップフロップにおける通常の入
力信号ＤＩとスキャンテスト用信号ＳＩとの切り替えの
制御を行うものとして採用することができる。
【０４１１】Ｄ．ＲＡＭへの応用：本発明は、クロック
信号に同期した書き込み動作と、クロック信号に同期し
ない読み出し動作を行うＲＡＭを実現する際に利用する
ことができる。
【０４１２】図７１は、非同期で読み出し動作を、同期
して書き込み動作を、それぞれ行うＲＡＭの構成を示す
ブロック図である。ＲＡＭコア５０１には書き込みアド
レス及び読み出しアドレスを受けるアドレス入力端Ａ
と、書き込みデータを受けるデータ入力端ＤＩと、読み
出しデータを出力するデータ端ＤＯと、書き込み許可信
号を受ける書き込み許可端ＷＥとを備えている。
【０４１３】セレクタ５０３はアドレスＸＡを直接に受
ける“０”入力端と、フリップフロップ４０３を介して
受ける“１”入力端とを有しており、その出力はＲＡＭ
コア５０１のアドレス入力端Ａに与えられる。“０”入
力端に与えられた信号及び“１”入力端に与えられた信
号の何れが出力されるかは、フリップフロップ４０１の
出力する選択信号Ｓの値（“０”，“１”）に依存す
る。フリップフロップ４０１には書き込み許可原信号Ｘ
ＷＥが与えられる。フリップフロップ４０１を経由した
書き込み許可原信号ＸＷＥは制御信号Ｓとして機能する
一方、ライトパルス発生制御回路５０２に入力する。ラ
イトパルス発生制御回路５０２はクロック信号ＣＬＫ及
び制御信号Ｓに基づいて書き込み許可信号を書き込み許
可端ＷＥに与える。
【０４１４】一方、フリップフロップ４０２は書き込み
データＸＤＩを入力し、その出力はＲＡＭコア５０１の
データ入力端ＤＩに与えられる。フリップフロップ４０
１〜４０３は同一のクロック信号ＣＬＫによって制御さ
れ、互いにクロック信号ＣＬＫに同期して出力を行う。
【０４１５】このような構成においては、書き込み動作
を行う際には書き込み許可原信号ＸＷＥが“１”とな
り、フリップフロップ４０１の出力たる制御信号Ｓがセ
レクタ５０３に対して、“１”入力端に与えられた信号
を出力するように制御する。従って、フリップフロップ
４０３に入力されたアドレスＸＡとしては書き込みアド
レスを与えておけば良い。フリップフロップ４０３の機
能に因り、書き込みアドレスはクロック信号ＣＬＫに同
期してアドレス入力端Ａへ到達する。この場合書き込み
許可信号も“１”となってＲＡＭコア５０１に対して書
き込み動作が行われることになる。
【０４１６】一方、読み出し動作を行う際には書き込み
許可原信号ＸＷＥが“０”となり、フリップフロップ４
０１の出力たる制御信号Ｓがセレクタ５０３に対して、
“０”入力端に与えられた信号を出力するように制御す
る。従って、アドレスＸＡとしては読み出しアドレスを
与えておけば良い。読み出しアドレスはフリップフロッ
プ４０３を経由しないので、クロック信号ＣＬＫに同期
せずにアドレス入力端Ａへ到達する。この場合、ＲＡＭ
コア５０１に対しては書き込み動作が行われず、読み出
し動作が行われることになる。
【０４１７】以上のようにして、図７１に示された構成
のＲＡＭにおいては、非同期で読み出し動作を、同期し
て書き込み動作を、それぞれ行うことができるものの、
書き込みアドレス及び読み出しアドレスの何れをも区別
すること無くアドレスＸＡとして扱っているので、読み
出し動作の後に書き込み動作を行う場合に、書き込み動
作をクロック信号と同期させるためのダミー期間を設け
る必要があった。
【０４１８】図７２は図７１に示されたＲＡＭが、読み
出し動作から書き込み動作に移行する場合のクロック信
号ＣＬＫ、書き込み許可源信号ＸＷＥ、制御信号Ｓ、書
き込み許可端ＷＥにおける値、アドレスＸＡ、データ端
ＤＯにおいて読み出された値、アドレス入力端Ａにおけ
る値、書き込みデータＸＤＩの値、データ入力端ＤＩに
おける値をそれぞれ示すタイミングチャートである。
【０４１９】まずクロック信号ＣＬＫの立ち上がりにお
いて書き込み許可源信号ＸＷＥが“Ｌ”（“０”に相
当）を採ることにより、その後のクロック信号ＣＬＫの
１サイクル分の期間において読み出しが行われる（リー
ドサイクル）。つまりアドレスＸＡとして読み出しアド
レスＲＡが（クロック信号ＣＬＫに同期しなくても）こ
のリードサイクル中に与えられれば、ＲＡＭコア５０１
からのデータの読み出しの為の遅延時間Ｔａが経過して
読み出しデータＲＤが得られる。
【０４２０】しかし、このリードサイクルの次のサイク
ルにおいて直ちに書き込みを行うことはできない場合が
存在する。読み出しアドレスＲＡがクロック信号ＣＬＫ
とは同期することなく与えられているので、アドレスＸ
Ａにおいて書き込みアドレスＷＡをクロック信号ＣＬＫ
の立ち上がりに間に合うように準備する期間が必要とな
るためである。
【０４２１】図７２に示された場合では、リードサイク
ルの最後（ダミーサイクルの最初）におけるクロック信
号ＣＬＫの立ち上がりで書き込み許可源信号ＸＷＥが
“Ｌ”となる必要がある。そして、このダミーサイクル
の期間中に、アドレスＸＡを読み出しアドレスＲＡから
書き込みアドレスＷＡへと変更する必要がある。
【０４２２】このように書き込みアドレスＷＡがアドレ
スＸＡとして与えられた後に、クロック信号ＣＬＫの立
ち上がりで“Ｈ”（“１”に相当）となるように書き込
み許可源信号ＸＷＥが与えられ、書き込み動作が行われ
ることになる（ライトサイクル）。
【０４２３】図７１に示されたＲＡＭではこのようなダ
ミーサイクルの存在を設ける必要があり、その動作が冗
長である。
【０４２４】（ｄ−１）実施の形態３８．図７３はこの
発明の実施の形態３８の構成を示すブロック図である。
書き込み許可源信号ＸＷＥはフリップフロップ４０１を
介してライトパルス発生制御回路５０２に与えられ、ラ
イトパルス発生制御回路５０２はこれとクロック信号Ｃ
ＬＫとに基づいて書き込み許可信号を出力する。書き込
みデータＸＤＩはフリップフロップ４０２に入力する。
【０４２５】読み出しアドレスＸＲＡはセレクタ５０３
の“０”入力端に与えられ、書き込みアドレスＸＷＡは
フリップフロップ４０３を介してセレクタ５０３の
“１”入力端に与えら得る。つまり、本実施の形態にお
いては読み出しアドレスＸＲＡは書き込みアドレスＸＷ
Ａとは別途に与えられる。
【０４２６】フリップフロップ４０１〜４０３はいずれ
もクロック信号ＣＬＫによってその動作が制御される。
また、セレクタ５０３は、フリップフロップ４０１の出
力たる制御信号Ｓの値が“０”，“１”を採るのに対応
して、それぞれ自身の“０”入力端の値及び“１”入力
端の値を出力する。
【０４２７】ＲＡＭコア５０１は、セレクタ５０３の出
力を受けるアドレス入力端Ａと、書き込み許可信号を受
ける書き込み許可端ＷＥと、フリップフロップ４０２の
出力を受けるデータ入力端ＤＩと、読み出しデータを出
力するデータ端ＤＯとを有している。
【０４２８】図７４は図７３に示されたＲＡＭが、読み
出し動作から書き込み動作に移行する場合のクロック信
号ＣＬＫ、書き込み許可源信号ＸＷＥ、制御信号Ｓ、書
き込み許可端ＷＥにおける値、書き込みアドレスＸＷ
Ａ、読み出しアドレスＸＲＡ、データ端ＤＯにおいて読
み出された値、アドレス入力端Ａにおける値、書き込み
データＸＤＩの値、データ入力端ＤＩにおける値をそれ
ぞれ示すタイミングチャートである。
【０４２９】本実施の形態においては図７１に示された
構成を有するＲＡＭのように、読み出し動作をクロック
信号ＣＬＫと非同期で、書き込み動作を同期で、それぞ
れ行うことができるのは勿論、書き込みアドレスＸＷ
Ａ、読み出しアドレスＸＲＡを同時に別途に設定するこ
とができるので、リードサイクルにおいて読み出しアド
レスＸＲＡが値ＲＡを採っていてもこれと同時に、次に
行われるべきライトサイクルの為の書き込みアドレスＸ
ＷＡの値をＷＡに設定しておくことができる。従って、
図７１に示された構成を有するＲＡＭのように、読み出
しアドレスから書き込みアドレスへと設定し直すための
ダミーサイクルを必要としない。従って、冗長な動作サ
イクルを必要としないので迅速な読み出し／書き込みを
行うことができる。
【０４３０】（ｄ−２）実施の形態３９．図７５はこの
発明の実施の形態３９の構成を示すブロック図である。
実施の形態３８において図７３を用いて示された構成に
比較して、フリップフロップ４０２，４０３がそれぞれ
スキャンフリップフロップ４０５，４０４に置換され、
ＯＲ回路６０１が追加された構成を有している。ＯＲ回
路６０１にはフリップフロップ４０１の出力と、テスト
信号ＴＭとが入力され、両者の論理和が制御信号Ｓとし
て機能する。
【０４３１】まずスキャンフリップフロップ４０４がス
キャンモードで機能し、スキャンインＳＩＡ及びスキャ
ンアウトＳＯＡで示されるスキャンパスにおいて伝達さ
れるアドレス用のスキャンテスト用信号を格納する。同
様に、スキャンフリップフロップ４０５がスキャンモー
ドで機能し、スキャンインＳＩＤ及びスキャンアウトＳ
ＯＤで示されるスキャンパスにおいて伝達されるデータ
用のスキャンテスト用信号を格納する。
【０４３２】この後、クロック信号ＣＬＫに同期してス
キャンフリップフロップ４０４，４０５がそれぞれ格納
していたデータを出力させる。この際、テスト信号ＴＭ
を“１”にして活性化させる事により、制御信号Ｓが
“１”となり、スキャンフリップフロップ４０４におい
て格納されたアドレス用のスキャンテスト用信号がアド
レス入力端Ａに与えられる。スキャンフリップフロップ
４０５において格納されたアドレス用のスキャンテスト
用信号は、クロック信号ＣＬＫに同期してデータ入力端
ＤＩに与えられる。このようにしてＲＡＭコア５０１に
スキャンテスト用信号を与えることができ、ＲＡＭコア
５０１のテストを容易に行うことができる。
【０４３３】勿論スキャンフリップフロップ４０４，４
０５が通常動作を行うモードである場合に、テスト信号
ＴＭが“０”を採って活性化していない場合であって
も、書き込み許可源信号ＸＷＥを“１”にする事により
制御信号Ｓは“１”を採るので、図７３に示した回路と
同様の動作を行うことができる。
【０４３４】なお、本実施の形態においては、アドレス
入力端Ａに与えるべきアドレスとしてスキャンテスト用
信号を用いるという思想は、書き込みアドレスのみなら
ず、読み込みアドレスに対しても適用できる。つまり、
ＲＡＭコア５０１のテストは書き込み動作のみならず読
み出し動作においても行うことができる。
【０４３５】このような機能上の特徴に鑑みれば、図７
１で示された構成のＲＡＭに対して、フリップフロップ
４０２，４０３がそれぞれスキャンフリップフロップ４
０５，４０４に置換され、ＯＲ回路６０１が追加され、
ＯＲ回路６０１にはフリップフロップ４０１の出力と、
テスト信号ＴＭとが入力され、両者の論理和が制御信号
Ｓとして機能する構成を採ってもよいことは明白であ
る。つまり、図７５において破線で示された部分を接続
して、アドレスＸＡとして読み出しアドレスＸＲＡ、書
き込みアドレスＸＷＡを統合的に与えても、ＲＡＭコア
５０１の読み出し動作及び書き込み動作のテストが容易
になるという効果が得られる。
【０４３６】（ｄ−３）実施の形態４０．図７６はこの
発明の実施の形態３９の構成を示すブロック図である。
実施の形態３９において図７５を用いて示された構成に
比較して、スキャンフリップフロップ４０４及びセレク
タ５０３をスキャンフリップフロップ７００〜７０２で
置換した構成を有している。但し図７６では図７３や図
７５とは異なり、アドレスをビット毎に分けて描いてい
る。ここでは例えばＲＡＭコア５０１のアドレスが３ビ
ットである場合が例示されており、書き込みアドレスＸ
ＷＡはＸＷＡ０〜ＸＷＡ２、読み出しアドレスＸＲＡは
ＸＲＡ０〜ＸＲＡ２、アドレス入力端ＡはＡ０〜Ａ２へ
と区分されて表されている。
【０４３７】スキャンフリップフロップ７００〜７０２
としては図４８に示された構成や、図５２に示された構
成を採用することができる。そして、例えばスキャンフ
リップフロップ７０２では書き込みアドレスＸＷＡ２が
通常の入力信号ＤＩとして、読み出しアドレスＸＲＡ２
が非同期で伝達される信号ＤＩ２として、クロック信号
ＣＬＫがクロック原信号ＴＢとして、制御信号Ｓがバイ
パス信号ＢＹＰＢとして、それぞれ入力される。他のス
キャンフリップフロップ７００，７０１も同様である。
スキャンフリップフロップ７００〜７０２はスキャンパ
スを構成している。
【０４３８】書き込み動作時には制御信号Ｓが“１”と
なり、“Ｌ”アクティブであるバイパス信号ＢＹＰＢは
活性化せず、バイパス回路ＢＹＰＣは読み出しアドレス
ＸＲＡｉ（ｉ＝０，１，２）をインバータＩＮＶ３の入
力端へは伝達させない。そして書き込みアドレスＸＷＡ
ｉはマスタ・ラッチ及びスレーブ・ラッチを経由してイ
ンバータＩＮＶ３の出力に伝達される。この伝達は、制
御信号Ｓが“１”であるのでクロック信号ＣＬＫと（論
理は反転しているが）同期するクロック信号Ｔに同期し
て行われるので、結局書き込み動作はクロック信号ＣＬ
Ｋと同期して行われることになる。
【０４３９】読み出し動作時には制御信号Ｓが“０”と
なり、バイパス信号ＢＹＰＢが活性化するので、バイパ
ス回路ＢＹＰＣが読み出しアドレスＸＲＡｉ（ｉ＝０，
１，２）をインバータＩＮＶ３の入力端へ伝達させる。
一方、ＮＡＮＤゲートＮＡＮＤＴＢはクロック信号Ｔを
“Ｈ”に固定するので、クロック信号ＣＬＫの動作に拘
らずに書き込みアドレスはスレーブ・ラッチを伝達しな
い。結局、読み込み動作はクロック信号ＣＬＫと非同期
で行われることになる。
【０４４０】また、モード信号ＭＯＤＥを“Ｈ”にして
スキャンテスト用データをマスタ・ラッチに与えておけ
ば、その後にテスト信号ＴＭを“１”にすることによ
り、制御信号Ｓも“１”となってクロック信号ＣＬＫに
同期してスキャンテスト用データにマスタ・ラッチ及び
スレーブ・ラッチを伝達させることができる。
【０４４１】しかも、既に説明してきた通り、マスタ・
ラッチ及びスレーブ・ラッチの一方がダイナミック型で
動作し、他方はスキャンテスト用データの伝達が行われ
る場合においてはスタティック型で、信号ＤＩの伝達が
行われる場合においてはダイナミック型で、それぞれ動
作するので、前者の場合においてはフリップフロップ回
路の電源電流テストの誤診を回避することができ、後者
の場合においては、フリップフロップ回路の動作を迅速
に行うことができる。
【０４４２】Ｅ．実施の形態の変形：実施の形態１乃至
１５においては、フリップフロップ回路を構成する一方
のハーフ・ラッチの動作をダイナミック型とし、他方を
スタティック型及びダイナミック型のいずれかで動作さ
せる。そしてスタティック型で動作するハーフ・ラッチ
においてはその記憶ループがＣＭＯＳ構成を有してい
る。
【０４４３】この記憶ループに寄与しないトランスミッ
ションゲートにおいては、それを構成するＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタの一方を省略するこ
とができる。例えば図２１（ａ）で示された回路におい
てトランスミッションゲートＳ１では、ＰＭＯＳトラン
ジスタＰ１を省略することができる。この場合にはＰＭ
ＯＳトランジスタＰ１０，Ｐ１１も省略することができ
る。また、ＮＭＯＳトランジスタＮ１を省略することが
できる。この場合にはＮＭＯＳトランジスタＮ１０，Ｎ
１１も省略することができる。
【０４４４】しかし、トランスミッションゲートＳ３に
おいてはいずれのトランジスタをも省略することは望ま
しくない。インバータＩＮＶ３にはトランスミッション
ゲートＳ３の他端しか接続されておらず、この箇所にお
いて“Ｈ”と“Ｌ”との間で電位がフル・スイングする
ことが望ましいためである。
【０４４５】
【発明の効果】この発明のうち請求項１、請求項２及び
請求項４にかかるフリップフロップ回路によれば、通常
動作時においては第３のスイッチをＯＦＦにして第２の
ハーフ・ラッチがダイナミック型の動作を行うように、
また電源電流テストを行う際においては第３のスイッチ
をＯＮにして第２のハーフ・ラッチがスタティック型の
動作を行うように、それぞれモード信号を制御すること
ができる。従って、通常動作時においては高速に動作
し、電源電流テストを行う際においては不要な電流消費
を避け、故障の誤認を回避することができる。
【０４４６】この発明のうち請求項５にかかるフリップ
フロップ回路によれば、モード信号が第２のハーフ・ラ
ッチの動作をダイナミック型とスタティック型に切り換
える機能の他、セレクタの制御を行う機能をも併せ持つ
ので、配線数を節約しつつ請求項１の効果を奏するスキ
ャンタイプのフリップフロップ回路を実現することがで
きる。
【０４４７】この発明のうち請求項６、請求項８、請求
項９にかかるフリップフロップ回路によれば、論理ゲー
トによって第２のスイッチの制御がモード信号及びクロ
ック信号に基づいて行われる。
【０４４８】この発明のうち請求項１０にかかるフリッ
プフロップ回路によれば、第４のスイッチによって第２
のハーフ・ラッチの動作がダイナミック型とスタティッ
ク型に切り換えられる。
【０４４９】この発明のうち請求項３、請求項１２、請
求項１３、請求項１４、請求項１５、請求項１６、請求
項１７、請求項２１、請求項２２、請求項２３にかかる
フリップフロップ回路によれば、配線の混雑を回避で
き、レイアウトに必要な面積を低減することができる。
【０４５０】この発明のうち請求項１８にかかるフリッ
プフロップ回路によれば、通常の入力信号が所定の値で
ない場合を検出して記憶することができる。
【０４５１】この発明のうち請求項１９、請求項２０に
かかるスキャンパスによれば、配線数を節約しつつ請求
項１の効果を奏するスキャンパスを実現することができ
る。
【０４５２】この発明のうち請求項７、請求項１１にか
かるフリップフロップ回路によれば、ホールド信号を制
御することにより、クロック信号の遷移に伴う電力消費
を回避しつつ、記憶内容を保持することができる。
【０４５３】この発明のうち請求項２４にかかる記憶回
路によれば、通常動作時においては第３のスイッチをＯ
ＦＦにして記憶回路がダイナミック型の動作を行うよう
に、また電源電流テストを行う際においては第３のスイ
ッチをＯＮにして記憶回路がスタティック型の動作を行
うように、それぞれモード信号を制御することができ
る。従って、通常動作時においては高速に動作し、電源
電流テストを行う際においては不要な電流消費を避け、
故障の誤認を回避することができる。
【０４５４】この発明のうち請求項２５、請求項２６に
かかる記憶回路によれば、出力信号を得るインバータの
駆動能力を高める事によって、出力信号の遷移を高速に
する事ができる。
【０４５５】この発明のうち請求項２７にかかる記憶回
路によれば、スタティック型ハーフラッチとしての機能
並びに、ダイナミック型ハーフラッチ及び３ステートバ
ッファとしての機能とを切り換えて発揮する事ができ
る。
【０４５６】この発明のうち請求項２８にかかる記憶回
路によれば、ハーフ・ラッチがマスタ・ラッチとして機
能する。そして請求項２７にかかる記憶回路がダイナミ
ック型ハーフラッチ及び３ステートバッファとしての機
能を発揮することにより、ハーフ・ラッチの入力端から
出力端子へと信号が伝達されるのに、クロック信号の半
周期分が必要となる。従って、請求項２８にかかる記憶
回路を直列に接続してスキャンパスを構成した場合には
クロック信号のスキューに対して少なくともクロック信
号の半周期のタイミング・マージンを得ることができ、
スキューによる悪影響を抑制することができる。
【０４５７】この発明のうち請求項２９にかかる記憶回
路によれば、スタティック型ハーフラッチとしての機能
並びに、ダイナミック型ハーフラッチが２つ直列に接続
されたものとしての機能とを切り換えて発揮する事がで
きる。
【０４５８】この発明のうち請求項３０にかかる記憶回
路によれば、ハーフ・ラッチがマスタ・ラッチとして機
能する。そして請求項２９にかかる記憶回路がダイナミ
ック型ハーフラッチが２つ直列に接続されたものとして
の機能を発揮することにより、ハーフ・ラッチの入力端
から第１のドライブ回路の出力端へと信号が伝達される
のに、クロック信号の半周期分が必要となる。従って、
請求項３０にかかる記憶回路を直列に接続してスキャン
パスを構成した場合にはクロック信号のスキューに対し
て少なくともクロック信号の半周期のタイミング・マー
ジンを得ることができ、スキューによる悪影響を抑制す
ることができる。
【０４５９】この発明のうち請求項３１、請求項３２に
かかる記憶回路によれば、所定の信号によって複数の信
号を切り換えて、請求項２９の記憶回路に伝達されるの
で、スキャンフリップフロップとして機能することがで
きる。しかも、通常動作を行う際には第３のスイッチの
導通／非導通に対応して、スタティック型とダイナミッ
ク型の動作を切り換えることができる。
【０４６０】この発明のうち請求項３３にかかるによれ
ば、請求項３２記載の記憶回路の直列接続によって構成
されるスキャンパスのリセットを小規模な回路で実現す
ることができる。
【０４６１】この発明のうち請求項３４、請求項３５に
かかる記憶回路によれば、記憶回路においては、モード
信号の切り換えによって、通常動作をスタティック型ハ
ーフ・ラッチで行い、シフト動作をダイナミック型のフ
リップフロップ回路として行うという２つの機能を有す
る。そして通常動作の出力端がシフト動作時のスキャン
パスの接続点としても採用することができる。
【０４６２】この発明のうち請求項３６にかかる記憶回
路によれば、第４のスイッチと、第２のドライブ回路に
よって構成されるダイナミック型ハーフ・ラッチが追加
されるので、マスタ・スレーブ型のフリップフロップを
構成することができる。一方、第３のスイッチが開いて
いる場合には第１のドライブ回路の出力もマスタ・スレ
ーブ型のフリップフロップの出力であるので、２つの出
力を選択してスキャンパスに伝達させることができる。
【０４６３】この発明のうち請求項３７にかかる記憶回
路によれば、互いに相補的な値を、タイミングを整合さ
せつつ、第１及び第２のドライブ回路から出力すること
ができる。
【０４６４】この発明のうち請求項３８にかかる記憶回
路によれば、スタティック型動作を行う際に第２のスイ
ッチの開閉がなされないので、電力消費を抑制すること
ができる。
【０４６５】この発明のうち請求項３９にかかるフリッ
プフロップ回路によれば、フリップフロップ回路に与え
られる信号はクロック信号に同期して伝搬するが、入力
端子の内の一つに与えられた信号をクロック信号と同期
させること無く伝搬させることができる。
【０４６６】この発明のうち請求項４０にかかるフリッ
プフロップ回路によれば、セレクタに与えられた信号の
一方を、フリップフロップを経由してクロック信号に同
期させて伝達することもできるし、クロック信号に非同
期の信号として伝達することもできる。
【０４６７】この発明のうち請求項４１にかかるフリッ
プフロップ回路によれば、マスタ・ラッチが、自身に入
力した信号を反転させて出力する動作を行う場合に、ス
レーブ・ラッチのドライブ回路の入力端に与えられる信
号に関する衝突が生じないようにすることにより、不要
な電力を消費する事を回避できる。
【０４６８】この発明のうち請求項４２にかかるフリッ
プフロップ回路によれば、バイパス動作を行う際に、マ
スタ・ラッチから伝達される信号と、バイパス回路から
伝達される信号とが衝突する事、及びこれに起因する不
要な電力消費を回避できる。
【０４６９】この発明のうち請求項４３にかかるフリッ
プフロップ回路によれば、マスタ・ラッチのスイッチが
伝達する信号の揺れに起因してドライブ回路に流れる貫
通電流を抑制することができる。
【０４７０】この発明のうち請求項４４にかかるフリッ
プフロップ回路によれば、クロック信号に同期して伝達
される信号とは別に、クロック信号に非同期で伝達され
る信号を別途に入力することができる。
【０４７１】この発明のうち請求項４５にかかるフリッ
プフロップ回路によれば、通常動作時においては一方の
ハーフ・ラッチをダイナミック型で動作させて高速な処
理を実現し、電源電流テストを行う際においてはスタテ
ィック型で動作させることによって不要な電流消費を避
け、故障の誤認を回避することができる。
【０４７２】この発明のうち請求項４６にかかるフリッ
プフロップ回路によれば、モード信号がハーフ・ラッチ
の動作をダイナミック型／スタティック型に切り換える
機能の他、セレクタの制御を行う機能をも併せ持つの
で、配線数を節約しつつ請求項４５の効果を奏するスキ
ャンタイプのフリップフロップ回路を実現することがで
きる。
【０４７３】この発明のうち請求項４７にかかるフリッ
プフロップ回路によれば、クロック原信号が遷移する場
合には、一対のクロック信号の他方は一対のクロック信
号の一方が非活性にある期間において一対の遷移をし、
フリップフロップ回路は２相クロックで動作する。クロ
ック原信号が遷移しない場合には一対のクロック信号の
他方は一対のクロック信号の一方と相補的な値を採り、
１相エッジトリガ型として機能する。したがって、クロ
ック原信号によってフリップフロップの動作タイプを切
り替えることができる。
【０４７４】この発明のうち請求項４８にかかるフリッ
プフロップ回路によれば、前記クロック原信号が遷移し
ない場合には前記モード信号は所定の値に固定されるの
で、入力信号の一方に関しては１相エッジ・トリガ型で
フリップフロップ回路が動作する。前記クロック原信号
が遷移する場合には、前記第１のクロック信号が非活性
の期間においてその遷移が行われるので、モード信号が
前記所定の値を採る場合であっても、マスタ・ラッチは
入力信号の一方を伝達することがない。よってこの場合
には、入力信号の他方を２相クロック型で動作する。よ
って、モード信号を導くための配線を別途設ける必要が
ない。
【０４７５】この発明のうち請求項４９にかかるフリッ
プフロップ回路によれば、フリップフロップ回路を直列
に接続して第２の出力を次段に伝達して単一のスキャン
パスを構成しても、第１及び第２のハーフ・ラッチがそ
れぞれ一つの論理回路のテストを行うので、２つの論理
回路のテストを行うことができる。
【０４７６】この発明のうち請求項５０にかかるものに
よれば、セレクタによって通常動作用の信号とスキャン
テストのシフト動作用の信号とを選択し、フリップフロ
ップ回路を伝達させることができる。
【０４７７】この発明のうち請求項５１にかかるフリッ
プフロップ回路によれば、通常動作とシフト動作とで、
請求項５０にかかるフリップフロップ回路の動作をダイ
ナミック型／スタティック型に切り替えて動作させるこ
とができる。
【０４７８】この発明のうち請求項５２にかかるフリッ
プフロップ回路によれば、第１のハーフ・ラッチの出力
と、第２のハーフ・ラッチの出力として相補的な値を、
その遷移のタイミングを整合させて得ることができる。
【０４７９】この発明のうち請求項５３にかかるフリッ
プフロップ回路によれば、第１のハーフ・ラッチは、マ
スタ・ラッチがスタティック型で動作するマスタ・スレ
ーブ型のフリップフロップ回路のスレーブ・ラッチとし
て機能する。第２のハーフ・ラッチは、マスタ・ラッチ
がダイナミック型で動作するマスタ・スレーブ型のフリ
ップフロップ回路のスレーブ・ラッチとして機能する。
【０４８０】この発明のうち請求項５４にかかるフリッ
プフロップ回路によれば、前記第１のスイッチ並びに前
記第１及び第２のインバータが構成するマスタ・ラッチ
を、第３のスイッチの開閉によってダイナミック型で機
能させたり、スタティック型で機能させたりすることが
できる。
【０４８１】この発明のうち請求項５５にかかるフリッ
プフロップ回路によれば、複数の入力端子に与えられる
信号の種類に応じて、前記第１のスイッチ並びに前記第
１及び第２のインバータが構成するマスタ・ラッチを、
ダイナミック型で機能させたり、スタティック型で機能
させたりすることができる。
【０４８２】この発明のうち請求項５６にかかる記憶回
路によれば、選択手段は書き込み動作においては書き込
みアドレスを、読み出し動作においては読み出しアドレ
スを、それぞれコア部に与える。書き込み動作はクロッ
ク信号に同期しており、読み出し動作は非同期である。
読み出しアドレス及び書き込みアドレスはそれぞれ第１
入力端及び第２入力端に与えられるので、クロック信号
に非同期の読み出し動作から、クロック信号に同期した
書き込み動作に移る途中で、読み出しアドレスから書き
込みアドレスへ変更するためのダミー期間を設ける必要
がない。
【０４８３】この発明のうち請求項５７にかかる記憶回
路によれば、第３のフリップフロップが、書き込みアド
レスをクロック信号に同期させて選択器に与える。これ
と、クロック信号に同期していない読み出しアドレスと
が選択器によって選択的にコア部に与えられることにな
る。よって、読み出し動作は非同期で、書き込み動作は
同期で、それぞれ実行する事ができる。
【０４８４】この発明のうち請求項５８にかかる記憶回
路によれば、テスト信号を活性化させることにより、第
３のフリップフロップに与えられたスキャンテスト用信
号を読み出しアドレスとしてコアに供給することができ
る。
【０４８５】この発明のうち請求項５９、請求項６０に
かかる記憶回路によれば、書き込み動作においては、バ
イパス信号が活性化しないので、読み出しアドレスはバ
イパスされず、セレクタから出力された書き込みアドレ
スがマスタ・ラッチ及びスレーブ・ラッチを通って選択
手段から出力される。また、読み出し動作においては、
バイパス信号が活性化するので、読み出しアドレスがバ
イパスされてクロック信号に同期する事なく選択手段か
ら出力される。
【０４８６】一方、予めモード信号によってスキャンテ
スト用信号をマスタ・ラッチに伝達するようにセレクタ
を制御し、スキャンテスト用信号が保持されておいた
後、テスト信号を活性化させることにより、書き込み動
作ではないが読み出しアドレスはバイパスされず、スキ
ャンテスト用信号が選択手段から出力される。従って、
スキャンテスト用信号を読み出しアドレスとしてコアに
供給することができる。
【０４８７】この発明のうち請求項６１にかかる記憶回
路によれば、第１の入力端及び第２の入力端が共通に接
続されて、クロック信号に非同期の読み出し動作から、
クロック信号に同期した書き込み動作に移る途中で、読
み出しアドレスから書き込みアドレスへ変更するための
ダミー期間を設ける必要がある場合であっても、制御信
号がスキャンモードを指定する場合には、第３のフリッ
プフロップに与えられたスキャンテスト用信号を用いて
テスト用のアドレスをコアに供給することができる。
【図面の簡単な説明】
【図１】 この第２の前駆思想に基づくフリップフロッ
プ回路の構成を示す回路図である。
【図２】 この第２の前駆思想に基づく他のフリップフ
ロップ回路の構成を示す回路図である。
【図３】 本発明の実施の形態１の構成を示す回路図で
ある。
【図４】 本発明の実施の形態１の変形を説明する回路
図である。
【図５】 本発明の実施の形態２の構成を示す回路図で
ある。
【図６】 本発明の実施の形態３の構成を示す回路図で
ある。
【図７】 本発明の実施の形態４の構成を示す回路図で
ある。
【図８】 本発明の実施の形態５の構成を示す回路図で
ある。
【図９】 本発明の実施の形態６の構成を示す回路図で
ある。
【図１０】 本発明の実施の形態７の構成を示す回路図
である。
【図１１】 本発明の実施の形態８の構成を示す回路図
である。
【図１２】 本発明の実施の形態９の構成を示す回路図
である。
【図１３】 本発明の実施の形態１０の構成を示す回路
図である。
【図１４】 本発明の実施の形態１１を説明する回路図
である。
【図１５】 セレクタＳＥＬ１の回路構成と、モード信
号ＭＯＤＥ及び逆モード信号／ＭＯＤＥとの関係とを示
す回路図である。
【図１６】 セレクタＳＥＬＰの構成を示す回路図であ
る。
【図１７】 本発明の実施の形態１２を説明する回路図
である。
【図１８】 本発明の実施の形態１２の変形を説明する
回路図である。
【図１９】 本発明の実施の形態１２の変形を説明する
回路図である。
【図２０】 本発明の実施の形態１２を説明する回路図
である。
【図２１】 本発明の実施の形態１３を説明する回路図
である。
【図２２】 本発明の実施の形態１４を説明する回路図
である。
【図２３】 本発明の実施の形態１５を説明する回路図
である。
【図２４】 本発明の実施の形態１６を説明する回路図
である。
【図２５】 本発明の実施の形態１６を説明する回路図
である。
【図２６】 本発明の実施の形態１６の変形を説明する
回路図である。
【図２７】 本発明の実施の形態１７を説明する回路図
である。
【図２８】 本発明の実施の形態１７を説明する回路図
である。
【図２９】 本発明の実施の形態１７の変形を説明する
回路図である。
【図３０】 本発明の実施の形態１８を説明する回路図
である。
【図３１】 本発明の実施の形態１８の変形を説明する
回路図である。
【図３２】 本発明の実施の形態１８の変形を説明する
回路図である。
【図３３】 本発明の実施の形態１８の変形を説明する
回路図である。
【図３４】 本発明の実施の形態１９を説明する回路図
である。
【図３５】 本発明の実施の形態１９の変形を説明する
回路図である。
【図３６】 本発明の実施の形態２０を説明する回路図
である。
【図３７】 本発明の実施の形態２０の変形を説明する
回路図である。
【図３８】 本発明の実施の形態２０の変形を説明する
回路図である。
【図３９】 本発明の実施の形態２０の変形を説明する
回路図である。
【図４０】 本発明の実施の形態２１を説明する回路図
である。
【図４１】 本発明の実施の形態２２を説明する回路図
である。
【図４２】 本発明の実施の形態２２の変形を説明する
回路図である。
【図４３】 本発明の実施の形態２３を説明する回路図
である。
【図４４】 本発明の実施の形態２４を説明する回路図
である。
【図４５】 本発明の実施の形態２５を説明する回路図
である。
【図４６】 本発明の実施の形態２５の第１の変形を説
明する回路図である。
【図４７】 本発明の実施の形態２５の第２の変形を説
明する回路図である。
【図４８】 本発明の実施の形態２５の第３の変形を説
明する回路図である。
【図４９】 本発明の実施の形態２６を説明する回路図
である。
【図５０】 本発明の実施の形態２６の第１の変形を説
明する回路図である。
【図５１】 本発明の実施の形態２６の第２の変形を説
明する回路図である。
【図５２】 本発明の実施の形態２６の第３の変形を説
明する回路図である。
【図５３】 本発明の実施の形態２７を説明する回路図
である。
【図５４】 本発明の実施の形態２８を説明する回路図
である。
【図５５】 本発明の実施の形態２９を説明する回路図
である。
【図５６】 本発明の実施の形態２９の動作を説明する
タイミングチャートである。
【図５７】 本発明の実施の形態３０を説明する回路図
である。
【図５８】 本発明の実施の形態３１を説明する回路図
である。
【図５９】 本発明の実施の形態３１の動作を説明する
タイミングチャートである。
【図６０】 本発明の実施の形態３２を説明する回路図
である。
【図６１】 本発明の実施の形態３３を説明する回路図
である。
【図６２】 本発明の実施の形態３３を説明する回路図
である。
【図６３】 本発明の実施の形態３４を説明する回路図
である。
【図６４】 本発明の実施の形態３４を説明する回路図
である。
【図６５】 本発明の実施の形態３５を説明する回路図
である。
【図６６】 本発明の実施の形態３５を説明する回路図
である。
【図６７】 本発明の実施の形態３６を説明する回路図
である。
【図６８】 本発明の実施の形態３６の動作を説明する
タイミングチャートである。
【図６９】 本発明の実施の形態３７を説明する回路図
である。
【図７０】 本発明の実施の形態３７の動作を説明する
タイミングチャートである。
【図７１】 書き込み動作を同期で、読み出し動作を非
同期で行うＲＡＭの構成を示すブロック図である。
【図７２】 図７１に示されたＲＡＭの動作を示すタイ
ミングチャートである。
【図７３】 本発明の実施の形態３８を説明するブロッ
ク図である。
【図７４】 本発明の実施の形態３８の動作を説明する
タイミングチャートである。
【図７５】 本発明の実施の形態３９を説明するブロッ
ク図である。
【図７６】 本発明の実施の形態４０を説明するブロッ
ク図である。
【図７７】 従来の技術を示す回路図及びタイミングチ
ャートである。
【図７８】 従来の技術を示す回路図及びタイミングチ
ャートである。
【符号の説明】
Ｓ１〜Ｓ５，Ｓ１０，Ｓ１１，ＳＢＹＰ トランスミッ
ションゲート、ＩＮＶ１〜ＩＮＶ７，ＩＮＶ５１，ＩＮ
Ｖ５２，ＩＮＶ６１，ＩＮＶ６２ インバータ、ＳＥＬ
１，ＳＥＬ２，ＳＥＬＳ，ＳＥＬＭ，５０３ セレク
タ、Ｐ１〜Ｐ５，Ｐ１０，Ｐ１１ ＰＭＯＳトランジス
タ、Ｎ１〜Ｎ５，Ｎ１０，Ｎ１１ ＮＭＯＳトランジス
タ、ＮＡＮＤ１，ＮＡＮＤＴＢ，ＮＡＮＤＭＢ，ＮＡＮ
ＤＴｙ ＮＡＮＤゲート、ＮＯＲ１，ＮＯＲＴｙ ＮＯ
Ｒゲート、Ｂ０ “０”チェック回路、Ｂ１ “１”チ
ェック回路、Ｔ１，Ｔ２ クロック信号、Ｔｘ クロッ
ク原信号、ＭＯＤＥ モード信号、４０１〜４０３ フ
リップフロップ、５０１ ＲＡＭコア、５０２ ライト
パルス発生制御回路、６０１ ＯＲ回路、７００〜７０
２ スキャンフリップフロップ。

Claims (61)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２のハーフ・ラッチの直列接
    続によって構成され、入力端子及び出力端子を備えるフ
    リップフロップ回路であって、 （ａ）前記第１のハーフ・ラッチはダイナミック型であ
    り、 （ｂ）前記第２のハーフ・ラッチは（ｂ−１）前記入力
    端子に作動的に結合された入力端と、出力端とを含み、
    その開閉がクロック信号に制御される第１のスイッチ
    と、（ｂ−２）前記第１のスイッチの前記出力端に接続
    された入力端と、前記出力端子に作動的に結合された出
    力端とを含む第１のインバータと、（ｂ−３）第２のイ
    ンバータと、（ｂ−４）その開閉が前記第１のスイッチ
    と相補的である第２のスイッチと、（ｂ−５）その開閉
    がモード信号によって制御される第３のスイッチとを有
    し、 前記第２のインバータ並びに前記第２及び第３のスイッ
    チが、前記第１のインバータの前記出力端と、前記第１
    のインバータの前記入力端との間で直列に接続され、 前記第２及び前記第３のスイッチのいずれもが導通した
    ときには前記第２のインバータが前記第１のインバータ
    と逆並列に接続されるフリップフロップ回路。
  2. 【請求項２】 前記第１のハーフ・ラッチはマスタ・ラ
    ッチとして、前記第２のハーフ・ラッチはスレーブ・ラ
    ッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記第１のハーフ・ラッチを介して間接的に前記入
    力端子に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は直接的にもしくは前記第２のインバータを介して
    間接的に前記出力端子に接続される、請求項１記載のフ
    リップフロップ回路。
  3. 【請求項３】 前記第２のハーフ・ラッチの前記第１の
    スイッチは、第１のＮＭＯＳトランジスタ及び第１のＰ
    ＭＯＳトランジスタを含み、 前記第１のハーフ・ラッチは （ａ−１）入力端子に接続された入力端と、出力端とを
    含み、その開閉が前記第２のハーフ・ラッチの前記第１
    のスイッチと相補的であるスイッチと、 （ａ−２）前記第２のハーフ・ラッチの前記第１のイン
    バータの入力端と、２値論理の一方の論理に対応する第
    １電位を与える第１電位点との間で、前記第１のＰＭＯ
    Ｓトランジスタと直列に接続される第２のＰＭＯＳトラ
    ンジスタと、 （ａ−３）前記第２のハーフ・ラッチの前記第１のイン
    バータの入力端と、２値論理の他方の論理に対応する第
    ２電位を与える第２電位点との間で、前記第１のＮＭＯ
    Ｓトランジスタと直列に接続される第２のＮＭＯＳトラ
    ンジスタとを有し、 前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯ
    Ｓトランジスタのそれぞれのゲートは共通して前記第１
    のハーフ・ラッチの前記スイッチの前記出力端に接続さ
    れる、請求項２記載のフリップフロップ回路。
  4. 【請求項４】 前記第２のハーフ・ラッチはマスタ・ラ
    ッチとして、前記第１のハーフ・ラッチはスレーブ・ラ
    ッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記入力端子に直接的に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は前記第１のハーフ・ラッチを介して間接的に前記
    出力端子に接続される、請求項１記載のフリップフロッ
    プ回路。
  5. 【請求項５】 （ａ）通常の入力信号とスキャンテスト
    用信号とを入力する一対の入力端と、両者のいずれか一
    方が出力される出力端とを有するセレクタと、 （ｂ）出力端子と、 （ｃ）前記セレクタの前記出力端と、前記出力端子との
    間で直列に接続される第１及び第２のハーフ・ラッチと
    を備えるフリップフロップ回路であって、 前記第１のハーフ・ラッチはダイナミック型であり、 前記第２のハーフ・ラッチはモード信号によってダイナ
    ミック型とスタティック型とが切り換えられ、 前記セレクタは前記モード信号によって制御され、前記
    第２のハーフ・ラッチがダイナミック型となるときには
    前記通常の入力信号を出力し、前記第２のハーフ・ラッ
    チがスタティック型となるときには前記スキャンテスト
    用信号を出力するフリップフロップ回路。
  6. 【請求項６】 前記第２のハーフ・ラッチは （ｃ−１）前記セレクタの前記出力端に作動的に結合さ
    れた入力端と、出力端とを含み、その開閉がクロック信
    号に制御される第１のスイッチと、 （ｃ−２）前記第１のスイッチの前記出力端に接続され
    た入力端と、前記出力端子に作動的に結合された出力端
    とを含む第１のインバータと、 （ｃ−３）第２のインバータと、 （ｃ−４）前記クロック信号と前記モード信号との論理
    演算を行う論理ゲートと、 （ｃ−５）その開閉が前記論理ゲートの出力によって制
    御される第２のスイッチとを有し、 前記第２のインバータと前記第２のスイッチとは、前記
    第１のインバータの前記入力端と前記第１のインバータ
    の前記出力端との間で直列に接続され、 前記第２のスイッチが導通したときには前記第２のイン
    バータが前記第１のインバータと逆並列に接続され、 前記第２のスイッチは、前記モード信号が所定の値を採
    って前記第２のハーフ・ラッチをスタティック型にする
    場合にはその開閉が前記第１のスイッチと相補的であ
    り、前記モード信号が他の値を採って前記第２のハーフ
    ・ラッチをダイナミック型にする場合には導通しない、
    請求項５記載のフリップフロップ回路。
  7. 【請求項７】 （ｄ）ホールド信号と、クロック原信号
    と、モード原信号とを入力し、クロック信号及び前記モ
    ード信号を出力する論理回路を更に備え、 前記ホールド信号が第１の値を採った場合には、前記ク
    ロック原信号に基づいて前記クロック信号が、前記モー
    ド原信号に基づいて前記モード信号がそれぞれ決定さ
    れ、 前記ホールド信号が前記第１の値と相補的な第２の値を
    採った場合には、前記クロック原信号及び前記モード原
    信号に拘らず、前記クロック信号及び前記モード信号の
    値が固定される、請求項６記載のフリップフロップ回
    路。
  8. 【請求項８】 前記第１のハーフ・ラッチはマスタ・ラ
    ッチとして、前記第２のハーフ・ラッチはスレーブ・ラ
    ッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記第１のハーフ・ラッチを介して間接的に前記セ
    レクタの前記出力端に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は直接的にもしくは前記第２のインバータを介して
    間接的に前記出力端子に接続される、請求項６記載のフ
    リップフロップ回路。
  9. 【請求項９】 前記第２のハーフ・ラッチはマスタ・ラ
    ッチとして、前記第１のハーフ・ラッチはスレーブ・ラ
    ッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記セレクタの前記出力端に直接的に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は前記第１のハーフ・ラッチを介して間接的に前記
    出力端子に接続される、請求項６記載のフリップフロッ
    プ回路。
  10. 【請求項１０】 前記第２のハーフ・ラッチは （ｃ−１）前記セレクタの前記出力端に作動的に結合さ
    れた入力端と、出力端とを含み、その開閉がクロック信
    号に制御される第１のスイッチと、 （ｃ−２）前記第１のスイッチの前記出力端に接続され
    た入力端と、前記出力端子に作動的に結合された出力端
    とを含む第１のインバータと、 （ｃ−３）第２のインバータと、 （ｃ−４）その開閉が前記第１のスイッチと相補的であ
    る第２のスイッチと、 （ｃ−５）その開閉が前記モード信号によって制御され
    る第３のスイッチとを有し、 前記第２のインバータ並びに前記第２及び第３のスイッ
    チは、前記第１のインバータの前記入力端と前記第１の
    インバータの前記出力端との間で直列に接続され、 前記第２及び第３のスイッチが導通したときには前記第
    ２のインバータが前記第１のインバータと逆並列に接続
    され、 前記第３のスイッチは、前記モード信号が前記第２のハ
    ーフ・ラッチをダイナミック型にする場合には導通しな
    い、請求項５記載のフリップフロップ回路。
  11. 【請求項１１】 （ｄ）ホールド信号と、クロック原信
    号と、モード原信号とを入力し、クロック信号及び前記
    モード信号を出力する論理回路を更に備え、 前記ホールド信号が第１の値を採った場合には、前記ク
    ロック原信号に基づいて前記クロック信号が、前記モー
    ド原信号に基づいて前記モード信号がそれぞれ決定さ
    れ、 前記ホールド信号が前記第１の値と相補的な第２の値を
    採った場合には、前記クロック原信号及び前記モード原
    信号に拘らず、前記クロック信号及び前記モード信号の
    値が固定される、請求項１０記載のフリップフロップ回
    路。
  12. 【請求項１２】 前記第２のインバータは （ｃ−３−１）前記第２のインバータの出力端を構成す
    る一対の出力線と、 （ｃ−３−２）第１の前記出力線と接続されたドレイン
    と、前記第２のインバータの入力端に接続されたゲート
    と、前記第２のインバータの出力する２値論理の一方に
    対応する第１の電位が与えられるソースとを備えるＮＭ
    ＯＳトランジスタと、 （ｃ−３−３）第２の前記出力線と接続されたドレイン
    と、前記第２のインバータの前記入力端に接続されたゲ
    ートと、前記２値論理の他方に対応し、前記第１の電位
    よりも高い第２の電位が与えられるソースとを備えるＰ
    ＭＯＳトランジスタとを更に含み、 前記第２のスイッチはＮＭＯＳトランジスタ及びＰＭＯ
    Ｓトランジスタを用いたトランスミッションゲートであ
    り、 前記第２のスイッチの前記ＰＭＯＳトランジスタのゲー
    ト及び前記第２のスイッチの前記ＮＭＯＳトランジスタ
    のゲートのいずれか一方が前記クロック信号を受け、他
    方が前記クロック信号と相補的な逆クロック信号を受
    け、 前記第２のインバータの前記ＮＭＯＳトランジスタと、
    前記第２のスイッチの前記ＮＭＯＳトランジスタとが直
    列に接続され、 前記第２のインバータの前記ＰＭＯＳトランジスタと、
    前記第２のスイッチの前記ＰＭＯＳトランジスタとが直
    列に接続される、請求項１０記載のフリップフロップ回
    路。
  13. 【請求項１３】 前記第２のスイッチはＮＭＯＳトラン
    ジスタ及びＰＭＯＳトランジスタを用いたトランスミッ
    ションゲートであり、 前記第２のスイッチの前記ＰＭＯＳトランジスタのゲー
    ト及び前記第２のスイッチの前記ＮＭＯＳトランジスタ
    のゲートのいずれか一方が前記クロック信号を受け、他
    方が前記クロック信号と相補的な逆クロック信号を受
    け、 前記第３のスイッチはＮＭＯＳトランジスタ及びＰＭＯ
    Ｓトランジスタを用いたトランスミッションゲートであ
    り、 前記第３のスイッチの前記ＮＭＯＳトランジスタのゲー
    ト及び前記第３のスイッチの前記ＰＭＯＳトランジスタ
    のゲートのいずれか一方には前記モード信号が、他方に
    は前記モード信号と相補的な逆モード信号が、それぞれ
    与えられ、 前記第２のスイッチの前記ＮＭＯＳトランジスタと、前
    記第３のスイッチの前記ＮＭＯＳトランジスタとが直列
    に接続され、 前記第２のスイッチの前記ＰＭＯＳトランジスタと、前
    記第３のスイッチの前記ＰＭＯＳトランジスタとが直列
    に接続される、請求項１２記載のフリップフロップ回
    路。
  14. 【請求項１４】 前記第１のハーフ・ラッチはマスタ・
    ラッチとして、前記第２のハーフ・ラッチはスレーブ・
    ラッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記第１のハーフ・ラッチを介して間接的に前記セ
    レクタの前記出力端に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は直接的にもしくは前記第２のインバータを介して
    間接的に前記出力端子に接続される、請求項１０記載の
    フリップフロップ回路。
  15. 【請求項１５】 前記第１のハーフ・ラッチは （ｃ−５）前記セレクタの前記出力端に接続された入力
    端と、出力端とを含み、その開閉が前記第２のハーフ・
    ラッチの前記第１のスイッチと相補的であるスイッチ
    と、 （ｃ−６）前記第１のハーフ・ラッチの前記スイッチの
    前記出力端に接続された入力端と、前記第２のハーフ・
    ラッチを介して前記出力端子に間接的に接続された出力
    端とを含むインバータとを有し、 前記第１のハーフ・ラッチの前記スイッチはＮＭＯＳト
    ランジスタ及びＰＭＯＳトランジスタを用いたトランス
    ミッションゲートであり、 前記セレクタは （ａ−１）前記通常の入力信号を受ける第１の電流電極
    と、前記第１のハーフ・ラッチの前記スイッチの前記Ｐ
    ＭＯＳトランジスタを介して前記第１のハーフ・ラッチ
    の前記インバータの前記入力端に接続される第２の電流
    電極と、ゲートとを含む第１のＰＭＯＳトランジスタ
    と、 （ａ−２）前記通常の入力信号を受ける第１の電流電極
    と、前記第１のハーフ・ラッチの前記スイッチの前記Ｎ
    ＭＯＳトランジスタを介して前記第１のハーフ・ラッチ
    の前記インバータの前記入力端に接続される第２の電流
    電極と、ゲートとを含む第１のＮＭＯＳトランジスタ
    と、 （ａ−３）前記スキャンテスト用信号を受ける第１の電
    流電極と、前記第１のＰＭＯＳトランジスタの前記第２
    の電流電極に接続される第２の電流電極と、前記第１の
    ＮＭＯＳトランジスタの前記ゲートに接続されたゲート
    とを含む第２のＰＭＯＳトランジスタと、 （ａ−４）前記スキャンテスト用信号を受ける第１の電
    流電極と、前記第１のＮＭＯＳトランジスタの前記第２
    の電流電極に接続される第２の電流電極と、前記第１の
    ＰＭＯＳトランジスタの前記ゲートに接続されたゲート
    と、を含む第２のＮＭＯＳトランジスタとを備え、 前記第１のＮＭＯＳトランジスタの前記ゲート及び前記
    第１のＰＭＯＳトランジスタの前記ゲートのいずれか一
    方には前記モード信号が、他方には前記逆モード信号
    が、それぞれ与えられ、 前記第１のハーフ・ラッチの前記スイッチの前記ＮＭＯ
    Ｓトランジスタの前記ゲート及び前記第１のハーフ・ラ
    ッチの前記スイッチの前記ＰＭＯＳトランジスタの前記
    ゲートのいずれか一方には前記クロック信号が、他方に
    は前記逆クロック信号が、それぞれ与えられる請求項１
    ４記載のフリップフロップ回路。
  16. 【請求項１６】 前記第２のハーフ・ラッチはマスタ・
    ラッチとして、前記第１のハーフ・ラッチはスレーブ・
    ラッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記セレクタの前記出力端に直接的に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は前記第１のハーフ・ラッチを介して間接的に前記
    出力端子に接続される、請求項１０記載のフリップフロ
    ップ回路。
  17. 【請求項１７】 前記第２のハーフ・ラッチの前記第１
    のスイッチはＮＭＯＳトランジスタ及びＰＭＯＳトラン
    ジスタを用いたトランスミッションゲートであり、 前記セレクタは （ａ−１）前記通常の入力信号を受ける第１の電流電極
    と、前記第２のハーフ・ラッチの前記第１のスイッチの
    前記ＰＭＯＳトランジスタを介して前記第１のインバー
    タの前記入力端に接続される第２の電流電極と、ゲート
    とを含む第１のＰＭＯＳトランジスタと、 （ａ−２）前記通常の入力信号を受ける第１の電流電極
    と、前記第２のハーフ・ラッチの前記第１のスイッチの
    前記ＮＭＯＳトランジスタを介して前記第１のインバー
    タの前記入力端に接続される第２の電流電極と、ゲート
    とを含む第１のＮＭＯＳトランジスタと、 （ａ−３）前記スキャンテスト用信号を受ける第１の電
    流電極と、前記第１のＰＭＯＳトランジスタの前記第２
    の電流電極に接続される第２の電流電極と、前記第１の
    ＮＭＯＳトランジスタの前記ゲートに接続されたゲート
    とを含む第２のＰＭＯＳトランジスタと、 （ａ−４）前記スキャンテスト用信号を受ける第１の電
    流電極と、前記第１のＮＭＯＳトランジスタの前記第２
    の電流電極に接続される第２の電流電極と、前記第１の
    ＰＭＯＳトランジスタの前記ゲートに接続されたゲート
    と、を含む第２のＮＭＯＳトランジスタとを備え、 前記第１のＮＭＯＳトランジスタの前記ゲート及び前記
    第１のＰＭＯＳトランジスタの前記ゲートのいずれか一
    方には前記モード信号が、他方には前記モード信号と相
    補的な逆モード信号が、それぞれ与えられ、 前記第２のハーフ・ラッチの前記第１のスイッチの前記
    ＮＭＯＳトランジスタの前記ゲート及び前記第２のハー
    フ・ラッチの前記第１のスイッチの前記ＰＭＯＳトラン
    ジスタの前記ゲートのいずれか一方には前記クロック信
    号が、他方には前記クロック信号と相補的な逆クロック
    信号が、それぞれ与えられる請求項１６記載のフリップ
    フロップ回路。
  18. 【請求項１８】 前記第２のハーフ・ラッチは （ｃ−５）前記モード信号と、比較信号と、前記通常の
    入力信号とが与えられ、前記通常の入力信号が所定の論
    理をとり、前記モード信号及び前記第１の比較信号が活
    性化した場合に、前記第１のインバータの前記入力端に
    所定の電位を与える論理検出手段を更に有する請求項１
    ７記載のフリップフロップ回路。
  19. 【請求項１９】 直列に接続された第１及び第２のフリ
    ップフロップ回路を備えるスキャンパスであって、 前記第１のフリップフロップ回路は （ａ−１）第１の通常の入力信号とスキャンテスト用信
    号とを入力する一対の入力端と、両者のいずれか一方が
    モード信号に基づいて出力される出力端とを含むセレク
    タと、 （ａ−２）出力端子と、 （ａ−３）前記セレクタの前記出力端と、前記出力端子
    との間に設けられたダイナミック型の第１のハーフ・ラ
    ッチと、 （ａ−４）前記セレクタの前記出力端と前記出力端子と
    の間で前記第１のハーフ・ラッチと直列に接続され、前
    記モード信号が第１の論理値及び第２の論理値を採る場
    合に、それぞれダイナミック型とスタティック型とに切
    り換えられて動作する第２のハーフ・ラッチとを有し、 前記第２のフリップフロップ回路は （ｂ−１）第２の通常の入力信号と前記第１のフリップ
    フロップ回路の前記出力端子に与えられた信号とを入力
    する一対の入力端と、両者のいずれか一方がモード信号
    に基づいて出力される出力端とを含むセレクタと、 （ｂ−２）出力端子と、 （ｂ−３）前記セレクタの前記出力端と、前記出力端子
    との間に設けられたダイナミック型の第１のハーフ・ラ
    ッチと、 （ｂ−４）前記セレクタの前記出力端と前記出力端子と
    の間で前記第１のハーフ・ラッチと直列に接続され、前
    記モード信号が第１の論理値及び第２の論理値を採る場
    合に、それぞれダイナミック型とスタティック型とに切
    り換えられて動作する第２のハーフ・ラッチとを有し、 前記第１のフリップフロップ回路の前記セレクタは、前
    記モード信号が前記第１の論理値及び前記第２の論理値
    を採る場合に、それぞれ前記第１の通常の入力信号及び
    前記スキャンテスト用信号を出力し、 前記第２のフリップフロップ回路の前記セレクタは、前
    記モード信号が前記第１の論理値及び前記第２の論理値
    を採る場合に、それぞれ前記第２の通常の入力信号及び
    前記第１のフリップフロップ回路の前記出力端子に与え
    られた信号を出力するスキャンパス。
  20. 【請求項２０】 直列に接続された第１及び第２のフリ
    ップフロップ回路を備えるスキャンパスであって、 前記第１のフリップフロップ回路は （ａ−１）通常の入力信号とスキャンテスト用信号とを
    入力する一対の入力端と、両者のいずれか一方がモード
    信号に基づいて出力される出力端とを含むセレクタと、 （ａ−２）出力端子と、 （ａ−３）前記セレクタの前記出力端と、前記出力端子
    との間に設けられたダイナミック型の第１のハーフ・ラ
    ッチと、 （ａ−４）前記セレクタの前記出力端と前記出力端子と
    の間で前記第１のハーフ・ラッチと直列に接続され、前
    記モード信号が第１の論理値及び第２の論理値を採る場
    合に、それぞれダイナミック型とスタティック型とに切
    り換えられて動作する第２のハーフ・ラッチとを有し、 前記第２のフリップフロップ回路は （ｂ−１）前記第１のフリップフロップ回路の前記出力
    端子に接続された入力端子と、 （ｂ−２）出力端子と、 （ｂ−３）前記入力端子と、前記第２のフリップフロッ
    プ回路の前記出力端子との間に設けられたダイナミック
    型の第１のハーフ・ラッチと、 （ｂ−４）前記入力端子と前記第２のフリップフロップ
    回路の前記出力端子との間で前記第１のハーフ・ラッチ
    と直列に接続され、前記モード信号が前記第１の論理値
    及び前記第２の論理値を採る場合に、それぞれダイナミ
    ック型とスタティック型とに切り換えられて動作する第
    ２のハーフ・ラッチとを有し、 前記第１のフリップフロップ回路の前記セレクタは、前
    記モード信号が前記第１の論理値及び前記第２の論理値
    を採る場合に、それぞれ前記通常の入力信号及び前記ス
    キャンテスト用信号を出力するスキャンパス。
  21. 【請求項２１】 第１及び第２のハーフ・ラッチの直列
    接続によって構成され、入力端子及び出力端子を備える
    フリップフロップ回路であって、 （ａ）前記第１のハーフ・ラッチはダイナミック型であ
    り、 （ｂ）前記第２のハーフ・ラッチは（ｂ−１）前記入力
    端子に作動的に結合された入力端と、出力端とを含み、
    その開閉がクロック信号に制御される第１のスイッチ
    と、（ｂ−２）前記第１のスイッチの前記出力端に接続
    された入力端と、前記出力端子に作動的に結合された出
    力端とを含む第１のインバータと、（ｂ−３）２値論理
    の一方に対応する第１電位を与える第１電位点と、前記
    第１のインバータの前記入力端との間で互いに直列に接
    続される第１乃至第３のスイッチと、（ｂ−４）２値論
    理の他方に対応する第２電位を与える第２電位点と、前
    記第１のインバータの前記入力端との間で互いに直列に
    接続される第４乃至第６のスイッチとを備え、 前記第１及び第４のスイッチの開閉は前記第１のインバ
    ータの出力によって、前記第２のスイッチの開閉は前記
    クロック信号によって、前記第３のスイッチの開閉はモ
    ード信号によって、前記第５のスイッチの開閉は前記ク
    ロック信号と相補的な逆クロック信号によって、前記第
    ６のスイッチの開閉は前記モード信号と相補的な逆モー
    ド信号によって、それぞれ制御される、フリップフロッ
    プ回路。
  22. 【請求項２２】 前記第２のハーフ・ラッチはマスタ・
    ラッチとして、前記第１のハーフ・ラッチはスレーブ・
    ラッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記入力端子に直接的に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は前記第１のハーフ・ラッチを介して間接的に前記
    出力端子に接続される、請求項２１記載のフリップフロ
    ップ回路。
  23. 【請求項２３】 前記第１のハーフ・ラッチはマスタ・
    ラッチとして、前記第２のハーフ・ラッチはスレーブ・
    ラッチとして、それぞれ機能し、 前記第２のハーフ・ラッチの前記第１のスイッチの入力
    端は前記第１のハーフ・ラッチを介して間接的に前記入
    力端子に接続され、 前記第２のハーフ・ラッチの前記第１のインバータの出
    力端は直接的に、もしくは前記第１電位に直接に接続さ
    れる部分を除く前記第１乃至第３のスイッチが直列に接
    続される経路と、前記第２電位に直接に接続される部分
    を除く前記第４乃至第６のスイッチが直列に接続される
    経路とを接続する接続線を介して間接的に、前記出力端
    子に接続される、請求項２１記載のフリップフロップ回
    路。
  24. 【請求項２４】 （ａ）入力端と、出力端とを含み、そ
    の開閉がクロック信号に制御される第１のスイッチと、 （ｂ）前記第１のスイッチの前記出力端に接続された入
    力端と、出力端とを含む第１のインバータと、 （ｃ）第２のインバータと、 （ｄ）その開閉が前記第１のスイッチと相補的である第
    ２のスイッチと、 （ｅ）その開閉がモード信号によって制御される第３の
    スイッチとを備え、 前記第２のインバータ並びに前記第２及び第３のスイッ
    チが、前記第１のインバータの前記出力端と、前記第１
    のインバータの前記入力端との間で直列に接続され、 前記第２及び前記第３のスイッチのいずれもが導通した
    ときには前記第２のインバータが前記第１のインバータ
    と逆並列に接続される記憶回路。
  25. 【請求項２５】 前記第１のインバータはＣＭＯＳゲー
    トアレイの基本セルを用いて構成されたＣＭＯＳインバ
    ータ回路であり、 前記ＣＭＯＳインバータ回路は少なくとも一方の導電型
    のＭＯＳトランジスタが複数並列に接続された、請求項
    ２４記載の記憶回路。
  26. 【請求項２６】 前記第２のインバータはＣＭＯＳゲー
    トアレイの基本セルを用いて構成されたＣＭＯＳインバ
    ータ回路であり、 前記ＣＭＯＳインバータ回路は少なくとも一方の導電型
    のＭＯＳトランジスタが複数並列に接続された、請求項
    ２４記載の記憶回路。
  27. 【請求項２７】 前記第２のインバータの入力端は前記
    第１のインバータの前記出力端に接続され、前記第２の
    スイッチの前記入力端は前記第２のインバータの前記出
    力端に接続され、前記第３のスイッチの前記入力端は前
    記第２のスイッチの前記出力端に接続され、前記第１の
    インバータの前記入力端は前記第３のスイッチの前記出
    力端に接続され、 （ｆ）前記第３のスイッチの前記入力端に接続された出
    力端子を更に備える、請求項２４記載の記憶回路。
  28. 【請求項２８】 （ｇ）入力端と、前記第１のスイッチ
    の前記入力端に接続された出力端とを有するハーフ・ラ
    ッチとを更に備え、 前記ハーフ・ラッチは、前記第１のスイッチの開閉と相
    補的に開閉し、前記ハーフ・ラッチの前記入力端と前記
    出力端との間にするスイッチによってその動作が制御さ
    れる、請求項２７記載の記憶回路。
  29. 【請求項２９】 前記第２のインバータの入力端は前記
    第１のインバータの前記出力端に接続され、前記第２の
    スイッチの前記入力端は前記第２のインバータの前記出
    力端に接続され、前記第３のスイッチの前記入力端は前
    記第２のスイッチの前記出力端に接続され、前記第１の
    インバータの前記入力端は前記第３のスイッチの前記出
    力端に接続され、 （ｆ）前記第３のスイッチの前記入力端に接続された入
    力端と、出力端とを有する第１のドライブ回路とを更に
    備える、請求項２４記載の記憶回路。
  30. 【請求項３０】 （ｇ）入力端と、前記第１のスイッチ
    の前記入力端に接続された出力端とを有するハーフ・ラ
    ッチを更に備え、 前記ハーフ・ラッチは、前記第１のスイッチの開閉と相
    補的に開閉し、前記ハーフ・ラッチの前記入力端と前記
    出力端との間にするスイッチによってその動作が制御さ
    れる、請求項２９記載の記憶回路。
  31. 【請求項３１】 （ｇ）複数の入力端子と、 （ｈ）前記複数の入力端子と前記第１のインバータとの
    間において、前記第１のスイッチと直列に接続され、所
    定の信号によって制御されるセレクタとを更に備える、
    請求項２９記載の記憶回路。
  32. 【請求項３２】 （ｇ）第１及び第２の入力端子と、 （ｈ）いずれも所定の信号によって制御される第１のＰ
    ＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタに
    よって構成されるセレクタとを更に備え、 前記第１のスイッチは、第２のＰＭＯＳトランジスタ及
    び第２のＮＭＯＳトランジスタによって構成され、 前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯ
    Ｓトランジスタが前記第１の入力端子と前記第１のイン
    バータの前記入力端との間で直列に接続され、前記第１
    のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトラン
    ジスタが前記第２の入力端子と前記第１のインバータの
    前記入力端との間で直列に接続される、請求項２９記載
    の記憶回路。
  33. 【請求項３３】 請求項３２記載の記憶回路が複数個直
    列に設けられてスキャンパスを構成し、 リセット信号が与えられ、前記リセット信号に基づいて
    前記モード信号、前記クロック信号及び前記所定の信号
    の論理を固定する論理回路を更に備える記憶回路。
  34. 【請求項３４】 前記所定の信号は前記モード信号が採
    用される、請求項３１記載の記憶回路。
  35. 【請求項３５】 前記所定の信号は前記モード信号が採
    用される、請求項３２記載の記憶回路。
  36. 【請求項３６】 （ｇ）前記第１のインバータの前記出
    力端に接続された入力端と、出力端とを有する第４のス
    イッチと、 （ｈ）前記第４のスイッチの前記出力端に接続された入
    力端と、出力端とを有する第２のドライブ回路とを更に
    備え、 前記第１のスイッチは前記第４のスイッチの開閉と相補
    的に開閉する、請求項２９記載の記憶回路。
  37. 【請求項３７】 前記第２のインバータの入力端は前記
    第１のインバータの前記出力端に接続され、前記第２の
    スイッチの前記入力端は前記第２のインバータの前記出
    力端に接続され、前記第３のスイッチの前記入力端は前
    記第２のスイッチの前記出力端に接続され、前記第１の
    インバータの前記入力端は前記第３のスイッチの前記出
    力端に接続され、 （ｆ）前記第１のインバータの前記出力端に接続された
    入力端と、出力端とを有する第４のスイッチと、 （ｇ）前記第４のスイッチの前記出力端に接続された入
    力端と、出力端とを有する第１のドライブ回路と、 （ｈ）前記第１のインバータの前記出力端に接続された
    入力端と、出力端とを有する第５のスイッチと、 （ｈ）前記第５のスイッチの前記出力端に接続された入
    力端と、出力端とを有する第２のドライブ回路とを更に
    備え、 前記第４及び第５のスイッチは前記第１のスイッチの開
    閉と相補的に開閉し、前記第１のドライブ回路の出力
    と、前記第２のドライブ回路の出力とは相補的な値をと
    る、請求項２４記載の記憶回路。
  38. 【請求項３８】 前記第３のスイッチは前記第２のスイ
    ッチが導通している場合のみ導通する、請求項２４記載
    の記憶回路。
  39. 【請求項３９】 （ａ）複数の入力端子と、 （ｂ）前記複数の入力端子に与えられた信号の内の一対
    を、モード信号に基づいて選択的に出力するセレクタ
    と、 （ｃ）前記セレクタの出力を受ける入力端と、出力端と
    を有するマスタ・ラッチと、 （ｄ）（ｄ−１）前記マスタ・ラッチの前記出力端に接
    続された入力端と、出力端とを含むスイッチと、（ｄ−
    ２）前記スイッチの出力端に接続された入力端と出力端
    とを含むドライブ回路とを有するスレーブ・ラッチと、 （ｅ）一の前記複数の入力端子と接続された入力端と、
    前記スレーブ・ラッチの前記ドライブ回路の前記入力端
    に接続された出力端とを有し、バイパス信号に基づいて
    開閉するバイパス用スイッチとを備え、 前記マスタ・ラッチ及び前記スレーブ・ラッチの少なく
    とも一方が、前記モード信号に基づいてその動作がダイ
    ナミック型とスタティック型に切り替えられるフリップ
    フロップ回路。
  40. 【請求項４０】 前記一の前記複数の入力端子は、前記
    複数の入力端子に与えられた信号の内の前記一対の一方
    である、請求項３９記載のフリップフロップ回路。
  41. 【請求項４１】 （ｆ）前記一の前記複数の入力端子に
    接続された入力端と、前記バイパス用スイッチの前記入
    力端に接続された出力端とを有するバイパス用インバー
    タを更に備える請求項４０記載のフリップフロップ回
    路。
  42. 【請求項４２】 （ｇ）前記バイパス信号と、クロック
    信号の基礎となるクロック原信号とを入力し、前記マス
    タ・ラッチ及び前記スレーブ・ラッチの動作を制御する
    クロック信号を出力する論理回路を更に備え、 前記バイパス信号が第１の値を採った場合には、前記ク
    ロック原信号に基づいて前記クロック信号が決定され、 前記バイパス信号が前記第１の値と相補的な第２の値を
    採った場合には、前記クロック原信号に拘らず、前記ク
    ロック信号の値が固定される、請求項４１記載のフリッ
    プフロップ回路。
  43. 【請求項４３】 前記マスタ・ラッチは （ｃ−１）前記マスタ・ラッチの入力端に接続された入
    力端と、出力端とを含むスイッチと、 （ｃ−２）前記マスタ・ラッチの前記スイッチの出力端
    に接続された入力端と出力端とを含むドライブ回路とを
    更に有し、 前記マスタ・ラッチの前記ドライブ回路は、前記バイパ
    ス用スイッチが導通する場合には固定された値を出力
    し、前記前記バイパス用スイッチが導通しない場合には
    前記マスタ・ラッチの前記スイッチの伝達する信号の変
    化に基づいて変化する信号を出力する、請求項４０記載
    のフリップフロップ回路。
  44. 【請求項４４】 前記一の前記複数の入力端子は、前記
    複数の入力端子に与えられた信号の内の前記一対のいず
    れとも異なる、請求項３９記載のフリップフロップ回
    路。
  45. 【請求項４５】 マスタ・ラッチ及びスレーブ・ラッチ
    として機能する一対のハーフ・ラッチの直列接続を備え
    たフリップフロップ回路であって、 前記一対のハーフ・ラッチの少なくとも一方は、モード
    信号によってダイナミック型／スタティック型に切り替
    わって動作し、 前記マスタ・ラッチ及び前記スレーブ・ラッチは、それ
    ぞれ互いに異なる一対のクロック信号で動作が制御され
    ることを特徴とするフリップフロップ回路。
  46. 【請求項４６】 複数の入力信号から一の前記複数の入
    力信号を前記モード信号に基づいて選択して前記マスタ
    ・ラッチに伝達するセレクタを更に備える、請求項４５
    記載のフリップフロップ回路。
  47. 【請求項４７】 前記一対のクロック信号の一方と、ク
    ロック原信号とを入力し、前記一対のクロック信号の他
    方を生成する論理回路を更に備え、 前記クロック原信号の値が遷移を行う場合は必ず一対の
    遷移を行い、前記一対の遷移は前記一対のクロック信号
    の前記一方が非活性にある期間において存在する、請求
    項４６記載のフリップフロップ回路。
  48. 【請求項４８】 前記一対の前記クロック信号の前記一
    方は前記マスタ・ラッチの動作を制御し、前記一対の前
    記クロック信号の前記他方は前記スレーブ・ラッチの動
    作を制御し、 前記複数の入力信号は一対をなし、 前記モード信号は前記クロック原信号が採用される、請
    求項４７記載のフリップフロップ回路。
  49. 【請求項４９】 複数の第１の入力を入力し、その中か
    ら一つを選択して出力する第１のセレクタと、 前記第１のセレクタの出力を受け、第１のクロック信号
    で動作して第１の出力を出力する第１のハーフ・ラッチ
    と前記第１の出力と、少なくとも一つの第２の入力とを
    入力し、その中から一つを選択して出力する第２のセレ
    クタと、 前記第２のセレクタの出力を受け、第２のクロック信号
    で動作して第２の出力を出力する第２のハーフ・ラッチ
    とを備えるフリップフロップ回路。
  50. 【請求項５０】 前記複数の第１の入力の個数は２であ
    り、前記第２の入力の個数は１であり、前記第１及び第
    ２のセレクタはいずれもモード信号によってその動作が
    制御される、請求項４９記載のフリップフロップ回路。
  51. 【請求項５１】 前記第１及び第２のハーフ・ラッチの
    少なくとも一方が前記モード信号に基づいてダイナミッ
    ク型／スタティック型が切り替わって動作する、請求項
    ５０記載のフリップフロップ回路。
  52. 【請求項５２】 （ａ）入力端と、出力端とを有する第
    １のスイッチと、 （ｂ）前記第１のスイッチの前記出力端に接続された入
    力端と、出力端とを有する第１のインバータと、 （ｃ）前記第１のインバータの前記出力端に接続された
    入力端と、出力端とを有する第２のインバータと、 （ｄ）前記第１のインバータの前記出力端に接続された
    第１のハーフ・ラッチと、 （ｅ）前記第２のインバータの前記出力端に接続された
    第２のハーフ・ラッチとを備え、 前記第１及び第２のハーフ・ラッチは互いに同期して動
    作し、 前記第１のスイッチは前記第１及び第２のハーフ・ラッ
    チが情報を伝達する状態にあるときに非導通し、情報を
    保持する状態にあるときに導通する、するフリップフロ
    ップ回路。
  53. 【請求項５３】 （ｆ）前記第２のインバータの前記出
    力端と、前記第１のインバータの前記入力端との間に介
    在する第２のスイッチを更に備え、 前記第２のスイッチは前記第１及び第２のハーフ・ラッ
    チが情報を伝達する状態にあるときに導通し、情報を保
    持する状態にあるときに非導通する、請求項５２記載の
    フリップフロップ回路。
  54. 【請求項５４】 （ｇ）前記第２のインバータの前記出
    力端と、前記第１のインバータの前記入力端との間で、
    前記第２のスイッチと直列に接続される第３のスイッチ
    を更に備え、 前記第３のスイッチはモード信号によって前記第１及び
    第２のスイッチ、並びに前記第１及び第２のハーフ・ラ
    ッチとは独立して開閉する、請求項５３記載のフリップ
    フロップ回路。
  55. 【請求項５５】 （ｈ）複数の入力端子と、 （ｉ）前記複数の入力端子に与えられた信号を択一的に
    前記第１のスイッチの前記入力端に与えるセレクタとを
    更に備え、前記セレクタは前記第３のスイッチの開閉と
    同期して動作する、請求項５４記載のフリップフロップ
    回路。
  56. 【請求項５６】 アドレスに対応してデータの書き込み
    及び読み出しが行われるコア部と、 書き込み許可原信号を入力し、これをクロック信号に基
    づいたタイミングで出力する第１のフリップフロップ
    と、 書き込まれるべき前記データを入力し、これを前記クロ
    ック信号に基づいたタイミングで前記コア部に出力する
    第２のフリップフロップと、 前記第１のフリップフロップの出力を入力し、これを前
    記クロック信号に基づいたタイミングで書き込み許可信
    号として前記コア部に与える書き込み制御部と、 読み出しアドレスが与えられる第１入力端と、書き込み
    アドレスが与えられる第２入力端と、出力端とを有する
    選択手段とを備え、 前記選択手段の前記出力端は （ａ）前記第１のフリップフロップの出力の値が書き込
    み動作に対応している場合には、前記書き込みアドレス
    を前記クロック信号に基づいたタイミングで前記コア部
    に与え、 （ｂ）前記第１のフリップフロップの出力の値が読み出
    し動作に対応している場合には、前記読み出しアドレス
    を前記コア部に与え、 前記コア部は、前記書き込み許可信号が活性化すること
    により、前記選択手段の前記出力端に与えられた信号に
    対応する前記アドレスに前記第２のフリップフロップの
    出力を書き込む記憶回路。
  57. 【請求項５７】 前記選択手段は前記第２入力端に接続
    され、前記クロック信号に基づいたタイミングで前記書
    き込み信号を伝達させる第３のフリップフロップと、 前記第１入力端に接続された第１端と、前記第３のフリ
    ップフロップに接続された第２端と、前記選択手段の前
    記出力端に接続された出力端と、前記第１のフリップフ
    ロップの出力端に接続された制御端とを含む選択器とを
    有し、 前記選択器は前記制御端に与えられた値に従って、自身
    の前記出力端に前記第１端に与えられた信号及び前記第
    ２端に与えられた信号のいずれか一方を与える、請求項
    ５６記載の記憶回路。
  58. 【請求項５８】 前記第３のフリップフロップはスキャ
    ンタイプのフリップフロップであり、 前記選択手段にはテスト信号も与えられ、前記テスト信
    号が活性化している場合及び前記第１のフリップフロッ
    プの出力が書き込み動作に対応している場合の少なくと
    も一方の場合には、自身の前記出力端に自身の前記第２
    端に与えられた信号を与える、請求項５７記載の記憶回
    路。
  59. 【請求項５９】 前記選択手段は前記書き込みアドレス
    及びスキャンテスト用信号をモード信号に基づいて選択
    的に出力するセレクタと、 前記セレクタの出力を伝達するマスタ・ラッチと、 前記マスタ・ラッチの出力端に接続された入力端と、出
    力端とを含むスイッチを有し、これを介して前記マスタ
    ・ラッチの出力を伝達するスレーブ・ラッチと、 前記読み出しアドレスが与えられる入力端と、前記スレ
    ーブ・ラッチの前記ドライブ回路の前記入力端に接続さ
    れた出力端とを有し、バイパス信号の活性／非活性に基
    づいてそれぞれＯＮ／ＯＦＦするバイパス用スイッチと
    を備え、 前記バイパス信号は、前記テスト信号が活性化している
    場合及び前記第１のフリップフロップの出力が書き込み
    動作に対応している場合の少なくとも一方の場合に非活
    性化し、 前記バイパス信号が活性化した場合には前記スレーブ・
    ラッチの前記スイッチは前記クロック信号に依らずに非
    導通する、請求項５６記載の記憶回路。
  60. 【請求項６０】 前記マスタ・ラッチ及び前記スレーブ
    ・ラッチの一方は、 ｉ）前記モード信号が前記セレクタに前記スキャンテス
    ト用信号を出力させるように制御する場合に、スタティ
    ック型として動作し、 ｉｉ）前記モード信号が前記セレクタに前記書き込みア
    ドレスを出力させるように制御する場合に、ダイナミッ
    ク型として動作し、 他方はダイナミック型として動作する、請求項５９記載
    の記憶回路。
  61. 【請求項６１】 前記第１の入力端と前記第２の入力端
    とは共通に接続され、前記書き込みアドレス及び前記読
    み出しアドレスのいずれもが共通して与えられる、請求
    項５８乃至請求項６０のいずれか一つに記載の記憶回
    路。
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