JP4290818B2 - ビット演算付加データの高速転送回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、転送すべきデータにビット演算した付加データをその転送データに付加して転送するデータ転送回路に関し、特にPDCやPHS方式の電話機,その他の無線装置に用いられるデータ転送回路に関する。
【0002】
【従来の技術】
このようなデータの転送は、一般的にデータレートでリタイミングして転送フレームに同期して転送されるものではあるが、近年、このリタイミングの回数を少なくして、より高速にCRC等のビット演算を付加したデータ転送をすることが要求されている。
【0003】
CRCビットを含んだデータ転送の一般的な例は、特開平7−283757号公報に開示されている様に、予めCRC演算を行い、CRCビットを付加したデータを一時データバッファに格納し、送信要求に合わせてデータを転送するものである。これを、図7に示しておく。
【0004】
【発明が解決しようとする課題】
このような従来のデータ転送回路では、予めデータをバッファに格納しているため、データを送出するまでの待ち時間が多くかかり、データ転送を高速に行うことができない。また、当該回路ではマイクを通してデータ化された音声データの単一チャネルの転送回路を示すものであるが、仮に複数チャネルを多重転送しようとすると、通常は、CRC演算器とデータバッファ等からなる転送処理全体をパラレルに構成しなければならない。そのため、データ転送回路の回路規模が大きくなるという問題もある。
【0005】
そこで、本発明では、送信用データにCRC等のビット演算を付加したデータを転送するようなデータ転送回路であっても高速転送を可能とし、かつ小規模の回路で実現しうることを目的とする。
【0006】
【課題を解決するための手段】
本発明によると、転送すべきデータの前に、当該データをビット演算することにより生成されたビット演算データを付加したデータを転送するデータ転送回路において、前記転送すべきデータを格納するメモリと、前記メモリに格納された同一データに対し少なくとも2回の読出信号を与える制御部と、前記メモリから読み出されたデータを入力とし、当該データをビット演算することによりビット演算データを生成し出力するビット演算器と、前記ビット演算器の出力と前記メモリから読み出されたデータを入力とし、前記制御部が出力するタイミングによりビット演算データ又は前記メモリから読み出したデータの何れか一つを選択し出力するセレクタとを備え、前記制御部は、1回目のメモリ読み出しデータをビット演算したビット演算データが前記セレクタに入力されている間は当該ビット演算データが出力されるように前記セレクタに制御信号を与え、前記1回目に読み出されたデータをビット演算することで生成されたビット演算データの全ての転送が完了しこれに連続して当該2回目に読み出したデータが前記セレクタから出力されるタイミングで前記2回目の読出信号を前記メモリに出力することを特徴とするデータ転送回路を得ることができる。
【0007】
また、前記制御部は、開始タイミングの入力によりカウント動作を開始し前記読出信号のタイミング及びメモリアクセスの回数を制御する第1のカウンタと、第1のカウンタが所定の値を保持する間カウントアップを続けメモリアクセスに必要なアドレス信号を出力する第2のカウンタと、第1のカウンタ及び第2のカウンタの出力をデコードし各回路に制御信号を出力するデコーダとで構成することができる。
【0008】
また、転送すべきデータが2チャネルで構成され、第1のチャネルのデータの前に当該データをビット演算することにより生成された第1のビット演算データを付加したデータを転送した後、続けて第2のチャネルのデータの後ろに当該データをビット演算することにより生成された第2のビット演算データを付加したデータを転送するデータ転送回路において、前記第1のチャネルのデータを格納する第1のメモリと、前記第2のチャネルのデータを格納する第2のメモリと、前記第1のメモリに格納された同一データに対し連続して2回の読出信号を与え、メモリアクセスの終了後これに連続して第2のメモリに対し読出信号を与える制御部と、前記第1及び第2のメモリから読み出されたデータをビット演算することによりビット演算データを生成し出力するビット演算器と、前記ビット演算器の出力と前記第1及び第2のメモリから読み出されたデータを入力とし前記制御部が出力するタイミングにより、前記第1のチャネルのデータ、第2のチャネルのデータ、前記第1のビット演算データ、又は前記第2のビット演算データのいずかれ一つを選択し出力するセレクタとを備え、前記制御部は、前記第1のメモリに対し1回目に読み出した第1のチャネルのデータをビット演算することにより生成された第1のビット演算データと、前記第2のメモリから読み出した第2のチャネルのデータをビット演算することにより生成された第2のビット演算データが前記セレクタに入力されている間は当該第1及び第2のビット演算データが出力されるように前記セレクタに制御信号を与え、前記1回目に読み出されたデータをビット演算することで生成された第1のビット演算データの全ての転送が完了しこれに連続して第1のメモリから2回目に読み出されたデータが前記セレクタから出力されるタイミングで2回目の読出信号を第1のメモリに出力することを特徴とするデータ転送回路を得ることもできる。
【0009】
更に、前記1回目に読み出したデータをビット演算することにより生成されたビット演算データがセレクタから出力されるタイミングが、データ転送のフレームタイミングに一致するように前記1回目の読出信号を制御部が出力することで送信フレームに同期したデータ転送回路を得ることもできる。
【0010】
【発明の実施の形態】
以下、本発明に係るデータ転送回路の一実施の形態につき図面を参照しながら説明する。図1は、本実施の形態の構成を示すブロック図である。図1を参照すると、データ転送回路は、演算データを転送データの先頭に付加するために、転送データを一時的に格納するメモリ2を有している。制御部1は、データ転送回路の全体制御を司り、メモリから転送すべきデータの読み出し回数等の制御の他にセレクタ5の出力データを選択する等の機能を有する。P/S変換回路3は、メモリ2とCRC演算器4との間に設けられ、メモリ2から出力されたパラレルデータをシリアルデータに変換する。CRC演算器4は、P/S変換回路3から出力されたデータにCRC演算を施し、演算の結果得られたCRCデータをセレクタ5に出力する。セレクタ5は、制御部1の制御に従い、データ(P/S変換回路3の出力データ)か、CRCビット(CRC演算器4の出力データ)かを選択し出力する。
【0011】
図2は、本発明の実施の形態における制御部1の構成例を示すブロック図である。図2において、制御部1は、カウンタ1a、カウンタ1b及びデコーダ1cから構成される。カウンタ1aは、メモリアクセスのタイミングと回数を制御するためのもので、開始タイミングの入力をうけてカウント動作を開始する。カウンタ1bは、メモリアクセスの回数毎のアクセス期間を制御するためのもので、カウンタ1aの変化に従属しカウントアップあるいはリセットがされない限りカウントアップを続ける。デコーダ1cは、メモリ2、P/S変換回路3、CRC演算器4及びセレクタ5に動作タイミングを出力する機能を果たすもので、カウンタ1a及びカウンタ1bの出力をデコードすることで各種の制御信号を出力する。デコーダ1cには、予めシステムで定義された制御情報が与えられ又は上位部からその都度与えられることにより、連続転送に必要な制御信号が出力される。
【0012】
次に、図1のデータ転送回路の動作について、図3に示すタイムチャートを参照しながら説明する。
【0013】
図3に示すタイムチャートでは、転送データにCRC演算を施し、演算されたCRCビットを転送データの前に付加したデータを転送する場合の動作を示す。本発明においては、ビット演算データを付加した1フレームを転送する際において、転送動作を高速かつ連続して行うことを可能とするため、メモリ2に格納された同一データに対して2回のメモリアクセスを行い、1回目のメモリアクセスをCRC演算用、2回目のメモリアクセスをデータ転送用とすることを特徴としている。
【0014】
これら2回に渡るメモリアクセスの開始からデータ転送が完了するまでの期間を1サイクルとし、開始タイミングの入力を受けて動作を開始するカウンタ1aのカウント値「0」から「2」までの期間が当該1サイクルに相当する。そして、1サイクルが終了すると、カウンタ1aのカウント値は「0」にリセットされ、以下同様の動作を繰り返す。カウンタ1aに連動するカウンタ1bは、カウンタ1aのカウント値の変化によりカウントアップを開始し、次にカウンタ1aが変化するまでカウントアップを続ける。
【0015】
まず、1回目のメモリアクセスでは、開始タイミングをトリガとしてカウンタ1aは所定期間「0」を保持する。一方、カウンタ1bは、0からnまでカウントアップを続ける。デコーダ1cは、カウンタ1a及びカウンタ1bのカウント値をデコードしメモリ2にアドレス信号を出力することで1回目のデータ読み出しが行われ(図中のDATA READ 1)、P/S変換回路3を介してCRC演算器4にてクロック単位で演算処理が行われCRCデータが生成される。
【0016】
ここで、1回目のメモリアクセスに着目すると、カウンタ1aが「0」の値を示す期間の途中で転送データの読み出しが完了していることが分かる。すなわち、転送対象のデータ読み出しに際して付加期間が設けられているのであるが、これは、読み出したデータにCRC演算を施し、生成されたCRCデータの転送に連続して2回目のメモリアクセスにより読み出したデータの転送を連続して開始できるように、当該期間をメモリアクセスに必要な時間よりも余分に設けているものである。
【0017】
2回目のメモリアクセスは、カウンタ1aのカウント値が「1」の期間に相当し、今までカウントアップを続けていたカウンタ1bは、それまでの値をリセットし0から再度カウントアップを行う。デコーダ1cは、両カウンタの出力をデコードし前述と同様に同一データに対し2回目の読み出しを行う。そして、2回目に読み出された該データは、予めタイミング調整された付加期間により、CRCデータの最後尾ビットに連続して転送が開始される。カウンタ1bのカウント値が「m」まで終了すると、2回目のメモリアクセスが終了することになる。
【0018】
2回目のメモリアクセスが完了すると、カウンタ1aのカウント値は「2」にカウントアップされる。当該期間は、メモリアクセスの完了からデータの転送との遅延時間を補完するために設けたものである。
【0019】
なお、上記の付加期間及び遅延時間を補完するために設けた期間においても、各カウンタのカウント値がデコーダに1cに出力されることとなるが、デコーダ1cに当該カウント値の組み合わせが入力された場合、メモリアクセスを無効とするか、あるいは読み出したデータの転送を禁止する制御信号をセレクタ5に出力することで不要なデータ転送を回避できる。
【0020】
次に、本発明の第2の実施の形態について図面を参照して詳細に説明する。本発明の実施形態としては前述の第1の実施形態がその基本的構成をなすが、以下に示すデータ転送回路においては、2チャンネル(以下、CHという)のデータを多重送信するものである。
【0021】
図4を参照すると、このデータ転送回路は、制御部1による制御の下、CODECによって符号化された音声データとCPUから出力された制御データの2CHを、各々専用のメモリ2a、2bに一時格納し、CRC演算したCRCビットを付加してセレクタ5から出力するものである。
【0022】
次に、データ転送回路を構成する各ブロックについて簡単に説明する。制御部1は、CPUから受け取った制御情報を基に動作タイミング等を決定する制御信号を各回路ブロックに出力する。
【0023】
CPUは、制御部1に制御情報を出力する他、多重CHの一方である制御データを有し、後段の制御データ用メモリ2bに出力する。CPUは、制御データ用メモリ2aへの格納と、CHの基本制御を行う。
【0024】
音声データ用メモリ2aと制御データ用メモリ2bとで構成されるメモリ部は、夫々音声データと制御データを格納するメモリであって、セレクタ2cに並列に接続されている。メモリの読み出しは、後述する制御部1のカウンタの値に応じて動作が行われる。
【0025】
セレクタ2cは、メモリ2a、2bから読み出されたデータを制御部1の制御に従って選択し、後段のP/S変換回路3に出力する。
【0026】
P/S変換回路3、CRC演算器4、及びセレクタ5の機能及び接続関係については、先の実施形態と同様であるが、転送すべきデータが多重CHであることとこれらを演算したCRCビットを付加した多重データを生成するため、主に各部の動作タイミングの点で先の実施形態と異なる。
【0027】
図5に図4の制御部1の構成を示す。制御部1は、先に示した実施形態と同様、カウンタ1a、カウンタ1b及びデコーダ1cを有し、多重CHの制御に対応するためにセレクタ1dを備える。カウンタ1aとカウンタ1bは、CPUから出力される開始タイミングでカウント動作を開始する。デコーダ1cは、カウンタ1a及び1bのカウント値を各ブロックの動作タイミングに合わせてデコードしている。セレクタ1dでは、CHの種類,レート等により各ブロックの動作タイミングが異なる為に、これによりデコーダ1dのデコード値をセレクトしている。この出力が、各ブロックを制御する制御信号となる。
【0028】
次に、図4のデータ転送回路の動作について、図6に示すタイムチャートを参照しながら説明する。
【0029】
図6に示すタイムチャートでは、音声データをCRC演算したCRCデータを音声データの前に付加し、次に制御データをCRC演算したCRCデータを制御データの後ろに付加して転送する場合のタイミングを示している。当該実施の形態においては、メモリ部に対するメモリアクセスを3回行う。すなわち、音声データについては、CRC演算したCRCデータを音声データの前に付加するため音声データ用メモリに対し2回のメモリアクセスを行い、制御データについては、CRCデータを制御データの後ろに付加するため制御データ用メモリに対し1回のメモリアクセスを行っている。
【0030】
これら3回に渡るメモリアクセスの開始からデータ転送が完了するまでの期間を1サイクルとし、開始タイミングの入力を受けて動作を開始するカウンタ1aのカウント値「0」から「2」までの期間が当該1サイクルに相当する。そして、1サイクルが終了すると、カウンタ1aのカウント値は「0」にリセットされ、以下同様の動作を繰り返す。カウンタ1bは、カウンタ1aのカウント値の変化によりカウントアップを開始し、次にカウンタ1aが変化するまでカウントアップを続ける。
【0031】
まず、1回目のメモリアクセスでは、音声データ用メモリに対するものであって、開始タイミングをトリガとしてカウンタ1aは所定期間「0」を保持する。一方、カウンタ1bは、0からnまでカウントアップを続ける。デコーダ1cは、カウンタ1a及びカウンタ1bのカウント値をデコードしメモリ2にアドレス信号を出力することで1回目のデータ読み出しが行われ(図中の音声DATA READ 1)、P/S変換回路3を介してCRC演算器4にてクロック単位で演算処理が行われCRCデータが生成される。カウンタ1aが「0」の値を示す期間の設定については、第一の実施形態と同様な基準により定める。
【0032】
また、2回目のメモリアクセスについても、第一の実施形態と同様の動作を行い、カウンタ1aが「1」を示す期間の設定についても、カウンタ1aのカウント値が「1」の期間に相当し、今までカウントアップを続けていたカウンタ1bは、それまでの値をリセットし0から再度カウントアップを行う。デコーダ1cは、両カウンタの出力をデコードし前述と同様に同一データに対する2回目のメモリアクセスを行う(図中の音声DATA READ2)。そして、当該データは、前記した1回目のメモリアクセスに連続転送に必要とされる付加期間が設けられているため、CRCデータの最後尾ビットに連続して転送が開始される。カウンタ1bのカウント値が「m」まで終了すると、2回目のメモリアクセスが終了することになる。このカウント値「m」は、音声データの読み出し期間と一致する。
【0033】
音声データのメモリアクセスが終了すると、カウンタ1aのカウント値は「2」にカウントアップされ、3回目のメモリアクセスとして音声データに連続して制御データ用メモリ2bから制御データの読み出しが行われる(図中の制御DATA READ1)。3回目のメモリアクセスでは、制御データの転送と同時に制御データに対するCRC演算を行うので、データ転送終了後、続けて当該CRCデータの転送を行うことができる。
【0034】
3回目のメモリアクセスが完了すると、当該期間は、データの読み出し完了からデータ転送との遅延時間を補完するためにカウンタ1aのカウント値は「3」にカウントアップされ所定期間の経過後にカウンタ1aのカウントは「0」にリセットされ、メモリアクセスからデータ転送に至る1サイクルが終了する。
【0035】
また、CPUでは、指定する開始タイミングをCRC演算処理に要する処理時間分早めているので、フレームタイミングに同期したデータ転送を実現することができる。この時の処理遅延時間は、転送するCHの種類によって決まっているので、本回路がCPUに対して予めこの時間を通知している。
【0036】
以上により、本実施の形態によると、多チャンネルを1つのフレーム内で切れ目なく転送出来るという効果が得られる。
【0037】
また、上記実施の形態においては、CRC演算器を例に説明したが、特にCRC演算器に限定する必要はなく、データ転送に際して転送データに対して演算した演算データを転送データの前に付加する転送回路の全てに適用できるため、他のビット演算器としても良い。また、ビット演算方方法の異なるデータを取り扱う場合は、このビット演算器だけをパラレルに構成するだけで対応することができる。更に、多チャンネルを1フレーム内に転送する場合では、カウンタ1aのカウント値を上げる設定を追加することで可能とする。
【0038】
【発明の効果】
上記各形態では、フレームに跨る事のないデータ転送という作用・効果をカウンタの制御を用いて得られ、本発明の目的が達成される。
【0039】
しかも、本形態では、CPU制御によりフレームタイミングを場合ごとに必要な時間の分だけ前倒ししているので、フレームに同期したデータを転送できるという相乗的な効果を奏する。
【0040】
以上説明したように、本発明によれば、ビット演算付加データのカウンタによる制御という基本構成に基づき高速化を実現したデータ転送回路を提供することができる。また、データの多重度をあげる場合、回路構成上、パラレルに構成する部分を必要最小限としたため、回路の簡略化を図ることができる。
【図面の簡単な説明】
【図1】本発明を適用した第一の実施の形態に係るデータ転送回路のブロック図。
【図2】第一の実施の形態に係るデータ転送回路の制御部の構成図。
【図3】第一の実施の形態に係るデータ転送回路の動作を示すタイミングチャート。
【図4】本発明を適用した第二の実施の形態に係るデータ転送回路のブロック図。
【図5】第二の実施の形態に係るデータ転送回路の制御部の構成図。
【図6】第二の実施の形態に係るデータ転送回路の動作を示すタイミングチャート。
【図7】従来におけるデータ転送回路のブロック図。
【符号の説明】
1 制御部
1a カウンタ
1b カウンタ
1c デコーダ
1d セレクタ
2 メモリ
2a 音声データ用メモリ
2b 制御データ用メモリ
2c セレクタ
3 P/S変換回路
4 CRC演算器
5 セレクタ
Claims (4)
- 転送すべきデータの前に、当該データをビット演算することにより生成されたビット演算データを付加したデータを転送するデータ転送回路において、
前記転送すべきデータを格納するメモリと、
前記メモリに格納された同一データに対し少なくとも2回の読出信号を与える制御部と、
前記メモリから読み出されたデータを入力とし、当該データをビット演算することによりビット演算データを生成し出力するビット演算器と、
前記ビット演算器の出力と前記メモリから読み出されたデータを入力とし、前記制御部が出力するタイミングによりビット演算データ又は前記メモリから読み出したデータの何れか一つを選択し出力するセレクタとを備え、
前記制御部は、1回目のメモリ読み出しデータをビット演算したビット演算データが前記セレクタに入力されている間は当該ビット演算データが出力されるように前記セレクタに制御信号を与え、前記1回目に読み出されたデータをビット演算することで生成されたビット演算データの全ての転送が完了しこれに連続して当該2回目に読み出したデータが前記セレクタから出力されるタイミングで前記2回目の読出信号を前記メモリに出力することを特徴とするデータ転送回路。 - 前記制御部は、開始タイミングの入力によりカウント動作を開始し前記読出信号のタイミング及びメモリアクセスの回数を制御する第1のカウンタと、第1のカウンタが所定の値を保持する間カウントアップを続けメモリアクセスに必要なアドレス信号を出力する第2のカウンタと、第1のカウンタ及び第2のカウンタの出力をデコードし各回路に制御信号を出力するデコーダとを有することを特徴とする請求項1に記載のデータ転送回路。
- 転送すべきデータが2チャネルで構成され、第1のチャネルのデータの前に当該データをビット演算することにより生成された第1のビット演算データを付加したデータを転送した後、続けて第2のチャネルのデータの後ろに当該データをビット演算することにより生成された第2のビット演算データを付加したデータを転送するデータ転送回路において、
前記第1のチャネルのデータを格納する第1のメモリと、前記第2のチャネルのデータを格納する第2のメモリと、
前記第1のメモリに格納された同一データに対し連続して2回の読出信号を与え、メモリアクセスの終了後これに連続して第2のメモリに対し読出信号を与える制御部と、
前記第1及び第2のメモリから読み出されたデータをビット演算することによりビット演算データを生成し出力するビット演算器と、
前記ビット演算器の出力と前記第1及び第2のメモリから読み出されたデータを入力とし前記制御部が出力するタイミングにより、前記第1のチャネルのデータ、第2のチャネルのデータ、前記第1のビット演算データ、又は前記第2のビット演算データのいずかれ一つを選択し出力するセレクタとを備え、
前記制御部は、前記第1のメモリに対し1回目に読み出した第1のチャネルのデータをビット演算することにより生成された第1のビット演算データと、前記第2のメモリから読み出した第2のチャネルのデータをビット演算することにより生成された第2のビット演算データが前記セレクタに入力されている間は当該第1及び第2のビット演算データが出力されるように前記セレクタに制御信号を与え、前記1回目に読み出されたデータをビット演算することで生成された第1のビット演算データの全ての転送が完了しこれに連続して第1のメモリから2回目に読み出されたデータが前記セレクタから出力されるタイミングで2回目の読出信号を第1のメモリに出力することを特徴とするデータ転送回路。 - 前記制御部は、前記1回目に読み出したデータをビット演算することにより生成されたビット演算データがセレクタから出力されるタイミングが、データ転送のフレームタイミングに一致するように前記1回目の読出信号を出力することを特徴とする請求項1乃至3に記載のデータ転送回路。
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