JP2567428B2 - データ転送速度変換装置 - Google Patents
データ転送速度変換装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は伝送速度の異なる直列信号処理装置と並列信
号処理装置間のデータ転送に係り、高能率でしかも信頼
性の高いデータ転送を行うための速度変換装置に関す
る。
号処理装置間のデータ転送に係り、高能率でしかも信頼
性の高いデータ転送を行うための速度変換装置に関す
る。
従来の複合プリンタシステムでは、特開昭60−54042
号公報に記載のように、イメージスキヤナ（以下IS）で
読み取つた画像データや光プリンタに印刷するビデオデ
ータなどの直列信号は、信号の転送が開始されると途中
で止めることはできない。またこのような直列信号に対
し、データを処理する中央処理装置（以下CPU）は８ビ
ツト、または16ビツト単位でデータを扱うため、データ
の直列・並列変換が必要である。その中でも並列／直列
変換（以下P/S）に関しては、 DP:CPUが送る１ワード当りの並列信号の転送速度（ワー
ド／秒） NB:並列ビツト数（ビツト／ワード） DS:外部へ送る直列信号の転送速度（ビツト／秒） TPS:P/Sに要する時間（秒／ワード） とするとCPUから外部へ直接、何も介さずにデータを送
る場合は、 が成り立つ必要がある。しかし複合プリンタシステムで
は両者の伝送速度が大きく異なるため（１）式は成立し
ない。そのため、従来は第２図に示すようにCPUと外部
機器との間にバツフアメモリ（以下BM）101を設け、そ
こに一時的にデータを蓄積することにより、両者の伝送
速度の違いを解消する方法をとつている。このBMには先
入れ先出し（以下FIFO）メモリや交代バツフアメモリを
使用している。
号公報に記載のように、イメージスキヤナ（以下IS）で
読み取つた画像データや光プリンタに印刷するビデオデ
ータなどの直列信号は、信号の転送が開始されると途中
で止めることはできない。またこのような直列信号に対
し、データを処理する中央処理装置（以下CPU）は８ビ
ツト、または16ビツト単位でデータを扱うため、データ
の直列・並列変換が必要である。その中でも並列／直列
変換（以下P/S）に関しては、 DP:CPUが送る１ワード当りの並列信号の転送速度（ワー
ド／秒） NB:並列ビツト数（ビツト／ワード） DS:外部へ送る直列信号の転送速度（ビツト／秒） TPS:P/Sに要する時間（秒／ワード） とするとCPUから外部へ直接、何も介さずにデータを送
る場合は、 が成り立つ必要がある。しかし複合プリンタシステムで
は両者の伝送速度が大きく異なるため（１）式は成立し
ない。そのため、従来は第２図に示すようにCPUと外部
機器との間にバツフアメモリ（以下BM）101を設け、そ
こに一時的にデータを蓄積することにより、両者の伝送
速度の違いを解消する方法をとつている。このBMには先
入れ先出し（以下FIFO）メモリや交代バツフアメモリを
使用している。
このBMを用いた場合、 DW:BMに書き込む速度（ワード／秒） DR:BMから読み出す速度（ワード／秒） とすると一般的に が成り立つ必要がある。DW＝DRの場合は、BMが不要であ
るが上述したように、複合プリンタシステムでは一般的
に成立しない。しかし、DW＞DRのとき外部へ連続した直
列信号を送ることが可能になる。このとき、BMのメモリ
容量Ｍ（ワード）は、DWとDRの最小公倍数とプログラム
によるデータ編集時間TP（秒）を考慮して決定する。即
ち、 Ｍ＝ａ・DW＝ｂ・DR …（３） （ａとｂは互いに素で、単位は時間に相当する。） および からＭを求める。
るが上述したように、複合プリンタシステムでは一般的
に成立しない。しかし、DW＞DRのとき外部へ連続した直
列信号を送ることが可能になる。このとき、BMのメモリ
容量Ｍ（ワード）は、DWとDRの最小公倍数とプログラム
によるデータ編集時間TP（秒）を考慮して決定する。即
ち、 Ｍ＝ａ・DW＝ｂ・DR …（３） （ａとｂは互いに素で、単位は時間に相当する。） および からＭを求める。
このような、BMへのデータ入力は、プログラムによる
データ転送か、または、ダイレクトメモリアクセス（以
下DMA）制御で行われる。
データ転送か、または、ダイレクトメモリアクセス（以
下DMA）制御で行われる。
ソフトウエア制御によるデータ転送は、CPUのマシン
サイクルで決まるため、DWには制限がある。したがつ
て、外部へ高速にしかも連続的に直列信号を送る場合、
BMとしては仕事単位のメモリ容量すなわち、所定の仕事
を行うための最小メモリ容量が必要になる。これは、式
（３）において、DRを大きくすると、DWとDRの最小公倍
数から求めたＭの値も大きくなることに対応している。
メモリ容量が大きくなることは、システムの小型化要求
に対応できない。また、DMA転送を用いた場合、DWはハ
ード的に決まるため自由に制御できないという問題があ
る。
サイクルで決まるため、DWには制限がある。したがつ
て、外部へ高速にしかも連続的に直列信号を送る場合、
BMとしては仕事単位のメモリ容量すなわち、所定の仕事
を行うための最小メモリ容量が必要になる。これは、式
（３）において、DRを大きくすると、DWとDRの最小公倍
数から求めたＭの値も大きくなることに対応している。
メモリ容量が大きくなることは、システムの小型化要求
に対応できない。また、DMA転送を用いた場合、DWはハ
ード的に決まるため自由に制御できないという問題があ
る。
本発明の目的は、複合プリンタシステムにおいて、CP
U側はプログラムによるデータ転送速度であつても、外
部に対しては合理的で高信頼性の直列信号転送が可能
で、しかも容量が小さくて済むデータ転送速度変換装置
を用いたバツフアメモリ（BM）を提供することにある。
U側はプログラムによるデータ転送速度であつても、外
部に対しては合理的で高信頼性の直列信号転送が可能
で、しかも容量が小さくて済むデータ転送速度変換装置
を用いたバツフアメモリ（BM）を提供することにある。
〔問題点を解決するための手段〕 上記問題点は、複合プリンタシステムのインターフエ
ースにしてバツフアメモリと並列・直列変換器からなる
データ転送速度変換装置において、前記バツフアメモリ
と前記並列・直列変換器の間に並列信号の数を変えて信
号の伝送速度を変える伝送速度変換器を設けることによ
つて解決される。
ースにしてバツフアメモリと並列・直列変換器からなる
データ転送速度変換装置において、前記バツフアメモリ
と前記並列・直列変換器の間に並列信号の数を変えて信
号の伝送速度を変える伝送速度変換器を設けることによ
つて解決される。
複合プリンタシステムのバツフアメモリと並列・直列
変換器の間に並列信号の数を変える伝送速度変換器を設
け、前記並列・直列変換器への信号の伝送速度を変え
る。
変換器の間に並列信号の数を変える伝送速度変換器を設
け、前記並列・直列変換器への信号の伝送速度を変え
る。
以下、本発明による実施例を第１図，第３図〜第８図
を用いて説明する。
を用いて説明する。
実施例１ 第１図はデータ転送速度変換の１実施例である。CPU3
01からプログラムによるデータ転送速度（DW）106で送
られてくるデータは一時、FIFOのバツフアメモリ（BM）
101に格納される。その後、外部クロツク110に同期し
て、変換制御回路102から出力される読み出しアドレス
に基づいて出力されたデータは一時、ラツチ103にラツ
チされた後、 を満足するようにあらかじめ決められた並列ビツト数
（NB）以上になるまでバイト単位で並列信号出力回路10
4に送られる。このNBの値はあらかじめCPU301からNB設
定信号114により変換制御回路102に設定されている。
01からプログラムによるデータ転送速度（DW）106で送
られてくるデータは一時、FIFOのバツフアメモリ（BM）
101に格納される。その後、外部クロツク110に同期し
て、変換制御回路102から出力される読み出しアドレス
に基づいて出力されたデータは一時、ラツチ103にラツ
チされた後、 を満足するようにあらかじめ決められた並列ビツト数
（NB）以上になるまでバイト単位で並列信号出力回路10
4に送られる。このNBの値はあらかじめCPU301からNB設
定信号114により変換制御回路102に設定されている。
変換制御回路102は並列信号出力回路104に送られたデ
ータがNB以上になつたことを確認した後並列信号出力回
路104の出力を に設定する。そして、並列信号出力回路104は の信号を並列・直列変換器（P/S）105に送る。その後並
列信号出力回路104は を超えた残りの信号を上位ビツトにシフトする。また、 を超えた残りの信号の数は変換制御回路102に送られ、
ビツト数制御の初期値となる。
ータがNB以上になつたことを確認した後並列信号出力回
路104の出力を に設定する。そして、並列信号出力回路104は の信号を並列・直列変換器（P/S）105に送る。その後並
列信号出力回路104は を超えた残りの信号を上位ビツトにシフトする。また、 を超えた残りの信号の数は変換制御回路102に送られ、
ビツト数制御の初期値となる。
一方、P/S105は並列信号を直列信号に変換し、伝送速
度（DS）111で外部に送信する。このようにBM101とP/S1
05を直列信号に変換するときの転送速度変換効率を制御
することができる。
度（DS）111で外部に送信する。このようにBM101とP/S1
05を直列信号に変換するときの転送速度変換効率を制御
することができる。
次に、第１図を用いてデータ転送速度変換の条件につ
いて記述する。
いて記述する。
並列ビツト数変換器112における並列データの転送速
度を（DL）108（ワード／秒）、また、BM101から読み出
されるデータの転送速度を DLの間には、 の式が成り立つ。また、従来に比べると、本方式では となるように並列に送る信号の数を を増加したことにより、式（２）から の最小公倍数から求めたメモリ容量（ワード）は Ｍ＞ …（７） となる。
度を（DL）108（ワード／秒）、また、BM101から読み出
されるデータの転送速度を DLの間には、 の式が成り立つ。また、従来に比べると、本方式では となるように並列に送る信号の数を を増加したことにより、式（２）から の最小公倍数から求めたメモリ容量（ワード）は Ｍ＞ …（７） となる。
このように、式（６）における並列ビツト数 が並列信号や直列信号のデータ転送速度を制御してい
る。その結果、式（７）に示すように、BM101のメモリ
容量が少なくて済むようになる。これはまた、複合プリ
ンタシステムの小型化につながる。
る。その結果、式（７）に示すように、BM101のメモリ
容量が少なくて済むようになる。これはまた、複合プリ
ンタシステムの小型化につながる。
以上の関係はCPU側から外部へデータ転送する場合で
あるが、外部からCPU側へデータ転送する場合にも成り
立つ。また単位で示したワードは仕事単位で決まる並列
で送る時の信号の数（ビツト数）を意味している。
あるが、外部からCPU側へデータ転送する場合にも成り
立つ。また単位で示したワードは仕事単位で決まる並列
で送る時の信号の数（ビツト数）を意味している。
実施例２ 第３図は光プリンタ309とCPU301の間に、第１図に示
す構成からなる速度変換バツフア308を設け、システム
側にある情報をプリンタ側に転送する例である。
す構成からなる速度変換バツフア308を設け、システム
側にある情報をプリンタ側に転送する例である。
CPU301は光プリンタ309へプリント要求信号を出し、
印刷準備可ならば光プリンタ309は、CPU301に印刷可信
号を返送する。CPU301はこの信号を受信した後、データ
バス303を通して速度変換バツフア308へデータを送り始
める。
印刷準備可ならば光プリンタ309は、CPU301に印刷可信
号を返送する。CPU301はこの信号を受信した後、データ
バス303を通して速度変換バツフア308へデータを送り始
める。
速度変換バツフア308への並列データの書き込みは、
デコード信号304が有効になるとCPU301のシステムクロ
ツク305と同期して行なわれる。一方、読み出しは書き
込みタイミング307とは無関係に光プリンタ309のクロツ
クと同期して実行される。
デコード信号304が有効になるとCPU301のシステムクロ
ツク305と同期して行なわれる。一方、読み出しは書き
込みタイミング307とは無関係に光プリンタ309のクロツ
クと同期して実行される。
以上のタイミングを第４図に示す。垂直同期信号31が
有効になつた時点で、リセツト信号32により、FIFOメモ
リの書き込み、読み出しポインタを初期化する。書き込
みは水平同期信号35をもとに作成した書き込みイネーブ
ル信号34に基づき、Ｉブロツク分のデータBWを並列のビ
デオデータ33のように書き込む。一方、読み出しは信号
35は光プリンタ309のクロツク信号36に同期して行な
い、並列／直列変換の後、直列のビデオデータ37として
出力する。
有効になつた時点で、リセツト信号32により、FIFOメモ
リの書き込み、読み出しポインタを初期化する。書き込
みは水平同期信号35をもとに作成した書き込みイネーブ
ル信号34に基づき、Ｉブロツク分のデータBWを並列のビ
デオデータ33のように書き込む。一方、読み出しは信号
35は光プリンタ309のクロツク信号36に同期して行な
い、並列／直列変換の後、直列のビデオデータ37として
出力する。
このように、CPU301から光プリンタ309へのデータ転
送は信号31と信号35を基準信号としているが、書き込
み、読み出しのタイミングは独立した転送速度で行つて
いる。
送は信号31と信号35を基準信号としているが、書き込
み、読み出しのタイミングは独立した転送速度で行つて
いる。
実施例３ 第５図にイメージスキヤナ（IS）501とCPU301との間
のデータ転送に適用した例を示す。
のデータ転送に適用した例を示す。
基本動作は第３図とほぼ同じで、CPU301からIS501へ
送信要求信号を出し、それに対しIS501はCPU301へ送信
開始信号とイメージデータの直列信号を送信する。速度
変換バツフア308への書き込みは、IS501のクロツク信号
に基づき直列／並列変換された後実行される。
送信要求信号を出し、それに対しIS501はCPU301へ送信
開始信号とイメージデータの直列信号を送信する。速度
変換バツフア308への書き込みは、IS501のクロツク信号
に基づき直列／並列変換された後実行される。
一方読み出しは書き込みタイミングとは無関係に、シ
ステムクロツク305に同期してデータバス303へ出力され
る。
ステムクロツク305に同期してデータバス303へ出力され
る。
以上のタイミングを第６図に示す。CPU301から送信要
求を受けたIS501は、準備完了信号51を有効にし、ライ
ン同期信号52に同期して、直列信号でイメージデータ53
を送信する。
求を受けたIS501は、準備完了信号51を有効にし、ライ
ン同期信号52に同期して、直列信号でイメージデータ53
を送信する。
イメージデータはFIFOメモリの容量，直列信号および
並列信号の転送速度の関係から、信号52の16ラインを１
ブロツクとして処理する方法をとつている。IS501から
連続的に送られてくる直列信号53は本方式により並列信
号に変換され、イメージデータ信号55のようにFIFOメモ
リに書き込まれる。その後、CPU301の処理シーケンスに
基づき、イメージデータ信号57のような形で、CPU301の
メインメモリに転送される。FIFOメモリの書き込みポイ
ンタは１ブロツク毎にリセツト信号54で、また、読み出
しポインタはリセツト信号56でそれぞれ初期化される。
並列信号の転送速度の関係から、信号52の16ラインを１
ブロツクとして処理する方法をとつている。IS501から
連続的に送られてくる直列信号53は本方式により並列信
号に変換され、イメージデータ信号55のようにFIFOメモ
リに書き込まれる。その後、CPU301の処理シーケンスに
基づき、イメージデータ信号57のような形で、CPU301の
メインメモリに転送される。FIFOメモリの書き込みポイ
ンタは１ブロツク毎にリセツト信号54で、また、読み出
しポインタはリセツト信号56でそれぞれ初期化される。
従来、第３図と第５図に示すようなデータ転送を行う
場合、式（３）と（４）から求めた容量をもつメモリを
一対用意し、一方のBMにソフトウエア制御でデータを書
き込んでいる時他方のBMからはハードウエア制御で読み
出す、いわゆる交代バツフア方式を用いるのが一般的で
あつた。
場合、式（３）と（４）から求めた容量をもつメモリを
一対用意し、一方のBMにソフトウエア制御でデータを書
き込んでいる時他方のBMからはハードウエア制御で読み
出す、いわゆる交代バツフア方式を用いるのが一般的で
あつた。
これに比べ、本方式は、式（３）と（４）から求めた
容量をもつFIFOメモリ１個と組み合わせて用いることに
より、上述したように、交代バツフアと同等のデータ転
送を実現できる。つまり、交代バツフア方式に比べ本方
式ではBM101のメモリ容量が半分以下で済むことにな
る。これは式（７）からも明らかである。また、速度変
換バツフア308のアドレス制御が簡単になることから、
バツフア装置の小型化が図れる。
容量をもつFIFOメモリ１個と組み合わせて用いることに
より、上述したように、交代バツフアと同等のデータ転
送を実現できる。つまり、交代バツフア方式に比べ本方
式ではBM101のメモリ容量が半分以下で済むことにな
る。これは式（７）からも明らかである。また、速度変
換バツフア308のアドレス制御が簡単になることから、
バツフア装置の小型化が図れる。
実施例４ 第７図はIS501と光プリンタ309およびCPU301を一体化
した例である。速度変換バツフア308は次の５つから構
成されている。
した例である。速度変換バツフア308は次の５つから構
成されている。
FIFOメモリ703。並列／直列変換を行つて並列に送
る信号の数を変え、データの転送速度制御を行う並列ビ
ツト変換部704。データを並列／直列または直列／並
列変換する並列・直列変換部705。FIFOメモリ703への
ハードおよびソフト的な書き込みおよび読み出し動作の
制御を司どる信号制御部702。CPU301からの信号を選
択するデコーダ701。
る信号の数を変え、データの転送速度制御を行う並列ビ
ツト変換部704。データを並列／直列または直列／並
列変換する並列・直列変換部705。FIFOメモリ703への
ハードおよびソフト的な書き込みおよび読み出し動作の
制御を司どる信号制御部702。CPU301からの信号を選
択するデコーダ701。
この装置を用いたデータの処理例を以下に示す。
（１）イメージスキヤナ（IS）501から画像信号を受信
する場合 IS501から送られてくる直列信号の信号速度とCPU301
の処理速度、およびFIFOメモリ703容量を考慮して、式
（３），（４），（６）より並列変換を行う信号の本数
（式（６）のビツト数 に対応する）を決め、並列ビツト変換部704にその本数
を設定する。さらに、並列・直列変換部705を直列／並
列変換に設定する。その後、第5,6図で説明した方法で
プログラムに基づきIS501の画像データを速度変換バツ
フア308を通して、主メモリに転送する。
する場合 IS501から送られてくる直列信号の信号速度とCPU301
の処理速度、およびFIFOメモリ703容量を考慮して、式
（３），（４），（６）より並列変換を行う信号の本数
（式（６）のビツト数 に対応する）を決め、並列ビツト変換部704にその本数
を設定する。さらに、並列・直列変換部705を直列／並
列変換に設定する。その後、第5,6図で説明した方法で
プログラムに基づきIS501の画像データを速度変換バツ
フア308を通して、主メモリに転送する。
（２）複合プリンタシステムで作成された文書を光プリ
ンタ309で印刷する場合 （１）の場合と同様にして並列／直列変換を行う信号
の本数を決め、並列ビツト変換部704にその本数を設定
する。さらに、並列・直列変換部705を並列／直列変換
に設定する。その後、第3,4図で説明した方法でプログ
ラムに基づき主メモリにある文章データを速度変換バツ
フア308を通して光プリンタ309に転送する。
ンタ309で印刷する場合 （１）の場合と同様にして並列／直列変換を行う信号
の本数を決め、並列ビツト変換部704にその本数を設定
する。さらに、並列・直列変換部705を並列／直列変換
に設定する。その後、第3,4図で説明した方法でプログ
ラムに基づき主メモリにある文章データを速度変換バツ
フア308を通して光プリンタ309に転送する。
以上のように本装置を用いることにより、CPUと外部
デバイス（光プリンタやIS）との間で直列データの送受
信が任意にできるようになり、光プリンタ用バツフアや
IS用バツフアメモリを別々に設定する必要がなくなる。
したがつて、装置も小型になる。
デバイス（光プリンタやIS）との間で直列データの送受
信が任意にできるようになり、光プリンタ用バツフアや
IS用バツフアメモリを別々に設定する必要がなくなる。
したがつて、装置も小型になる。
第８図は第７図の速度変換バツフア308の詳細例であ
る。第７図の信号制御部702、並列ビツト変換部704がそ
れぞれ第８図のR/W許可信号発生回路801,ビツト制御回
路803である。CPU301はFIFOメモリ703のリセツト、R/W
許可，並列・直列変換回路805への並列データロード、
直列／並列あるいは並列／直列変換の設定などの制御を
行う。さらに式（６）に示すビツト数 で速度変換を実現するため、ビツト制御回路803へ を設定する。このビツト制御回路803は第１図の速度変
換バツフアの原理図のところで説明したように、FIFOメ
モリ703から１バイト（８ビツト）単位で読み出したデ
ータを、任意のビツト数 に設定し出力する。分周回路802は、CPU301の指令にし
たがい外部デバイスコントロールバス806の送受信クロ
ツクをもとに、FIFOメモリ703からの読み出しや書き込
み、さらに並列・直列変換回路805へ並列データをロー
ドするタイミング信号804を作る。このように、並列に
送る信号の数 を操作することにより、第７図のところで説明したよう
な効果が得られる。
る。第７図の信号制御部702、並列ビツト変換部704がそ
れぞれ第８図のR/W許可信号発生回路801,ビツト制御回
路803である。CPU301はFIFOメモリ703のリセツト、R/W
許可，並列・直列変換回路805への並列データロード、
直列／並列あるいは並列／直列変換の設定などの制御を
行う。さらに式（６）に示すビツト数 で速度変換を実現するため、ビツト制御回路803へ を設定する。このビツト制御回路803は第１図の速度変
換バツフアの原理図のところで説明したように、FIFOメ
モリ703から１バイト（８ビツト）単位で読み出したデ
ータを、任意のビツト数 に設定し出力する。分周回路802は、CPU301の指令にし
たがい外部デバイスコントロールバス806の送受信クロ
ツクをもとに、FIFOメモリ703からの読み出しや書き込
み、さらに並列・直列変換回路805へ並列データをロー
ドするタイミング信号804を作る。このように、並列に
送る信号の数 を操作することにより、第７図のところで説明したよう
な効果が得られる。
このように実施例１〜実施例４で詳述したように本発
明によれば、ソフトウエア制御からハードウエア制御、
またはその逆のデータ転送において、直列・並列変換す
る際、並列に送る信号の数を可変にすることにより、転
送速度の差を解消することができるので、CPU側のプロ
グラム制御で外部とのデータ転送が可能になり、従来よ
りも少ないバツフアメモリ容量でデータを転送できる効
果がある。さらに、プログラム制御でデータ転送全体を
管理できるため、システムが小型化され、転送されたデ
ータの信頼性が高くなる効果がある。
明によれば、ソフトウエア制御からハードウエア制御、
またはその逆のデータ転送において、直列・並列変換す
る際、並列に送る信号の数を可変にすることにより、転
送速度の差を解消することができるので、CPU側のプロ
グラム制御で外部とのデータ転送が可能になり、従来よ
りも少ないバツフアメモリ容量でデータを転送できる効
果がある。さらに、プログラム制御でデータ転送全体を
管理できるため、システムが小型化され、転送されたデ
ータの信頼性が高くなる効果がある。
複合プリンタシステムのバツフアメモリと並列・直列
変換器の間に並列信号の数を変える伝送速度変換器を設
けることによつて、従来よりも小容量のバツフアメモリ
でその並列・直列変換器に接続される外部機器に対応し
た合理的な信号の伝送速度を得ることができるという優
れた効果がある。
変換器の間に並列信号の数を変える伝送速度変換器を設
けることによつて、従来よりも小容量のバツフアメモリ
でその並列・直列変換器に接続される外部機器に対応し
た合理的な信号の伝送速度を得ることができるという優
れた効果がある。
第１図は本発明による第１の実施例を示す速度変換バツ
フアのブロツク図、第２図は従来のバツフア方式を示す
ブロツク図、第３図は第２の実施例を示す光プリンタと
CPUとの間の速度変換実施例のブロツク図、第４図は第
３図の制御シーケンス、第５図は第３図の実施例を示す
イメージスキヤナとCPUとの間の速度変換実施例のブロ
ツク図、第６図は第５図の制御シーケンス、第７図は第
４図の実施例を示すイメージスキヤナと光プリンタおよ
びCPUとの間の速度変換実施例のブロツク図、第８図は
第７図の速度変換バツフア部のブロツク図である。 101……バツフアメモリ（BM）、102……変換制御回路、
103……ラツチ、104……並列信号出力回路、105……並
列／直列変換（P/S）、106……書き込み速度（DW）、10
7……読み出し速度 108……並列データ転送速度（DL）、109……並列ビツト 110……外部クロツク、111……直列信号伝送速度
（DS）、112……並列ビツト数変換器、113……外部機
器。
フアのブロツク図、第２図は従来のバツフア方式を示す
ブロツク図、第３図は第２の実施例を示す光プリンタと
CPUとの間の速度変換実施例のブロツク図、第４図は第
３図の制御シーケンス、第５図は第３図の実施例を示す
イメージスキヤナとCPUとの間の速度変換実施例のブロ
ツク図、第６図は第５図の制御シーケンス、第７図は第
４図の実施例を示すイメージスキヤナと光プリンタおよ
びCPUとの間の速度変換実施例のブロツク図、第８図は
第７図の速度変換バツフア部のブロツク図である。 101……バツフアメモリ（BM）、102……変換制御回路、
103……ラツチ、104……並列信号出力回路、105……並
列／直列変換（P/S）、106……書き込み速度（DW）、10
7……読み出し速度 108……並列データ転送速度（DL）、109……並列ビツト 110……外部クロツク、111……直列信号伝送速度
（DS）、112……並列ビツト数変換器、113……外部機
器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 国雄 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭62−106560（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複合プリンタシステムのインターフエース
にしてバツフアメモリと並列・直列変換器からなるデー
タ転送速度変換装置において、前記バツフアメモリと前
記並列・直列変換器の間に並列信号の数を変えて信号の
伝送速度を変える伝送速度変換器を設けたことを特徴と
するデータ転送速度変換装置。 - 【請求項２】前記バツフアメモリが先入れ先出しメモリ
であることを特徴とする特許請求の範囲第１項記載のデ
ータ転送速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290346A JP2567428B2 (ja) | 1987-11-17 | 1987-11-17 | データ転送速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290346A JP2567428B2 (ja) | 1987-11-17 | 1987-11-17 | データ転送速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130650A JPH01130650A (ja) | 1989-05-23 |
| JP2567428B2 true JP2567428B2 (ja) | 1996-12-25 |
Family
ID=17754861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290346A Expired - Lifetime JP2567428B2 (ja) | 1987-11-17 | 1987-11-17 | データ転送速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567428B2 (ja) |
-
1987
- 1987-11-17 JP JP62290346A patent/JP2567428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01130650A (ja) | 1989-05-23 |
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