JPH08340259A - 並直列変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力信号において遅延の蓄積をなくし、高速
な動作を行うことができる並直列変換回路を得る。 【構成】 複数の入力端子を有し、該入力端子の１つを
選択して入力信号を出力する、ツリー状に接続された複
数の選択器と、該各選択器における入力端子の選択を制
御する制御手段とを備え、上記制御手段は、上記各選択
器の少なくとも１つに対して、１つの入力端子を選択す
る期間が該入力端子への入力信号値が確定している期間
に含まれるように制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路で用い
られる並直列変換回路に関するものである。

【０００２】

【従来の技術】図３２は、シフトレジスタを使用した従
来の並直列変換回路例を示したブロック図である。な
お、図３２においては、ctrl_Aはシフトレジスタ２を、
ctrl_Bはシフトレジスタ３を、ctrl_Sは選択器１を制御
する信号を示す。図３２において、並直列変換回路５
は、２つの入力端子の内どちらか一方を選択して出力す
る１つの二入力一出力選択器１と、２つのシフトレジス
タ２，３と、制御ユニット４とからなる。シフトレジス
タ２にはＤ0，Ｄ1，Ｄ2，Ｄ3という４つのデータが並列
に入力されており、シフトレジスタ３には、Ｄ4，Ｄ5，
Ｄ6，Ｄ7という４つのデータが並列に入力される。ま
た、上記シフトレジスタ２の出力端子は、上記選択器１
の入力端子Ａに接続され、上記シフトレジスタ３の出力
端子は、上記選択器１の入力端子Ｂに接続される。更
に、制御ユニット４が上記選択器１、シフトレジスタ２
及び３に接続されている。

【０００３】並直列変換回路５の出力部をなす選択器１
が入力端子Ａを選択している場合、該入力端子Ａに接続
されているシフトレジスタ２が、データを１ビットずつ
シフトして出力する。シフトレジスタ２に保持されてい
たデータがすべて出力されたところで、選択器１は、入
力端子Ｂを選択し、シフトレジスタ３に保持されていた
データを１ビットずつ出力する。

【０００４】また、上記選択器１及びシフトレジスタ
２，３の動作は制御ユニット４によって制御される。上
記シフトレジスタ２はシフトレジスタ３がデータを出力
している間に次に出力する新たなデータを保持する。こ
のようにすれば、上記動作を繰り返すことで途切れるこ
となくデータを出力することができる。

【０００５】図３３は、図３２で示した並直列変換回路
５における、データの流れを示したタイミングチャート
図である。図３３から分かるように、並直列変換回路５
においては、その動作の過程でシフトレジスタ２又は３
がデータを１ビット出力する際に生じる遅延時間と、デ
ータが選択器１を通って出力される際に生じる遅延時間
とが蓄積される。該蓄積された遅延時間が、並直列変換
回路５の遅延時間となる。

【０００６】図３４は、２つの入力端子の内どちらか一
方を選択して出力する二入力一出力選択器を使用した従
来の並直列変換回路例を示したブロック図である。な
お、図３４においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図３４におい
て、並直列変換回路１０は、７つの二入力一出力選択器
１１〜１７と、アップエッジ（up-trigger）で動作する
２つの分周器１８，１９とからなる。並直列変換回路１
０の出力部をなす選択器１１の入力端子Ａには選択器１
２の出力端子が、選択器１１の入力端子Ｂには選択器１
３の出力端子が接続されている。更に、選択器１２の入
力端子Ａには選択器１４の出力端子が、選択器１２の入
力端子Ｂには選択器１５の出力端子が接続され、選択器
１３の入力端子Ａには選択器１６の出力端子が、選択器
１３の入力端子Ｂには選択器１７の出力端子が接続され
ている。

【０００７】また、分周器１８の出力端子が、分周器１
９の入力端子に接続されており、更に該分周器１８の出
力端子は選択器１２及び１３に接続され、分周器１９の
出力端子は選択器１１に接続され、外部から入力される
クロック信号ＣＬＫが選択器１４〜１７及び分周器１８
にそれぞれ入力されている。選択器１４の入力端子Ａに
はデータＸ0、入力端子ＢにはデータＸ1が、選択器１５
の入力端子ＡにはデータＸ2、入力端子ＢにはデータＸ3
が、選択器１６の入力端子ＡにはデータＹ0、入力端子
ＢにはデータＹ1が、選択器１７の入力端子Ａにはデー
タＹ2、入力端子ＢにはデータＹ3が入力される。

【０００８】各々の選択器１１〜１７は、制御信号ctrl
_11〜17が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂを選択するものであり、選択器１１〜１７が入
力端子をＡ→Ｂ→Ａ→Ｂ→‥‥というように順次切り替
える。ただし、選択器１２及び選択器１３からなる中段
の切り替えの周期は、選択器１４〜１７からなる入力段
の切り替え周期の２倍となり、選択器１１からなる出力
段の切り替えの周期は上記中段の２倍となっている。

【０００９】図３５は、図３４で示した並直列変換回路
１０における、データの流れを示したタイミングチャー
ト図である。図３５において、一点鎖線は選択器１１，
１２，１４，１５におけるそれぞれの選択制御信号ctrl
_11，12，14，15を示している。最初に選択器１１，１
２，１４が入力端子Ａを選択し、選択器１４から選択器
１２を経て、更に選択器１１の出力端子へと信号伝達経
路が開いてデータＸ0が出力される。次に、選択器１４
が入力端子Ｂを選択し、選択器１４から選択器１２を経
て、更に選択器１１の出力端子へと信号伝達経路が開い
てデータＸ1が出力される。以下Ｘ2，Ｘ3，Ｙ0，Ｙ1，
Ｙ2，Ｙ3という順で選択器１１から出力される。

【００１０】このようにして、並直列変換回路１０は、
Ｘ0，Ｘ1，Ｘ2，Ｘ3とＹ0，Ｙ1，Ｙ2，Ｙ3という２つの
４ビットのデータを１ビットずつ順に出力する。選択器
１１からデータＹ0〜Ｙ3のデータを出力している間にＸ
0〜Ｘ3のデータを新しいデータと交換し、逆にＸ0〜Ｘ3
を出力している間にＹ0〜Ｙ3のデータを新しいデータに
交換するようにすれば、並直列変換回路１０は途切れる
ことなく連続的にデータを出力することができる。ま
た、図３５から分かるように、並直列変換回路１０にお
いては、その動作の過程で入力段の選択器、中段の選択
器及び出力段の選択器と３つの選択器を通って出力され
るため、各段の選択器を通る際の遅延時間が蓄積され
る。該蓄積された遅延時間が、並直列変換回路１０の遅
延時間となる。

【００１１】図３６は、２入力一出力選択器を使用した
従来の並直列変換回路における他の例を示したブロック
図である。なお、図３６においても、例えばctrl_xは選
択器ｘを制御する信号を示すというように表している。
図３６における上記図３４との相違点は、図３４の出力
段である選択器１１への制御信号と、図３４の入力段の
選択器１４〜１７への制御信号とを入れ替えたことにあ
る。

【００１２】図３６において、並直列変換回路２０は、
７つの二入力一出力選択器２１〜２７と、アップエッジ
で動作する２つの分周器２８，２９とからなる。並直列
変換回路２０の出力部をなす選択器２１の入力端子Ａに
は選択器２２の出力端子が、選択器２１の入力端子Ｂに
は選択器２３の出力端子が接続されている。更に、選択
器２２の入力端子Ａには選択器２４の出力端子が、選択
器２２の入力端子Ｂには選択器２５の出力端子が接続さ
れ、選択器２３の入力端子Ａには選択器２６の出力端子
が、選択器２３の入力端子Ｂには選択器２７の出力端子
が接続されている。

【００１３】また、分周器２８の出力端子が、分周器２
９の入力端子に接続されており、更に該分周器２８の出
力端子は選択器２２及び２３に接続され、分周器２９の
出力端子は選択器２４〜２７にそれぞれ接続され、外部
から入力されるクロック信号ＣＬＫが選択器２１及び分
周器２８に入力されている。選択器２４の入力端子Ａに
はデータＸ0、入力端子ＢにはデータＹ0が、選択器２５
の入力端子ＡにはデータＸ2、入力端子ＢにはデータＹ2
が、選択器２６の入力端子ＡにはデータＸ1、入力端子
ＢにはデータＹ1が、選択器２７の入力端子Ａにはデー
タＸ3、入力端子ＢにはデータＹ3が入力される。

【００１４】各々の選択器２１〜２７は、制御信号ctrl
_21〜27が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂを選択するものであり、選択器２１〜２７が入
力端子をＡ→Ｂ→Ａ→Ｂ→‥‥というように順次切り替
える。ただし、選択器２２及び選択器２３からなる中段
の切り替えの周期は、選択器２１からなる出力段の切り
替え周期の２倍になり、選択器２４〜２７からなる入力
段の切り替えの周期は上記中段の２倍となっている。

【００１５】図３７は、図３６で示した並直列変換回路
２０における、データの流れを示したタイミングチャー
ト図である。図３７において、一点鎖線は選択器２１〜
２７におけるそれぞれの選択制御信号ctrl_21〜27を示
している。並直列変換回路２０がデータＸ1を出力する
場合に着目すると、選択器２１が入力端子Ｂを選択する
前に、選択器２３の出力データはＸ1に確定しており、
既に選択器２１の入力端子Ｂに到達している。このよう
な状態において、選択器２１が入力端子Ｂを選択する
と、データＸ1は選択器２１を通って出力される。この
とき、並直列変換回路２０がデータＸ1を出力するまで
の遅延時間は、データＸ1が選択器２１を通るときの遅
延時間だけであり、上記図３４で示した並直列変換回路
１０で見られたような遅延時間の蓄積は起こらない。

【００１６】しかし、並直列変換回路２０がデータＸ0
を出力する場合に着目すると、データＸ0は、同時に切
り替わった選択器２４、２２及び２１を一度に通って出
力され、該３つの選択器を通る間に蓄積された遅延時間
が、並直列変換回路２０がデータＸ0を出力するまでの
遅延時間となる。また、並直列変換回路２０がデータＸ
2を出力する場合、選択器２２及び２１を通る間に蓄積
される遅延時間が、並直列変換回路２０がデータＸ2を
出力するまでの遅延時間となる。同様に、並直列変換回
路２０がデータＹ0を出力する場合、選択器２４、２２
及び２１を通る間に蓄積される遅延時間が、並直列変換
回路２０がデータＹ0を出力するまでの遅延時間とな
り、並直列変換回路２０がデータＹ2を出力する場合、
選択器２２及び２１を通る間に蓄積される遅延時間が、
並直列変換回路２０がデータＹ2を出力するまでの遅延
時間となる。

【００１７】

【発明が解決しようとする課題】これまで、プロセッサ
の演算速度は５年ごとに十倍に向上し、メモリの記憶密
度は３年ごとに４倍になるなど着実に進歩し、現在も進
歩を続けている。また、より複雑な数値計算、実時間で
の画像認識又は音声認識などへ利用するために、ＭＰＵ
（Micro-Processor Unit）の演算速度は、更なる高速化
を求められている。しかし、例えばＭＰＵのＩ/Ｏ部の
動作速度はせいぜい数十ＭＨｚであり、ＭＰＵの動作速
度との格差は非常に大きいため、ＭＰＵの実質的な速度
性能はＩ/Ｏ部の動作速度によって大きく律速されてし
まい、ＭＰＵのＩ/Ｏ部における高速化の必要性が大き
かった。特に並直列変換回路は、半導体集積回路で広く
使用されており、Ｉ/Ｏインタフェースを構築する要素
でもあることから、並直列変換回路の高速化が必要であ
った。

【００１８】しかし、上記のように、従来の並直列変換
回路では、選択器、シフトレジスタ又は制御ユニットな
どの複数の回路を信号が伝達する間に遅延時間の蓄積が
起こり、その結果、並直列変換回路全体では遅延時間が
大きくなり、並直列変換回路の動作の高速化を図る際の
障害となっていた。

【００１９】本発明は、このような遅延時間蓄積の問題
を解決し、高速な並直列変換回路を得ることを目的とす
る。

【００２０】

【課題を解決するための手段】本発明は、複数の入力端
子を有し、該入力端子の１つを選択して入力信号を出力
する、ツリー状に接続された複数の選択器と、該各選択
器における入力端子の選択を制御する制御手段とを備
え、上記制御手段は、上記各選択器の少なくとも１つに
対して、１つの入力端子を選択する期間が該入力端子へ
の入力信号値が確定している期間に含まれるように制御
することを特徴とする並直列変換回路を提供するもので
ある。

【００２１】本願の特許請求の範囲の請求項２に記載の
発明において、上記請求項１の制御手段は、分周器、及
び／又は入出力端子に反転器が接続されている分周器を
ツリー状に接続した回路構成からなることを特徴とす
る。

【００２２】本願の特許請求の範囲の請求項３に記載の
発明において、上記請求項１及び請求項２の制御手段
は、上記選択器の少なくとも１つに対して、異なるタイ
ミングで入力信号の交換動作を行う入力端子の組を持た
せるように制御することを特徴とする。

【００２３】本願の特許請求の範囲の請求項４に記載の
発明において、上記請求項１から請求項３の制御手段
は、複数の選択器を含む任意の信号伝達経路上の少なく
とも１組の選択器に対して、異なる周期で選択動作を行
わせるように制御することを特徴とする。

【００２４】本願の特許請求の範囲の請求項５に記載の
発明において、上記請求項１から請求項３の制御手段
は、外部へデータを出力する出力部を形成する選択器に
対して、１つの入力端子を選択する期間が該入力端子へ
の入力信号値が確定している期間に含まれるように制御
することを特徴とする。

【００２５】

【作用】特許請求の範囲の請求項１に記載の並直列変換
回路は、上記制御手段で、上記各選択器の少なくとも１
つに対して、１つの入力端子を選択する期間が該入力端
子への入力信号値が確定している期間に含まれるように
制御する。

【００２６】特許請求の範囲の請求項２に記載の並直列
変換回路においては、請求項１に記載の制御手段は、分
周器、及び／又は入出力端子に反転器が接続されている
分周器をツリー状に接続した回路構成からなり、上記各
選択器の少なくとも１つに対して、１つの入力端子を選
択する期間が該入力端子への入力信号値が確定している
期間に含まれるように制御する。

【００２７】特許請求の範囲の請求項３に記載の並直列
変換回路においては、請求項１及び請求項２に記載の制
御手段で、上記選択器の少なくとも１つに対して、異な
るタイミングで入力信号の交換動作を行う入力端子の組
を持たせるように制御する。

【００２８】特許請求の範囲の請求項４に記載の並直列
変換回路においては、請求項１から請求項３に記載の制
御手段で、複数の選択器を含む任意の信号伝達経路上の
少なくとも１組の選択器に対して、異なる周期で選択動
作を行わせるように制御する。

【００２９】特許請求の範囲の請求項５に記載の並直列
変換回路においては、請求項１から請求項３に記載の制
御手段で、外部へデータを出力する出力部を形成する選
択器に対して、１つの入力端子を選択する期間が該入力
端子への入力信号値が確定している期間に含まれるよう
に制御する。

【００３０】

【実施例】次に、図面に示す実施例に基づいて、本発明
を詳細に説明する。 実施例１．図１は、本発明の並直列変換回路における第
１実施例を示したブロック図である。なお、図１におい
ては、例えばctrl_xは選択器ｘを制御する信号を示すと
いうように表している。

【００３１】図１において、並直列変換回路５０は、７
つの二入力一出力選択器５１〜５７と、該各選択器５１
〜５７の動作を制御する制御ユニット５８とからなる。
並直列変換回路５０の出力部をなす選択器５１の入力端
子Ａには選択器５２の出力端子が、選択器５１の入力端
子Ｂには選択器５３の出力端子が接続されている。更
に、選択器５２の入力端子Ａには選択器５４の出力端子
が、選択器５２の入力端子Ｂには選択器５５の出力端子
が接続され、選択器５３の入力端子Ａには選択器５６の
出力端子が、選択器５３の入力端子Ｂには選択器５７の
出力端子が接続されている。なお、上記各々の選択器５
１〜５７は、選択制御信号ctrl_51〜57が「Ｈ」のとき
入力端子Ａを、「Ｌ」のとき入力端子Ｂを選択するもの
である。

【００３２】選択器５４の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＹ0が、選択器５５の入力端子Ａ
にはデータＸ2、入力端子ＢにはデータＹ2が、選択器５
６の入力端子ＡにはデータＸ1、入力端子Ｂにはデータ
Ｙ1が、選択器５７の入力端子ＡにはデータＸ3、入力端
子ＢにはデータＹ3が入力される。

【００３３】図２は、上記図１で示した制御ユニット５
８の回路例を示した図であり、図３は、図２で示した制
御ユニット５８の動作を示したタイミングチャート図で
ある。図２において、制御ユニット５８は、アップエッ
ジで動作する６つの分周器５８ａ〜５８ｆからなり、分
周器５８ａ，５８ｃ，５８ｅの入力端子は負論理の入力
となっている。分周器５８ａ及び５８ｂの入力端子と、
分周器５８ｅの出力端子とは互いに接続され、分周器５
８ｃ及び５８ｄの入力端子と、分周器５８ｆの出力端子
とは互いに接続されている。更に分周器５８ｅ及び５８
ｆの入力端子が接続され、外部からのクロック信号ＣＬ
Ｋが入力される。

【００３４】また、分周器５８ａの出力端子は選択器５
４の制御入力端子に、分周器５８ｂの出力端子は選択器
５５の制御入力端子に、分周器５８ｃの出力端子は選択
器５６の制御入力端子に、分周器５８ｄの出力端子は選
択器５７の制御入力端子に、分周器５８ｅの出力端子は
選択器５２の制御入力端子に、分周器５８ｆの出力端子
は選択器５３の制御入力端子に接続されている。なお、
上記制御入力端子とは、選択器が入力端子の選択を行う
ための選択制御信号が入力される入力端子を示す。

【００３５】選択器５１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_51として入力される。ま
た、上記分周器５８ａからの出力信号は選択器５４の選
択制御信号ctrl_54となり、分周器５８ｂからの出力信
号は選択器５５の選択制御信号ctrl_55となり、分周器
５８ｃからの出力信号は選択器５６の選択制御信号ctrl
_56となり、分周器５８ｄからの出力信号は選択器５７
の選択制御信号ctrl_57となり、分周器５８ｅからの出
力信号は選択器５２の選択制御信号ctrl_52となり、分
周器５８ｆからの出力信号は選択器５３の選択制御信号
ctrl_53となる。これら各選択制御信号は、図３から分
かるように周期又は位相がすべて異なっている。

【００３６】ここで、上記選択器５１〜５７で使用され
る選択器の動作を説明する。図４は、選択器５１〜５７
で使用される選択器の動作を示したタイミングチャート
図である。なお、ctrlは選択制御信号を示している。図
４において、選択器が入力端子Ａを選択してデータＤ0
を出力している間に、入力端子Ｂへの入力データをデー
タＤ1に交換し、入力端子ＢへのデータＤ1は入力端子Ｂ
が選択されるのを待っている状態となる。入力データを
交換するという動作は何らかの遅延を伴うが、入力端子
Ａが選択されている時間よりも該遅延時間が短く、次に
入力端子Ｂが開くまでに入力端子Ｂへの入力データの値
が確定していれば、入力データを交換する動作の遅延は
選択器の出力信号に現れない。このため、選択器の出力
信号に現れる遅延は選択器が入力端子を切り替える動作
を行う際に生じる遅延のみとなる。

【００３７】このことは、入力端子Ａにおける入力デー
タの交換の際においても同様である。特に、入力端子Ａ
及びＢが周期的に交互に選択される場合について考える
と、入力端子Ａへの入力データは入力端子Ｂが選択され
る度に交換され、逆に入力端子Ｂへの入力データは入力
端子Ａが選択される度に交換されるため、入力データは
その２倍の周期で交換され、かつ、入力端子Ａ及びＢの
入力データの交換は互いに半周期ずれて行われることが
分かる。

【００３８】図５は、図１及び図２で示した並直列変換
回路５０におけるデータの流れ、特に選択器５４，５
２，５１を通るデータＸ0，Ｙ0及び選択器５６，５３，
５１を通るデータＸ1，Ｙ1のデータの流れを示したタイ
ミングチャート図である。なお、図５において、一点鎖
線は選択器５１，５２，５３，５４，５６におけるそれ
ぞれの選択制御信号ctrl_51，52，53，54，56を示して
いる。選択器５１への入力データの交換の周期は、選択
器５１が出力を切り替える動作の周期の２倍であること
から、選択器５２が入力端子を切り替える動作の周期は
選択器５１の２倍であることが分かる。同様に、選択器
５４の動作の周期は選択器５２の２倍であり、選択器５
４における入力データの交換の周期は選択器５４が出力
を切り替える動作の周期の更に２倍となる。

【００３９】データＸ0は、選択器５４を通過し、選択
器５２の入力端子Ａが選択されるのを待つ。選択器５２
が入力端子Ａを選択すると、データＸ0は、選択器５２
を通過し、選択器５１が入力端子Ａを選択するのを待
つ。このように１段ずつデータ信号が進んでいく動作に
よって、各選択器は前段からの遅延を蓄積することな
く、次段へと信号を伝えていくことができる。

【００４０】図６は、図１及び図２で示した並直列変換
回路５０における各選択器、特に選択器５１〜５４及び
５７における入力データ交換のタイミングを説明するた
めのタイミングチャート図である。なお、図６におい
て、一点鎖線は選択器５１，５２，５３，５４，５７に
おけるそれぞれの選択制御信号ctrl_51，52，53，54，5
7を示している。

【００４１】並直列変換回路５０が連続してデータを出
力し続けるには、並直列変換回路５０がデータを出力す
る一方でこれと平行して入力データを交換する必要があ
る。図６において、並直列変換回路５０がデータＸ3を
出力したｔ0から時間Ｔ後のｔ1には、選択器５４はデー
タＺ0を出力しなければならないため、データＸ0〜Ｘ3
をデータＺ0〜Ｚ3に交換する動作をｔ1までに終了して
いなければならない。しかし、選択器５４が上記ｔ1に
データＺ0を出力するのは、選択器５２が選択器５５か
らの出力データを選択している間に、選択器５４の出力
端子をデータＺ0に確定させておくためである。

【００４２】このことから、並直列変換回路５０がｔ0
にデータＸ3を出力してから、次に選択器５２が選択器
５４からの出力データを選択するｔ2までに、データＸ0
〜Ｘ3からデータＺ0〜Ｚ3にデータ交換を行い、選択器
５４の出力端子がデータＺ0に確定していればよい。す
なわち、並直列変換回路５０は、上記ｔ0〜ｔ2までの時
間３Ｔの間に上記動作を完了させて、途切れることなく
データを出力する。これに対して、図３２及び図３４で
示した従来の並直列変換回路では、時間４Ｔの間にデー
タ交換を行うようになっていた。

【００４３】次に、本第１実施例の並直列変換回路５０
と、上記従来の並直列変換回路５及び１０との出力信号
における遅延時間の比較を行う。以下、図７から図１３
で、比較を行うための従来の並直列変換回路５及び１０
の回路例を示し、図１４及び図１５で、比較を行うため
の本第１実施例における並直列変換回路５０の回路例を
示している。

【００４４】図７は、上記従来の並直列変換回路５の回
路例を示したブロック図であり、図８は、図７で示した
並直列変換回路５の制御ユニット４の回路例を示したブ
ロック図である。図７において、２ａ，２ｂ，２ｃ，２
ｄ，３ａ，３ｂ，３ｃ，３ｄはダウンエッジ（down-tri
gger）で動作する１ビットレジスタであり、シフトレジ
スタ２は４つの１ビットレジスタ２ａ〜２ｄからなり、
シフトレジスタ３は４つの１ビットレジスタ３ａ〜３ｄ
からなる。

【００４５】レジスタ２ａの出力端子Ｑはレジスタ２ｂ
の入力端子Ｄに接続され、レジスタ２ｂの出力端子Ｑは
レジスタ２ｃの入力端子Ｄに接続され、レジスタ２ｃの
出力端子Ｑはレジスタ２ｄの入力端子Ｄに接続される。
レジスタ２ｄの出力端子Ｑから選択器１の入力端子Ａに
データが出力される。また、レジスタ２ａ〜２ｄの各制
御信号入力端子Ｔは互いに接続され、更に制御ユニット
４に接続され、該制御ユニット４から選択制御信号ctrl
_Aが入力される。

【００４６】同様に、レジスタ３ａの出力端子Ｑはレジ
スタ３ｂの入力端子Ｄに接続され、レジスタ３ｂの出力
端子Ｑはレジスタ３ｃの入力端子Ｄに接続され、レジス
タ３ｃの出力端子Ｑはレジスタ３ｄの入力端子Ｄに接続
される。レジスタ３ｄの出力端子Ｑから選択器１の入力
端子Ｂにデータが出力される。また、レジスタ３ａ〜３
ｄの各制御信号入力端子Ｔは互いに接続され、更に制御
ユニット４に接続され、該制御ユニット４から選択制御
信号ctrl_Bが入力される。

【００４７】なお、図７で示した並直列変換回路５にお
いて、レジスタ２ａ及びレジスタ３ａの入力端子Ｄから
それぞれ直列にデータを入力して直列にデータを出力す
る構成となっているが、回路の遅延の蓄積を考えると、
レジスタ２ｄ及び選択器１における遅延の蓄積、又はレ
ジスタ３ｄ及び選択器１における遅延の蓄積が出力信号
の遅延時間となり、これは並直列変換回路５において、
並列にデータを入力して直列にデータを出力する構成の
場合と同じであり、出力信号の遅延時間を比較する上で
図７で示したような構成の回路を並直列変換回路５の回
路例として使用した。

【００４８】図８において、４ａ，４ｂ，４ｃはダウン
エッジで動作する分周器であり、４ｄ，４ｅ，４ｆはア
ップエッジで動作する分周器であり、４ｇ及び４ｈは二
入力一出力選択器である。制御ユニット４は、ダウンエ
ッジで動作する３つの分周器４ａ〜４ｃと、アップエッ
ジで動作する３つの分周器４ｄ〜４ｆと、２つの選択器
４ｇ及び４ｈからなる。分周器４ｃの出力端子Ｑは分周
器４ｂの入力端子Ｔに、分周器４ｂの出力端子Ｑは分周
器４ａの入力端子Ｔに接続され、分周器４ｃの入力端子
Ｔと、選択器４ｇの入力端子Ａと、選択器４ｈの入力端
子Ｂと、分周器４ｆの入力端子Ｔとは互いに接続され、
外部からのクロック信号ＣＬＫが入力されている。

【００４９】また、分周器４ａの出力端子Ｑは、上記選
択器１の制御信号入力端子に接続され、選択制御信号ct
rl_Sを出力する。分周器４ｆの出力端子Ｑは分周器４ｅ
の入力端子Ｔに、分周器４ｅの出力端子Ｑは分周器４ｄ
の入力端子Ｔに接続され、分周器４ｄの出力端子Ｑは、
選択器４ｇ及び４ｈの制御信号入力端子に接続され、選
択制御信号を出力する。選択器４ｇの出力端子は上記レ
ジスタ２ａ〜２ｄの各制御信号入力端子Ｔに接続され、
選択器４ｇの出力端子から選択制御信号ctrl_Aが出力さ
れる。上記選択器４ｈの出力端子は上記レジスタ３ａ〜
３ｄの各制御信号入力端子Ｔに接続され、選択器４ｈの
出力端子から選択制御信号ctrl_Bが出力される。更に、
選択器４ｇの入力端子Ｂと選択器４ｈの入力端子Ａとは
接続されて、ＤＣ安定化電源＋ＤＣに接続されている。

【００５０】図９は、図７及び図８における選択器の回
路例を示した図であり、図９において、ctrlは選択制御
信号であり、選択器は、ctrlが「Ｈ」のとき入力端子Ａ
を、ctrlが「Ｌ」のとき入力端子Ｂを選択する二入力一
出力選択器である。なお、本回路は公知であるのでここ
ではその説明は省略する。

【００５１】図１０は、アップエッジで動作する１ビッ
トレジスタの回路例を示した図であり、図１０におい
て、信号ライン／ＴとＴを入れ替えると図７におけるダ
ウンエッジで動作する１ビットレジスタになる。なお、
／ＴはＴの信号レベルの反転を示している。また、本回
路は公知であるのでここではその説明を省略する。

【００５２】図１１は、図８におけるアップエッジで動
作する分周器の例を示した図であり、図１１において、
図１０で示した１ビットレジスタの反転出力端子／Ｑを
入力端子Ｄに接続してＴフリップ・フロップを形成した
ものである。なお、本回路は公知であるのでここではそ
の説明を省略する。また、ダウンエッジで動作する１ビ
ットレジスタを使用すれば、ダウンエッジで動作する分
周器となる。

【００５３】図１２は、上記従来の並直列変換回路１０
の回路例を示したブロック図であり、図１３は、図１２
で示した並直列変換回路１０の制御ユニット３０の回路
例を示した図である。

【００５４】図１２において、図３４で示した並直列変
換回路１０との相違点は、選択器１１の出力端子にイン
バータ回路３１の入力端子を接続し、該インバータ回路
３１の出力端子が並直列変換回路の出力端子としたこと
にある。更に、選択器１１の入力端子Ａと選択器１２の
出力端子、選択器１１の入力端子Ｂと選択器１３の出力
端子、選択器１２の入力端子Ａと選択器１４の出力端
子、選択器１２の入力端子Ｂと選択器１５の出力端子、
選択器１３の入力端子Ａと選択器１６の出力端子、選択
器１３の入力端子Ｂと選択器１７の出力端子との間には
インバータ回路がそれぞれ接続され、各選択器１１〜１
７の出力信号を増幅して駆動力を確保していることにあ
る。また、分周器１８及び１９を制御ユニット３０とし
ており、上記選択器１１〜１７は、上記図９で示したも
のと同じである。

【００５５】図１３において、分周器１８及び１９は、
上記図１１で示したものと同じであり、また、図３４に
おける分周器１８及び１９の入力端子が入力端子Ｔであ
り、該出力端子が出力端子Ｑである。ctrl_12及びctrl_
13は共通の選択制御信号であり、ctrl_14〜ctrl_17は共
通の選択制御信号である。

【００５６】図１４は、上記第１実施例の並直列変換回
路５０の回路例を示したブロック図であり、図１５は、
図１で示した並直列変換回路５０の制御ユニット５８に
おける回路例を示した図である。

【００５７】図１４において、図１で示した並直列変換
回路５０との相違点は、選択器５１の出力端子にインバ
ータ回路７１の入力端子を接続し、該インバータ回路７
１の出力端子が並直列変換回路の出力端子としたことに
ある。更に、選択器５１の入力端子Ａと選択器５２の出
力端子、選択器５１の入力端子Ｂと選択器５３の出力端
子、選択器５２の入力端子Ａと選択器５４の出力端子、
選択器５２の入力端子Ｂと選択器５５の出力端子、選択
器５３の入力端子Ａと選択器５６の出力端子、選択器５
３の入力端子Ｂと選択器５７の出力端子との間にはイン
バータ回路がそれぞれ接続され、各選択器５１〜５７の
出力信号を増幅して駆動力を確保していることにある。
なお、上記選択器５１〜５７は、上記図９で示したもの
と同じである。

【００５８】図１５において、制御ユニット５８は、ア
ップエッジで動作する５つの分周器５８ａ，５８ｂ，５
８ｃ，５８ｄ，５８ｆと、ダウンエッジで動作する１つ
の分周器５８ｅとからなる。分周器５８ａ〜５８ｄ及び
５８ｆは、上記図１１で示したものと同じであり、分周
器５８ｅは図１１で示したものをダウンエッジで動作す
るようにしたものである。分周器５８ａの入力端子Ｔは
分周器５８ｅの出力端子／Ｑに接続され、分周器５８ｂ
の入力端子Ｔは分周器５８ｅの出力端子Ｑに接続されて
いる。また、分周器５８ｃの入力端子Ｔは分周器５８ｆ
の出力端子／Ｑに接続され、分周器５８ｄの入力端子Ｔ
は分周器５８ｆの出力端子Ｑに接続されている。分周器
５８ｅ及び５８ｆの入力端子Ｔは互いに接続され、外部
からのクロック信号ＣＬＫが入力される。

【００５９】また、分周器５８ａの出力端子Ｑは選択器
５４の制御入力端子に、分周器５８ｂの出力端子Ｑは選
択器５５の制御入力端子に、分周器５８ｃの出力端子Ｑ
は選択器５６の制御入力端子に、分周器５８ｄの出力端
子Ｑは選択器５７の制御入力端子に接続される。更に、
分周器５８ｅの出力端子Ｑは選択器５２の制御入力端子
に、分周器５８ｆの出力端子Ｑは選択器５３の制御入力
端子に接続される。なお、上記出力端子／Ｑは、出力端
子Ｑから出力される信号のレベルを反転させた信号が出
力される。

【００６０】選択器５１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_51として入力される。ま
た、上記分周器５８ａからの出力信号は選択器５４にお
ける選択制御信号ctrl_54をなし、上記分周器５８ｂか
らの出力信号は選択器５５における選択制御信号ctrl_5
5をなし、上記分周器５８ｃからの出力信号は選択器５
６における選択制御信号ctrl_56をなし、上記分周器５
８ｄからの出力信号は選択器５７における選択制御信号
ctrl_57をなす。更に、上記分周器５８ｅからの出力信
号は選択器５２における選択制御信号ctrl_52をなし、
上記分周器５８ｆからの出力信号は選択器５３における
選択制御信号ctrl_53をなす。

【００６１】図１６は、上記図７〜図１５で示した各並
直列変換回路５、１０及び５０において、動作速度を変
えたときの各出力信号の遅延時間を示したグラフであ
る。図１６において、斜線部は遅延時間がデータ転送の
周期よりも大きい領域であり、該領域では並直列変換回
路は動作できない。出力信号の遅延時間が最も大きかっ
たのは、並直列変換回路５であり、このときの遅延時間
はデータＹ0を出力するときが最も大きく、１.３nsecで
あった。また、並直列変換回路１０の出力信号の遅延時
間は、データＹ0を出力するときで１.０nsecであり、こ
のときの遅延時間が最も大きかった。

【００６２】これに対して、本発明の第１実施例におけ
る並直列変換回路５０では、動作速度が１３００Ｍビッ
ト／sec以下では、出力信号の遅延時間は一定であり、
０.２nsecであった。しかし、動作速度が１３００Ｍビ
ット／secを超えると、遅延時間が次第に大きくなって
いる。動作速度が１３００Ｍビット／sec以下では、選
択器５１が一方の入力端子を選択している間に、他方の
入力端子への入力データを入れ替える動作が完了する。
このときのクリティカルパス（critical path）を図１
７に示す。このときの遅延時間は、並直列変換回路５０
の動作速度に関係なく０.２nsecで一定となる。

【００６３】しかし、並直列変換回路５０の動作速度が
１３００Ｍビット／secを超えると、選択器５１は、一
方の入力端子を選択している時間が短くなり、その間に
もう一方の入力端子への入力データの交換を完了できな
くなる。このような状態では、図１８に示すパス（pat
h）の遅延が並直列変換回路５０の遅延に現れるように
なり、出力信号の遅延時間が大きくなっていく。

【００６４】各並直列変換回路５，１０，５０から出力
された信号は、図１６で示した時間だけ遅延した後、信
号レベルを確定して初めて意味を持つ。並直列変換回路
から出力される信号がレベルを確定する期間の長さＴef
は、データを出力する周期Ｔから並直列変換回路の遅延
時間を引いた時間である。図１６から各並直列変換回路
５，１０，５０におけるＴefを計算し、Ｔef／Ｔを計算
した結果をグラフにしたものを図１９で示す。

【００６５】図１９において、仮に、各並直列変換回路
５，１０，５０の出力端子に接続された回路においても
周期Ｔで動作するが、各並直列変換回路５，１０，５０
から出力信号を受け取るためには、Ｔef／Ｔが０.７以
上であることが必要であるとすると、各並直列変換回路
５，１０，５０の出力端子に接続された該回路が、並直
列変換回路の出力信号を受け取ることができる速度の限
界は、並直列変換回路５で２４０Ｍビット／sec、並直
列変換回路１０で３００Ｍビット／secであるのに対し
て、本発明の第１実施例における並直列変換回路５０で
は、従来の並直列変換回路５、１０の４倍以上である１
３３０Ｍビット／secである。このように、本発明の第
１実施例における並直列変換回路５０が、最も高速動作
に適していることが分かる。

【００６６】実施例２．図２０は、本発明の並直列変換
回路における第２実施例を示したブロック図である。な
お、図２０においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図２０におい
て、並直列変換回路８０は、１つの二入力一出力選択器
８１と、２つの四入力一出力選択器８２，８３と、該各
選択器８１〜８３の動作を制御する制御ユニット８４と
からなる。

【００６７】上記並直列変換回路８０の出力部をなす選
択器８１の入力端子Ａには選択器８２の出力端子が、選
択器８１の入力端子Ｂには選択器８３の出力端子が接続
されている。なお、上記選択器８１は、外部からのクロ
ック信号ＣＬＫである選択制御信号ctrl_81が「Ｈ」の
とき入力端子Ａを、「Ｌ」のとき入力端子Ｂを選択する
ものであり、選択器８２は、２ビットの選択制御信号ct
rl_82が（００）のとき入力端子Ａを、（０１）のとき
入力端子Ｂを、（１０）のとき入力端子Ｃを、（１１）
のとき入力端子Ｄを選択する。選択器８３とその２ビッ
トの選択制御信号ctrl_83とにおいても、選択器８２と
同様である。

【００６８】選択器８２の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＸ2、入力端子ＣにはデータＹ0、
入力端子ＤにはデータＹ2が入力され、選択器８３の入
力端子ＡにはデータＸ1、入力端子ＢにはデータＸ3、入
力端子ＣにはデータＹ1、入力端子ＤにはデータＹ3が入
力される。

【００６９】図２１は、上記図２０で示した制御ユニッ
ト８４の回路例を示した図である。図２１において、制
御ユニット８４は、アップエッジで動作する１つの分周
器８４ｄと、ダウンエッジで動作する３つの分周器８４
ａ，８４ｂ，８４ｃとからなる。分周器８４ａの入力端
子Ｔと分周器８４ｃの出力端子Ｑが接続され、分周器８
４ｂの入力端子Ｔと分周器８４ｄの出力端子Ｑが接続さ
れている。分周器８４ｃ及び８４ｄの入力端子Ｔは互い
に接続され、外部からのクロック信号ＣＬＫが入力され
る。

【００７０】また、分周器８４ａと分周器８４ｃの出力
端子Ｑは選択器８２の制御入力端子に、分周器８４ｂと
分周器８４ｄの出力端子Ｑは選択器８３の制御入力端子
に接続される。選択器８１の制御入力端子にはクロック
信号ＣＬＫが選択制御信号ctrl_81として入力される。
また、上記分周器８４ａからの出力信号は選択器８２に
おける２ビットの選択制御信号ctrl_82の１ビット（以
下、ctrl_82aと呼ぶ）をなし、上記分周器８４ｃからの
出力信号は選択器８２における２ビットの選択制御信号
ctrl_82の他の１ビット（以下、ctrl_82bと呼ぶ）をな
す。同様に、上記分周器８４ｂからの出力信号は選択器
８３における２ビットの選択制御信号ctrl_83の１ビッ
ト（以下、ctrl_83aと呼ぶ）をなし、上記分周器８４ｄ
からの出力信号は選択器８３における２ビットの選択制
御信号ctrl_83の他の１ビット（以下、ctrl_83bと呼
ぶ）をなす。

【００７１】図２２は、図２０及び図２１で示した並直
列変換回路８０の動作を示したタイミングチャート図で
ある。図２２から分かるように、並直列変換回路８０に
おいて、選択器８１が選択器８３の出力を選択している
間に、選択器８２は出力データを交換し、選択器８１が
選択器８２の出力を選択している間に、選択器８３は出
力データを交換する。このため、本第２実施例の並直列
変換回路８０においては、出力するデータ信号が複数の
選択器を一度に通過することなく、順次１つずつ選択器
を通過するようになっており、出力信号に遅延の蓄積が
起こらず、高速動作に適するものである。また、並直列
変換回路８０がデータＹ0〜Ｙ2を出力している間に、デ
ータＸ0〜Ｘ3を、並直列変換回路８０がデータＸ0〜Ｘ2
を出力している間に、データＹ0〜Ｙ3を交換して出力す
ることで、並直列変換回路８０は途切れることなくデー
タを出力することができる。

【００７２】実施例３．図２３は、本発明の並直列変換
回路における第３実施例を示したブロック図である。な
お、図２３においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図２３におい
て、並直列変換回路９０は、４つの二入力一出力選択器
９１，９３，９４，９５と、１つの四入力一出力選択器
９２と、該各選択器９１〜９５の動作を制御する制御ユ
ニット９６とからなる。

【００７３】上記並直列変換回路９０の出力部をなす選
択器９１の入力端子Ａには選択器９２の出力端子が、選
択器９１の入力端子Ｂには選択器９３の出力端子が接続
されている。また、選択器９３の入力端子Ａには選択器
９４の出力端子が、選択器９３の入力端子Ｂには選択器
９５の出力端子が接続されている。なお、上記選択器９
１は、外部からのクロック信号ＣＬＫである選択制御信
号ctrl_91が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき
入力端子Ｂを選択するものであり、同様に、選択器９３
〜９５においても、対応する選択制御信号ctrl_93〜95
がそれぞれ「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂをそれぞれ選択するものである。選択器９２
は、２ビットの選択制御信号ctrl_92が（００）のとき
入力端子Ａを、（０１）のとき入力端子Ｂを、（１０）
のとき入力端子Ｃを、（１１）のとき入力端子Ｄを選択
する。

【００７４】選択器９２の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＸ2、入力端子ＣにはデータＹ0、
入力端子ＤにはデータＹ2が入力され、選択器９４の入
力端子ＡにはデータＸ1、入力端子ＢにはデータＹ1、選
択器９５の入力端子ＡにはデータＸ3、入力端子Ｂには
データＹ3が入力される。

【００７５】図２４は、上記図２３で示した制御ユニッ
ト９６の回路例を示した図である。図２４において、制
御ユニット９６は、ダウンエッジで動作する２つの分周
器９６ａ，９６ｄと、アップエッジで動作する３つの分
周器９６ｂ，９６ｃ，９６ｅとからなる。分周器９６ａ
の入力端子Ｔと分周器９６ｄの出力端子Ｑが接続され、
分周器９６ｂの入力端子Ｔと分周器９６ｅの出力端子／
Ｑが接続されている。更に、分周器９６ｃの入力端子Ｔ
と分周器９６ｅの出力端子Ｑが接続され、分周器９６ｄ
及び９６ｅの入力端子Ｔは互いに接続され、外部からの
クロック信号ＣＬＫが入力される。

【００７６】また、分周器９６ａと分周器９６ｄの出力
端子Ｑは選択器９２の制御入力端子に、分周器９６ｂの
出力端子Ｑは選択器９４の制御入力端子に、分周器９６
ｃの出力端子Ｑは選択器９５の制御入力端子に、分周器
９６ｅの出力端子Ｑは選択器９３の制御入力端子に接続
される。

【００７７】選択器９１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_91として入力される。ま
た、上記分周器９６ｄからの出力信号は選択器９２にお
ける２ビットの選択制御信号ctrl_92の１ビット（以
下、ctrl_92bと呼ぶ）をなし、上記分周器９６ａからの
出力信号は選択器９２における２ビットの選択制御信号
ctrl_92における他の１ビット（以下、ctrl_92aと呼
ぶ）をなす。上記分周器９６ｂからの出力信号は選択器
９４における選択制御信号ctrl_94をなし、上記分周器
９６ｃからの出力信号は選択器９５における選択制御信
号ctrl_95をなし、上記分周器９６ｅからの出力信号は
選択器９３における選択制御信号ctrl_93をなす。

【００７８】図２５は、図２３及び図２４で示した並直
列変換回路９０の動作を示したタイミングチャート図で
ある。図２５から分かるように、並直列変換回路９０に
おいて、選択器９１が選択器９３の出力を選択している
間に、選択器９２は出力データを交換し、選択器９１が
選択器９２の出力を選択している間に、選択器９３は出
力データを交換する。このため、本第３実施例の並直列
変換回路９０においては、出力するデータ信号が複数の
選択器を一度に通過することなく、順次１つずつ選択器
を通過するようになっており、出力信号に遅延の蓄積が
起こらず、高速動作に適するものである。また、並直列
変換回路９０がデータＹ0〜Ｙ2を出力している間に、デ
ータＸ0〜Ｘ3を、並直列変換回路９０がデータＸ0〜Ｘ2
を出力している間に、データＹ0〜Ｙ3を交換して出力す
ることで、並直列変換回路９０は途切れることなくデー
タを出力することができる。

【００７９】実施例４．次に、上記第１実施例におい
て、図２で示した制御ユニット５８のctrl_52及びctrl_
53の位相を反転させてもよく、第１実施例の制御ユニッ
ト５８を図２６で示した制御ユニット５８Ａに置き換え
て、本発明の第４実施例とし、図２６を用いて本発明の
第４実施例の説明を行う。なお、図２６において、図１
５と同じものは同じ符号で示しており、ここではその説
明を省略すると共に、図１５との相違点のみ説明する。

【００８０】図２６において、図１５との相違点は、分
周器５８ｅの出力端子／Ｑを選択器５２の制御入力端子
に、分周器５８ｆの出力端子／Ｑを選択器５３の制御入
力端子に接続し、これに伴い、上記分周器５８ｅからの
出力信号である選択器５２における選択制御信号をctrl
_52Aとし、上記分周器５８ｆからの出力信号である選択
器５３における選択制御信号をctrl_53Aとしたことにあ
る。

【００８１】図２７は、図２６で示した制御ユニット５
８Ａの動作を示したタイミングチャート図であり、図２
７において、上記第１実施例の図３と比較して、ctrl_5
2Aの位相がctrl_52に対して、ctrl_53Aの位相がctrl_53
に対してそれぞれずれて信号レベルが反転していること
が分かる。

【００８２】図２８は、図１において制御ユニット５８
の代わりに図２６で示した制御ユニット５８Ａを使用し
た並直列変換回路における各選択器、特に選択器５１、
５２及び５４における入力データ交換のタイミングを説
明するためのタイミングチャート図である。なお、図２
８において、一点鎖線は選択器５１，５２，５４におけ
るそれぞれの選択制御信号ctrl_51，52A，54を示してい
る。図２８において、選択器５２が、その１つの入力端
子を選択する期間が該入力端子への入力信号が確定され
る期間に含まれていないため、例えばデータ信号が選択
器５４から選択器５２を通過する過程でデータ信号の遅
延が蓄積される。

【００８３】しかし、選択器５１が、その１つの入力端
子を選択する期間が該入力端子への入力信号が確定する
期間に含まれるように制御されているので、選択器５４
から選択器５２をデータ信号が通過する過程で蓄積され
た遅延は、選択器５１の出力信号、すなわち本第４実施
例における並直列変換回路の出力信号に現れない。な
お、本実施例の並直列変換回路においても、上記第１実
施例の並直列変換回路と同様に、並直列変換回路の動作
が大きくなると、選択器５１が、一方の入力端子を選択
している間にもう一方の入力端子への入力信号を交換す
ることができなくなる。ただし、本実施例の並直列変換
回路における選択器５２及び５３の出力に現れる遅延
は、上記第１実施例の場合よりも大きいため、図１８で
示すパスの遅延が並直列変換回路の遅延に現れるように
なる動作速度は、上記第１実施例の並直列変換回路より
も小さくなる。

【００８４】実施例５．次に、上記第１実施例におい
て、図２で示した制御ユニット５８を図２９で示した制
御ユニット５８Ｂに置き換えて、本発明の第５実施例と
し、図２９を用いて本発明の第５実施例の説明を行う。
なお、図２９において、図１５と同じものは同じ符号で
示しており、ここではその説明を省略する。

【００８５】図２９において、制御ユニット５８Ｂは、
ダウンエッジで動作する５つの分周器５８Ｂａ，５８Ｂ
ｃ，５８Ｂｆ，５８Ｂｇ，５８Ｂｊと、アップエッジで
動作する５つの分周器５８Ｂｂ，５８Ｂｄ，５８Ｂｅ，
５８Ｂｈ，５８Ｂｉとからなる。分周器５８Ｂｂ，５８
Ｂｄ，５８Ｂｅ，５８Ｂｈ，５８Ｂｉは、上記図１１で
示したものと同じであり、分周器５８Ｂａ，５８Ｂｃ，
５８Ｂｆ，５８Ｂｇ，５８Ｂｊは図１０で示したものを
ダウンエッジで動作するようにしたものである。

【００８６】分周器５８Ｂａと分周器５８Ｂｂの入力端
子Ｔは互いに接続され、分周器５８Ｂｇの出力端子Ｑに
接続されている。同様に、分周器５８Ｂｃと分周器５８
Ｂｄの入力端子Ｔは互いに接続され、分周器５８Ｂｈの
出力端子Ｑに接続されている。更に、分周器５８Ｂｅと
分周器５８Ｂｆの入力端子Ｔは互いに接続され、分周器
５８Ｂｉの出力端子Ｑに接続されている。同様に、分周
器５８Ｂｇと分周器５８Ｂｈの入力端子Ｔは互いに接続
され、分周器５８Ｂｊの出力端子Ｑに接続されている。
分周器５８Ｂｉ及び５８Ｂｊの入力端子Ｔは互いに接続
され、外部からのクロック信号ＣＬＫが入力される。

【００８７】また、分周器５８Ｂａの出力端子Ｑは選択
器５４の制御入力端子に、分周器５８Ｂｂの出力端子Ｑ
は選択器５５の制御入力端子に、分周器５８Ｂｃの出力
端子Ｑは選択器５６の制御入力端子に、分周器５８Ｂｄ
の出力端子Ｑは選択器５７の制御入力端子に接続され
る。更に、分周器５８Ｂｅの出力端子Ｑは選択器５２の
制御入力端子に、分周器５８Ｂｆの出力端子Ｑは選択器
５３の制御入力端子に、分周器５８Ｂｊの出力端子Ｑは
選択器５１の制御入力端子に接続される。なお、上記分
周器５８Ｂｅからの出力信号を選択器５２における選択
制御信号ctrl_52Bとし、上記分周器５８Ｂｆからの出力
信号を選択器５３における選択制御信号ctrl_53Bとす
る。

【００８８】図３０は、図２９で示した制御ユニット５
８Ｂの動作を示したタイミングチャート図であり、図３
０において、上記第１実施例の図３と比較して、ctrl_5
2Bの位相がctrl_52に対して、ctrl_53Bの位相がctrl_53
に対してそれぞれ遅れていることが分かる。図３１は、
図１において制御ユニット５８の代わりに図２９で示し
た制御ユニット５８Ｂを使用した並直列変換回路におけ
る各選択器、特に選択器５１〜５４及び５６における入
力データ交換のタイミングを説明するためのタイミング
チャート図である。なお、図３１において、一点鎖線は
選択器５１〜５４，５６におけるそれぞれの選択制御信
号ctrl_51，52B，53B，54，56を示している。

【００８９】図３１において、例えば、選択器５２が入
力端子Ａを選択している間に、選択器５４が選択する入
力端子を切り替えている。このため、選択器５２は入力
端子の選択を切り替えていないが、その出力データの内
容は切り替わってしまう。しかし、出力段の選択器５１
の動作に着目すると、選択器５１が入力端子Ａを選択し
ている間は、選択器５２は出力データを切り替えておら
ず、選択器５１が入力端子Ｂを選択している間に出力デ
ータの内容の切り替えを行っていることが分かる。すな
わち、本実施例における並直列変換回路は、出力段の選
択器５１において、上記第１実施例で説明した動作が実
現されており、このことから、並直列変換回路から出力
される出力データには蓄積された遅延が起こらない。

【００９０】本発明における並直列変換回路は、すべて
の選択器が上記第１実施例の図４で示したような動作を
行う必要がなく、本第５実施例で示した並直列変換回路
のように、図４で示した動作を行う選択器が出力段の選
択器だけであっても、遅延が少なく高速動作に適した並
直列変換回路を実現することができる。

【００９１】また、上記実施例において、選択器は二入
力一出力のものと、四入力一出力のものを使用したが、
これに限定されるものではなく、本発明の並直列変換回
路で使用する選択器は、複数の入力端子を備え、選択制
御信号によって該各入力端子から１つを選択し、該選択
した入力端子に入力される信号を出力するものである。
このように、本発明は、様々な変形例が考えられ、本発
明の範囲は上記実施例に限定されるものではなく、特許
請求の範囲によって定められるべきものであることは言
うまでもない。

【００９２】

【発明の効果】上記の説明から明らかなように、本発明
の並直列変換回路によれば、入力された信号は複数の選
択器を通過した後に出力されるが、該信号は選択器を１
つずつ順に通過すると共に、該選択器は、制御手段によ
って１つの入力端子を選択する期間が該入力端子への入
力信号値が確定している期間に含まれるように制御され
るため、各選択器を通過する際の遅延は出力信号に蓄積
されないようにすることができる。すなわち、本発明の
並直列変換回路における遅延は、出力部の選択器を通過
する際の遅延だけにすることができるため、従来の並直
列変換回路と比較して非常に小さくすることができ、高
速な動作が可能な並直列変換回路を得ることができる。

【００９３】また、上記制御手段を、分周器、及び／又
は入出力端子に反転器が接続されている分周器を、ツリ
ー状に接続した回路構成で形成することができることか
ら、簡単な回路構成で、従来の並直列変換回路と比較し
て出力信号の遅延時間を非常に小さくすることができ、
高速な動作が可能な並直列変換回路を得ることができ
る。

【００９４】更に、出力部を形成する選択器に対して、
１つの入力端子を選択する期間が該入力端子への入力信
号値が確定している期間を含むように制御することによ
っても、並直列変換回路における遅延を、出力部の選択
器を通過する際の遅延だけにすることができることか
ら、従来の並直列変換回路と比較して出力信号の遅延時
間を非常に小さくすることができ、高速な動作が可能な
並直列変換回路を得ることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施例における並直列変換回路
を示したブロック図である。

【図２】 図１で示した制御ユニット５８の回路例を示
した図である。

【図３】 図２で示した制御ユニット５８の動作を示し
たタイミングチャート図である。

【図４】 図１で使用される選択器の動作を示したタイ
ミングチャート図である。

【図５】 図１及び図２で示した並直列変換回路５０に
おけるデータの流れを示したタイミングチャート図であ
る。

【図６】 図１及び図２で示した並直列変換回路５０に
おける各選択器における入力データ交換のタイミングを
示したタイミングチャート図である。

【図７】 従来の並直列変換回路５の回路例を示したブ
ロック図である。

【図８】 図７で示した並直列変換回路５の制御ユニッ
ト４の回路例を示した図である。

【図９】 図７及び図８における選択器の回路例を示し
た図である。

【図１０】 アップエッジで動作する１ビットレジスタ
の回路例を示した図である。

【図１１】 図８におけるアップエッジで動作する分周
器の例を示した図である。

【図１２】 従来の並直列変換回路１０の回路例を示し
たブロック図である。

【図１３】 図１２で示した並直列変換回路１０の制御
ユニット３０の回路例を示した図である。

【図１４】 図１の並直列変換回路５０の回路例を示し
たブロック図である。

【図１５】 図１で示した並直列変換回路５０の制御ユ
ニット５８における回路例を示した図である。

【図１６】 図７〜図１５で示した各並直列変換回路
５、１０及び５０において、動作速度を変えたときの各
出力信号の遅延時間を示した図である。

【図１７】 本発明の第１実施例の並直列変換回路にお
ける、データ出力速度が１３００Ｍビット／sec以下の
ときのクリティカルパスを示した図である。

【図１８】 本発明の第１実施例の並直列変換回路にお
ける、データ出力速度が１３００Ｍビット／secを超え
るときのクリティカルパスを示した図である。

【図１９】 従来の並直列変換回路５，１０及び本発明
の第１実施例の並直列変換回路５０におけるＴef／Ｔの
関係を示した図である。

【図２０】 本発明の第２実施例における並直列変換回
路を示したブロック図である。

【図２１】 図２０で示した制御ユニット８４の回路例
を示した図である。

【図２２】 図２０及び図２１で示した並直列変換回路
８０の動作を示したタイミングチャート図である。

【図２３】 本発明の第３実施例における並直列変換回
路を示したブロック図である。

【図２４】 図２３で示した制御ユニット９６の回路例
を示した図である。

【図２５】 図２３及び図２４で示した並直列変換回路
９０の動作を示したタイミングチャート図である。

【図２６】 本発明の第４実施例における並直列変換回
路の制御ユニットの回路例を示した図である。

【図２７】 図２６で示した制御ユニット５８Ａの動作
を示したタイミングチャート図である。

【図２８】 本発明の第４実施例の並直列変換回路にお
ける各選択器の入力データ交換のタイミングを示したタ
イミングチャート図である。

【図２９】 本発明の第５実施例における並直列変換回
路の制御ユニットの回路例を示した図である。

【図３０】 図２９で示した制御ユニット５８Ｂの動作
を示したタイミングチャート図である。

【図３１】 本発明の第５実施例の並直列変換回路にお
ける各選択器の入力データ交換のタイミングを示したタ
イミングチャート図である。

【図３２】 シフトレジスタを使用した従来の並直列変
換回路例を示したブロック図である。

【図３３】 図３２で示した並直列変換回路５の動作を
示したタイミングチャート図である。

【図３４】 二入力一出力選択器を使用した従来の並直
列変換回路例を示したブロック図である。

【図３５】 図３４で示した並直列変換回路１０の動作
を示したタイミングチャート図である。

【図３６】 二入力一出力選択器を使用した従来の並直
列変換回路における他の例を示したブロック図である。

【図３７】 図３６で示した並直列変換回路２０の動作
を示したタイミングチャート図である。

【符号の説明】

５０，５０Ａ，５０Ｂ，８０，９０ 並直列変換回路、
５８，５８Ａ，５８Ｂ，８４，９６ 制御ユニット、５
１〜５７，８１，９１，９３〜９５ 二入力一出力選択
器、８２，８３，９２ 四入力一出力選択器、５８ａ〜
５８ｆ，５８Ｂａ〜５８Ｂｊ，８４ａ〜８４ｄ，９６ａ
〜９６ｅ 分周器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の入力端子を有し、該入力端子の１
   つを選択して入力信号を出力する、ツリー状に接続され
   た複数の選択器と、 該各選択器における入力端子の選択を制御する制御手段
   とを備え、 上記制御手段は、上記各選択器の少なくとも１つに対し
   て、１つの入力端子を選択する期間が該入力端子への入
   力信号値が確定している期間に含まれるように制御する
   ことを特徴とする並直列変換回路。
2. 【請求項２】 請求項１に記載の並直列変換回路にし
   て、上記制御手段は、分周器、及び／又は入出力端子に
   反転器が接続されている分周器をツリー状に接続した回
   路構成からなることを特徴とする並直列変換回路。
3. 【請求項３】 請求項１又は請求項２のいずれかに記載
   の並直列変換回路にして、上記制御手段は、上記選択器
   の少なくとも１つに対して、異なるタイミングで入力信
   号の交換動作を行う入力端子の組を持たせるように制御
   することを特徴とする並直列変換回路。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   の並直列変換回路にして、上記制御手段は、複数の選択
   器を含む任意の信号伝達経路上の少なくとも１組の選択
   器に対して、異なる周期で選択動作を行わせるように制
   御することを特徴とする並直列変換回路。
5. 【請求項５】 請求項１から請求項３のいずれかに記載
   の並直列変換回路にして、上記制御手段は、外部へデー
   タを出力する出力部を形成する選択器に対して、１つの
   入力端子を選択する期間が該入力端子への入力信号値が
   確定している期間に含まれるように制御することを特徴
   とする並直列変換回路。