JP2002297260A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
るために低い動作周波数で使用するときに必要以上に消
費電力を消費する欠点を解消する。 【解決手段】 クロックジェネレータ101からクロッ
ク信号線112〜114に出力される周波数を速い周波
数と遅い周波数とに切替えると同時に、周波数信号線1
42〜144にも速い動作周波数か遅い動作周波数かを
知らせる信号を出力する。CPU102、メモリ10
3、周辺回路104に含まれるドライバ群152〜15
4は、それぞれ周波数信号線142〜144の信号を受
け取り、速い動作周波数であれば、大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作し、遅
い動作周波数であれば、小さいドライブ能力、小さい消
費電力の第二のドライブ能力で動作する能力可変ドライ
バである。結果として、動作周波数を低くした場合に、
動作周波数に比例する以上に消費電力を削減できる。
Description
波数、可変の電源電圧で動作する半導体集積回路に関す
るものである。
しいものがあり、より高速動作化、より高集積化が実現
されて、システムの大部分もしくはシステム全体が半導
体集積回路で実現できるという状況になってきている。
費電力化されて、様々なモバイル製品が商品化できるよ
うになっている。
消費電力化、より高機能化を図っていこうとすると、半
導体集積回路自身も、より低消費電力化、より高い処理
能力化を実現する必要がある。
高い処理能力化との間には、互いに相反する要素もある
ため、両立させるためのいくつかのアイデアが提案され
てきているが、その中の一つの方法として、使用する条
件に応じて動作モードを低消費電力モードと高い処理能
力モードとに切替えて半導体集積回路を動作させるとい
うことが行なわれている。
して、従来では、半導体集積回路内のブロックもしくは
半導体集積回路全体に供給するクロック周波数を高速動
作用の高い周波数と低速動作用の低い周波数とに切替え
られるようにして、高い処理能力が必要な場合には高速
動作に切替えて使用し、処理能力があまり必要でない場
合には低速動作に切替えて使用するというもの(従来例
1)や、半導体集積回路内のブロックもしくは半導体集
積回路全体に供給する電源電圧を高速動作用の高い電位
と低速動作用の低い電位とに切替えられるようにして、
高い処理能力が必要な場合には高速動作に切替えて使用
し、処理能力があまり必要でない場合には低速動作に切
替えて使用するというもの(従来例2)があった。
のクロック周波数を切替えることができる半導体集積回
路の一例について説明する。(従来例1)図6は従来の
クロック周波数を切替えることができる半導体集積回路
の構成図である。
応した動作モード信号1015を出力する動作モード信
号生成装置である。1001はクロック信号を出力する
クロックジェネレータであって、クロックジェネレータ
1001は、動作モード信号1015に応じて、高い周
波数と低い周波数の2種類の周波数を、クロック信号1
012〜1014にそれぞれ出力することができる。1
002〜1004はクロックジェネレータ1001から
出力されたクロック信号1012〜1014に同期して
動作するブロックA,B,Cである。
ついて、以下、その動作について説明する。
半導体集積回路が高い処理能力を必要としない場合は、
クロック信号1012〜1014を低い周波数に設定す
る動作モード信号1015をクロックジェネレータ10
01に出力し、ブロックA,B,C1002〜1004
は低い動作周波数で動作する。このため、ブロックA,
B,C1002〜1004の消費電力は少なくてすむ。
る期間、高い処理能力を必要とする状態になったとき、
動作モード信号生成装置1005は、ブロックAを高い
周波数で動作させるという動作モード信号1015を、
必要な期間、クロックジェネレータ1001に出力し、
ブロックA1002は必要な期間だけ高い動作周波数で
動作し、ブロックAは必要な処理能力を発揮する。
増加するが、必要な期間だけしか高い動作周波数で動作
させないため、最小限の消費電力ですませることができ
る。他のブロックB,Cの動作も同様である。
ロックを必要とする期間だけ、高い周波数で動作させて
必要な処理能力を発揮させることにより、必要最小限の
消費電力で高い処理能力を実現することができる。
の電源電圧を切替えることができる半導体集積回路の一
例について説明する。(従来例2)図7は従来の電源電
圧を切替えることができる半導体集積回路の構成図であ
る。
応した動作モード信号1115を出力する動作モード信
号生成装置である。1101は電源電圧の電位を設定す
る電源電位設定回路であって、電源電位設定回路110
1は、動作モード信号1115に応じて、高い電位と低
い電位の2種類の電圧を、電源1112〜1114にそ
れぞれ出力することができる。1102〜1104は電
源電位設定回路1101から出力された電源1112〜
1114で動作するブロックA,B,Cである。
ついて、以下、その動作について説明する。
半導体集積回路が高い処理能力を必要としない場合は、
電源1112〜1114を低い電位に設定する動作モー
ド信号1115を電源電位設定回路1101に出力し、
ブロックA,B,C1102〜1104は低い電源電圧
で動作する。このため、ブロックA,B,C1102〜
1104の消費電力は少なくてすむ。
いて、ある期間、高い処理能力を必要とする状態になっ
たとき、動作モード信号生成装置1105は、ブロック
Aを高い電位の電源で動作させるという動作モード信号
1115を、必要な期間、電源電位設定回路1101に
出力し、ブロックA1102は必要な期間だけ高い電源
電圧で動作し、ブロックAは必要な処理能力を発揮す
る。
加するが、必要な期間だけしか高い電源電圧で動作させ
ないため、最小限の消費電力ですませることができる。
他のブロックB,Cの動作も同様である。
ロックに必要とする期間だけ、高い電源電圧で動作させ
て必要な処理能力を発揮させることにより、必要最小限
の消費電力で高い処理能力を実現することができる。
従来例1のような構成では、各ブロックA,B,Cは、
そもそも高い動作周波数で動作させるというコンセプト
のもとに設計されたものであり、高い動作周波数に合わ
せて回路チューニングする必要があって、現にそのよう
に構成してあるので、低い動作周波数で使用するときに
は必要以上に消費電力を消費してしまうという問題点を
有していた。
周波数を低くした場合に、消費電力を動作周波数の低下
割合以上に削減することができるようにすることを第1
の目的としている。
各ブロックA,B,Cは、低い電源電圧で動作させたと
き、動作速度が劣化してしまうため、低い電源電圧では
動作周波数が電源電圧に比例して低下してしまうという
問題点を有していた。
電位が低くなることによる動作速度の低下を補償するこ
とができるようにすることを第2の目的としている。さ
らには、半導体集積回路に供給される電源電位が不明で
ある場合にも有効に対応することができるようにするこ
とを目的としている。
の本発明は、次のような手段を講じることにより、上記
の課題を解決するものである。
ック周波数の段階に対応した周波数信号を出力するクロ
ックジェネレータと、前記周波数信号に応じてドライブ
能力を変更可能な能力可変ドライバとを備えている。
ある。すなわち、従来の技術のように能力可変ドライバ
がない場合には、クロックジェネレータが出力するクロ
ック周波数の変更に伴って変化する消費電力の変化割合
がクロック周波数の変化割合に比例的に見合ったものと
なり、消費電力の削減に限界を伴うこととなっていた
が、この第1の発明によると、能力可変ドライバを備え
ているので、クロックジェネレータが出力するクロック
周波数の変更に伴って変化する消費電力の変化割合をク
ロック周波数の変化割合以上のものに増幅することが可
能となり、従来の技術に見られた消費電力削減の限界を
越えて、さらなる消費電力削減を実現することが可能と
なる。
ば、クロック周波数に応じて、必要最小限の消費電力で
動作するようにドライブ能力を切替えることができるよ
うになるため、動作周波数を低くした場合、消費電力を
動作周波数の低下割合以上に削減することができる。
第1の発明において、前記クロックジェネレータは、複
数のクロック信号と、前記複数のクロック信号の周波数
の段階に対応した複数の周波数信号とを出力するように
構成されている。これは、クロックジェネレータが出力
するクロック信号および周波数信号の種類数が2に限定
されるものでないこと、すなわち、それらの種類数は2
以上の複数であることを明示するものである。
第1・第2の発明において、前記能力可変ドライバは、
少なくとも、ドライブ能力と消費電力の双方が共に大き
な第一のドライブ能力と、前記ドライブ能力と前記消費
電力の双方が共に小さな第二のドライブ能力とを有して
いるものとして構成されている。
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第3の発
明は、能力可変ドライバがもつ少なくとも2状態の能力
について、第一のドライブ能力はドライブ能力と消費電
力の双方共に大なる能力であり、第二のドライブ能力は
ドライブ能力と消費電力の双方共に小なる能力であるこ
とを明示するものである。さらには、能力可変ドライバ
がもつ能力の種類数について、少なくとも2つであるこ
と、換言すれば、3以上の複数ある場合も含み得るとい
うことを明示するものである。
1〜第3の発明において、前記クロックジェネレータ
は、少なくとも、速い周波数を示す第一の周波数信号
と、遅い周波数を示す第二の周波数信号とを出力するよ
うに構成されている。これは、能力可変ドライバが出力
する周波数信号の種類数について、少なくとも2つであ
ること、換言すれば、3以上の複数ある場合も含み得る
ということを明示するものである。
第4の発明において、前記クロックジェネレータが前記
第一の周波数信号を出力しているとき、前記能力可変ド
ライバが前記第一のドライブ能力を使用し、前記クロッ
クジェネレータが前記第二の周波数信号を出力している
とき、前記能力可変ドライバが前記第二のドライブ能力
を使用するように構成されている。
周波数信号の種類数が速い周波数の第一の周波数信号と
遅い周波数の第二の周波数信号との2種類であり、ま
た、能力可変ドライバがもつ能力の種類数がドライブ能
力と消費電力の双方共に大なる第一のドライブ能力と、
ドライブ能力と消費電力の双方共に小なる第二のドライ
ブ能力との2種類であり、さらには、周波数信号と能力
可変ドライバの能力との対応関係について、速い周波数
の第一の周波数信号にはドライブ能力と消費電力の双方
共に大なる第一のドライブ能力が対応し、遅い周波数の
第二の周波数信号にはドライブ能力と消費電力の双方共
に小なる第二のドライブ能力が対応していることを明示
するものである。
するとき、第5の発明のような限定をしていない他の発
明においては、第5の発明とは逆の関係の場合、すなわ
ち、周波数信号と能力可変ドライバの能力との対応関係
について、速い周波数の第一の周波数信号に対してドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力が対応し、遅い周波数の第二の周波数信号に対してド
ライブ能力と消費電力の双方共に大なる第一のドライブ
能力が対応している場合も含み得るということを示唆し
ている。
の電源電位を出力し、前記複数の電源電位に対応する電
源電位信号を出力する電源電位設定回路と、前記電源電
位信号に応じてドライブ能力を変更可能な能力可変ドラ
イバとを備えている。
ある。すなわち、従来の技術のように能力可変ドライバ
がない場合には、電源電位設定回路が出力する電源電位
の変更に伴って変化する動作周波数の変化割合が電源電
位の変化割合に比例的に見合ったものとなり、動作周波
数の確保に限界を伴うこととなっていたが、この第6の
発明によると、能力可変ドライバを備えているので、電
源電位設定回路が出力する電源電位の変更に伴って変化
する動作周波数の変化割合を電源電位の変化割合以下の
ものに抑制することが可能となり、従来の技術に見られ
た動作周波数確保の限界を越えて、さらなる高い動作周
波数確保を実現することが可能となる。
ば、電源電位に応じて所要の動作周波数で動作するよう
にドライブ能力を切替えることができるようになるた
め、電源電位を低くした場合、動作周波数を電源電位の
低下割合以下に抑制することができる。すなわち、電源
電位を低くした場合でも、動作速度を満たすようにドラ
イブ能力の切替えで対応することができるため、電源電
位を低くすることによる動作速度の低下を補償すること
ができる。
第6の発明において、前記能力可変ドライバは、少なく
とも、ドライブ能力と消費電力の双方が共に大きな第一
のドライブ能力と、前記ドライブ能力と前記消費電力の
双方が共に小さな第二のドライブ能力とを有しているも
のとして構成されている。
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第7の発
明は、能力可変ドライバがもつ少なくとも2状態の能力
について、第一のドライブ能力はドライブ能力と消費電
力の双方共に大なる能力であり、第二のドライブ能力は
ドライブ能力と消費電力の双方共に小なる能力であるこ
とを明示するものである。さらには、能力可変ドライバ
がもつ能力の種類数について、少なくとも2つであるこ
と、換言すれば、3以上の複数ある場合も含み得るとい
うことを明示するものである。
第6・第7の発明において、前記電源電位設定回路は、
少なくとも、高い電位を示す第一の電源電位信号と、低
い電位を示す第二の電源電位信号とを出力するように構
成されている。これは、電源電位設定回路が出力する電
源電位信号の種類数について、少なくとも2つであるこ
と、換言すれば、3以上の複数ある場合も含み得るとい
うことを明示するものである。
第8の発明において、前記電源電位設定回路が前記第一
の電源電位信号を出力しているとき、前記能力可変ドラ
イバは前記第二のドライブ能力を使用し、前記電源電位
設定回路が第二の電源電位信号を出力しているとき、前
記能力可変ドライバは前記第一のドライブ能力を使用す
るように構成されている。
電位信号の種類数が高い電位の第一の電源電位信号と低
い電位の第二の電源電位信号との2種類であり、また、
能力可変ドライバがもつ能力の種類数がドライブ能力と
消費電力の双方共に大なる第一のドライブ能力と、ドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力との2種類であり、さらには、電源電位信号と能力可
変ドライバの能力との対応関係について高い電位の第一
の電源電位信号にはドライブ能力と消費電力の双方共に
小なる第二のドライブ能力が対応し、低い電位の第二の
電源電位信号にはドライブ能力と消費電力の双方共に大
なる第一のドライブ能力が対応していることを明示する
ものである。この関係は、上記第5の発明とは逆関係と
なっている。
するとき、第9の発明のような限定をしていない他の発
明においては、第9の発明とは逆の関係の場合、すなわ
ち、電源電位信号と能力可変ドライバの能力との対応関
係について、高い電位の第一の電源電位信号に対してド
ライブ能力と消費電力の双方共に大なる第一のドライブ
能力が対応し、低い電位の第二の電源電位信号に対して
ドライブ能力と消費電力の双方共に小なる第二のドライ
ブ能力が対応している場合も含み得るということを示唆
している。
源電位に対応した電源電位信号を出力する電源電位測定
回路と、前記電源電位信号に応じてドライブ能力を変更
可能な能力可変ドライバとを備えている。
である。すなわち、与えられた電源電位が分からない場
合でも、電位を測定することができ、測定した電源電位
が低くなったときでも、ドライブ能力を変更することに
より、電源電位が低くなったことによる動作速度の低下
を補償することができる。
記第10の発明において、前記能力可変ドライバは、少
なくとも、ドライブ能力と消費電力の双方が共に大きな
第一のドライブ能力と、前記ドライブ能力と前記消費電
力の双方が共に小さな第二のドライブ能力とを有してい
るものとして構成されている。
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第11の
発明は、能力可変ドライバがもつ少なくとも2状態の能
力について、第一のドライブ能力はドライブ能力と消費
電力の双方共に大なる能力であり、第二のドライブ能力
はドライブ能力と消費電力の双方共に小なる能力である
ことを明示するものである。さらには、能力可変ドライ
バがもつ能力の種類数について、少なくとも2つである
こと、換言すれば、3以上の複数ある場合も含み得ると
いうことを明示するものである。
記第10・11の発明において、前記電源電位測定回路
は、少なくとも、高い電位を示す第一の電源電位信号
と、低い電位を示す第二の電源電位信号とを出力するも
のとして構成されている。これは、電源電位測定回路が
出力する電源電位信号の種類数について、少なくとも2
つであること、換言すれば、3以上の複数ある場合も含
み得るということを明示するものである。
記第12の発明において、前記電源電位測定回路が前記
第一の電源電位信号を出力しているとき、前記能力可変
ドライバは前記第二のドライブ能力を使用し、前記電源
電位測定回路が前記第二の電源電位信号を出力している
とき、前記能力可変ドライバは前記第一のドライブ能力
を使用するものとして構成されている。
電位信号の種類数が高い電位の第一の電源電位信号と低
い電位の第二の電源電位信号との2種類であり、また、
能力可変ドライバがもつ能力の種類数がドライブ能力と
消費電力の双方共に大なる第一のドライブ能力と、ドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力との2種類であり、さらには、電源電位信号と能力可
変ドライバの能力との対応関係について高い電位の第一
の電源電位信号にはドライブ能力と消費電力の双方共に
小なる第二のドライブ能力が対応し、低い電位の第二の
電源電位信号にはドライブ能力と消費電力の双方共に大
なる第一のドライブ能力が対応していることを明示する
ものである。この関係は、上記第5の発明とは逆関係と
なっている。
察するとき、第13の発明のような限定をしていない他
の発明においては、第13の発明とは逆の関係の場合、
すなわち、電源電位信号と能力可変ドライバの能力との
対応関係について、高い電位の第一の電源電位信号に対
してドライブ能力と消費電力の双方共に大なる第一のド
ライブ能力が対応し、低い電位の第二の電源電位信号に
対してドライブ能力と消費電力の双方共に小なる第二の
ドライブ能力が対応している場合も含み得るということ
を示唆している。
実施の形態について、図面を参照しながら説明する。
の実施の形態における半導体集積回路の構成図である。
ータ101とCPUコア102とメモリ103と周辺回
路104とバス130とクロック信号線112〜114
と周波数信号線142〜144とから構成される半導体
集積回路である。
クロック信号を出力するクロックジェネレータであっ
て、CPUコア102内のステートマシン120から出
力される3ビットの動作モード信号121の信号に対応
して、動作モード信号121の1ビット目が“0”のと
きは、クロック信号線112へ50MHzのクロック信
号を出力するとともに、周波数信号線142に“0”を
出力し、“1”のときは100MHzのクロック信号を
出力するとともに、周波数信号線142に“1”を出力
し、動作モード信号121の2ビット目が“0”のとき
は、クロック信号線113へ50MHzのクロック信号
を出力するとともに、周波数信号線143に“0”を出
力し、“1”のときは100MHzのクロック信号を出
力するとともに、周波数信号線143に“1”を出力
し、動作モード信号121の3ビット目が“0”のとき
は、クロック信号線114へ50MHzのクロック信号
を出力するとともに、周波数信号線144に“0”を出
力し、“1”のときは100MHzのクロック信号を出
力するとともに、周波数信号線144に“1”を出力す
る。
号線112から供給されるクロック信号に同期して動作
し、データの入出力はバス130を介して行なう。
113から供給されるクロック信号に同期して動作し、
データの入出力はバス130を介して行なう。
線114から供給されるクロック信号に同期して動作
し、データの入出力はバス130を介して行なう。
コア102の処理能力を向上させる必要がある期間のみ
3ビットの動作モード信号121の1ビット目に“1”
を出力し、それ以外の期間は“0”を出力し、メモリ1
03の処理能力を向上させる必要がある期間のみ3ビッ
トの動作モード信号121の2ビット目に“1”を出力
し、それ以外の期間は“0”を出力し、周辺回路104
の処理能力を向上させる必要がある期間のみ3ビットの
動作モード信号121の3ビット目に“1”を出力し、
それ以外の期間は“0”を出力する。
あって、CPUコア102とメモリ103と周辺回路1
04との間のデータの伝達を行なうことができるもので
ある。
出力データをバス130に出力するための32ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、周波数信号線142が
“1”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“0”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
データをバス130に出力するための32ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、周波数信号線143が“1”の
ときはドライブ能力、消費電力共に大きな第一のドライ
ブ能力についての正論理を出力し、“0”のときはドラ
イブ能力、消費電力共に小さな第二のドライブ能力につ
いての正論理を出力する。
力データをバス130に出力するための32ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、周波数信号線144が“1”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“0”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
52を構成する能力可変ドライバが大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作すると
きに100MHzで動作するように回路チューニングさ
れており、50MHz動作時には、ドライバ群152を
構成する能力可変ドライバが大きいドライブ能力、大き
い消費電力の第一のドライブ能力で動作するときでも、
ドライバ群152を構成する能力可変ドライバが小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときでも、どちらでも動作するようになってい
る。
を構成する能力可変ドライバが大きいドライブ能力、大
きい消費電力の第一のドライブ能力で動作するときに1
00MHzで動作するように回路チューニングされてお
り、50MHz動作時には、ドライバ群153を構成す
る能力可変ドライバが大きいドライブ能力、大きい消費
電力の第一のドライブ能力で動作するときでも、ドライ
バ群153を構成する能力可変ドライバが小さいドライ
ブ能力、小さい消費電力の第二のドライブ能力で動作す
るときでも、どちらでも動作するようになっている。
4を構成する能力可変ドライバが大きいドライブ能力、
大きい消費電力の第一のドライブ能力で動作するときに
100MHzで動作するように回路チューニングされて
おり、50MHz動作時には、ドライバ群154を構成
する能力可変ドライバが大きいドライブ能力、大きい消
費電力の第一のドライブ能力で動作するときでも、ドラ
イバ群154を構成する能力可変ドライバが小さいドラ
イブ能力、小さい消費電力の第二のドライブ能力で動作
するときでも、どちらでも動作するようになっている。
100の外部からの信号、もしくは、CPUコア10
2、メモリ103、周辺回路104の動作状態に応じ
て、動作モード信号121の出力を変更するようになっ
ている。
を構成する能力可変ドライバの一例を示す回路図であ
る。
て、入力端子202の信号を入力としてPチャンネルト
ランジスタ221,223とNチャンネルトランジスタ
231,233のゲートに出力する。
子201の信号を入力として、Pチャンネルトランジス
タ222のゲートに出力する。
て、ソースが電源に、ゲートがインバータ211の出力
に、ドレインが出力端子203にそれぞれ接続されてい
る。
て、ソースがグランドに、ゲートがインバータ211の
出力に、ドレインが出力端子203にそれぞれ接続され
ている。
て、ソースが電源に、ゲートがインバータ212の出力
に、ドレインがPチャンネルトランジスタ223のソー
スにそれぞれ接続されている。
て、ソースがグランドに、ゲートが制御信号端子201
に、ドレインがNチャンネルトランジスタ233のソー
スにそれぞれ接続されている。
て、ソースがPチャンネルトランジスタ222のドレイ
ンに、ゲートがインバータ211の出力に、ドレインが
出力端子203にそれぞれ接続されている。
て、ソースがNチャンネルトランジスタ232のドレイ
ンに、ゲートがインバータ211の出力に、ドレインが
出力端子203にそれぞれ接続されている。
00について、以下、図1、図2を用いて、その動作を
説明する。
52〜154を構成する能力可変ドライバの一例の回路
の動作を説明する。
いるときの動作は、制御信号端子201が“0”である
ため、Pチャンネルトランジスタ222とNチャンネル
トランジスタ232がオフの状態になっており、シリア
ルに接続されているPチャンネルトランジスタ222,
223、及びシリアルに接続されているNチャンネルト
ランジスタ232,233は、出力端子203にそれぞ
れ“1”,“0”を出力することができない。
号は、インバータ211で反転された信号が、Pチャン
ネルトランジスタ221とNチャンネルトランジスタ2
31で構成されたインバータによって正論理に変換され
て、出力端子203を駆動する。
ンジスタとしては、“1”を駆動するのは、Pチャンネ
ルトランジスタ221単独であり、“0”を駆動するの
は、Nチャンネルトランジスタ231単独である。
いるときの動作は、制御信号端子201が“1”である
ため、Pチャンネルトランジスタ222とNチャンネル
トランジスタ232がオンの状態になっており、あたか
も、シリアルに接続されているPチャンネルトランジス
タ222,223、及びシリアルに接続されているNチ
ャンネルトランジスタ232,233は、インバータ2
11の出力を入力とし、出力端子203を出力とするイ
ンバータとして動作する。
号は、インバータ211で反転された信号が、Pチャン
ネルトランジスタ221とNチャンネルトランジスタ2
31で構成されたインバータによって正論理に変換され
て出力端子203を駆動するのと並列に、シリアルに接
続されているPチャンネルトランジスタ222,22
3、及びシリアルに接続されているNチャンネルトラン
ジスタ232,233によって正論理に変換されて、出
力端子203を駆動する。
ンジスタとしては、“1”を駆動するのは、Pチャンネ
ルトランジスタ221と、シリアルに接続されているP
チャンネルトランジスタ222,223の双方であり、
“0”を駆動するのは、Nチャンネルトランジスタ23
1と、シリアルに接続されているNチャンネルトランジ
スタ232,233の双方である。
号端子201が“0”のときには小さいドライブ能力、
小さい消費電力の第二のドライブ能力で出力端子203
を駆動するバッファとして動作し、制御信号端子201
が“1”のときには大きいドライブ能力、大きい消費電
力の第一のドライブ能力で出力端子203を駆動するバ
ッファとして動作する。
201が“0”のときにはインバータ211の出力が
“0”から“1”もしくは“1”から“0”に変化した
ときには、Pチャンネルトランジスタ221とNチャン
ネルトランジスタ231の経路にのみ貫通電流が流れる
が、制御信号端子201が“1”のときにはインバータ
211の出力が“0”から“1”もしくは“1”から
“0”に変化したときには、Pチャンネルトランジスタ
221とNチャンネルトランジスタ231に流れる貫通
電流に加えて、シリアルに接続されているPチャンネル
トランジスタ222,223、及びシリアルに接続され
ているNチャンネルトランジスタ232,233の経路
にも貫通電流が流れることになる。
号端子201が“0”のときには小さい貫通電流(=小
さい消費電力)で出力端子203を駆動するバッファと
して動作し、制御信号端子201が“1”のときには大
きい貫通電流(=大きい消費電力)で出力端子203を駆
動するバッファとして動作する。
一例として例示したドライバは、制御信号端子201が
“0”のときには小さいドライブ能力、小さい消費電力
の第二のドライブ能力で動作するバッファとして動作
し、制御信号端子201が“1”のときには大きいドラ
イブ能力、大きい消費電力の第一のドライブ能力で動作
するバッファとして動作する。
周波数信号線142〜144に接続することで、100
MHz動作の信号が出ているときには大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作するバ
ッファとして動作し、50MHzの信号が出ているとき
には小さいドライブ能力、小さい消費電力の第二のドラ
イブ能力で動作するバッファとして動作する。
形態における半導体集積回路100の動作について説明
する。
積回路100の外部からの信号、もしくは、CPUコア
102、メモリ103、周辺回路104の動作状態か
ら、CPUコア102の処理能力を向上させる必要があ
る期間の状態のときの動作について説明する。
ビットの動作モード信号121の1ビット目に“1”を
出力するため、クロックジェネレータ101は、クロッ
ク信号線112に100MHzのクロック信号を出力
し、周波数信号線142に“1”を出力する。
可変ドライバは大きいドライブ能力、大きい消費電力の
第一のドライブ能力で動作するバッファとして動作し、
CPUコア102は100MHzで動作することにな
る。100MHzは第一の周波数信号に相当する。
積回路100の外部からの信号、もしくは、CPUコア
102、メモリ103、周辺回路104の動作状態か
ら、CPUコア102の処理能力を向上させる必要がな
い期間の状態のときの動作について説明する。
ビットの動作モード信号121の1ビット目に“0”を
出力するため、クロックジェネレータ101は、クロッ
ク信号線112に50MHzのクロック信号を出力し、
周波数信号線142に“0”を出力する。50MHzは
第二の周波数信号に相当する。
動作することになり、100MHz動作する場合に比べ
て、たとえ周波数信号線142が“1”を出力していた
としても消費電力は1/2ですむことになる。
“0”であることから、ドライバ群152は、図2で説
明したように小さいドライブ能力、小さい消費電力の第
二のドライブ能力で動作しているため、単純にクロック
信号を50MHzにしたことによってCPUコア102
が1/2の消費電力で動作するよりも、さらに小さい消
費電力で動作することになる。
も、CPU102のときと同様にして、ステートマシン
120が、メモリ103、周辺回路104に関して処理
能力を向上させる必要がある期間の状態と、処理能力を
向上させる必要がない期間の状態とを比較すると、単純
にクロック信号を50MHzにしたことによって1/2
の消費電力で動作するよりも、さらに小さい消費電力で
動作することができることが分かる。
ので、クロックジェネレータ100が出力するクロック
周波数の変更に伴って変化する消費電力の変化割合をク
ロック周波数の変化割合以上のものに増幅することが可
能となり、従来の技術に見られた消費電力削減の限界を
越えて、さらなる消費電力削減を実現することが可能と
なる。
の半導体集積回路100を用いると、低い動作周波数で
も動作できるブロックを、低い動作周波数で動作させた
場合、高い動作周波数で動作させているときに比べて、
単純に動作周波数を低くすることによって消費電力が減
少する割合以上に消費電力を削減することができる。な
お、本第一の実施の形態では、能力可変ドライバは、バ
スへ出力する部分に使用した例を示しているが、これ以
外の場所に配置しても構わない。
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。なお、本第一の実施の形態では、能力可変ドライバ
は、2種類のドライブ能力、消費電力を切替えて使う場
合について説明したが、3種類以上であっても構わな
い。
周波数として50MHzと100MHzの2種類の動作
周波数を用いた場合の例を示したが、これ以外の周波数
であっても構わないし、3種類以上の周波数であっても
構わない。
ジェネレータ101とCPUコア102とメモリ103
と周辺回路104とバス130とクロック信号線112
〜114と周波数信号線142〜144とから構成され
る半導体集積回路について説明したが、これ以外の構成
であっても構わない。
の実施の形態における半導体集積回路の構成図である。
図3において、300は電源電位設定回路301とCP
Uコア302とメモリ303と周辺回路304とバス3
30と電源配線312〜314と電源電位信号線342
〜344とから構成される半導体集積回路である。
位を供給する電源電位設定回路であって、CPUコア3
02内のステートマシン320から出力される3ビット
の動作モード信号321の信号に対応して、動作モード
信号321の1ビット目が“0”のときは、電源配線3
12へ2.5Vの電源電位を出力するとともに、電源電
位信号線342に“1”を出力し、“1”のときは電源
配線312へ3.3Vの電源電位を出力するとともに、
電源電位信号線342に“0”を出力し、動作モード信
号321の2ビット目が“0”のときは、電源配線31
3へ2.5Vの電源電位を出力するとともに、電源電位
信号線343に“1”を出力し、“1”のときは、電源
配線313へ3.3Vの電源電位を出力するとともに、
電源電位信号線343に“0”を出力し、動作モード信
号321の3ビット目が“0”のときは電源配線314
へ2.5Vの電源電位を出力するとともに、電源電位信
号線344に“1”を出力し、“1”のときは電源配線
314へ3.3Vの電源電位を出力するとともに、電源
電位信号線344に“0”を出力する。
12から供給される電源電位で動作し、データの入出力
はバス330を介して行なう。
から供給される電源電位で動作し、データの入出力はバ
ス330を介して行なう。
4から供給される電源電位で動作し、データの入出力は
バス330を介して行なう。
コア302の電源電位を増加させる必要がある期間のみ
3ビットの動作モード信号321の1ビット目に“1”
を出力し、それ以外の期間は“0”を出力し、メモリ3
03の電源電位を増加させる必要がある期間のみ3ビッ
トの動作モード信号321の2ビット目に“1”を出力
し、それ以外の期間は“0”を出力し、周辺回路304
の電源電位を増加させる必要がある期間のみ3ビットの
動作モード信号321の3ビット目に“1”を出力し、
それ以外の期間は“0”を出力する。
あって、CPUコア302とメモリ303と周辺回路3
04との間のデータの伝達を行なうことができるもので
ある。
出力データをバス330に出力するための32ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、電源電位信号線342が
“1”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“0”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
データをバス330に出力するための32ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、電源電位信号線343が“1”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“0”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
力データをバス330に出力するための32ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、電源電位信号線344が
“1”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“0”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
52を構成する能力可変ドライバが小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位3.3Vで100MHz動作するように回
路チューニングされたCPUコアであって、ドライバが
小さいドライブ能力、小さい消費電力の第二のドライブ
能力で動作するときに電源電位2.5Vで動作させた場
合に75MHzで動作するCPUコアである。このこと
の詳細については、後述する。
を構成する能力可変ドライバが小さいドライブ能力、小
さい消費電力の第二のドライブ能力で動作するときに電
源電位3.3Vで100MHz動作するように回路チュ
ーニングされたメモリであって、ドライバが小さいドラ
イブ能力、小さい消費電力の第二のドライブ能力で動作
するときに電源電位2.5Vで動作させた場合に75M
Hzで動作するCPUコアである。
4を構成する能力可変ドライバが小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するときに
電源電位3.3Vで100MHz動作するように回路チ
ューニングされた周辺回路であって、ドライバが小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときに電源電位2.5Vで動作させた場合に7
5MHzで動作する周辺回路である。
300の外部からの信号、もしくは、CPUコア30
2、メモリ303、周辺回路304の動作状態に応じ
て、動作モード信号321の出力を変更するようになっ
ている。ドライバ群352〜354を構成する能力可変
ドライバは、その回路構成が図2で示される能力可変ド
ライバと同様のものとなっている。その構成は第一の実
施の形態で述べたので説明を省略する。
電位を3.3Vと2.5Vとにした場合の動作について
説明する。
きで、その論理的な動作は同じであるが、3.3Vに比
べて2.5Vのときは、電源電位が低下することに伴っ
て、能力可変ドライバを構成するトランジスタのドレイ
ン電流量が低下し、その結果、動作速度が低下するとい
う現象が起こる。
電位を2.5Vに下げたとしても、制御信号端子201
を“1”にすることによってPチャンネルトランジスタ
222,223、Nチャンネルトランジスタ232,2
33も並列して出力端子203を駆動できるようになる
ため、制御信号端子201が“0”で電源電位が3.3
Vのときの動作速度よりも、動作速度を向上することが
できる。
に低下することによる動作速度の低下を、制御信号端子
201を“0”から“1”に変更することによって、動
作速度の補償をし、電源電位の低下による動作速度以上
の動作速度を実現することができるものであることが分
かる。
電源電位信号線342〜344に接続することで、3.
3Vの電源電位が供給されているときには小さいドライ
ブ能力、小さい消費電力の第二のドライブ能力で動作す
るバッファとして動作し、2.5Vの電源電位が供給さ
れているときには大きいドライブ能力、大きい消費電力
の第一のドライブ能力で動作するバッファとして動作す
る。この関係は、第一の実施の形態とは逆になってい
る。
形態における半導体集積回路300の動作について説明
する。
積回路300の外部からの信号、もしくは、CPUコア
302、メモリ303、周辺回路304の動作状態か
ら、CPUコア302の電源電位を増加させる必要があ
る期間の状態のときの動作について説明する。
ビットの動作モード信号321の1ビット目に“1”を
出力するため、電源電位設定回路301は、電源配線3
12に3.3Vの電源電位を供給し、電源電位信号線3
42に“0”を出力する。従って、ドライバ群352を
構成する能力可変ドライバは小さいドライブ能力、小さ
い消費電力の第二のドライブ能力で動作するバッファと
して動作し、CPUコア302は100MHzで動作す
ることになる。
積回路300の外部からの信号、もしくは、CPUコア
302、メモリ303、周辺回路304の動作状態か
ら、CPUコア302の電源電位を増加させる必要がな
い期間の状態のときの動作について説明する。
ビットの動作モード信号321の1ビット目に“0”を
出力するため、電源電位設定回路301は、電源配線3
12に2.5Vの電源電位を供給し、電源電位信号線3
42に“1”を出力する。従って、ドライバ群352を
構成する能力可変ドライバは大きいドライブ能力、大き
い消費電力の第一のドライブ能力で動作するバッファと
して動作し、CPUコア302は75MHz以上の動作
速度、ここでは例えば90MHzで動作することにな
り、電源電位信号線342が“0”を出力したまま電源
電位を3.3Vから2.5Vに低下させたことによる動
作速度の劣化(ここでは100MHzが75MHz)に比
べて、動作速度の劣化を補償(ここでは75MHzを9
0MHz)することができる。
も、CPU302のときと同様にして、ステートマシン
320が、メモリ303、周辺回路304に関して電源
電位を増加させる必要がある期間の状態と、電源電位を
増加させる必要がない期間の状態とを比較すると、電源
電位信号線343,344が“0”を出力したまま電源
電位を3.3Vから2.5Vに低下させたことによる動
作速度の劣化(ここでは100MHzが75MHz)に比
べて、動作速度の劣化を補償(ここでは75MHzを9
0MHz)することができる。
ので、電源電位設定回路301が出力する電源電位の変
更に伴って変化する動作周波数の変化割合を電源電位の
変化割合以下のものに抑制することが可能となり、従来
の技術に見られた動作周波数確保の限界を越えて、さら
なる高い動作周波数確保を実現することが可能となる。
の半導体集積回路300を用いると、電源電位を低くす
ることによる動作速度の劣化を、単純に電源電位を低く
することによる動作速度の劣化を補償することができ
る。
力可変ドライバは、電源電位の低下による動作速度の劣
化を補償しても電源電位を低下する前の動作速度よりも
遅くなる範囲での補償の例を示しているが、電源電位を
低下する前の動作速度と同じになるように補償しても構
わないし、逆に動作速度を速くするようにしても構わな
い。
PUコア302、メモリ303、周辺回路304が電源
電位の低下による動作速度の劣化を補償しても電源電位
を低下する前の動作速度よりも遅くなる範囲での補償の
例を示しているが、電源電位を低下する前の動作速度と
同じになるように補償しても構わないし、逆に動作速度
を速くするようにしても構わない。
ドライバは、バスへ出力する部分に使用した例を示して
いるが、これ以外の場所に配置しても構わない。
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。
ドライバは、2種類のドライブ能力、消費電力を切替え
て使う場合について説明したが、3種類以上であっても
構わない。
として3.3Vと2.5Vの2種類の電位を用いた場合
の例を示したが、これ以外の電位であっても構わない
し、3種類以上の電位であっても構わない。
設定回路301とCPUコア302とメモリ303と周
辺回路304とバス330と電源配線312〜314と
電源電位信号線342〜344とから構成される半導体
集積回路について説明したが、これ以外の構成であって
も構わない。
の実施の形態における半導体集積回路の構成図である。
401とCPUコア402とメモリ403と周辺回路4
04とバス430と電源電位信号線442〜444とリ
セット信号端子461とリファレンス電源端子462と
から構成される半導体集積回路である。
3、周辺回路404にそれぞれ供給されている電源電位
を測定する電源電位測定回路であって、リセット信号端
子461から負論理のパルス信号であるリセット信号が
入力されると、CPUコア402に供給されている電源
電位が2.5Vであれば電源電位信号線442に“1”
を出力し、電源電位が3.3Vであれば“0”を出力
し、メモリ403に供給されている電源電位が2.5V
であれば電源電位信号線443に“1”を出力し、電源
電位が3.3Vであれば“0”を出力し、周辺回路40
4に供給されている電源電位が2.5Vであれば電源電
位信号線444に“1”を出力し、電源電位が3.3V
であれば“0”を出力する。
2.5Vか3.3Vかのいずれかの電位に設定すること
ができ、データの入出力はバス430を介して行なう。
5Vか3.3Vかのいずれかの電位に設定することがで
き、データの入出力はバス430を介して行なう。
2.5Vか3.3Vかのいずれかの電位に設定すること
ができ、データの入出力はバス430を介して行なう。
出力データをバス430に出力するための32ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、電源電位信号線442が
“1”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“0”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
データをバス430に出力するための32ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、電源電位信号線443が“1”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“0”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
力データをバス430に出力するための32ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、電源電位信号線444が
“1”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“0”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
52を構成する能力可変ドライバが、小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位3.3Vで100MHz動作するように回
路チューニングされたCPUコアであって、ドライバ
が、小さいドライブ能力、小さい消費電力の第二のドラ
イブ能力で動作するときに電源電位2.5Vで動作させ
た場合に75MHzで動作するCPUコアである。
を構成する能力可変ドライバが、小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するときに
電源電位3.3Vで100MHz動作するように回路チ
ューニングされたメモリであって、ドライバが、小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときに電源電位2.5Vで動作させた場合に7
5MHzで動作するCPUコアである。
4を構成する能力可変ドライバが、小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位3.3Vで100MHz動作するように回
路チューニングされた周辺回路であって、ドライバが、
小さいドライブ能力、小さい消費電力の第二のドライブ
能力で動作するときに電源電位2.5Vで動作させた場
合に75MHzで動作する周辺回路である。
可変ドライバは、その回路構成が図2で示される能力可
変ドライバと同様のものとなっている。その構成は第一
の実施の形態で述べたので説明を省略する。
合の動作については第二の実施の形態で述べているの
で、ここでは説明を省略する。
する電源電位測定レジスタの一例を示す回路図である。
1,562、メモリセル570、Pチャンネルトランジ
スタ541、Nチャンネルトランジスタ551、遅延素
子571、評価信号端子501、出力端子502、VI
N503から構成された電源電位測定レジスタである。
子501を入力として、Nチャンネルトランジスタ55
1のゲートに出力する。
2、Nチャンネルトランジスタ521,522,53
1,532は、6トランジスタ構成のSRAMメモリセ
ルで、一般に用いられている構成のメモリセル570を
形成している。
3V時に、Nチャンネルトランジスタ531のソースを
反ビット線、VIN503をビット線、Nチャンネルト
ランジスタ531,532のゲートに接続するワード線
504をワード線として機能するメモリセルであって、
VIN503の電位が3.3V以上のときに、ワード線
に書き込み信号が入力されたら“1”を書き込むよう
に、Pチャンネルトランジスタ511,512、Nチャ
ンネルトランジスタ521,522,531,532の
トランジスタサイズをチューニングしているものであ
る。
は、インバータ562を介して反転論理が出力端子50
2から出力される。
ンネルトランジスタ551は、電源電位が2.5V以上
であれば、評価信号端子501が“0”になると、メモ
リセル570に強制的に“0”を書き込むように、トラ
ンジスタサイズをチューニングしているものである。
時間(メモリセル570に強制的に“0”を書き込める
時間以上の時間)ずらせてワード線504に出力する遅
延素子である。
は、図5で説明した電源電位測定レジスタ500を3つ
(以下、reg1,reg2,reg3)備えた回路であ
って、リセット信号端子461の信号がreg1,re
g2,reg3の評価信号端子501にそれぞれ接続
し、reg1のVIN503はCPUコア402の電源
に、reg2はメモリ403の電源に、reg3は周辺
回路404の電源に接続する。
442に、reg2の出力が電源電位信号線443に、
reg3の出力が電源電位信号線443にそれぞれ接続
されている。
2は、電源電位測定回路401のreg1,reg2,
reg3の電源に接続されており、リファレンス電源端
子462によってreg1,reg2,reg3の電源
電位を与える構成になっている。
00について、以下、図4、図5を用いてその動作を説
明する。
回路401を構成する電源電位測定レジスタの動作につ
いて説明する。
ル570は、Nチャンネルトランジスタ531のソース
を反ビット線、ワード線504をワード線として機能す
るメモリセルであって、VIN503の電位とNチャン
ネルトランジスタ531のソースの電位が3.3V以上
になると、“1”を書き込むことができるメモリセルで
ある。
のソースの電位は常にグランドレベルに固定されている
ため、リセットをかけて評価信号端子501に負論理の
パルス信号を入力すると、メモリセル570に強制的に
“0”が書き込まれた後に、遅延素子571を介してワ
ード線504が開かれて、VIN503の電位が3.3
V以上であれば、“1”を書き込むが、3.3V未満で
あれば“0”のまま保持されるという動作をするので、
VIN503の電位が3.3V以上であれば、インバー
タ562の次段の出力端子502からは“0”が出力さ
れ、VIN503の電位が3.3V未満であれば出力端
子502からは“1”が出力されるという動作をする。
形態における半導体集積回路400の動作について説明
する。
Vの電位を供給して、電源電位測定回路401を構成す
るreg1,reg2,reg3の電源電位を3.3V
に設定しておく。
理のパルス信号が入力されると、電源電位測定回路40
1が、CPUコア402、メモリ403、周辺回路40
4の電源電位を3.3Vと比較する動作を開始する。
路404の電源電位は、3.3Vか2.5Vかのいずれ
かの電位であるため、CPUコア402の電源電位が
3.3Vであれば、電源電位信号線442に“0”、
2.5Vであれば“1”が出力され、メモリ403の電
源電位が3.3Vであれば、電源電位信号線443に
“0”が出力され、2.5Vであれば“1”が出力さ
れ、周辺回路404の電源電位が3.3Vであれば、電
源電位信号線444に“0”が出力され、2.5Vであ
れば“1”が出力される。
Vであるときの動作について説明すると、このときは、
電源電位信号線442が“0”なので、ドライバ群45
2を構成する能力可変ドライバは小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するバッフ
ァとして動作し、CPUコア302は100MHzで動
作することになる。
5Vであるときの動作を考えると、電源電位信号線44
2が“1”なので、ドライバ群452を構成する能力可
変ドライバは大きいドライブ能力、大きい消費電力の第
一のドライブ能力で動作するバッファとして動作し、C
PUコア402は75MHz以上の動作速度、ここでは
例えば90MHzで動作することになり、電源電位信号
線442が“0”を出力したまま電源電位を3.3Vか
ら2.5Vに低下させたことによる動作速度の劣化(こ
こでは100MHzが75MHz)に比べて、動作速度
の劣化を補償(ここでは75MHzを90MHz)するこ
とができる。
も、CPU402のときと同様にして、電源電位信号線
343,344が“0”を出力したまま電源電位を3.
3Vから2.5Vに低下させたことによる動作速度の劣
化(ここでは100MHzが75MHz)に比べて、動作
速度の劣化を補償(ここでは75MHzを90MHz)す
ることができる。
ので、電源電位の変更に伴って変化する動作周波数の変
化割合を電源電位の変化割合以下のものに抑制すること
が可能となり、従来の技術に見られた動作周波数確保の
限界を越えて、さらなる高い動作周波数確保を実現する
ことが可能となる。
の半導体集積回路400を用いると、電源電位を低くす
ることによる動作速度の劣化を、単純に電源電位を低く
することによる動作速度の劣化を補償することができ
る。
力可変ドライバは、電源電位の低下による動作速度の劣
化を補償しても電源電位を低下する前の動作速度よりも
遅くなる範囲での補償の例を示しているが、電源電位を
低下する前の動作速度と同じになるように補償しても構
わないし、逆に動作速度を速くするようにしても構わな
い。
PUコア402、メモリ403、周辺回路404が電源
電位の低下による動作速度の劣化を補償しても電源電位
を低下する前の動作速度よりも遅くなる範囲での補償の
例を示しているが、電源電位を低下する前の動作速度と
同じになるように補償しても構わないし、逆に動作速度
を速くするようにしても構わない。
源電位測定レジスタについて図5で説明した構成の回路
について説明したが、これ以外の構成の回路であっても
構わない。
源電位測定回路が、電源電位測定レジスタを3つ使用し
て構成された例を示したが、これ以外の構成の回路であ
っても構わない。
ドライバは、バスへ出力する部分に使用した例を示して
いるが、これ以外の場所に配置しても構わない。
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。
ドライバは、2種類のドライブ能力、消費電力を切替え
て使う場合について説明したが、3種類以上であっても
構わない。
として3.3Vと2.5Vの2種類の電位を用いた場合
の例を示したが、これ以外の電位であっても構わない
し、3種類以上の電位であっても構わない。
ンス電源端子に3.3V、リセット信号端子に負論理の
パルスを入力することで電源電位の判定を行なう構成の
例を示したが、これ以外の構成、例えば、リファレンス
電源端子、リセット信号端子を用いず、半導体集積回路
内部で閉じて電源電位の判定を行なう構成であっても構
わない。
測定回路401とCPUコア402とメモリ403と周
辺回路404とバス430と電源電位信号線442〜4
44とリセット信号端子461とリファレンス電源端子
462とから構成される半導体集積回路について説明し
たが、これ以外の構成であっても構わない。
は、クロック周波数の段階に対応した周波数信号を出力
するクロックジェネレータと、前記周波数信号に応じて
ドライブ能力を変更可能な能力可変ドライバとを備えた
構成によって、クロックジェネレータが出力するクロッ
ク周波数の変更に伴って変化する消費電力の変化割合を
クロック周波数の変化割合以上のものに増幅することが
可能となり、従来の技術に見られた消費電力削減の限界
を越えて、さらなる消費電力削減を実現することができ
る。
電源電位を出力し、前記複数の電源電位に対応する電源
電位信号を出力する電源電位設定回路と、前記電源電位
信号に応じてドライブ能力を変更可能な能力可変ドライ
バとを備えた構成によって、電源電位設定回路が出力す
る電源電位の変更に伴って変化する動作周波数の変化割
合を電源電位の変化割合以下のものに抑制することが可
能となり、従来の技術に見られた動作周波数確保の限界
を越えて、さらなる高い動作周波数確保を実現すること
が可能となる。すなわち、電源電位を低くした場合で
も、動作速度を満たすようにドライブ能力の切替えで対
応することができるため、電源電位を低くすることによ
る動作速度の低下補償することができる。
位に対応した電源電位信号を出力する電源電位測定回路
と、前記電源電位信号に応じてドライブ能力を変更可能
な能力可変ドライバとを備えた構成によって、与えられ
た電源電位が分からない場合でも、電位を測定すること
ができ、測定した電源電位が低くなったときでも、ドラ
イブ能力を変更することにより、電源電位が低くなった
ことによる動作速度の低下を補償することができる。
回路の構成図である。
成する能力可変ドライバの一例を示す回路図である。
回路の構成図である。
回路の構成図である。
路を構成する電源電位測定レジスタの一例を示す回路図
である。
Claims (13)
- 【請求項1】 クロック周波数の段階に対応した周波数
信号を出力するクロックジェネレータと、前記周波数信
号に応じてドライブ能力を変更可能な能力可変ドライバ
とを備えていることを特徴とする半導体集積回路。 - 【請求項2】 請求項1記載の半導体集積回路におい
て、前記クロックジェネレータは、複数のクロック信号
と、前記複数のクロック信号の周波数の段階に対応した
複数の周波数信号とを出力することを特徴とする半導体
集積回路。 - 【請求項3】 請求項1または2記載の半導体集積回路
において、前記能力可変ドライバは、少なくとも、ドラ
イブ能力と消費電力の双方が共に大きな第一のドライブ
能力と、前記ドライブ能力と前記消費電力の双方が共に
小さな第二のドライブ能力とを有していることを特徴と
する半導体集積回路。 - 【請求項4】 請求項1または2または3記載の半導体
集積回路において、前記クロックジェネレータは、少な
くとも、速い周波数を示す第一の周波数信号と、遅い周
波数を示す第二の周波数信号とを出力するように構成さ
れていることを特徴とする半導体集積回路。 - 【請求項5】 請求項4記載の半導体集積回路におい
て、前記クロックジェネレータが前記第一の周波数信号
を出力しているとき、前記能力可変ドライバが前記第一
のドライブ能力を使用し、前記クロックジェネレータが
前記第二の周波数信号を出力しているとき、前記能力可
変ドライバが前記第二のドライブ能力を使用するように
構成されていることを特徴とする半導体集積回路。 - 【請求項6】 複数の電源電位を出力し、前記複数の電
源電位に対応する電源電位信号を出力する電源電位設定
回路と、前記電源電位信号に応じてドライブ能力を変更
可能な能力可変ドライバとを備えていることを特徴とす
る半導体集積回路。 - 【請求項7】 請求項6記載の半導体集積回路におい
て、前記能力可変ドライバは、少なくとも、ドライブ能
力と消費電力の双方が共に大きな第一のドライブ能力
と、前記ドライブ能力と前記消費電力の双方が共に小さ
な第二のドライブ能力とを有していることを特徴とする
半導体集積回路。 - 【請求項8】 請求項6または7記載の半導体集積回路
において、前記電源電位設定回路は、少なくとも、高い
電位を示す第一の電源電位信号と、低い電位を示す第二
の電源電位信号とを出力するように構成されていること
を特徴とする半導体集積回路。 - 【請求項9】 請求項8記載の半導体集積回路におい
て、前記電源電位設定回路が前記第一の電源電位信号を
出力しているとき、前記能力可変ドライバは前記第二の
ドライブ能力を使用し、前記電源電位設定回路が第二の
電源電位信号を出力しているとき、前記能力可変ドライ
バは前記第一のドライブ能力を使用するように構成され
ていることを特徴とする半導体集積回路。 - 【請求項10】 電源電位に対応した電源電位信号を出
力する電源電位測定回路と、前記電源電位信号に応じて
ドライブ能力を変更可能な能力可変ドライバとを備えて
いることを特徴とする半導体集積回路。 - 【請求項11】 請求項10記載の半導体集積回路にお
いて、前記能力可変ドライバは、少なくとも、ドライブ
能力と消費電力の双方が共に大きな第一のドライブ能力
と、前記ドライブ能力と前記消費電力の双方が共に小さ
な第二のドライブ能力とを有していることを特徴とする
半導体集積回路。 - 【請求項12】 請求項10または11記載の半導体集
積回路において、前記電源電位測定回路は、少なくと
も、高い電位を示す第一の電源電位信号と、低い電位を
示す第二の電源電位信号とを出力するように構成されて
いることを特徴とする半導体集積回路。 - 【請求項13】 請求項12記載の半導体集積回路にお
いて、前記電源電位測定回路が前記第一の電源電位信号
を出力しているとき、前記能力可変ドライバは前記第二
のドライブ能力を使用し、前記電源電位測定回路が前記
第二の電源電位信号を出力しているとき、前記能力可変
ドライバは前記第一のドライブ能力を使用するように構
成されていることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001099498A JP2002297260A (ja) | 2001-03-30 | 2001-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001099498A JP2002297260A (ja) | 2001-03-30 | 2001-03-30 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002297260A true JP2002297260A (ja) | 2002-10-11 |
Family
ID=18953032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001099498A Withdrawn JP2002297260A (ja) | 2001-03-30 | 2001-03-30 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002297260A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004031939A1 (ja) * | 2002-09-30 | 2004-04-15 | Sony Corporation | 情報処理装置および方法、並びにプログラム |
JP2008217509A (ja) * | 2007-03-06 | 2008-09-18 | Fujitsu Ltd | 電源電圧調整回路およびマイクロコンピュータ |
-
2001
- 2001-03-30 JP JP2001099498A patent/JP2002297260A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004031939A1 (ja) * | 2002-09-30 | 2004-04-15 | Sony Corporation | 情報処理装置および方法、並びにプログラム |
US7493508B2 (en) | 2002-09-30 | 2009-02-17 | Sony Corporation | Information processing device, method, and program |
JP2008217509A (ja) * | 2007-03-06 | 2008-09-18 | Fujitsu Ltd | 電源電圧調整回路およびマイクロコンピュータ |
US8078887B2 (en) | 2007-03-06 | 2011-12-13 | Fujitsu Semiconductor Limited | Power supply voltage regulator circuit and microcomputer |
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