JP2002297260A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002297260A
JP2002297260A JP2001099498A JP2001099498A JP2002297260A JP 2002297260 A JP2002297260 A JP 2002297260A JP 2001099498 A JP2001099498 A JP 2001099498A JP 2001099498 A JP2001099498 A JP 2001099498A JP 2002297260 A JP2002297260 A JP 2002297260A
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semiconductor integrated
drive capability
integrated circuit
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JP2001099498A
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Genichiro Inoue
源一郎 井上
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 高い動作周波数に合せて回路チューニングす
るために低い動作周波数で使用するときに必要以上に消
費電力を消費する欠点を解消する。 【解決手段】 クロックジェネレータ１０１からクロッ
ク信号線１１２〜１１４に出力される周波数を速い周波
数と遅い周波数とに切替えると同時に、周波数信号線１
４２〜１４４にも速い動作周波数か遅い動作周波数かを
知らせる信号を出力する。ＣＰＵ１０２、メモリ１０
３、周辺回路１０４に含まれるドライバ群１５２〜１５
４は、それぞれ周波数信号線１４２〜１４４の信号を受
け取り、速い動作周波数であれば、大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作し、遅
い動作周波数であれば、小さいドライブ能力、小さい消
費電力の第二のドライブ能力で動作する能力可変ドライ
バである。結果として、動作周波数を低くした場合に、
動作周波数に比例する以上に消費電力を削減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、可変のクロック周
波数、可変の電源電圧で動作する半導体集積回路に関す
るものである。
【０００２】
【従来の技術】近年、半導体産業の技術革新にはめざま
しいものがあり、より高速動作化、より高集積化が実現
されて、システムの大部分もしくはシステム全体が半導
体集積回路で実現できるという状況になってきている。
【０００３】これによって、様々な機器が軽量化、低消
費電力化されて、様々なモバイル製品が商品化できるよ
うになっている。
【０００４】このようなモバイル製品において、より低
消費電力化、より高機能化を図っていこうとすると、半
導体集積回路自身も、より低消費電力化、より高い処理
能力化を実現する必要がある。
【０００５】半導体集積回路において、低消費電力化と
高い処理能力化との間には、互いに相反する要素もある
ため、両立させるためのいくつかのアイデアが提案され
てきているが、その中の一つの方法として、使用する条
件に応じて動作モードを低消費電力モードと高い処理能
力モードとに切替えて半導体集積回路を動作させるとい
うことが行なわれている。
【０００６】この動作モードの切替えを実現する方法と
して、従来では、半導体集積回路内のブロックもしくは
半導体集積回路全体に供給するクロック周波数を高速動
作用の高い周波数と低速動作用の低い周波数とに切替え
られるようにして、高い処理能力が必要な場合には高速
動作に切替えて使用し、処理能力があまり必要でない場
合には低速動作に切替えて使用するというもの（従来例
１）や、半導体集積回路内のブロックもしくは半導体集
積回路全体に供給する電源電圧を高速動作用の高い電位
と低速動作用の低い電位とに切替えられるようにして、
高い処理能力が必要な場合には高速動作に切替えて使用
し、処理能力があまり必要でない場合には低速動作に切
替えて使用するというもの（従来例２）があった。
【０００７】以下、図面を参照しながら、上記した従来
のクロック周波数を切替えることができる半導体集積回
路の一例について説明する。（従来例１）図６は従来の
クロック周波数を切替えることができる半導体集積回路
の構成図である。
【０００８】図６において、１００５は動作モードに対
応した動作モード信号１０１５を出力する動作モード信
号生成装置である。１００１はクロック信号を出力する
クロックジェネレータであって、クロックジェネレータ
１００１は、動作モード信号１０１５に応じて、高い周
波数と低い周波数の２種類の周波数を、クロック信号１
０１２〜１０１４にそれぞれ出力することができる。１
００２〜１００４はクロックジェネレータ１００１から
出力されたクロック信号１０１２〜１０１４に同期して
動作するブロックＡ，Ｂ，Ｃである。
【０００９】以上のように構成された半導体集積回路に
ついて、以下、その動作について説明する。
【００１０】動作モード信号生成装置１００５は、この
半導体集積回路が高い処理能力を必要としない場合は、
クロック信号１０１２〜１０１４を低い周波数に設定す
る動作モード信号１０１５をクロックジェネレータ１０
０１に出力し、ブロックＡ，Ｂ，Ｃ１００２〜１００４
は低い動作周波数で動作する。このため、ブロックＡ，
Ｂ，Ｃ１００２〜１００４の消費電力は少なくてすむ。
【００１１】ところが、例えばブロックＡにおいて、あ
る期間、高い処理能力を必要とする状態になったとき、
動作モード信号生成装置１００５は、ブロックＡを高い
周波数で動作させるという動作モード信号１０１５を、
必要な期間、クロックジェネレータ１００１に出力し、
ブロックＡ１００２は必要な期間だけ高い動作周波数で
動作し、ブロックＡは必要な処理能力を発揮する。
【００１２】高い動作周波数で動作すれば、消費電力も
増加するが、必要な期間だけしか高い動作周波数で動作
させないため、最小限の消費電力ですませることができ
る。他のブロックＢ，Ｃの動作も同様である。
【００１３】このように、高い処理能力を必要とするブ
ロックを必要とする期間だけ、高い周波数で動作させて
必要な処理能力を発揮させることにより、必要最小限の
消費電力で高い処理能力を実現することができる。
【００１４】次に、図面を参照しながら、上記した従来
の電源電圧を切替えることができる半導体集積回路の一
例について説明する。（従来例２）図７は従来の電源電
圧を切替えることができる半導体集積回路の構成図であ
る。
【００１５】図７において、１１０５は動作モードに対
応した動作モード信号１１１５を出力する動作モード信
号生成装置である。１１０１は電源電圧の電位を設定す
る電源電位設定回路であって、電源電位設定回路１１０
１は、動作モード信号１１１５に応じて、高い電位と低
い電位の２種類の電圧を、電源１１１２〜１１１４にそ
れぞれ出力することができる。１１０２〜１１０４は電
源電位設定回路１１０１から出力された電源１１１２〜
１１１４で動作するブロックＡ，Ｂ，Ｃである。
【００１６】以上のように構成された半導体集積回路に
ついて、以下、その動作について説明する。
【００１７】動作モード信号生成装置１１０５は、この
半導体集積回路が高い処理能力を必要としない場合は、
電源１１１２〜１１１４を低い電位に設定する動作モー
ド信号１１１５を電源電位設定回路１１０１に出力し、
ブロックＡ，Ｂ，Ｃ１１０２〜１１０４は低い電源電圧
で動作する。このため、ブロックＡ，Ｂ，Ｃ１１０２〜
１１０４の消費電力は少なくてすむ。
【００１８】ところが、例えばブロックＡ１１０２にお
いて、ある期間、高い処理能力を必要とする状態になっ
たとき、動作モード信号生成装置１１０５は、ブロック
Ａを高い電位の電源で動作させるという動作モード信号
１１１５を、必要な期間、電源電位設定回路１１０１に
出力し、ブロックＡ１１０２は必要な期間だけ高い電源
電圧で動作し、ブロックＡは必要な処理能力を発揮す
る。
【００１９】高い電源電圧で動作すれば、消費電力も増
加するが、必要な期間だけしか高い電源電圧で動作させ
ないため、最小限の消費電力ですませることができる。
他のブロックＢ，Ｃの動作も同様である。
【００２０】このように、高い処理能力を必要とするブ
ロックに必要とする期間だけ、高い電源電圧で動作させ
て必要な処理能力を発揮させることにより、必要最小限
の消費電力で高い処理能力を実現することができる。
【００２１】
【発明が解決しようとする課題】しかしながら、上記の
従来例１のような構成では、各ブロックＡ，Ｂ，Ｃは、
そもそも高い動作周波数で動作させるというコンセプト
のもとに設計されたものであり、高い動作周波数に合わ
せて回路チューニングする必要があって、現にそのよう
に構成してあるので、低い動作周波数で使用するときに
は必要以上に消費電力を消費してしまうという問題点を
有していた。
【００２２】本発明は、このような事情に鑑みて、動作
周波数を低くした場合に、消費電力を動作周波数の低下
割合以上に削減することができるようにすることを第１
の目的としている。
【００２３】また、上記の従来例２のような構成では、
各ブロックＡ，Ｂ，Ｃは、低い電源電圧で動作させたと
き、動作速度が劣化してしまうため、低い電源電圧では
動作周波数が電源電圧に比例して低下してしまうという
問題点を有していた。
【００２４】本発明は、このような事情に鑑みて、電源
電位が低くなることによる動作速度の低下を補償するこ
とができるようにすることを第２の目的としている。さ
らには、半導体集積回路に供給される電源電位が不明で
ある場合にも有効に対応することができるようにするこ
とを目的としている。
【００２５】
【課題を解決するための手段】半導体集積回路について
の本発明は、次のような手段を講じることにより、上記
の課題を解決するものである。
【００２６】本願第１の発明の半導体集積回路は、クロ
ック周波数の段階に対応した周波数信号を出力するクロ
ックジェネレータと、前記周波数信号に応じてドライブ
能力を変更可能な能力可変ドライバとを備えている。
【００２７】この第１の発明による作用は次のとおりで
ある。すなわち、従来の技術のように能力可変ドライバ
がない場合には、クロックジェネレータが出力するクロ
ック周波数の変更に伴って変化する消費電力の変化割合
がクロック周波数の変化割合に比例的に見合ったものと
なり、消費電力の削減に限界を伴うこととなっていた
が、この第１の発明によると、能力可変ドライバを備え
ているので、クロックジェネレータが出力するクロック
周波数の変更に伴って変化する消費電力の変化割合をク
ロック周波数の変化割合以上のものに増幅することが可
能となり、従来の技術に見られた消費電力削減の限界を
越えて、さらなる消費電力削減を実現することが可能と
なる。
【００２８】したがって、この第１の発明の構成によれ
ば、クロック周波数に応じて、必要最小限の消費電力で
動作するようにドライブ能力を切替えることができるよ
うになるため、動作周波数を低くした場合、消費電力を
動作周波数の低下割合以上に削減することができる。
【００２９】本願第２の発明の半導体集積回路は、上記
第１の発明において、前記クロックジェネレータは、複
数のクロック信号と、前記複数のクロック信号の周波数
の段階に対応した複数の周波数信号とを出力するように
構成されている。これは、クロックジェネレータが出力
するクロック信号および周波数信号の種類数が２に限定
されるものでないこと、すなわち、それらの種類数は２
以上の複数であることを明示するものである。
【００３０】本願第３の発明の半導体集積回路は、上記
第１・第２の発明において、前記能力可変ドライバは、
少なくとも、ドライブ能力と消費電力の双方が共に大き
な第一のドライブ能力と、前記ドライブ能力と前記消費
電力の双方が共に小さな第二のドライブ能力とを有して
いるものとして構成されている。
【００３１】すなわち、このような限定をしない他の発
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第３の発
明は、能力可変ドライバがもつ少なくとも２状態の能力
について、第一のドライブ能力はドライブ能力と消費電
力の双方共に大なる能力であり、第二のドライブ能力は
ドライブ能力と消費電力の双方共に小なる能力であるこ
とを明示するものである。さらには、能力可変ドライバ
がもつ能力の種類数について、少なくとも２つであるこ
と、換言すれば、３以上の複数ある場合も含み得るとい
うことを明示するものである。
【００３２】本発明の第４の半導体集積回路は、上記第
１〜第３の発明において、前記クロックジェネレータ
は、少なくとも、速い周波数を示す第一の周波数信号
と、遅い周波数を示す第二の周波数信号とを出力するよ
うに構成されている。これは、能力可変ドライバが出力
する周波数信号の種類数について、少なくとも２つであ
ること、換言すれば、３以上の複数ある場合も含み得る
ということを明示するものである。
【００３３】本願第５の発明の半導体集積回路は、上記
第４の発明において、前記クロックジェネレータが前記
第一の周波数信号を出力しているとき、前記能力可変ド
ライバが前記第一のドライブ能力を使用し、前記クロッ
クジェネレータが前記第二の周波数信号を出力している
とき、前記能力可変ドライバが前記第二のドライブ能力
を使用するように構成されている。
【００３４】これは、クロックジェネレータが出力する
周波数信号の種類数が速い周波数の第一の周波数信号と
遅い周波数の第二の周波数信号との２種類であり、ま
た、能力可変ドライバがもつ能力の種類数がドライブ能
力と消費電力の双方共に大なる第一のドライブ能力と、
ドライブ能力と消費電力の双方共に小なる第二のドライ
ブ能力との２種類であり、さらには、周波数信号と能力
可変ドライバの能力との対応関係について、速い周波数
の第一の周波数信号にはドライブ能力と消費電力の双方
共に大なる第一のドライブ能力が対応し、遅い周波数の
第二の周波数信号にはドライブ能力と消費電力の双方共
に小なる第二のドライブ能力が対応していることを明示
するものである。
【００３５】なお、この第５の発明を他の発明から観察
するとき、第５の発明のような限定をしていない他の発
明においては、第５の発明とは逆の関係の場合、すなわ
ち、周波数信号と能力可変ドライバの能力との対応関係
について、速い周波数の第一の周波数信号に対してドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力が対応し、遅い周波数の第二の周波数信号に対してド
ライブ能力と消費電力の双方共に大なる第一のドライブ
能力が対応している場合も含み得るということを示唆し
ている。
【００３６】本願第６の発明の半導体集積回路は、複数
の電源電位を出力し、前記複数の電源電位に対応する電
源電位信号を出力する電源電位設定回路と、前記電源電
位信号に応じてドライブ能力を変更可能な能力可変ドラ
イバとを備えている。
【００３７】この第６の発明による作用は次のとおりで
ある。すなわち、従来の技術のように能力可変ドライバ
がない場合には、電源電位設定回路が出力する電源電位
の変更に伴って変化する動作周波数の変化割合が電源電
位の変化割合に比例的に見合ったものとなり、動作周波
数の確保に限界を伴うこととなっていたが、この第６の
発明によると、能力可変ドライバを備えているので、電
源電位設定回路が出力する電源電位の変更に伴って変化
する動作周波数の変化割合を電源電位の変化割合以下の
ものに抑制することが可能となり、従来の技術に見られ
た動作周波数確保の限界を越えて、さらなる高い動作周
波数確保を実現することが可能となる。
【００３８】したがって、この第６の発明の構成によれ
ば、電源電位に応じて所要の動作周波数で動作するよう
にドライブ能力を切替えることができるようになるた
め、電源電位を低くした場合、動作周波数を電源電位の
低下割合以下に抑制することができる。すなわち、電源
電位を低くした場合でも、動作速度を満たすようにドラ
イブ能力の切替えで対応することができるため、電源電
位を低くすることによる動作速度の低下を補償すること
ができる。
【００３９】本願第７の発明の半導体集積回路は、上記
第６の発明において、前記能力可変ドライバは、少なく
とも、ドライブ能力と消費電力の双方が共に大きな第一
のドライブ能力と、前記ドライブ能力と前記消費電力の
双方が共に小さな第二のドライブ能力とを有しているも
のとして構成されている。
【００４０】すなわち、このような限定をしない他の発
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第７の発
明は、能力可変ドライバがもつ少なくとも２状態の能力
について、第一のドライブ能力はドライブ能力と消費電
力の双方共に大なる能力であり、第二のドライブ能力は
ドライブ能力と消費電力の双方共に小なる能力であるこ
とを明示するものである。さらには、能力可変ドライバ
がもつ能力の種類数について、少なくとも２つであるこ
と、換言すれば、３以上の複数ある場合も含み得るとい
うことを明示するものである。
【００４１】本願第８の発明の半導体集積回路は、上記
第６・第７の発明において、前記電源電位設定回路は、
少なくとも、高い電位を示す第一の電源電位信号と、低
い電位を示す第二の電源電位信号とを出力するように構
成されている。これは、電源電位設定回路が出力する電
源電位信号の種類数について、少なくとも２つであるこ
と、換言すれば、３以上の複数ある場合も含み得るとい
うことを明示するものである。
【００４２】本願第９の発明の半導体集積回路は、上記
第８の発明において、前記電源電位設定回路が前記第一
の電源電位信号を出力しているとき、前記能力可変ドラ
イバは前記第二のドライブ能力を使用し、前記電源電位
設定回路が第二の電源電位信号を出力しているとき、前
記能力可変ドライバは前記第一のドライブ能力を使用す
るように構成されている。
【００４３】これは、電源電位設定回路が出力する電源
電位信号の種類数が高い電位の第一の電源電位信号と低
い電位の第二の電源電位信号との２種類であり、また、
能力可変ドライバがもつ能力の種類数がドライブ能力と
消費電力の双方共に大なる第一のドライブ能力と、ドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力との２種類であり、さらには、電源電位信号と能力可
変ドライバの能力との対応関係について高い電位の第一
の電源電位信号にはドライブ能力と消費電力の双方共に
小なる第二のドライブ能力が対応し、低い電位の第二の
電源電位信号にはドライブ能力と消費電力の双方共に大
なる第一のドライブ能力が対応していることを明示する
ものである。この関係は、上記第5の発明とは逆関係と
なっている。
【００４４】なお、この第９の発明を他の発明から観察
するとき、第９の発明のような限定をしていない他の発
明においては、第９の発明とは逆の関係の場合、すなわ
ち、電源電位信号と能力可変ドライバの能力との対応関
係について、高い電位の第一の電源電位信号に対してド
ライブ能力と消費電力の双方共に大なる第一のドライブ
能力が対応し、低い電位の第二の電源電位信号に対して
ドライブ能力と消費電力の双方共に小なる第二のドライ
ブ能力が対応している場合も含み得るということを示唆
している。
【００４５】本願第１０の発明の半導体集積回路は、電
源電位に対応した電源電位信号を出力する電源電位測定
回路と、前記電源電位信号に応じてドライブ能力を変更
可能な能力可変ドライバとを備えている。
【００４６】この第１０の発明による作用は次のとおり
である。すなわち、与えられた電源電位が分からない場
合でも、電位を測定することができ、測定した電源電位
が低くなったときでも、ドライブ能力を変更することに
より、電源電位が低くなったことによる動作速度の低下
を補償することができる。
【００４７】本願第１１の発明の半導体集積回路は、上
記第１０の発明において、前記能力可変ドライバは、少
なくとも、ドライブ能力と消費電力の双方が共に大きな
第一のドライブ能力と、前記ドライブ能力と前記消費電
力の双方が共に小さな第二のドライブ能力とを有してい
るものとして構成されている。
【００４８】すなわち、このような限定をしない他の発
明にあっては、第一のドライブ能力としてドライブ能力
が大で消費電力が小なる能力であるとともに、第二のド
ライブ能力としてドライブ能力が小で消費電力が大なる
能力である場合も含み得るものであるが、この第１１の
発明は、能力可変ドライバがもつ少なくとも２状態の能
力について、第一のドライブ能力はドライブ能力と消費
電力の双方共に大なる能力であり、第二のドライブ能力
はドライブ能力と消費電力の双方共に小なる能力である
ことを明示するものである。さらには、能力可変ドライ
バがもつ能力の種類数について、少なくとも２つである
こと、換言すれば、３以上の複数ある場合も含み得ると
いうことを明示するものである。
【００４９】本願第１２の発明の半導体集積回路は、上
記第１０・１１の発明において、前記電源電位測定回路
は、少なくとも、高い電位を示す第一の電源電位信号
と、低い電位を示す第二の電源電位信号とを出力するも
のとして構成されている。これは、電源電位測定回路が
出力する電源電位信号の種類数について、少なくとも２
つであること、換言すれば、３以上の複数ある場合も含
み得るということを明示するものである。
【００５０】本願第１３の発明の半導体集積回路は、上
記第１２の発明において、前記電源電位測定回路が前記
第一の電源電位信号を出力しているとき、前記能力可変
ドライバは前記第二のドライブ能力を使用し、前記電源
電位測定回路が前記第二の電源電位信号を出力している
とき、前記能力可変ドライバは前記第一のドライブ能力
を使用するものとして構成されている。
【００５１】これは、電源電位測定回路が出力する電源
電位信号の種類数が高い電位の第一の電源電位信号と低
い電位の第二の電源電位信号との２種類であり、また、
能力可変ドライバがもつ能力の種類数がドライブ能力と
消費電力の双方共に大なる第一のドライブ能力と、ドラ
イブ能力と消費電力の双方共に小なる第二のドライブ能
力との２種類であり、さらには、電源電位信号と能力可
変ドライバの能力との対応関係について高い電位の第一
の電源電位信号にはドライブ能力と消費電力の双方共に
小なる第二のドライブ能力が対応し、低い電位の第二の
電源電位信号にはドライブ能力と消費電力の双方共に大
なる第一のドライブ能力が対応していることを明示する
ものである。この関係は、上記第5の発明とは逆関係と
なっている。
【００５２】なお、この第１３の発明を他の発明から観
察するとき、第１３の発明のような限定をしていない他
の発明においては、第１３の発明とは逆の関係の場合、
すなわち、電源電位信号と能力可変ドライバの能力との
対応関係について、高い電位の第一の電源電位信号に対
してドライブ能力と消費電力の双方共に大なる第一のド
ライブ能力が対応し、低い電位の第二の電源電位信号に
対してドライブ能力と消費電力の双方共に小なる第二の
ドライブ能力が対応している場合も含み得るということ
を示唆している。
【００５３】
【発明の実施の形態】以下、本発明の半導体集積回路の
実施の形態について、図面を参照しながら説明する。
【００５４】（第一の実施の形態）図１は本発明の第一
の実施の形態における半導体集積回路の構成図である。
【００５５】図１において、１００はクロックジェネレ
ータ１０１とＣＰＵコア１０２とメモリ１０３と周辺回
路１０４とバス１３０とクロック信号線１１２〜１１４
と周波数信号線１４２〜１４４とから構成される半導体
集積回路である。
【００５６】１０１はクロック信号線１１２〜１１４へ
クロック信号を出力するクロックジェネレータであっ
て、ＣＰＵコア１０２内のステートマシン１２０から出
力される３ビットの動作モード信号１２１の信号に対応
して、動作モード信号１２１の１ビット目が“０”のと
きは、クロック信号線１１２へ５０ＭＨｚのクロック信
号を出力するとともに、周波数信号線１４２に“０”を
出力し、“１”のときは１００ＭＨｚのクロック信号を
出力するとともに、周波数信号線１４２に“１”を出力
し、動作モード信号１２１の２ビット目が“０”のとき
は、クロック信号線１１３へ５０ＭＨｚのクロック信号
を出力するとともに、周波数信号線１４３に“０”を出
力し、“１”のときは１００ＭＨｚのクロック信号を出
力するとともに、周波数信号線１４３に“１”を出力
し、動作モード信号１２１の３ビット目が“０”のとき
は、クロック信号線１１４へ５０ＭＨｚのクロック信号
を出力するとともに、周波数信号線１４４に“０”を出
力し、“１”のときは１００ＭＨｚのクロック信号を出
力するとともに、周波数信号線１４４に“１”を出力す
る。
【００５７】１０２はＣＰＵコアであって、クロック信
号線１１２から供給されるクロック信号に同期して動作
し、データの入出力はバス１３０を介して行なう。
【００５８】１０３はメモリであって、クロック信号線
１１３から供給されるクロック信号に同期して動作し、
データの入出力はバス１３０を介して行なう。
【００５９】１０４は周辺回路であって、クロック信号
線１１４から供給されるクロック信号に同期して動作
し、データの入出力はバス１３０を介して行なう。
【００６０】１２０はステートマシンであって、ＣＰＵ
コア１０２の処理能力を向上させる必要がある期間のみ
３ビットの動作モード信号１２１の１ビット目に“１”
を出力し、それ以外の期間は“０”を出力し、メモリ１
０３の処理能力を向上させる必要がある期間のみ３ビッ
トの動作モード信号１２１の２ビット目に“１”を出力
し、それ以外の期間は“０”を出力し、周辺回路１０４
の処理能力を向上させる必要がある期間のみ３ビットの
動作モード信号１２１の３ビット目に“１”を出力し、
それ以外の期間は“０”を出力する。
【００６１】バス１３０は、バス幅３２ビットのバスで
あって、ＣＰＵコア１０２とメモリ１０３と周辺回路１
０４との間のデータの伝達を行なうことができるもので
ある。
【００６２】ドライバ群１５２は、ＣＰＵコア１０２の
出力データをバス１３０に出力するための３２ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、周波数信号線１４２が
“１”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“０”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
【００６３】ドライバ群１５３は、メモリ１０３の出力
データをバス１３０に出力するための３２ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、周波数信号線１４３が“１”の
ときはドライブ能力、消費電力共に大きな第一のドライ
ブ能力についての正論理を出力し、“０”のときはドラ
イブ能力、消費電力共に小さな第二のドライブ能力につ
いての正論理を出力する。
【００６４】ドライバ群１５４は、周辺回路１０４の出
力データをバス１３０に出力するための３２ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、周波数信号線１４４が“１”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“０”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
【００６５】また、ＣＰＵコア１０２は、ドライバ群１
５２を構成する能力可変ドライバが大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作すると
きに１００ＭＨｚで動作するように回路チューニングさ
れており、５０ＭＨｚ動作時には、ドライバ群１５２を
構成する能力可変ドライバが大きいドライブ能力、大き
い消費電力の第一のドライブ能力で動作するときでも、
ドライバ群１５２を構成する能力可変ドライバが小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときでも、どちらでも動作するようになってい
る。
【００６６】また、メモリ１０３は、ドライバ群１５３
を構成する能力可変ドライバが大きいドライブ能力、大
きい消費電力の第一のドライブ能力で動作するときに１
００ＭＨｚで動作するように回路チューニングされてお
り、５０ＭＨｚ動作時には、ドライバ群１５３を構成す
る能力可変ドライバが大きいドライブ能力、大きい消費
電力の第一のドライブ能力で動作するときでも、ドライ
バ群１５３を構成する能力可変ドライバが小さいドライ
ブ能力、小さい消費電力の第二のドライブ能力で動作す
るときでも、どちらでも動作するようになっている。
【００６７】また、周辺回路１０４は、ドライバ群１５
４を構成する能力可変ドライバが大きいドライブ能力、
大きい消費電力の第一のドライブ能力で動作するときに
１００ＭＨｚで動作するように回路チューニングされて
おり、５０ＭＨｚ動作時には、ドライバ群１５４を構成
する能力可変ドライバが大きいドライブ能力、大きい消
費電力の第一のドライブ能力で動作するときでも、ドラ
イバ群１５４を構成する能力可変ドライバが小さいドラ
イブ能力、小さい消費電力の第二のドライブ能力で動作
するときでも、どちらでも動作するようになっている。
【００６８】ステートマシン１２０は、半導体集積回路
１００の外部からの信号、もしくは、ＣＰＵコア１０
２、メモリ１０３、周辺回路１０４の動作状態に応じ
て、動作モード信号１２１の出力を変更するようになっ
ている。
【００６９】図２は図１中のドライバ群１５２〜１５４
を構成する能力可変ドライバの一例を示す回路図であ
る。
【００７０】図２において、２１１はインバータであっ
て、入力端子２０２の信号を入力としてＰチャンネルト
ランジスタ２２１，２２３とＮチャンネルトランジスタ
２３１，２３３のゲートに出力する。
【００７１】２１２はインバータであって、制御信号端
子２０１の信号を入力として、Ｐチャンネルトランジス
タ２２２のゲートに出力する。
【００７２】２２１はＰチャンネルトランジスタであっ
て、ソースが電源に、ゲートがインバータ２１１の出力
に、ドレインが出力端子２０３にそれぞれ接続されてい
る。
【００７３】２３１はＮチャンネルトランジスタであっ
て、ソースがグランドに、ゲートがインバータ２１１の
出力に、ドレインが出力端子２０３にそれぞれ接続され
ている。
【００７４】２２２はＰチャンネルトランジスタであっ
て、ソースが電源に、ゲートがインバータ２１２の出力
に、ドレインがＰチャンネルトランジスタ２２３のソー
スにそれぞれ接続されている。
【００７５】２３２はＮチャンネルトランジスタであっ
て、ソースがグランドに、ゲートが制御信号端子２０１
に、ドレインがＮチャンネルトランジスタ２３３のソー
スにそれぞれ接続されている。
【００７６】２２３はＰチャンネルトランジスタであっ
て、ソースがＰチャンネルトランジスタ２２２のドレイ
ンに、ゲートがインバータ２１１の出力に、ドレインが
出力端子２０３にそれぞれ接続されている。
【００７７】２３３はＮチャンネルトランジスタであっ
て、ソースがＮチャンネルトランジスタ２３２のドレイ
ンに、ゲートがインバータ２１１の出力に、ドレインが
出力端子２０３にそれぞれ接続されている。
【００７８】以上のように構成された半導体集積回路１
００について、以下、図１、図２を用いて、その動作を
説明する。
【００７９】まず図２を用いて、図１中のドライバ群１
５２〜１５４を構成する能力可変ドライバの一例の回路
の動作を説明する。
【００８０】制御信号端子２０１に“０”が入力されて
いるときの動作は、制御信号端子２０１が“０”である
ため、Ｐチャンネルトランジスタ２２２とＮチャンネル
トランジスタ２３２がオフの状態になっており、シリア
ルに接続されているＰチャンネルトランジスタ２２２，
２２３、及びシリアルに接続されているＮチャンネルト
ランジスタ２３２，２３３は、出力端子２０３にそれぞ
れ“１”，“０”を出力することができない。
【００８１】従って、入力端子２０２から入力された信
号は、インバータ２１１で反転された信号が、Ｐチャン
ネルトランジスタ２２１とＮチャンネルトランジスタ２
３１で構成されたインバータによって正論理に変換され
て、出力端子２０３を駆動する。
【００８２】このとき、出力端子２０３を駆動するトラ
ンジスタとしては、“１”を駆動するのは、Ｐチャンネ
ルトランジスタ２２１単独であり、“０”を駆動するの
は、Ｎチャンネルトランジスタ２３１単独である。
【００８３】制御信号端子２０１に“１”が入力されて
いるときの動作は、制御信号端子２０１が“１”である
ため、Ｐチャンネルトランジスタ２２２とＮチャンネル
トランジスタ２３２がオンの状態になっており、あたか
も、シリアルに接続されているＰチャンネルトランジス
タ２２２，２２３、及びシリアルに接続されているＮチ
ャンネルトランジスタ２３２，２３３は、インバータ２
１１の出力を入力とし、出力端子２０３を出力とするイ
ンバータとして動作する。
【００８４】従って、入力端子２０２から入力された信
号は、インバータ２１１で反転された信号が、Ｐチャン
ネルトランジスタ２２１とＮチャンネルトランジスタ２
３１で構成されたインバータによって正論理に変換され
て出力端子２０３を駆動するのと並列に、シリアルに接
続されているＰチャンネルトランジスタ２２２，２２
３、及びシリアルに接続されているＮチャンネルトラン
ジスタ２３２，２３３によって正論理に変換されて、出
力端子２０３を駆動する。
【００８５】このとき、出力端子２０３を駆動するトラ
ンジスタとしては、“１”を駆動するのは、Ｐチャンネ
ルトランジスタ２２１と、シリアルに接続されているＰ
チャンネルトランジスタ２２２，２２３の双方であり、
“０”を駆動するのは、Ｎチャンネルトランジスタ２３
１と、シリアルに接続されているＮチャンネルトランジ
スタ２３２，２３３の双方である。
【００８６】つまり、この能力可変ドライバは、制御信
号端子２０１が“０”のときには小さいドライブ能力、
小さい消費電力の第二のドライブ能力で出力端子２０３
を駆動するバッファとして動作し、制御信号端子２０１
が“１”のときには大きいドライブ能力、大きい消費電
力の第一のドライブ能力で出力端子２０３を駆動するバ
ッファとして動作する。
【００８７】消費電力の観点で考えると、制御信号端子
２０１が“０”のときにはインバータ２１１の出力が
“０”から“１”もしくは“１”から“０”に変化した
ときには、Ｐチャンネルトランジスタ２２１とＮチャン
ネルトランジスタ２３１の経路にのみ貫通電流が流れる
が、制御信号端子２０１が“１”のときにはインバータ
２１１の出力が“０”から“１”もしくは“１”から
“０”に変化したときには、Ｐチャンネルトランジスタ
２２１とＮチャンネルトランジスタ２３１に流れる貫通
電流に加えて、シリアルに接続されているＰチャンネル
トランジスタ２２２，２２３、及びシリアルに接続され
ているＮチャンネルトランジスタ２３２，２３３の経路
にも貫通電流が流れることになる。
【００８８】つまり、この能力可変ドライバは、制御信
号端子２０１が“０”のときには小さい貫通電流(＝小
さい消費電力)で出力端子２０３を駆動するバッファと
して動作し、制御信号端子２０１が“１”のときには大
きい貫通電流(=大きい消費電力)で出力端子２０３を駆
動するバッファとして動作する。
【００８９】すなわち、図２に示す能力可変ドライバの
一例として例示したドライバは、制御信号端子２０１が
“０”のときには小さいドライブ能力、小さい消費電力
の第二のドライブ能力で動作するバッファとして動作
し、制御信号端子２０１が“１”のときには大きいドラ
イブ能力、大きい消費電力の第一のドライブ能力で動作
するバッファとして動作する。
【００９０】ここで、制御信号端子２０１を、図１中の
周波数信号線１４２〜１４４に接続することで、１００
ＭＨｚ動作の信号が出ているときには大きいドライブ能
力、大きい消費電力の第一のドライブ能力で動作するバ
ッファとして動作し、５０ＭＨｚの信号が出ているとき
には小さいドライブ能力、小さい消費電力の第二のドラ
イブ能力で動作するバッファとして動作する。
【００９１】次に、図１を用いて本発明の第一の実施の
形態における半導体集積回路１００の動作について説明
する。
【００９２】まず、ステートマシン１２０が、半導体集
積回路１００の外部からの信号、もしくは、ＣＰＵコア
１０２、メモリ１０３、周辺回路１０４の動作状態か
ら、ＣＰＵコア１０２の処理能力を向上させる必要があ
る期間の状態のときの動作について説明する。
【００９３】このときは、ステートマシン１２０から３
ビットの動作モード信号１２１の１ビット目に“１”を
出力するため、クロックジェネレータ１０１は、クロッ
ク信号線１１２に１００ＭＨｚのクロック信号を出力
し、周波数信号線１４２に“１”を出力する。
【００９４】従って、ドライバ群１５２を構成する能力
可変ドライバは大きいドライブ能力、大きい消費電力の
第一のドライブ能力で動作するバッファとして動作し、
ＣＰＵコア１０２は１００ＭＨｚで動作することにな
る。１００ＭＨｚは第一の周波数信号に相当する。
【００９５】次に、ステートマシン１２０が、半導体集
積回路１００の外部からの信号、もしくは、ＣＰＵコア
１０２、メモリ１０３、周辺回路１０４の動作状態か
ら、ＣＰＵコア１０２の処理能力を向上させる必要がな
い期間の状態のときの動作について説明する。
【００９６】このときは、ステートマシン１２０から３
ビットの動作モード信号１２１の１ビット目に“０”を
出力するため、クロックジェネレータ１０１は、クロッ
ク信号線１１２に５０ＭＨｚのクロック信号を出力し、
周波数信号線１４２に“０”を出力する。５０ＭＨｚは
第二の周波数信号に相当する。
【００９７】従って、ＣＰＵコア１０２は５０ＭＨｚで
動作することになり、１００ＭＨｚ動作する場合に比べ
て、たとえ周波数信号線１４２が“１”を出力していた
としても消費電力は１／２ですむことになる。
【００９８】しかし実際には、周波数信号線１４２が
“０”であることから、ドライバ群１５２は、図２で説
明したように小さいドライブ能力、小さい消費電力の第
二のドライブ能力で動作しているため、単純にクロック
信号を５０ＭＨｚにしたことによってＣＰＵコア１０２
が１／２の消費電力で動作するよりも、さらに小さい消
費電力で動作することになる。
【００９９】メモリ１０３、周辺回路１０４に関して
も、ＣＰＵ１０２のときと同様にして、ステートマシン
１２０が、メモリ１０３、周辺回路１０４に関して処理
能力を向上させる必要がある期間の状態と、処理能力を
向上させる必要がない期間の状態とを比較すると、単純
にクロック信号を５０ＭＨｚにしたことによって１／２
の消費電力で動作するよりも、さらに小さい消費電力で
動作することができることが分かる。
【０１００】すなわち、能力可変ドライバを備えている
ので、クロックジェネレータ１００が出力するクロック
周波数の変更に伴って変化する消費電力の変化割合をク
ロック周波数の変化割合以上のものに増幅することが可
能となり、従来の技術に見られた消費電力削減の限界を
越えて、さらなる消費電力削減を実現することが可能と
なる。
【０１０１】従って、本発明の第一の実施の形態の構成
の半導体集積回路１００を用いると、低い動作周波数で
も動作できるブロックを、低い動作周波数で動作させた
場合、高い動作周波数で動作させているときに比べて、
単純に動作周波数を低くすることによって消費電力が減
少する割合以上に消費電力を削減することができる。な
お、本第一の実施の形態では、能力可変ドライバは、バ
スへ出力する部分に使用した例を示しているが、これ以
外の場所に配置しても構わない。
【０１０２】なお、本第一の実施の形態では、能力可変
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。なお、本第一の実施の形態では、能力可変ドライバ
は、２種類のドライブ能力、消費電力を切替えて使う場
合について説明したが、３種類以上であっても構わな
い。
【０１０３】なお、本第一の実施の形態では、クロック
周波数として５０ＭＨｚと１００ＭＨｚの２種類の動作
周波数を用いた場合の例を示したが、これ以外の周波数
であっても構わないし、３種類以上の周波数であっても
構わない。
【０１０４】なお、本第一の実施の形態では、クロック
ジェネレータ１０１とＣＰＵコア１０２とメモリ１０３
と周辺回路１０４とバス１３０とクロック信号線１１２
〜１１４と周波数信号線１４２〜１４４とから構成され
る半導体集積回路について説明したが、これ以外の構成
であっても構わない。
【０１０５】（第二の実施の形態）図３は本発明の第二
の実施の形態における半導体集積回路の構成図である。
図３において、３００は電源電位設定回路３０１とＣＰ
Ｕコア３０２とメモリ３０３と周辺回路３０４とバス３
３０と電源配線３１２〜３１４と電源電位信号線３４２
〜３４４とから構成される半導体集積回路である。
【０１０６】３０１は電源配線３１２〜３１４へ電源電
位を供給する電源電位設定回路であって、ＣＰＵコア３
０２内のステートマシン３２０から出力される３ビット
の動作モード信号３２１の信号に対応して、動作モード
信号３２１の１ビット目が“０”のときは、電源配線３
１２へ２．５Ｖの電源電位を出力するとともに、電源電
位信号線３４２に“１”を出力し、“１”のときは電源
配線３１２へ３．３Ｖの電源電位を出力するとともに、
電源電位信号線３４２に“０”を出力し、動作モード信
号３２１の２ビット目が“０”のときは、電源配線３１
３へ２．５Ｖの電源電位を出力するとともに、電源電位
信号線３４３に“１”を出力し、“１”のときは、電源
配線３１３へ３．３Ｖの電源電位を出力するとともに、
電源電位信号線３４３に“０”を出力し、動作モード信
号３２１の３ビット目が“０”のときは電源配線３１４
へ２．５Ｖの電源電位を出力するとともに、電源電位信
号線３４４に“１”を出力し、“１”のときは電源配線
３１４へ３．３Ｖの電源電位を出力するとともに、電源
電位信号線３４４に“０”を出力する。
【０１０７】３０２はＣＰＵコアであって、電源配線３
１２から供給される電源電位で動作し、データの入出力
はバス３３０を介して行なう。
【０１０８】３０３はメモリであって、電源配線３１３
から供給される電源電位で動作し、データの入出力はバ
ス３３０を介して行なう。
【０１０９】３０４は周辺回路であって、電源配線３１
４から供給される電源電位で動作し、データの入出力は
バス３３０を介して行なう。
【０１１０】３２０はステートマシンであって、ＣＰＵ
コア３０２の電源電位を増加させる必要がある期間のみ
３ビットの動作モード信号３２１の１ビット目に“１”
を出力し、それ以外の期間は“０”を出力し、メモリ３
０３の電源電位を増加させる必要がある期間のみ３ビッ
トの動作モード信号３２１の２ビット目に“１”を出力
し、それ以外の期間は“０”を出力し、周辺回路３０４
の電源電位を増加させる必要がある期間のみ３ビットの
動作モード信号３２１の３ビット目に“１”を出力し、
それ以外の期間は“０”を出力する。
【０１１１】バス３３０は、バス幅３２ビットのバスで
あって、ＣＰＵコア３０２とメモリ３０３と周辺回路３
０４との間のデータの伝達を行なうことができるもので
ある。
【０１１２】ドライバ群３５２は、ＣＰＵコア３０２の
出力データをバス３３０に出力するための３２ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、電源電位信号線３４２が
“１”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“０”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
【０１１３】ドライバ群３５３は、メモリ３０３の出力
データをバス３３０に出力するための３２ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、電源電位信号線３４３が“１”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“０”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
【０１１４】ドライバ群３５４は、周辺回路３０４の出
力データをバス３３０に出力するための３２ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、電源電位信号線３４４が
“１”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“０”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
【０１１５】また、ＣＰＵコア３０２は、ドライバ群３
５２を構成する能力可変ドライバが小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位３．３Ｖで１００ＭＨｚ動作するように回
路チューニングされたＣＰＵコアであって、ドライバが
小さいドライブ能力、小さい消費電力の第二のドライブ
能力で動作するときに電源電位２．５Ｖで動作させた場
合に７５ＭＨｚで動作するＣＰＵコアである。このこと
の詳細については、後述する。
【０１１６】また、メモリ３０３は、ドライバ群３５３
を構成する能力可変ドライバが小さいドライブ能力、小
さい消費電力の第二のドライブ能力で動作するときに電
源電位３．３Ｖで１００ＭＨｚ動作するように回路チュ
ーニングされたメモリであって、ドライバが小さいドラ
イブ能力、小さい消費電力の第二のドライブ能力で動作
するときに電源電位２．５Ｖで動作させた場合に７５Ｍ
Ｈｚで動作するＣＰＵコアである。
【０１１７】また、周辺回路３０４は、ドライバ群３５
４を構成する能力可変ドライバが小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するときに
電源電位３．３Ｖで１００ＭＨｚ動作するように回路チ
ューニングされた周辺回路であって、ドライバが小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときに電源電位２．５Ｖで動作させた場合に７
５ＭＨｚで動作する周辺回路である。
【０１１８】ステートマシン３２０は、半導体集積回路
３００の外部からの信号、もしくは、ＣＰＵコア３０
２、メモリ３０３、周辺回路３０４の動作状態に応じ
て、動作モード信号３２１の出力を変更するようになっ
ている。ドライバ群３５２〜３５４を構成する能力可変
ドライバは、その回路構成が図２で示される能力可変ド
ライバと同様のものとなっている。その構成は第一の実
施の形態で述べたので説明を省略する。
【０１１９】以下、図２に示す能力可変ドライバの電源
電位を３．３Ｖと２．５Ｖとにした場合の動作について
説明する。
【０１２０】電源電位が３．３Ｖのときと２．５Ｖのと
きで、その論理的な動作は同じであるが、３．３Ｖに比
べて２．５Ｖのときは、電源電位が低下することに伴っ
て、能力可変ドライバを構成するトランジスタのドレイ
ン電流量が低下し、その結果、動作速度が低下するとい
う現象が起こる。
【０１２１】しかしながら、この可変ドライバは、電源
電位を２．５Ｖに下げたとしても、制御信号端子２０１
を“１”にすることによってＰチャンネルトランジスタ
２２２，２２３、Ｎチャンネルトランジスタ２３２，２
３３も並列して出力端子２０３を駆動できるようになる
ため、制御信号端子２０１が“０”で電源電位が３．３
Ｖのときの動作速度よりも、動作速度を向上することが
できる。
【０１２２】つまり、電源電位が３．３Ｖから２．５Ｖ
に低下することによる動作速度の低下を、制御信号端子
２０１を“０”から“１”に変更することによって、動
作速度の補償をし、電源電位の低下による動作速度以上
の動作速度を実現することができるものであることが分
かる。
【０１２３】ここで、制御信号端子２０１を、図３中の
電源電位信号線３４２〜３４４に接続することで、３．
３Ｖの電源電位が供給されているときには小さいドライ
ブ能力、小さい消費電力の第二のドライブ能力で動作す
るバッファとして動作し、２．５Ｖの電源電位が供給さ
れているときには大きいドライブ能力、大きい消費電力
の第一のドライブ能力で動作するバッファとして動作す
る。この関係は、第一の実施の形態とは逆になってい
る。
【０１２４】次に、図３を用いて本発明の第二の実施の
形態における半導体集積回路３００の動作について説明
する。
【０１２５】まず、ステートマシン３２０が、半導体集
積回路３００の外部からの信号、もしくは、ＣＰＵコア
３０２、メモリ３０３、周辺回路３０４の動作状態か
ら、ＣＰＵコア３０２の電源電位を増加させる必要があ
る期間の状態のときの動作について説明する。
【０１２６】このときは、ステートマシン３２０から３
ビットの動作モード信号３２１の１ビット目に“１”を
出力するため、電源電位設定回路３０１は、電源配線３
１２に３．３Ｖの電源電位を供給し、電源電位信号線３
４２に“０”を出力する。従って、ドライバ群３５２を
構成する能力可変ドライバは小さいドライブ能力、小さ
い消費電力の第二のドライブ能力で動作するバッファと
して動作し、ＣＰＵコア３０２は１００ＭＨｚで動作す
ることになる。
【０１２７】次に、ステートマシン３２０が、半導体集
積回路３００の外部からの信号、もしくは、ＣＰＵコア
３０２、メモリ３０３、周辺回路３０４の動作状態か
ら、ＣＰＵコア３０２の電源電位を増加させる必要がな
い期間の状態のときの動作について説明する。
【０１２８】このときは、ステートマシン３２０から３
ビットの動作モード信号３２１の１ビット目に“０”を
出力するため、電源電位設定回路３０１は、電源配線３
１２に２．５Ｖの電源電位を供給し、電源電位信号線３
４２に“１”を出力する。従って、ドライバ群３５２を
構成する能力可変ドライバは大きいドライブ能力、大き
い消費電力の第一のドライブ能力で動作するバッファと
して動作し、ＣＰＵコア３０２は７５ＭＨｚ以上の動作
速度、ここでは例えば９０ＭＨｚで動作することにな
り、電源電位信号線３４２が“０”を出力したまま電源
電位を３．３Ｖから２．５Ｖに低下させたことによる動
作速度の劣化(ここでは１００ＭＨｚが７５ＭＨｚ)に比
べて、動作速度の劣化を補償(ここでは７５ＭＨｚを９
０ＭＨｚ)することができる。
【０１２９】メモリ３０３、周辺回路３０４に関して
も、ＣＰＵ３０２のときと同様にして、ステートマシン
３２０が、メモリ３０３、周辺回路３０４に関して電源
電位を増加させる必要がある期間の状態と、電源電位を
増加させる必要がない期間の状態とを比較すると、電源
電位信号線３４３，３４４が“０”を出力したまま電源
電位を３．３Ｖから２．５Ｖに低下させたことによる動
作速度の劣化(ここでは１００ＭＨｚが７５ＭＨｚ)に比
べて、動作速度の劣化を補償(ここでは７５ＭＨｚを９
０ＭＨｚ)することができる。
【０１３０】すなわち、能力可変ドライバを備えている
ので、電源電位設定回路３０１が出力する電源電位の変
更に伴って変化する動作周波数の変化割合を電源電位の
変化割合以下のものに抑制することが可能となり、従来
の技術に見られた動作周波数確保の限界を越えて、さら
なる高い動作周波数確保を実現することが可能となる。
【０１３１】従って、本発明の第二の実施の形態の構成
の半導体集積回路３００を用いると、電源電位を低くす
ることによる動作速度の劣化を、単純に電源電位を低く
することによる動作速度の劣化を補償することができ
る。
【０１３２】なお、本発明の第二の実施の形態では、能
力可変ドライバは、電源電位の低下による動作速度の劣
化を補償しても電源電位を低下する前の動作速度よりも
遅くなる範囲での補償の例を示しているが、電源電位を
低下する前の動作速度と同じになるように補償しても構
わないし、逆に動作速度を速くするようにしても構わな
い。
【０１３３】なお、本発明の第二の実施の形態では、Ｃ
ＰＵコア３０２、メモリ３０３、周辺回路３０４が電源
電位の低下による動作速度の劣化を補償しても電源電位
を低下する前の動作速度よりも遅くなる範囲での補償の
例を示しているが、電源電位を低下する前の動作速度と
同じになるように補償しても構わないし、逆に動作速度
を速くするようにしても構わない。
【０１３４】なお、本第二の実施の形態では、能力可変
ドライバは、バスへ出力する部分に使用した例を示して
いるが、これ以外の場所に配置しても構わない。
【０１３５】なお、本第二の実施の形態では、能力可変
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。
【０１３６】なお、本第二の実施の形態では、能力可変
ドライバは、２種類のドライブ能力、消費電力を切替え
て使う場合について説明したが、３種類以上であっても
構わない。
【０１３７】なお、本第二の実施の形態では、電源電位
として３．３Ｖと２．５Ｖの２種類の電位を用いた場合
の例を示したが、これ以外の電位であっても構わない
し、３種類以上の電位であっても構わない。
【０１３８】なお、本第二の実施の形態では、電源電位
設定回路３０１とＣＰＵコア３０２とメモリ３０３と周
辺回路３０４とバス３３０と電源配線３１２〜３１４と
電源電位信号線３４２〜３４４とから構成される半導体
集積回路について説明したが、これ以外の構成であって
も構わない。
【０１３９】（第三の実施の形態）図４は本発明の第三
の実施の形態における半導体集積回路の構成図である。
【０１４０】図４において、４００は電源電位測定回路
４０１とＣＰＵコア４０２とメモリ４０３と周辺回路４
０４とバス４３０と電源電位信号線４４２〜４４４とリ
セット信号端子４６１とリファレンス電源端子４６２と
から構成される半導体集積回路である。
【０１４１】４０１はＣＰＵコア４０２、メモリ４０
３、周辺回路４０４にそれぞれ供給されている電源電位
を測定する電源電位測定回路であって、リセット信号端
子４６１から負論理のパルス信号であるリセット信号が
入力されると、ＣＰＵコア４０２に供給されている電源
電位が２．５Ｖであれば電源電位信号線４４２に“１”
を出力し、電源電位が３．３Ｖであれば“０”を出力
し、メモリ４０３に供給されている電源電位が２．５Ｖ
であれば電源電位信号線４４３に“１”を出力し、電源
電位が３．３Ｖであれば“０”を出力し、周辺回路４０
４に供給されている電源電位が２．５Ｖであれば電源電
位信号線４４４に“１”を出力し、電源電位が３．３Ｖ
であれば“０”を出力する。
【０１４２】４０２はＣＰＵコアであって、電源電位が
２．５Ｖか３．３Ｖかのいずれかの電位に設定すること
ができ、データの入出力はバス４３０を介して行なう。
【０１４３】４０３はメモリであって、電源電位が２．
５Ｖか３．３Ｖかのいずれかの電位に設定することがで
き、データの入出力はバス４３０を介して行なう。
【０１４４】４０４は周辺回路であって、電源電位が
２．５Ｖか３．３Ｖかのいずれかの電位に設定すること
ができ、データの入出力はバス４３０を介して行なう。
【０１４５】ドライバ群４５２は、ＣＰＵコア４０２の
出力データをバス４３０に出力するための３２ビットの
能力可変ドライバから構成されており、各能力可変ドラ
イバは、入力信号に対して、電源電位信号線４４２が
“１”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“０”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
【０１４６】ドライバ群４５３は、メモリ４０３の出力
データをバス４３０に出力するための３２ビットの能力
可変ドライバから構成されており、各能力可変ドライバ
は、入力信号に対して、電源電位信号線４４３が“１”
のときはドライブ能力、消費電力共に大きな第一のドラ
イブ能力についての正論理を出力し、“０”のときはド
ライブ能力、消費電力共に小さな第二のドライブ能力に
ついての正論理を出力する。
【０１４７】ドライバ群４５４は、周辺回路４０４の出
力データをバス４３０に出力するための３２ビットの能
力可変ドライバから構成されており、各能力可変ドライ
バは、入力信号に対して、電源電位信号線４４４が
“１”のときはドライブ能力、消費電力共に大きな第一
のドライブ能力についての正論理を出力し、“０”のと
きはドライブ能力、消費電力共に小さな第二のドライブ
能力についての正論理を出力する。
【０１４８】また、ＣＰＵコア４０２は、ドライバ群４
５２を構成する能力可変ドライバが、小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位３．３Ｖで１００ＭＨｚ動作するように回
路チューニングされたＣＰＵコアであって、ドライバ
が、小さいドライブ能力、小さい消費電力の第二のドラ
イブ能力で動作するときに電源電位２．５Ｖで動作させ
た場合に７５ＭＨｚで動作するＣＰＵコアである。
【０１４９】また、メモリ４０３は、ドライバ群４５３
を構成する能力可変ドライバが、小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するときに
電源電位３．３Ｖで１００ＭＨｚ動作するように回路チ
ューニングされたメモリであって、ドライバが、小さい
ドライブ能力、小さい消費電力の第二のドライブ能力で
動作するときに電源電位２．５Ｖで動作させた場合に７
５ＭＨｚで動作するＣＰＵコアである。
【０１５０】また、周辺回路４０４は、ドライバ群４５
４を構成する能力可変ドライバが、小さいドライブ能
力、小さい消費電力の第二のドライブ能力で動作すると
きに電源電位３．３Ｖで１００ＭＨｚ動作するように回
路チューニングされた周辺回路であって、ドライバが、
小さいドライブ能力、小さい消費電力の第二のドライブ
能力で動作するときに電源電位２．５Ｖで動作させた場
合に７５ＭＨｚで動作する周辺回路である。
【０１５１】ドライバ群４５２〜４５４を構成する能力
可変ドライバは、その回路構成が図２で示される能力可
変ドライバと同様のものとなっている。その構成は第一
の実施の形態で述べたので説明を省略する。
【０１５２】電源電位を３．３Ｖと２．５Ｖとにした場
合の動作については第二の実施の形態で述べているの
で、ここでは説明を省略する。
【０１５３】図５は、図４中の電源電位測定回路を構成
する電源電位測定レジスタの一例を示す回路図である。
【０１５４】図５において、５００は、インバータ５６
１，５６２、メモリセル５７０、Ｐチャンネルトランジ
スタ５４１、Ｎチャンネルトランジスタ５５１、遅延素
子５７１、評価信号端子５０１、出力端子５０２、ＶＩ
Ｎ５０３から構成された電源電位測定レジスタである。
【０１５５】５６１はインバータであって、評価信号端
子５０１を入力として、Ｎチャンネルトランジスタ５５
１のゲートに出力する。
【０１５６】Ｐチャンネルトランジスタ５１１，５１
２、Ｎチャンネルトランジスタ５２１，５２２，５３
１，５３２は、６トランジスタ構成のＳＲＡＭメモリセ
ルで、一般に用いられている構成のメモリセル５７０を
形成している。
【０１５７】このメモリセル５７０は、電源電位が３．
３Ｖ時に、Ｎチャンネルトランジスタ５３１のソースを
反ビット線、ＶＩＮ５０３をビット線、Ｎチャンネルト
ランジスタ５３１，５３２のゲートに接続するワード線
５０４をワード線として機能するメモリセルであって、
ＶＩＮ５０３の電位が３．３Ｖ以上のときに、ワード線
に書き込み信号が入力されたら“１”を書き込むよう
に、Ｐチャンネルトランジスタ５１１，５１２、Ｎチャ
ンネルトランジスタ５２１，５２２，５３１，５３２の
トランジスタサイズをチューニングしているものであ
る。
【０１５８】メモリセル５７０に書き込まれている数値
は、インバータ５６２を介して反転論理が出力端子５０
２から出力される。
【０１５９】Ｐチャンネルトランジスタ５４１、Ｎチャ
ンネルトランジスタ５５１は、電源電位が２．５Ｖ以上
であれば、評価信号端子５０１が“０”になると、メモ
リセル５７０に強制的に“０”を書き込むように、トラ
ンジスタサイズをチューニングしているものである。
【０１６０】５７１は評価信号端子５０１の信号を一定
時間(メモリセル５７０に強制的に“０”を書き込める
時間以上の時間)ずらせてワード線５０４に出力する遅
延素子である。
【０１６１】また、図４中の電源電位測定回路４０１
は、図５で説明した電源電位測定レジスタ５００を３つ
(以下、ｒｅｇ１，ｒｅｇ２，ｒｅｇ３)備えた回路であ
って、リセット信号端子４６１の信号がｒｅｇ１，ｒｅ
ｇ２，ｒｅｇ３の評価信号端子５０１にそれぞれ接続
し、ｒｅｇ１のＶＩＮ５０３はＣＰＵコア４０２の電源
に、ｒｅｇ２はメモリ４０３の電源に、ｒｅｇ３は周辺
回路４０４の電源に接続する。
【０１６２】さらに、ｒｅｇ１の出力が電源電位信号線
４４２に、ｒｅｇ２の出力が電源電位信号線４４３に、
ｒｅｇ３の出力が電源電位信号線４４３にそれぞれ接続
されている。
【０１６３】また、図４中のリファレンス電源端子４６
２は、電源電位測定回路４０１のｒｅｇ１，ｒｅｇ２，
ｒｅｇ３の電源に接続されており、リファレンス電源端
子４６２によってｒｅｇ１，ｒｅｇ２，ｒｅｇ３の電源
電位を与える構成になっている。
【０１６４】以上のように構成された半導体集積回路４
００について、以下、図４、図５を用いてその動作を説
明する。
【０１６５】まず図５を用いて、図４中の電源電位測定
回路４０１を構成する電源電位測定レジスタの動作につ
いて説明する。
【０１６６】電源電位測定回路４０１におけるメモリセ
ル５７０は、Ｎチャンネルトランジスタ５３１のソース
を反ビット線、ワード線５０４をワード線として機能す
るメモリセルであって、ＶＩＮ５０３の電位とＮチャン
ネルトランジスタ５３１のソースの電位が３．３Ｖ以上
になると、“１”を書き込むことができるメモリセルで
ある。
【０１６７】ここで、Ｎチャンネルトランジスタ５３１
のソースの電位は常にグランドレベルに固定されている
ため、リセットをかけて評価信号端子５０１に負論理の
パルス信号を入力すると、メモリセル５７０に強制的に
“０”が書き込まれた後に、遅延素子５７１を介してワ
ード線５０４が開かれて、ＶＩＮ５０３の電位が３．３
Ｖ以上であれば、“１”を書き込むが、３．３Ｖ未満で
あれば“０”のまま保持されるという動作をするので、
ＶＩＮ５０３の電位が３．３Ｖ以上であれば、インバー
タ５６２の次段の出力端子５０２からは“０”が出力さ
れ、ＶＩＮ５０３の電位が３．３Ｖ未満であれば出力端
子５０２からは“１”が出力されるという動作をする。
【０１６８】次に、図４を用いて本発明の第三の実施の
形態における半導体集積回路４００の動作について説明
する。
【０１６９】まずリファレンス電源端子４６２に３．３
Ｖの電位を供給して、電源電位測定回路４０１を構成す
るｒｅｇ１，ｒｅｇ２，ｒｅｇ３の電源電位を３．３Ｖ
に設定しておく。
【０１７０】この状態でリセット信号端子４６１に負論
理のパルス信号が入力されると、電源電位測定回路４０
１が、ＣＰＵコア４０２、メモリ４０３、周辺回路４０
４の電源電位を３．３Ｖと比較する動作を開始する。
【０１７１】ＣＰＵコア４０２、メモリ４０３、周辺回
路４０４の電源電位は、３．３Ｖか２．５Ｖかのいずれ
かの電位であるため、ＣＰＵコア４０２の電源電位が
３．３Ｖであれば、電源電位信号線４４２に“０”、
２．５Ｖであれば“１”が出力され、メモリ４０３の電
源電位が３．３Ｖであれば、電源電位信号線４４３に
“０”が出力され、２．５Ｖであれば“１”が出力さ
れ、周辺回路４０４の電源電位が３．３Ｖであれば、電
源電位信号線４４４に“０”が出力され、２．５Ｖであ
れば“１”が出力される。
【０１７２】まずＣＰＵコア４０２の電源電位が３．３
Ｖであるときの動作について説明すると、このときは、
電源電位信号線４４２が“０”なので、ドライバ群４５
２を構成する能力可変ドライバは小さいドライブ能力、
小さい消費電力の第二のドライブ能力で動作するバッフ
ァとして動作し、ＣＰＵコア３０２は１００ＭＨｚで動
作することになる。
【０１７３】次に、ＣＰＵコア４０２の電源電位が２．
５Ｖであるときの動作を考えると、電源電位信号線４４
２が“１”なので、ドライバ群４５２を構成する能力可
変ドライバは大きいドライブ能力、大きい消費電力の第
一のドライブ能力で動作するバッファとして動作し、Ｃ
ＰＵコア４０２は７５ＭＨｚ以上の動作速度、ここでは
例えば９０ＭＨｚで動作することになり、電源電位信号
線４４２が“０”を出力したまま電源電位を３．３Ｖか
ら２．５Ｖに低下させたことによる動作速度の劣化(こ
こでは１００ＭＨｚが７５ＭＨｚ)に比べて、動作速度
の劣化を補償(ここでは７５ＭＨｚを９０ＭＨｚ)するこ
とができる。
【０１７４】メモリ４０３、周辺回路４０４に関して
も、ＣＰＵ４０２のときと同様にして、電源電位信号線
３４３，３４４が“０”を出力したまま電源電位を３．
３Ｖから２．５Ｖに低下させたことによる動作速度の劣
化(ここでは１００ＭＨｚが７５ＭＨｚ)に比べて、動作
速度の劣化を補償(ここでは７５ＭＨｚを９０ＭＨｚ)す
ることができる。
【０１７５】すなわち、能力可変ドライバを備えている
ので、電源電位の変更に伴って変化する動作周波数の変
化割合を電源電位の変化割合以下のものに抑制すること
が可能となり、従来の技術に見られた動作周波数確保の
限界を越えて、さらなる高い動作周波数確保を実現する
ことが可能となる。
【０１７６】従って、本発明の第三の実施の形態の構成
の半導体集積回路４００を用いると、電源電位を低くす
ることによる動作速度の劣化を、単純に電源電位を低く
することによる動作速度の劣化を補償することができ
る。
【０１７７】なお、本発明の第三の実施の形態では、能
力可変ドライバは、電源電位の低下による動作速度の劣
化を補償しても電源電位を低下する前の動作速度よりも
遅くなる範囲での補償の例を示しているが、電源電位を
低下する前の動作速度と同じになるように補償しても構
わないし、逆に動作速度を速くするようにしても構わな
い。
【０１７８】なお、本発明の第三の実施の形態では、Ｃ
ＰＵコア４０２、メモリ４０３、周辺回路４０４が電源
電位の低下による動作速度の劣化を補償しても電源電位
を低下する前の動作速度よりも遅くなる範囲での補償の
例を示しているが、電源電位を低下する前の動作速度と
同じになるように補償しても構わないし、逆に動作速度
を速くするようにしても構わない。
【０１７９】なお、本発明の第三の実施の形態では、電
源電位測定レジスタについて図５で説明した構成の回路
について説明したが、これ以外の構成の回路であっても
構わない。
【０１８０】なお、本発明の第三の実施の形態では、電
源電位測定回路が、電源電位測定レジスタを３つ使用し
て構成された例を示したが、これ以外の構成の回路であ
っても構わない。
【０１８１】なお、本第三の実施の形態では、能力可変
ドライバは、バスへ出力する部分に使用した例を示して
いるが、これ以外の場所に配置しても構わない。
【０１８２】なお、本第三の実施の形態では、能力可変
ドライバは、正論理を出力するバッファの例を示した
が、これ以外の論理動作を行なうものであっても構わな
い。
【０１８３】なお、本第三の実施の形態では、能力可変
ドライバは、２種類のドライブ能力、消費電力を切替え
て使う場合について説明したが、３種類以上であっても
構わない。
【０１８４】なお、本第三の実施の形態では、電源電位
として３．３Ｖと２．５Ｖの２種類の電位を用いた場合
の例を示したが、これ以外の電位であっても構わない
し、３種類以上の電位であっても構わない。
【０１８５】なお、本第三の実施の形態では、リファレ
ンス電源端子に３．３Ｖ、リセット信号端子に負論理の
パルスを入力することで電源電位の判定を行なう構成の
例を示したが、これ以外の構成、例えば、リファレンス
電源端子、リセット信号端子を用いず、半導体集積回路
内部で閉じて電源電位の判定を行なう構成であっても構
わない。
【０１８６】なお、本第三の実施の形態では、電源電位
測定回路４０１とＣＰＵコア４０２とメモリ４０３と周
辺回路４０４とバス４３０と電源電位信号線４４２〜４
４４とリセット信号端子４６１とリファレンス電源端子
４６２とから構成される半導体集積回路について説明し
たが、これ以外の構成であっても構わない。
【０１８７】
【発明の効果】以上のように本発明の半導体集積回路
は、クロック周波数の段階に対応した周波数信号を出力
するクロックジェネレータと、前記周波数信号に応じて
ドライブ能力を変更可能な能力可変ドライバとを備えた
構成によって、クロックジェネレータが出力するクロッ
ク周波数の変更に伴って変化する消費電力の変化割合を
クロック周波数の変化割合以上のものに増幅することが
可能となり、従来の技術に見られた消費電力削減の限界
を越えて、さらなる消費電力削減を実現することができ
る。
【０１８８】また、本発明の半導体集積回路は、複数の
電源電位を出力し、前記複数の電源電位に対応する電源
電位信号を出力する電源電位設定回路と、前記電源電位
信号に応じてドライブ能力を変更可能な能力可変ドライ
バとを備えた構成によって、電源電位設定回路が出力す
る電源電位の変更に伴って変化する動作周波数の変化割
合を電源電位の変化割合以下のものに抑制することが可
能となり、従来の技術に見られた動作周波数確保の限界
を越えて、さらなる高い動作周波数確保を実現すること
が可能となる。すなわち、電源電位を低くした場合で
も、動作速度を満たすようにドライブ能力の切替えで対
応することができるため、電源電位を低くすることによ
る動作速度の低下補償することができる。
【０１８９】また、本発明の半導体集積回路は、電源電
位に対応した電源電位信号を出力する電源電位測定回路
と、前記電源電位信号に応じてドライブ能力を変更可能
な能力可変ドライバとを備えた構成によって、与えられ
た電源電位が分からない場合でも、電位を測定すること
ができ、測定した電源電位が低くなったときでも、ドラ
イブ能力を変更することにより、電源電位が低くなった
ことによる動作速度の低下を補償することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態における半導体集積
回路の構成図である。
【図２】同実施の形態における図１中のドライバ群を構
成する能力可変ドライバの一例を示す回路図である。
【図３】本発明の第二の実施の形態における半導体集積
回路の構成図である。
【図４】本発明の第三の実施の形態における半導体集積
回路の構成図である。
【図５】同実施の形態における図４中の電源電位測定回
路を構成する電源電位測定レジスタの一例を示す回路図
である。
【図６】従来例１の半導体集積回路の構成図である。
【図７】従来例２の半導体集積回路の構成図である。
【符号の説明】
１００ 半導体集積回路 １０１ クロックジェネレータ １０２ ＣＰＵコア １０３ メモリ １０４ 周辺回路 １１２〜１１４ クロック信号線 １２０ ステートマシン １２１ 動作モード信号 １３０ バス １４２〜１４４ 周波数信号線 １５２〜１５４ ドライバ群 ２０１ 制御信号端子 ２０２ 入力端子 ２０３ 出力端子 ２１１，２１２ インバータ ２２１〜２２３ Ｐチャンネルトランジスタ ２３１〜２３３ Ｎチャンネルトランジスタ ３００ 半導体集積回路 ３０１ 電源電位設定回路 ３０２ ＣＰＵコア ３０３ メモリ ３０４ 周辺回路 ３１２〜３１４ 電源配線 ３２０ ステートマシン ３２１ 動作モード信号 ３３０ バス ３４２〜３４４ 電源電位信号線 ３５２〜３５４ ドライバ群 ４００ 半導体集積回路 ４０１ 電源電位測定回路 ４０２ ＣＰＵコア ４０３ メモリ ４０４ 周辺回路 ４３０ バス ４４２〜４４４ 電源電位信号線 ４５２〜４５４ ドライバ群 ４６１ リセット信号端子 ４６２ リファレンス電源端子 ５００ 電源電位測定レジスタ ５０１ 評価信号端子 ５０２ 出力端子 ５０３ ＶＩＮ ５０４ ワード線 ５１１，５１２ Ｐチャンネルトランジスタ ５２１，５２２ Ｎチャンネルトランジスタ ５３１，５３２ Ｎチャンネルトランジスタ ５４１ Ｐチャンネルトランジスタ ５５１ Ｎチャンネルトランジスタ ５６１，５６２ インバータ ５７０ メモリセル ５７１ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｆ 19/0175 19/00 １０１Ｆ Ｆターム(参考） 5B011 EA09 LL11 LL13 5B062 AA05 HH02 HH06 5B079 BA04 BC01 DD08 5J055 AX08 AX27 AX54 AX64 BX16 CX24 CX27 DX12 DX56 DX72 DX83 EX07 EX21 EY21 EZ00 EZ07 EZ29 EZ39 EZ50 FX12 FX17 FX35 GX01 5J056 AA05 BB12 BB18 BB40 CC00 CC03 CC05 DD12 DD28 EE03 EE11 FF01 FF07 FF08 GG14

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 クロック周波数の段階に対応した周波数
    信号を出力するクロックジェネレータと、前記周波数信
    号に応じてドライブ能力を変更可能な能力可変ドライバ
    とを備えていることを特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、前記クロックジェネレータは、複数のクロック信号
    と、前記複数のクロック信号の周波数の段階に対応した
    複数の周波数信号とを出力することを特徴とする半導体
    集積回路。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    において、前記能力可変ドライバは、少なくとも、ドラ
    イブ能力と消費電力の双方が共に大きな第一のドライブ
    能力と、前記ドライブ能力と前記消費電力の双方が共に
    小さな第二のドライブ能力とを有していることを特徴と
    する半導体集積回路。
  4. 【請求項４】 請求項１または２または３記載の半導体
    集積回路において、前記クロックジェネレータは、少な
    くとも、速い周波数を示す第一の周波数信号と、遅い周
    波数を示す第二の周波数信号とを出力するように構成さ
    れていることを特徴とする半導体集積回路。
  5. 【請求項５】 請求項４記載の半導体集積回路におい
    て、前記クロックジェネレータが前記第一の周波数信号
    を出力しているとき、前記能力可変ドライバが前記第一
    のドライブ能力を使用し、前記クロックジェネレータが
    前記第二の周波数信号を出力しているとき、前記能力可
    変ドライバが前記第二のドライブ能力を使用するように
    構成されていることを特徴とする半導体集積回路。
  6. 【請求項６】 複数の電源電位を出力し、前記複数の電
    源電位に対応する電源電位信号を出力する電源電位設定
    回路と、前記電源電位信号に応じてドライブ能力を変更
    可能な能力可変ドライバとを備えていることを特徴とす
    る半導体集積回路。
  7. 【請求項７】 請求項６記載の半導体集積回路におい
    て、前記能力可変ドライバは、少なくとも、ドライブ能
    力と消費電力の双方が共に大きな第一のドライブ能力
    と、前記ドライブ能力と前記消費電力の双方が共に小さ
    な第二のドライブ能力とを有していることを特徴とする
    半導体集積回路。
  8. 【請求項８】 請求項６または７記載の半導体集積回路
    において、前記電源電位設定回路は、少なくとも、高い
    電位を示す第一の電源電位信号と、低い電位を示す第二
    の電源電位信号とを出力するように構成されていること
    を特徴とする半導体集積回路。
  9. 【請求項９】 請求項８記載の半導体集積回路におい
    て、前記電源電位設定回路が前記第一の電源電位信号を
    出力しているとき、前記能力可変ドライバは前記第二の
    ドライブ能力を使用し、前記電源電位設定回路が第二の
    電源電位信号を出力しているとき、前記能力可変ドライ
    バは前記第一のドライブ能力を使用するように構成され
    ていることを特徴とする半導体集積回路。
  10. 【請求項１０】 電源電位に対応した電源電位信号を出
    力する電源電位測定回路と、前記電源電位信号に応じて
    ドライブ能力を変更可能な能力可変ドライバとを備えて
    いることを特徴とする半導体集積回路。
  11. 【請求項１１】 請求項１０記載の半導体集積回路にお
    いて、前記能力可変ドライバは、少なくとも、ドライブ
    能力と消費電力の双方が共に大きな第一のドライブ能力
    と、前記ドライブ能力と前記消費電力の双方が共に小さ
    な第二のドライブ能力とを有していることを特徴とする
    半導体集積回路。
  12. 【請求項１２】 請求項１０または１１記載の半導体集
    積回路において、前記電源電位測定回路は、少なくと
    も、高い電位を示す第一の電源電位信号と、低い電位を
    示す第二の電源電位信号とを出力するように構成されて
    いることを特徴とする半導体集積回路。
  13. 【請求項１３】 請求項１２記載の半導体集積回路にお
    いて、前記電源電位測定回路が前記第一の電源電位信号
    を出力しているとき、前記能力可変ドライバは前記第二
    のドライブ能力を使用し、前記電源電位測定回路が前記
    第二の電源電位信号を出力しているとき、前記能力可変
    ドライバは前記第一のドライブ能力を使用するように構
    成されていることを特徴とする半導体集積回路。
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