JPH06295243A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン処理を行うデータ処理装置にお
いて、あるステージでの処理に比較的長時間を要する場
合に、他の待機状態になっているステージでの無駄な電
力消費を回避し得ることを目的とする。 【構成】 各パイプライン処理ステージ101, 102, 103,
106, 107 へのクロックの供給を行うかまたは停止する
かを選択可能なクロック供給選択回路131, 132, 133, 1
34、または給電をを行うかまたは停止するかを選択可能
な電源供給選択回路141, 142,143, 144 を備えており、
特定のパイプライン処理ステージであるＥステージ107
での処理に比較的長時間を要する特定の命令の処理に際
してそのステージ107 よりも前段の各ステージ101, 10
2, 103, 106へのクロックの供給または給電を停止する
ようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特に低電力消費型データ処理装置に関し、より具体的に
は、パイプライン処理を行う際の各ステージでの待ち時
間における電力消費量を削減し得るデータ処理装置に関
する。

【０００２】

【従来の技術】パイプライン処理を行うための複数のス
テージを備えた従来のデータ処理装置のマイクロプロセ
ッサの構成例を図13のブロック図に示す。図13において
はマイクロプロセッサ３内の５段構成の基本的なパイプ
ライン処理機構が示されている。

【０００３】即ち、図示されていない外部メモリから命
令をプリフェッチする命令プリフェッチステージ (IFス
テージ)101, 命令をデコードするデコードステージ (Ｄ
ステージ)102, オペランドのアドレス計算を行うオペラ
ンドアドレス計算ステージ (Ａステージ)103, マイクロ
ROM121のアクセス及びオペランドのプリフェッチを行う
オペランドプリフェッチステージ (Ｆステージ)106, 命
令を実行する命令実行ステージ (Ｅステージ)107の５ス
テージである。

【０００４】参照符号１は各ステージにクロックを供給
するためのクロック供給配線を、２は各ステージに電源
を給電するための電源供給配線をそれぞれ示している。
なお、Ｅステージ107 には１段のストアバッファ120 が
備えられている。このＥステージ107 にストアバッファ
120 が備えられていることにより、図13に示されている
マイクロプロセッサ３は実際には５段以上のパイプライ
ン処理効果を発揮する。

【０００５】また、Ｆステージ106 は、マイクロROM121
をアクセスするマイクロROM アクセスステージ (Ｒステ
ージ)104とオペランドをプリフェッチするオペランドプ
リフェッチステージ (OFステージ)105とを含んでいる。
なお、上述のようなマイクロプロセッサ３を有する従来
のデータ処理装置では、命令処理に際しては各ステージ
で均衡したパイプライン処理が行えるように、処理対象
の命令を複数のパイプライン処理単位 (ステージコー
ド) に分解して処理する。

【０００６】ところで、IFステージ101 からＤステージ
102 へ渡される情報は命令コード108 そのものである。
Ｄステージ102 からＡステージ103 に渡される情報は、
命令で指定された演算に関する情報と、オペランドアド
レスの計算に関する情報との二種類があり、それぞれＤ
コード109,Ａコード110 と称されるステージコードとと
して処理される。

【０００７】Ａステージ103 からＦステージ106 に渡さ
れる情報は、マイクロプログラムルーチンのエントリ番
号, マイクロプログラムへのパラメータ等を含む情報
と、オペランドアドレスとアクセス方法の指示情報等を
含む情報との二種類があり、それぞれＲコード111,Ｆコ
ード112 と称されるステージコードととして処理され
る。Ｆステージ106 からＥステージ107 に渡される情報
は、演算制御情報とリテラル等を含む情報と、オペラン
ド, オペランドアドレス等を含む情報との二種類があ
り、それぞれＥコード113,Ｓコード114 と称されるステ
ージコードととして処理される。

【０００８】図14は上述の図13に示されているデータ処
理装置が処理対象とする命令列の一例を示す模式図であ
り、図15は各パイプライン処理段階で各ステージにおい
て処理される命令の状態を示す模式図である。なお、命
令401 の”smov.b”は割り出し条件付のストリングの転
送命令である。転送はストリング単位で行われ、１回の
転送が終了する都度、割り出し条件がチェックされる。
割り出し条件が成立した場合には、命令はそれ以降の処
理は行われずに終了する。

【０００９】以下、この図14に示されている命令列を図
13に示されているマイクロプロセッサ３を有するデータ
処理装置が処理する場合の動作について説明する。ま
ず、図示されていない外部メモリから命令401 がIFステ
ージ101 にフェッチされる。IFステージ101 にフェッチ
された命令401 は命令コード108 としてＤステージ102
へ転送される。この状態が図15(a) に示されている。

【００１０】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はＤコード109 及びＡコード110
としてＡステージ103 へ転送される。また、次の命令40
2 が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図15(b) に示さ
れている。

【００１１】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はＲコード111及びＦコード112 と
してＦステージ106 へ転送される。また、命令402 がＤ
ステージ102 からＡステージ103 へ転送される。命令40
3が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図15(c) に示さ
れている。

【００１２】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はＥコード113及びＳコード114 と
してＥステージ107 へ転送される。また、命令402 がＡ
ステージ103 からＦステージ106 へ転送される。命令40
3がＤステージ102 からＡステージ103 へ転送される。
次の命令404 が 外部メモリからIFステージ101 にフェ
ッチされてＤステージ102 へ転送される。この状態が図
15(d) に示されている。

【００１３】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うのであれ
ば、ストアバッファ120 に書き込みデータを転送する。
また、命令402 がＦステージ106 からＥステージ107 へ
転送される。命令403がＡステージ103 からＦステージ1
06 へ転送される。命令404 がＤステージ102からＡステ
ージ103 へ転送される。次の命令405 が 外部メモリか
らIFステージ101 にフェッチされてＤステージ102 へ転
送される。この状態が図15(e) に示されている。

【００１４】

【発明が解決しようとする課題】ところで、上述の命令
401 のＥステージ107 での処理に比較的長時間を要する
場合がある。そのような場合に、それより前段のIFステ
ージ101,Ｄステージ102,Ａステージ103 , Ｆステージ10
6 はＥステージ107 での処理が終了するまで待機状態に
なる。この待機状態になっている各ステージには、電源
供給配線２及びクロック供給配線１を介して電力及びク
ロックが供給されており、無駄に電力が消費されてい
る。

【００１５】本発明はこのような事情に鑑みてなされた
ものであり、パイプライン処理を行うデータ処理装置に
おいて、あるステージでの処理に比較的長時間を要する
場合に、他の待機状態になっているステージでの無駄な
電力消費を回避し得ることを目的とする。

【００１６】

【課題を解決するための手段】本発明に係るデータ処理
装置は、基本的には、各パイプライン処理ステージへの
クロックの供給を行うかまたは停止するかを選択可能な
クロック供給選択手段、または給電をを行うかまたは停
止するかを選択可能な電源供給選択手段を備えており、
あるパイプライン処理ステージでの処理に比較的長時間
を要する特定の命令の処理に際してそのステージよりも
前段の各ステージへのクロックの供給または給電を停止
するようにしている。

【００１７】本発明のデータ処理装置の第１の発明は、
特定の命令の命令コードを予め記憶していてその命令を
デコードした場合に検出する特定命令検出手段と、処理
中の命令の次の命令のアドレスを計算する次命令アドレ
ス計算手段と、各パイプライン処理ステージへのクロッ
クの供給を行うか、または停止するかを選択するクロッ
ク供給選択手段と、外部から次にフェッチすべき命令の
アドレスを記憶する命令フェッチアドレス記憶手段とを
備えている。

【００１８】本発明のデータ処理装置の第２の発明は、
特定の命令の命令コードを予め記憶していてその命令を
デコードした場合に検出する特定命令検出手段と、処理
中の命令の次の命令のアドレスを計算する次命令アドレ
ス計算手段と、各パイプライン処理ステージへの給電を
行うか、または停止するかを選択するクロック供給選択
手段と、外部から次にフェッチすべき命令のアドレスを
記憶する命令フェッチアドレス記憶手段とを備えてい
る。

【００１９】本発明のデータ処理装置の第３の発明は、
特定の命令のアドレスを予め記憶していてその命令をフ
ェッチした場合に検出する特定命令検出手段と、処理中
の命令の次の命令のアドレスを計算する次命令アドレス
計算手段と、各パイプライン処理ステージへのクロック
の供給を行うか、または停止するかを選択するクロック
供給選択手段と、外部から次にフェッチすべき命令のア
ドレスを記憶する命令フェッチアドレス記憶手段とを備
えている。

【００２０】本発明のデータ処理装置の第４の発明は、
特定の命令のアドレスを予め記憶していてその命令をフ
ェッチした場合に検出する特定命令検出手段と、処理中
の命令の次の命令のアドレスを計算する次命令アドレス
計算手段と、各パイプライン処理ステージへの給電を行
うか、または停止するかを選択する電源供給選択手段
と、外部から次にフェッチすべき命令のアドレスを記憶
する命令フェッチアドレス記憶手段とを備えている。

【００２１】本発明のデータ処理装置の第５の発明は、
特定の命令の命令コードを予め記憶していてその命令を
デコードした場合に検出する特定命令検出手段と、処理
中の命令の次の命令のアドレスを計算する次命令アドレ
ス計算手段と、各パイプライン処理ステージへのクロッ
クの供給を行うか、または停止するかを選択するクロッ
ク供給選択手段と、外部から次にフェッチすべき命令の
アドレスを記憶する命令フェッチアドレス記憶手段と、
各パイプライン処理ステージ内に設けられ、それぞれの
処理結果を記憶する静的記憶手段とを備えている。

【００２２】本発明のデータ処理装置の第６の発明は、
特定の命令のアドレスを予め記憶していてその命令をフ
ェッチした場合に検出する特定命令検出手段と、処理中
の命令の次の命令のアドレスを計算する次命令アドレス
計算手段と、各パイプライン処理ステージへの給電を行
うか、または停止するかを選択する電源供給選択手段
と、外部から次にフェッチすべき命令のアドレスを記憶
する命令フェッチアドレス記憶手段と、各パイプライン
処理ステージとは別に常時給電され、それぞれの処理結
果を記憶する静的記憶手段とを備えている。

【００２３】

【作用】本発明のデータ処理装置の第１の発明では、特
定命令検出手段が特定の命令が処理されていることをそ
の命令コードにより検出した場合に待機状態になってい
る各パイプライン処理ステージへのクロックの供給がク
ロック供給選択手段により停止され、特定のパイプライ
ン処理ステージでの処理が終了した場合に各パイプライ
ン処理ステージへのクロックの供給がクロック供給選択
手段により再開されると共に、次命令のアドレスが次命
令アドレス計算手段により計算されて命令フェッチアド
レス記憶手段に与えられることにより次命令がフェッチ
される。

【００２４】本発明のデータ処理装置の第２の発明で
は、特定命令検出手段が特定の命令が処理されているこ
とをその命令コードにより検出した場合に待機状態にな
っている各パイプライン処理ステージへの給電が電源供
給選択手段により停止され、特定のパイプライン処理ス
テージでの処理が終了した場合に各パイプライン処理ス
テージへの給電が給電供給選択手段により再開されると
共に、次命令のアドレスが次命令アドレス計算手段によ
り計算されて命令フェッチアドレス記憶手段に与えられ
ることにより次命令がフェッチされる。

【００２５】本発明のデータ処理装置の第３の発明で
は、特定命令検出手段が特定の命令が処理されているこ
とをその命令アドレスにより検出した場合に待機状態に
なっている各パイプライン処理ステージへのクロックの
供給がクロック供給選択手段により停止され、特定のパ
イプライン処理ステージでの処理が終了した場合に各パ
イプライン処理ステージへのクロックの供給がクロック
供給選択手段により再開されると共に、次命令のアドレ
スが次命令アドレス計算手段により計算されて命令フェ
ッチアドレス記憶手段に与えられることにより次命令が
フェッチされる。

【００２６】本発明のデータ処理装置の第４の発明で
は、特定命令検出手段が特定の命令が処理されているこ
とをその命令アドレスにより検出した場合に待機状態に
なっている各パイプライン処理ステージへの給電が電源
供給選択手段により停止され、特定のパイプライン処理
ステージでの処理が終了した場合に各パイプライン処理
ステージへの給電が給電供給選択手段により再開される
と共に、次命令のアドレスが次命令アドレス計算手段に
より計算されて命令フェッチアドレス記憶手段に与えら
れることにより次命令がフェッチされる。

【００２７】本発明のデータ処理装置の第５の発明で
は、特定命令検出手段が特定の命令が処理されているこ
とをその命令アドレスにより検出した場合に待機状態に
なっている各パイプライン処理ステージへのクロックの
供給がクロック供給選択手段により停止され、特定のパ
イプライン処理ステージでの処理が終了した場合に各パ
イプライン処理ステージへのクロックの供給がクロック
供給選択手段により再開されると共に、次命令のアドレ
スが次命令アドレス計算手段により計算されて命令フェ
ッチアドレス記憶手段に与えられることにより次命令が
フェッチされ、各ステージでは各静的記憶手段に記憶さ
れている内容に従って爾後の処理が開始される。

【００２８】本発明のデータ処理装置の第６の発明で
は、特定命令検出手段が特定の命令が処理されているこ
とをその命令アドレスにより検出した場合に待機状態に
なっている各パイプライン処理ステージへの給電が電源
供給選択手段により停止され、特定のパイプライン処理
ステージでの処理が終了した場合に各パイプライン処理
ステージへの給電が電源供給選択手段により再開される
と共に、次命令のアドレスが次命令アドレス計算手段に
より計算されて命令フェッチアドレス記憶手段に与えら
れることにより次命令がフェッチされ、各ステージでは
各静的記憶手段に記憶されている内容に従って爾後の処
理が開始される。

【００２９】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るデータ処理装置の第
１の発明の一実施例の構成を示すブロック図である。な
お、この図１においては、前述の従来例の説明で参照し
た図13と同一の参照符号は同一又は相当部分を示してい
る。図１においてはマイクロプロセッサ３内の５段構成
の基本的なパイプライン処理機構が示されている。

【００３０】即ち、図示されていない外部メモリから命
令をプリフェッチする命令プリフェッチステージ (IFス
テージ)101, 命令をデコードするデコードステージ (Ｄ
ステージ)102, オペランドのアドレス計算を行うオペラ
ンドアドレス計算ステージ (Ａステージ)103, マイクロ
ROM121のアクセス及びオペランドのプリフェッチを行う
オペランドプリフェッチステージ (Ｆステージ)106, 命
令を実行する命令実行ステージ (Ｅステージ)107の５ス
テージである。

【００３１】参照符号１は各ステージ101, 102, 103, 1
06にクロックを供給するためのクロック供給配線を示し
ている。なお、本発明のデータ処理装置のマイクロプロ
セッサ３には、図13の従来例に示されている電源供給配
線２及びそれから各ステージへの電源配線も備えてお
り、電源供給配線２から各ステージ101, 102, 103, 10
6, 107 への給電は常時行われているが、電源供給配線
２及びそれから各ステージへの給電線は省略してある。

【００３２】なお、Ｅステージ107 には１段のストアバ
ッファ120 が備えられている。このＥステージ107 にス
トアバッファ120 が備えられていることにより、図13に
示されているマイクロプロセッサ３は実際には５段以上
のパイプライン処理効果を発揮する。

【００３３】また、Ｆステージ106 は、マイクロROM121
をアクセスするマイクロROM アクセスステージ (Ｒステ
ージ)104とオペランドをプリフェッチするオペランドプ
リフェッチステージ (OFステージ)105とを含んでいる。
なお、上述のようなマイクロプロセッサ３を有する従来
のデータ処理装置では、命令処理に際しては各ステージ
で均衡したパイプライン処理が行えるように、処理対象
の命令を複数のパイプライン処理単位 (ステージコー
ド) に分解して処理する。

【００３４】ところで、IFステージ101 からＤステージ
102 へ渡される情報は命令コード108 そのものである。
Ｄステージ102 からＡステージ103 に渡される情報は、
命令で指定された演算に関する情報と、オペランドアド
レスの計算に関する情報との二種類があり、それぞれＤ
コード109,Ａコード110 と称されるステージコードとと
して処理される。

【００３５】Ａステージ103 からＦステージ106 に渡さ
れる情報は、マイクロプログラムルーチンのエントリ番
号, マイクロプログラムへのパラメータ等を含む情報
と、オペランドアドレスとアクセス方法の指示情報等を
含む情報との二種類があり、それぞれＲコード111,Ｆコ
ード112 と称されるステージコードととして処理され
る。Ｆステージ106 からＥステージ107 に渡される情報
は、演算制御情報とリテラル等を含む情報と、オペラン
ド, オペランドアドレス等を含む情報との二種類があ
り、それぞれＥコード113,Ｓコード114 と称されるステ
ージコードととして処理される。

【００３６】以上の構成は図13にその構成が示されてい
る従来のデータ処理装置と同様であるが、本発明のデー
タ処理装置には、Ｅステージ107 を除く他のIFステージ
101,Ｄステージ102,Ａステージ103 及びＦステージ106
それぞれにクロック供給選択回路131, 132, 133, 134が
備えられている。これらのクロック供給選択回路131, 1
32, 133, 134はクロック供給配線１からそれぞれのステ
ージ101, 102, 103, 106へのクロックの供給を行うか、
あるいは停止するかを選択的することが出来る。

【００３７】具体的には、各クロック供給選択回路131,
132, 133, 134は、後述する命令デコード部135 から検
出信号136 が与えられると、クロック供給配線１からそ
れぞれのステージ101, 102, 103, 106へのクロックの供
給を停止し、また逆に後述するストアバッファ120 から
の処理終了信号138 が与えられるとクロック供給配線１
からそれぞれのステージ101, 102, 103, 106へのクロッ
クの供給を行う。

【００３８】また、IFステージ101 には、図示されてい
ない外部メモリからフェッチすべき命令のアドレスを示
す命令フェッチアドレスレジスタ130 が備えられてい
る。

【００３９】Ｄステージ102 には、IFステージ101 が外
部メモリからフェッチした命令コード108 をデコードし
てそれがあるいはステージでの処理に際して長時間を要
する特定の命令（以下、長時間処理命令という）である
か否かを検出する命令デコード部135 が備えられてい
る。この命令デコード部135 は、命令をデコードした場
合にその命令コードが予め記憶している幾つかの長時間
処理命令の命令コードであるか否かをチェックする。そ
して、長時間処理命令の命令コードであった場合には、
命令デコード部135 はIFステージ101 及びＤステージ10
2 ののクロック供給選択回路131, 132とＡステージ103
へ検出信号136 を出力する。

【００４０】Ｅステージ107 には、次命令フェッチアド
レス生成部137 が備えられている。この次命令フェッチ
アドレス生成部137 は、Ｅステージ107 のストアバッフ
ァ120 で長時間処理命令の処理が終了した場合に次にIF
ステージ101 へフェッチされるべき命令のアドレスを生
成する。この次命令フェッチアドレス生成部137 により
生成された命令のアドレスはIFステージ101 の命令フェ
ッチアドレスレジスタ130 に与えられる。

【００４１】また、上述のようにストアバッファ120 で
の長時間処理命令の処理が終了した場合には、そのこと
を示す処理終了信号138 がストアバッファ120 から次命
令フェッチアドレス生成部137 及び各クロック供給選択
回路131, 132, 133, 134に与えられる。この処理終了信
号138 が与えられることにより各クロック供給選択回路
131, 132, 133, 134が各ステージ101, 102, 103, 106へ
のクロックの供給を行うことは前述した通りである。

【００４２】次に、前述の従来例と同様の図14に示され
ている命令列を実行する場合の本発明のデータ処理装置
の第１の発明の動作について、各パイプライン処理段階
で各ステージにおいて処理される命令の状態を示す図２
の模式図を参照して説明する。

【００４３】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。IFステージ
101 にフェッチされた命令401 は命令コード108 として
Ｄステージ102 へ転送される。この状態が図２(a) に示
されている。

【００４４】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はＤコード109 及びＡコード110
としてＡステージ103 へ転送される。また、次の命令40
2 が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図２(b) に示さ
れている。

【００４５】ところで、命令401 は長時間処理命令(smo
v.b)であるので、Ｄステージ102 の命令デコード部135
は検出信号136 をIFステージ101 及びＤステージ102 の
クロック供給選択回路131, 132とＡステージ103 とへ出
力する。これにより、クロック供給配線１からIFステー
ジ101 及びＤステージ102 へのクロックの供給が停止さ
れてIFステージ101 及びＤステージ102 はその動作を停
止する。従って、この時点以降はIFステージ101 が命令
401 の次の命令402 を外部メモリからフェッチすること
はない。

【００４６】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はＲコード１１１及びＦコード１１
２ としてＦステージ106 へ転送される。この状態が図
２(c) に示されている。また、Ｄステージ102 の命令デ
コード部135 から検出信号136 がＡステージ103 にも与
えられているので、Ａステージ103 はＡステージ103 で
の処理終了後に検出信号136 を自身のクロック供給選択
回路133 及びＦステージ106 へ出力する。これにより、
クロック供給配線１からＡステージ103 へのクロックの
供給が停止されてＡステージ103 もその動作を停止す
る。

【００４７】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はＥコード113及びＳコード114 と
してＥステージ107 へ転送される。この状態が図２(d)
に示されている。また、Ａステージ103 から検出信号13
6 がＦステージ106 にも与えられているので、Ｆステー
ジ106 はＦステージ106 での処理終了後に検出信号136
を自身のクロック供給選択回路134 及びＥステージ107
へ出力する。これにより、クロック供給配線１からＦス
テージ106 へのクロックの供給が停止されてＦステージ
106 もその動作を停止する。

【００４８】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うためにスト
アバッファ120 に書き込みデータを転送する。この状態
が図２(e) に示されている。また、Ｆステージ106 から
検出信号136 がＥステージ107 にも与えられているの
で、Ｅステージ107 の次命令フェッチアドレス生成部13
7 では命令401 の次の命令である命令402 のアドレス(0
0000064H) を生成する。

【００４９】ストアバッファ120 では、命令401 の処理
が終了すると、処理終了信号138 を発生して各クロック
供給選択回路131, 132, 133, 134及び次命令フェッチア
ドレス生成部137 に与える。これにより、クロック供給
配線１から各ステージ101, 102, 103, 106へのクロック
の供給が再開されると共に、次命令フェッチアドレス生
成部137 は先に発生した命令402 のアドレス(00000064
H) をIFステージ101 の命令フェッチアドレスレジスタ1
30 へ送る。

【００５０】IFステージ101 では、次命令フェッチアド
レス生成部137 から次命令402 のアドレス(00000064H)
が命令フェッチアドレスレジスタ130 に与えられるの
で、その命令402 を外部メモリからフェッチして命令処
理を続行する。

【００５１】以上のように本発明のデータ処理装置の第
１の発明では、Ｄステージ102 の命令デコード部135 で
命令をデコードした時点でその命令コードが長時間処理
命令のコードであることが検出可能な場合には、その命
令をＥステージ107 で処理するしている間にそれより前
段の各ステージ101, 102, 103, 106へのクロック供給配
線１からのクロックの供給が停止される。従って、長時
間処理命令をＥステージ107 で処理している間は従来は
待機状態になる各ステージ101, 102, 103, 106が動作し
ないため、無駄な電力消費が回避される。

【００５２】なお、上記実施例ではＤステージ102 に設
けられた命令デコード部135 で長時間処理命令の命令コ
ードを検出するようにしているが、他のステージ101, 1
03,106, 107のいずれで長時間処理命令の検出を行うよ
うにしてもほぼ同様の効果を奏する。

【００５３】次に本発明のデータ処理装置の第２の発明
について説明する。図３は本発明に係るデータ処理装置
の第２の発明の一実施例の構成を示すブロック図であ
る。なお、この図３においては、前述の従来例及び第１
の発明の説明で参照した図13及び図１と同一の参照符号
は同一又は相当部分を示している。

【００５４】図３に示されているように、この第２の発
明では、図１に示されている第１の発明の構成に備えら
れているクロック供給選択回路131, 132, 133, 134に代
えて電源供給選択回路141, 142, 143, 144が備えられて
いる。そして、各電源供給選択回路141, 142,143, 144
は、第１の発明のクロック供給選択回路131 と同様に、
検出信号136 が与えられた場合に電源供給配線２から各
ステージ101, 102, 103, 106への給電を停止し、また処
理終了信号138 から与えられた場合に電源供給配線２か
ら各ステージ101, 102, 103, 106への給電を行う。

【００５５】その他の構成は前述の図１に示されている
第１の発明と全く同様である。また、図３ではクロック
供給配線１から各ステージ101, 102, 103, 106, 107へ
のクロックの供給は常時行われているが、クロック供給
配線１及びそれから各ステージへのクロック信号線は省
略してある。

【００５６】具体的には、本発明のデータ処理装置の第
２の発明には、Ｅステージ107 を除く他のIFステージ10
1,Ｄステージ102,Ａステージ103 及びＦステージ106 そ
れぞれに電源供給選択回路141, 142, 143, 144が備えら
れている。これらの電源供給選択回路141, 142, 143, 1
44は、上述の如く、検出信号136が与えられた場合に電
源供給配線２からそれぞれのステージ101, 102, 103, 1
06への電源の供給を停止し、処理終了信号138 が与えら
れた場合に電源供給配線２からそれぞれのステージ101,
102, 103, 106への電源の供給を行う。

【００５７】次に、前述の第１の発明及び従来例と同様
の図14に示されている命令列を実行する場合の本発明の
データ処理装置の第２の発明の動作について、各パイプ
ライン処理段階で各ステージにおいて処理される命令の
状態を示す図４の模式図を参照して説明する。

【００５８】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。IFステージ
101 にフェッチされた命令401 は命令コード108 として
Ｄステージ102 へ転送される。この状態が図４(a) に示
されている。

【００５９】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はＤコード109 及びＡコード110
としてＡステージ103 へ転送される。また、次の命令40
2 が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図４(b) に示さ
れている。

【００６０】ところで、命令401 は長時間処理命令(smo
v.b)であるので、Ｄステージ102 の命令デコード部135
は検出信号136 をIFステージ101 及びＤステージ102 の
電源供給選択回路141, 142とＡステージ103 とへ出力す
る。これにより、電源供給配線２からIFステージ101 及
びＤステージ102 への給電が停止されてIFステージ101
及びＤステージ102 はその動作を停止する。従って、こ
の時点以降はIFステージ101 が命令401 の次の命令402
を外部メモリからフェッチすることはない。

【００６１】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はＲコード111及びＦコード112 と
してＦステージ106 へ転送される。この状態が図４(c)
に示されている。また、Ｄステージ102 の命令デコード
部135 から検出信号136 がＡステージ103 にも与えられ
ているので、Ａステージ103 はＡステージ103 での処理
終了後に検出信号136 を自身の電源供給選択回路143 及
びＦステージ106 へ出力する。これにより、電源供給配
線２からＡステージ103 への給電が停止されてＡステー
ジ103 もその動作を停止する。

【００６２】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はＥコード113及びＳコード114 と
してＥステージ107 へ転送される。この状態が図４(d)
に示されている。また、Ａステージ103 から検出信号13
6 がＦステージ106 にも与えられているので、Ｆステー
ジ106 はＦステージ106 での処理終了後に検出信号136
を自身の電源供給選択回路144 及びＥステージ107 へ出
力する。これにより、電源供給配線２からＦステージ10
6 への給電が停止されてＦステージ106 もその動作を停
止する。

【００６３】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うためにスト
アバッファ120 に書き込みデータを転送する。この状態
が図４(e) に示されている。また、Ｆステージ106 から
検出信号136 がＥステージ107 にも与えられているの
で、Ｅステージ107 の次命令フェッチアドレス生成部13
7 では命令401 の次の命令である命令402 のアドレス(0
0000064H) を生成する。

【００６４】ストアバッファ120 では、命令401 の処理
が終了すると、処理終了信号138 を発生して各電源供給
選択回路141, 142,143, 144 及び次命令フェッチアドレ
ス生成部137 に与える。これにより、電源供給配線２か
ら各ステージ101, 102, 103,106への給電が再開される
と共に、次命令フェッチアドレス生成部137 は先に発生
した命令402 のアドレス(00000064H) をIFステージ101
の命令フェッチアドレスレジスタ130 へ送る。

【００６５】IFステージ101 では、次命令フェッチアド
レス生成部137 から次命令402 のアドレス(00000064H)
が命令フェッチアドレスレジスタ130 に与えられるの
で、その命令402 を外部メモリからフェッチして命令処
理を続行する。

【００６６】以上のように本発明のデータ処理装置の第
１の発明では、Ｄステージ102 の命令デコード部135 で
命令をデコードした時点でその命令コードが長時間処理
命令のコードであることが検出可能な場合には、その命
令をＥステージ107 で処理するしている間にそれより前
段の各ステージ101, 102, 103, 106への電源供給配線２
からの給電が停止される。従って、長時間処理命令をＥ
ステージ107 で処理している間は従来は待機状態になる
各ステージ101, 102, 103, 106が動作しないため、無駄
な電力消費が回避される。

【００６７】なお、上記実施例ではＤステージ102 に設
けられた命令デコード部135 で長時間処理命令の命令コ
ードを検出するようにしているが、他のステージ101, 1
03,106, 107のいずれで長時間処理命令の検出を行うよ
うにしてもほぼ同様の効果を奏する。

【００６８】次に本発明のデータ処理装置の第３の発明
について説明する。図５は本発明に係るデータ処理装置
の第３の発明の一実施例の構成を示すブロック図であ
る。なお、この図５においては、前述の従来例及び第
１，第２の発明の説明で参照した図13及び図１，図３と
同一の参照符号は同一又は相当部分を示している。

【００６９】図５に示されているように、この第３の発
明では、図１に示されている第１の発明においてＤステ
ージ102 に命令デコード部135 が備えられている代わり
にPCブレークポインタ150,プログラムカウンタ(PC)115
及びアドレス比較器151 が備えられている。

【００７０】また、Ａステージ103,Ｆステージ106,Ｅス
テージ107 及びストアバッファ120にもそれぞれプログ
ラムカウンタ116, 117, 118 及び119 が備えられてい
る。

【００７１】なお、 以下の説明では、Ｄステージ102
のプログラムカウンタ115 の値を”DPC ”, Ａステージ
103 のプログラムカウンタ116 の値を”APC ”, Ｆステ
ージ106 のプログラムカウンタ117 の値を”FPC ”, Ｅ
ステージ107 のプログラムカウンタの値を”CPC ”, ス
トアバッファ120 のプログラムカウンタ119 の値を”SP
C ”とする。

【００７２】その他の構成は前述の図１に示されている
第１の発明と全く同様である。また、図５では電源供給
配線２から各ステージ101, 102, 103, 106, 107 への給
電は常時行われているが、電源供給配線２及びそれから
各ステージへの給電線は省略してある。

【００７３】次に、前述の従来例及び各発明と同様の図
14に示されている命令列を実行する場合の本発明のデー
タ処理装置の第３の動作について、各パイプライン処理
段階で各ステージにおいて処理される命令の状態を示す
図６の模式図を参照して説明する。

【００７４】Ｄステージ102 のPCブレークポインタ150
には、このデータ処理装置が処理する命令列の内の特定
の命令である長時間処理命令のアドレス、即ち図14に示
されている命令列を処理する場合にはその内の長時間処
理命令である命令401 のアドレス”00000062H ”が予め
記憶されている。

【００７５】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。そして、IF
ステージ101 にフェッチされた命令401 は命令コード10
8 としてＤステージ102 へ転送される。その際、Ｄステ
ージ102 のプログラムカウンタ115 には命令401 のアド
レス”00000062H ”が”DPC ”としてセットされる。こ
のようにプログラムカウンタ115 に新たな命令のアドレ
スが”DPC ”としてセットされると、アドレス比較器15
1 は”DPC ”とPCブレークポインタ150 に記憶されてい
る値とを比較する。この状態が図６(a) に示されてい
る。

【００７６】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はＤコード109 及びＡコード110
としてＡステージ103 へ転送される。また、次の命令40
2 が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図６(b) に示さ
れている。

【００７７】この際、Ａステージ103 のプログラムカウ
ンタ116 には命令401 のアドレス”00000062H ”が”AP
C ”としてセットされる。また、前述のようにアドレス
比較器151 はＤステージ102 のプログラムカウンタ115
にセットされた”DPC ”とPCブレークポインタ150 に記
憶されている値とを比較するが、この場合は比較結果が
一致するので、アドレス比較器151 は検出信号136 をIF
ステージ101 及びＤステージ102 のクロック供給選択回
路131, 132及びＡステージ103 へ出力する。これによ
り、クロック供給配線１からIFステージ101 及びＤステ
ージ102 へのクロックの供給が停止されてIFステージ10
1 及びＤステージ102 の動作が停止する。従って、IFス
テージ101 が次の命令403 を外部メモリからフェッチす
ることはない。

【００７８】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はＲコード111及びＦコード112 と
してＦステージ106 へ転送される。この際、Ｆステージ
106 のプログラムカウンタ117 には命令401 のアドレ
ス”00000062H ”が”FPC ”としてセットされる。ま
た、アドレス比較器151 から検出信号136 がＡステージ
103 にも与えられているので、Ａステージ103 はＡステ
ージ103 での処理終了後に検出信号136 を自身のクロッ
ク供給選択回路133 及びＦステージ106 へ出力する。こ
れにより、クロック供給配線１からＡステージ103 への
クロックの供給が停止されてＡステージ103 の動作が停
止する。この状態が図６(c) に示されている。

【００７９】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はＥコード113及びＳコード114 と
してＥステージ107 へ転送される。その際、Ｅステージ
107 のプログラムカウンタ118 には命令401 のアドレ
ス”00000062H ”が”CPC ”としてセットされる。ま
た、Ａステージ103 から検出信号136 がＦステージ106
にも与えられているので、Ｆステージ106 はＦステージ
106 での処理終了後に検出信号136 を自身のクロック供
給選択回路134 及びＥステージ107 へ出力する。これに
より、クロック供給配線１からＦステージ106 へのクロ
ックの供給が停止されてＦステージ106 の動作が停止す
る。この状態が図６(d) に示されている。

【００８０】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うので、スト
アバッファ120 に書き込みデータを転送する。その際、
ストアバッファ120 のプログラムカウンタ119 には命令
401 のアドレス”00000062H ”が”SPC ”としてセット
される。また、Ｆステージ106 から検出信号136 がＥス
テージ107 にも与えられているので、Ｅステージ107 の
次命令フェッチアドレス生成部137 では命令401 の次の
命令である命令402 のアドレス(00000064H) を生成す
る。この状態が図６(e) に示されている。

【００８１】ストアバッファ120 では、命令401 の処理
が終了すると、処理終了信号138 を発生して各クロック
供給選択回路131, 132, 133, 134及び次命令フェッチア
ドレス生成部137 に与える。これにより、クロック供給
配線１から各ステージ101, 102, 103, 106へのクロック
の供給が再開されると共に、次命令フェッチアドレス生
成部137 は先に生成した次の命令である命令402 のアド
レス(00000064H) を命令フェッチアドレスレジスタ130
へ送る。

【００８２】IFステージ101 では、次命令フェッチアド
レス生成部137 から次命令402 のアドレス(00000064H)
が命令フェッチアドレスレジスタ130 に与えられるの
で、その命令402 を外部メモリからフェッチして命令処
理を続行する。

【００８３】以上のように、処理対象の命令列の内のい
ずれのアドレスの命令が長時間処理命令であるかが予め
判明している場合にはアドレス比較器151 によりそれが
検出されるので、その命令をＥステージ107 で処理して
いる間にそれより前段の各ステージ101, 102, 103, 106
へのクロック供給配線１からのクロックの供給を停止す
ることにより、各ステージ101, 102, 103, 106が動作す
ることがなく、無駄な電力消費が回避される。

【００８４】なお、上記実施例ではＤステージ102 に設
けられたアドレス比較器151 で長時間処理命令のアドレ
スを検出するようにしているが、他のステージ101, 10
3, 106, 107のいずれで長時間処理命令のアドレス検出
を行うようにしてもほぼ同様の効果を奏する。

【００８５】次に本発明のデータ処理装置の第４の発明
について説明する。図７は本発明に係るデータ処理装置
の第４の発明の一実施例の構成を示すブロック図であ
る。なお、この図７においては、前述の従来例及び第
１，第２，第３の発明の説明で参照した図13及び図１，
図３，図５と同一の参照符号は同一又は相当部分を示し
ている。

【００８６】図７に示されているように、この第４の発
明では、図５に示されている第３の発明の構成に備えら
れているクロック供給選択回路131, 132, 133, 134に代
えて電源供給選択回路141, 142, 143, 144が備えられて
いる。そして、各電源供給選択回路141, 142,143, 144
は、第３の発明のクロック供給選択回路131 と同様に、
検出信号136 が与えられた場合に電源供給配線２から各
ステージ101, 102, 103, 106への給電を停止し、また処
理終了信号138 から与えられた場合に電源供給配線２か
ら各ステージ101, 102, 103, 106への給電を行う。

【００８７】その他の構成は前述の図５に示されている
第３の発明と全く同様である。また、図７ではクロック
供給配線１から各ステージ101, 102, 103, 106, 107へ
のクロックの供給は常時行われているが、クロック供給
配線１及びそれから各ステージへのクロック信号線は省
略してある。

【００８８】具体的には、本発明のデータ処理装置の第
４の発明には、Ｅステージ107 を除く他のIFステージ10
1,Ｄステージ102,Ａステージ103 及びＦステージ106 そ
れぞれに電源供給選択回路141, 142, 143, 144が備えら
れている。これらの電源供給選択回路141, 142, 143, 1
44は、上述の如く、検出信号136が与えられた場合に電
源供給配線２からそれぞれのステージ101, 102, 103, 1
06への電源の供給を停止し、処理終了信号138 が与えら
れた場合に電源供給配線２からそれぞれのステージ101,
102, 103, 106への電源の供給を行う。

【００８９】次に、前述の従来例及び各発明と同様の図
14に示されている命令列を実行する場合の本発明のデー
タ処理装置の第４動作について、各パイプライン処理段
階で各ステージにおいて処理される命令の状態を示す図
８の模式図を参照して説明する。

【００９０】Ｄステージ102 のPCブレークポインタ150
には、このデータ処理装置が処理する命令列の内の特定
の命令である長時間処理命令のアドレス、即ち図14に示
されている命令列を処理する場合にはその内の長時間処
理命令である命令401 のアドレス”00000062H ”が予め
記憶されている。

【００９１】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。そして、IF
ステージ101 にフェッチされた命令401 は命令コード10
8 としてＤステージ102 へ転送される。その際、Ｄステ
ージ102 のプログラムカウンタ115 には命令401 のアド
レス”00000062H ”が”DPC ”としてセットされる。こ
のようにプログラムカウンタ115 に新たな命令のアドレ
スが”DPC ”としてセットされると、アドレス比較器15
1 は”DPC ”とPCブレークポインタ150 に記憶されてい
る値とを比較する。この状態が図８(a) に示されてい
る。

【００９２】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はＤコード109 及びＡコード110
としてＡステージ103 へ転送される。また、次の命令40
2 が外部メモリからIFステージ101 にフェッチされてＤ
ステージ102 へ転送される。この状態が図８(b) に示さ
れている。

【００９３】この際、Ａステージ103 のプログラムカウ
ンタ116 には命令401 のアドレス”00000062H ”が”AP
C ”としてセットされる。また、前述のようにアドレス
比較器151 はＤステージ102 のプログラムカウンタ115
にセットされた”DPC ”とPCブレークポインタ150 に記憶されて
いる値とを比較するが、この場合は比較結果が一致する
ので、アドレス比較器151 は検出信号136 をIFステージ
101 及びＤステージ102 の電源供給選択回路141, 142及
びＡステージ103 へ出力する。これにより、電源供給配
線２からIFステージ101 及びＤステージ102 への給電が
停止されてIFステージ101 及びＤステージ102 の動作が
停止する。従って、IFステージ101 が次の命令403 を外
部メモリからフェッチすることはない。

【００９４】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はＲコード111及びＦコード112 と
してＦステージ106 へ転送される。この際、Ｆステージ
106 のプログラムカウンタ117 には命令401 のアドレ
ス”00000062H ”が”FPC ”としてセットされる。ま
た、アドレス比較器151 から検出信号136 がＡステージ
103 にも与えられているので、Ａステージ103 はＡステ
ージ103 での処理終了後に検出信号136 を自身の電源供
給選択回路143 及びＦステージ106 へ出力する。これに
より、電源供給配線２からＡステージ103 への給電が停
止されてＡステージ103 の動作が停止する。この状態が
図８(c) に示されている。

【００９５】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はＥコード113及びＳコード114 と
してＥステージ107 へ転送される。その際、Ｅステージ
107 のプログラムカウンタ118 には命令401 のアドレ
ス”00000062H ”が”CPC ”としてセットされる。ま
た、Ａステージ103 から検出信号136 がＦステージ106
にも与えられているので、Ｆステージ106 はＦステージ
106 での処理終了後に検出信号136 を自身の電源供給選
択回路144 及びＥステージ107 へ出力する。これによ
り、電源供給配線２からＦステージ106 への給電が停止
されてＦステージ106 の動作が停止する。この状態が図
８(d) に示されている。

【００９６】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うので、スト
アバッファ120 に書き込みデータを転送する。その際、
ストアバッファ120 のプログラムカウンタ119 には命令
401 のアドレス”00000062H ”が”SPC ”としてセット
される。また、Ｆステージ106 から検出信号136 がＥス
テージ107 にも与えられているので、Ｅステージ107 の
次命令フェッチアドレス生成部137 では命令401 の次の
命令である命令402 のアドレス(00000064H) を生成す
る。この状態が図８(e) に示されている。

【００９７】ストアバッファ120 では、命令401 の処理
が終了すると、処理終了信号138 を発生して各電源供給
選択回路141, 142,143, 144 及び次命令フェッチアドレ
ス生成部137 に与える。これにより、電源供給配線２か
ら各ステージ101, 102, 103,106への給電が再開される
と共に、次命令フェッチアドレス生成部137 は先に生成
した次の命令である命令402 のアドレス(00000064H) を
命令フェッチアドレスレジスタ130 へ送る。

【００９８】IFステージ101 では、次命令フェッチアド
レス生成部137 から次命令402 のアドレス(00000064H)
が命令フェッチアドレスレジスタ130 に与えられるの
で、その命令402 を外部メモリからフェッチして命令処
理を続行する。

【００９９】以上のように、処理対象の命令列の内のい
ずれのアドレスの命令が長時間処理命令であるかが予め
判明している場合にはアドレス比較器151 によりそれが
検出されるので、その命令をＥステージ107 で処理して
いる間にそれより前段の各ステージ101, 102, 103, 106
への電源供給配線２からの給電を停止することにより、
各ステージ101, 102, 103, 106が動作することがなく、
無駄な電力消費が回避される。

【０１００】なお、上記実施例ではＤステージ102 に設
けられたアドレス比較器151 で長時間処理命令のアドレ
スを検出するようにしているが、他のステージ101, 10
3, 106, 107のいずれで長時間処理命令のアドレス検出
を行うようにしてもほぼ同様の効果を奏する。

【０１０１】次に本発明のデータ処理装置の第５の発明
について説明する。図９は本発明に係るデータ処理装置
の第５の発明の一実施例の構成を示すブロック図であ
る。なお、この図９においては、前述の従来例及び第
１，第２，第３第４の発明の説明で参照した図13及び図
１，図３，図５，図７と同一の参照符号は同一又は相当
部分を示している。

【０１０２】図９に示されているように、この第５の発
明では、図１に示されている第１の発明の構成に更に、
Ｅステージ107 を除く各ステージ101, 102, 103, 106内
にそれぞれデータの受渡しを行うためにスタティックに
データを記憶する静的記憶手段としてのバッファ160, 1
61, 162, 163を備えている。なお、これらの各バッファ
160, 161, 162, 163には各クロック供給選択回路131, 1
32, 133, 134からそれぞれのステージ101, 102, 103, 1
06に供給されるクロックが供給されている。

【０１０３】また、第１の発明においてＥステージ107
に備えられている次命令フェッチアドレス生成部137 は
備えられていない。

【０１０４】その他の構成は前述の図１に示されている
第１の発明と全く同様である。また、図９では電源供給
配線２から各ステージ101, 102, 103, 106, 107 への給
電は常時行われているが、電源供給配線２及びそれから
各ステージへの給電線は省略してある。

【０１０５】なお、IFステージ101 の命令フェッチアド
レスレジスタ130 はバッファ160 と接続されていて、バ
ッファ160 に保持されている命令アドレスが入力される
ようになっている。また、命令デコード部135 により長
時間処理命令が検出された場合に出力される検出信号13
6 はＡステージ103 のみに与えられ、その後にＡステー
ジ103 からＦステージ106 へ、Ｆステージ106 からＥス
テージ107 へ、更にＥステージ１０７から各クロック供
給選択回路１３１， １３２， １３３， １３４へ伝
えられる。また、ストアバッファ120 から出力される処
理終了信号138 は各クロック供給選択回路131, 132, 13
3, 134に与えられていて、命令フェッチアドレスレジス
タ130 には与えられていない。

【０１０６】次に、前述の従来例及び各発明と同様の図
14に示されている命令列を実行する場合の本発明のデー
タ処理装置の第５の発明の動作について、各パイプライ
ン処理段階で各ステージにおいて処理される命令の状態
を示す図10の模式図を参照して説明する。

【０１０７】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。IFステージ
101 にフェッチされた命令401 はバッファ160 から命令
コード108 として出力されてＤステージ102 へ転送され
る。その後、次の命令402 が外部メモリからIFステージ
101 にフェッチされ、バッファ160 にその命令402 の命
令コード及び命令アドレスが一旦記憶される。この状態
が図10(a) に示されている。

【０１０８】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はバッファ161 からＤコード109
及びＡコード110 として出力されてＡステージ103 へ転
送される。また、Ｄステージ102 の命令デコード部135
で長時間処理命令(smov.b)であることが検出されるの
で、命令デコード部135 は検出信号136 をＡステージ10
3 へ出力する。更に、外部メモリから命令403 がIFステ
ージ101 にフェッチされ、バッファ160 にその命令403
の命令コード及び命令アドレスが記憶される。この状態
が図10(b) に示されている。

【０１０９】Ａステージ103 では、命令401 の処理が終
了すると、処理結果はバッファ162からＲコード111 及
びＦコード112 として出力されてＦステージ106 へ転送
される。また、Ｄステージ102 から入力された検出信号
136 もＦステージ106 へ出力される。

【０１１０】その後、命令402 がＤステージ102 のバッ
ファ161 からＡステージ103 へ転送される。また、命令
403 がIFステージ101 のバッファ160 からＤステージ10
2 へ転送される。更に、外部メモリから命令404 がIFス
テージ101 へフェッチされ、バッファ160 にその命令40
4 の命令コード及び命令アドレスが記憶される。この状
態が図10(c) に示されている。

【０１１１】Ｆステージ106 では、命令401 の処理が終
了すると、処理結果はバッファ163からＥコード113 及
びＳコード114 としてＥステージ107 へ転送される。ま
た、Ａステージ103 から入力された検出信号136 もＥス
テージ107 へ出力される。その後、命令402 がＡステー
ジ103 のバッファ162 からＦステージ106 へ転送され
る。また、命令403 がＤステージ102 のバッファ161 か
らＡステージ103 へ転送される。命令404 がIFステージ
101 のバッファ160 からＤステージ102 へ転送される。
更に、外部メモリから命令405 がIFステージ101 へフェ
ッチされ、バッファ160 にその命令405 の命令コード及
び命令アドレスが記憶される。この状態が図10(d) に示
されている。

【０１１２】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うので、スト
アバッファ120 に書き込みデータを転送する。その後、
命令402 がＦステージ106 のバッファ163 からＥステー
ジ107 へ転送される。命令402 がＡステージ103 のバッ
ファ162 からＦステージ106 へ転送される。また、命令
404 がＤステージ102 のバッファ161 からＡステージ10
3 へ転送される。命令405 がIFステージ101 のバッファ
160 からＤステージ102 へ転送される。更に、外部メモ
リから命令406 がIFステージ101 へフェッチされ、バッ
ファ160 にその命令406 の命令コード及び命令アドレス
が記憶される。この状態が図10(e) に示されている。

【０１１３】また、Ｆステージ106 からＥステージ107
へ検出信号136 が入力されると、Ｅステージ107 は各ス
テージ101, 102, 103, 106のクロック供給選択回路131,
132, 133, 134へ検出信号136 を出力して各ステージ10
1, 102, 103, 106へのクロック供給配線１からのクロッ
クの供給を停止させる。これにより、各ステージ101,10
2, 103, 106はその動作を停止するが、それぞれのステ
ージ101, 102, 103, 106のバッファ160, 161, 162, 163
はスタティックな記憶を行うのでクロックが供給されず
ともその時点の記憶内容、具体的にはその時点の各ステ
ージ101, 102,103, 106の処理結果を失うことはない。

【０１１４】ストアバッファ120 では、命令401 の処理
が終了すると、処理終了信号138 を発生して各クロック
供給選択回路131, 132, 133, 134に与える。これによ
り、クロック供給配線１から各ステージ101, 102, 103,
106へのクロックの供給が再開される。このクロックの
供給が再開された時点で、各ステージ101, 102, 103, 1
06の処理結果のデータを記憶しているバッファ160,161,
162, 163 の内容が次段のステージ102, 103, 106, 107
へ送られるので、それぞれのステージ102, 103, 106, 1
07ではそれらのデータに従って以降の処理を再開する。

【０１１５】IFステージ101 では、バッファ160 に記憶
されている命令アドレスの次のアドレス、上述の例では
命令406 の命令アドレスがバッファ160 に記憶されてい
るので、その命令406 の次の命令407 のアドレス(00000
06EH) が命令フェッチアドレスレジスタ130 に与えられ
るので、その命令406 を外部メモリからフェッチして命
令処理を続行する。

【０１１６】以上のように、IFステージ101 の命令フェ
ッチアドレスレジスタ130 でデコードした命令の命令コ
ードが長時間処理命令のコードであることが検出可能な
場合には、その命令をＥステージ107 で処理している間
はそれより前段の各ステージ101, 102, 103, 106ではそ
れぞれの処理結果をそれぞれのバッファ160, 161, 162,
163に記憶した状態でクロック供給配線１からのクロッ
クの供給が停止される。従って、各ステージ101, 102,
103, 106が動作することがないため無駄な電力消費が回
避されると共に、処理の再開時に外部メモリから無駄な
命令フェッチを行うことなく、またクロックの供給停止
時までに各ステージ101, 102, 103, 106で処理した結果
をそのまま再使用して迅速に処理を再開することが出来
る。

【０１１７】なお、上記実施例ではＤステージ102 に設
けられた命令デコード部135 で長時間処理命令を検出す
るようにしているが、他のステージ101, 103, 106, 107
のいずれで長時間処理命令の検出を行うようにしてもほ
ぼ同様の効果を奏する。また、上記実施例では命令をデ
コードして得られる命令コードにより長時間処理命令を
検出しているが、長時間処理命令のアドレスが予め判明
しているのであれば、図５及び図７に示されている第３
及び第４の発明と同様に、アドレスの一致検出による構
成としてもよい。

【０１１８】次に本発明のデータ処理装置の第６の発明
について説明する。図11は本発明に係るデータ処理装置
の第６の発明の一実施例の構成を示すブロック図であ
る。なお、この図11においては、前述の従来例及び第１
乃至第５の発明の説明で参照した図13及び図１，図３，
図５，図７, 図９と同一の参照符号は同一又は相当部分
を示している。

【０１１９】図11に示されているように、この第６の発
明では電源供給選択回路141, 142,143, 144 が備えられ
ていてクロック供給選択回路131, 132, 133, 134は備え
られていない。また、図11ではクロック供給配線１から
各ステージ101, 102, 103, 106, 107へのクロックの供
給は常時行われているが、クロック供給配線１及びそれ
から各ステージへのクロック信号線は省略してある。

【０１２０】また、この第６の発明では、図９に示され
ている第５の発明の構成で備えられているバッファ160,
161, 162, 163がいずれも各ステージ101, 102, 103, 1
06とは独立していて、各ステージ101, 102, 103, 106へ
の電源供給配線２からの電源供給が電源供給選択回路14
1, 142, 143, 144により遮断された場合にも各バッファ
160, 161, 162, 163への電源供給は行われるようになっ
ている。

【０１２１】また、この第６の発明では、前述の図５及
び図７に示されている第３及び第４の発明と同様のプロ
グラムカウンタ115, 116, 117, 118, 119 がそれぞれＤ
ステージ102,Ａステージ103,Ｆステージ106,Ｅステージ
107,ストアバッファ120 内に備えられている。

【０１２２】更に、前述の図５及び図７に示されている
第３及び第４の発明ではＤステージ102 にPCブレークポ
インタ150 及びアドレス比較器151 を備えているが、本
第６の発明ではそれらをストアバッファ120 に備えてい
る。そして、このストアバッファ120 に備えられている
アドレス比較器151 から出力される検出信号136 は各電
源供給選択回路141, 142,143, 144 に与えられている。
他の構成は図９に示されている第５の発明と同様であ
る。

【０１２３】次に、前述の従来例及び各発明と同様の図
14に示されている命令列を実行する場合の本発明のデー
タ処理装置の第６の発明の動作について、各パイプライ
ン処理段階で各ステージにおいて処理される命令の状態
を示す図12の模式図を参照して説明する。

【０１２４】まず、図示されていない外部メモリから命
令401 がIFステージ101 にフェッチされる。IFステージ
101 にフェッチされた命令401 はバッファ160 を経由し
て命令コード108 としてＤステージ102 へ転送される。
その際、Ｄステージ102 のプログラムカウンタ115 には
命令401 のアドレス”00000062H ”が”DPC ”としてセ
ットされる。その後、次の命令402 が外部メモリからIF
ステージ101 にフェッチされ、バッファ160 にその命令
402 の命令コード及び命令アドレスが一旦記憶される。
この状態が図12(a) に示されている。

【０１２５】Ｄステージ102 では、命令401 をデコード
し、そのデコード結果はバッファ161 を経由してＤコー
ド109 及びＡコード110 としてＡステージ103 へ転送さ
れる。その際、Ａステージ103 のプログラムカウンタ11
6 には命令401 のアドレス”00000062H ”が”APC ”と
してセットされる。次の命令402 がIFステージ101 から
バッファ160 を経由してＤステージ102 へ転送され、Ｄ
ステージ102 のプログラムカウンタ115 には命令402 の
アドレス”00000064H ”が”DPC ”としてセットされ
る。更に、外部メモリから命令403 がIFステージ101 に
フェッチされ、バッファ160 にその命令403 の命令コー
ド及び命令アドレスが記憶される。この状態が図12(b)
に示されている。

【０１２６】Ａステージ103 では、命令401 の処理が終
了すると、その処理結果はバッファ162 を経由してＲコ
ード111 及びＦコード112 としてＦステージ106 へ転送
される。その際、Ｆステージ106 のプログラムカウンタ
117 には命令401 のアドレス”00000062H ”が”FPC ”
としてセットされる。また、次の命令402 がＡステージ
103 からバッファ161 を経由してＡステージ103 へ転送
され、プログラムカウンタ116 には命令402 のアドレ
ス”00000064H ”が”APC ”としてセットされる。更
に、命令403 がIFステージ101 からバッファ160 を経由
してＤステージ102 へ転送され、Ｄステージ102 のプロ
グラムカウンタ115 には命令402 のアドレス”00000066
H ”が”DPC ”としてセットされる。更に、外部メモリ
から命令404 がIFステージ101 にフェッチされ、バッフ
ァ160 にその命令404 の命令コード及び命令アドレスが
記憶される。この状態が図12(c) に示されている。

【０１２７】Ｆステージ106 では、命令401 の処理が終
了すると、その処理結果はバッファ163 を経由してＥコ
ード113 及びＳコード114 としてＥステージ107 へ転送
される。その際、Ｅステージ107 のプログラムカウンタ
118 には命令401 のアドレス”00000062H ”が”CPC ”
としてセットされる。また、次の命令402 がＡステージ
103 からバッファ162 を経由してＦステージ106 へ転送
され、プログラムカウンタ117 には命令402 のアドレ
ス”00000064H ”が”FPC ”としてセットされる。更
に、命令403 がＤステージ102 からバッファ161 を経由
してＡステージ103 へ転送され、プログラムカウンタ11
6 には命令403 のアドレス”00000066H ”が”APC ”と
してセットされる。更に、命令404 がIFステージ101 か
らバッファ160を経由してＤステージ102 へ転送され、
Ｄステージ102 のプログラムカウンタ115 には命令404
のアドレス”00000068H ”が”DPC ”としてセットされ
る。更に、外部メモリから命令405 がIFステージ101 に
フェッチされ、バッファ160 にその命令404 の命令コー
ド及び命令アドレスが記憶される。この状態が図12(d)
に示されている。

【０１２８】Ｅステージ107 では、命令401 の処理が終
了すると、命令401 がメモリ書き込みを伴うので、スト
アバッファ120 に書き込みデータを転送する。その際、
ストアバッファ120 のプログラムカウンタ119 には命令
401 のアドレス”00000062H ”が”SPC ”としてセット
される。また、次の命令402 がＦステージ106 からバッ
ファ163 を経由してＥステージ107 へ転送され、Ｅステ
ージ107 のプログラムカウンタ118 には命令402 のアド
レス”00000064H ”が”CPC ”としてセットされる。更
に、命令403 がＡステージ103 からバッファ162 を経由
してＦステージ106 へ転送され、プログラムカウンタ11
7 には命令403 のアドレス”00000066H ”が”FPC ”と
してセットされる。更に、命令404 がＤステージ102 か
らバッファ161 を経由してＡステージ103 へ転送され、
プログラムカウンタ116 には命令404 のアドレス”0000
0068H ”が”APC ”としてセットされる。更に、命令40
5 がIFステージ101 からバッファ160 を経由してＤステ
ージ102 へ転送され、Ｄステージ102 のプログラムカウ
ンタ115 には命令405 のアドレス”00000068A ”が”DP
C ”としてセットされる。更に、外部メモリから命令40
6 がIFステージ101 にフェッチされ、バッファ160 にそ
の命令404 の命令コード及び命令アドレスが記憶され
る。この状態が図12(e) に示されている。

【０１２９】ストアバッファ120 では、PCブレークポイ
ンタ150 に予め記憶されている長時間処理命令のアドレ
スとプログラムカウンタ119 に”SPC ”として記憶され
た値とを比較し、この場合は一致するので検出信号136
を前段の各ステージ101, 102, 103, 106の電源供給選択
回路141, 142,143, 144 へ出力する。これにより、電源
供給配線２から各ステージ101, 102, 103, 106への電源
の供給が停止される。これにより、各ステージ101, 10
2, 103, 106はその動作を停止するが、バッファ160, 16
1, 162, 163への給電は停止されないのでその時点の記
憶内容、具体的にはその時点の各ステージ101, 102, 10
3, 106の処理結果を失うことはない。

【０１３０】ストアバッファ120 は命令401 の処理が終
了すると、処理終了信号138 を発生して各電源供給選択
回路141, 142,143, 144 に与える。これにより、電源供
給配線２から各ステージ101, 102, 103, 106への電源の
供給が再開される。この電源の供給が再開された時点
で、各ステージ101, 102, 103, 106の処理結果のデータ
を記憶しているバッファ160,161, 162, 163 の内容が次
段のステージ102, 103, 106, 107へ送られるので、それ
ぞれのステージ102, 103, 106, 107ではそれらのデータ
に従って以降の処理を再開する。

【０１３１】IFステージ101 は、バッファ160 に記憶さ
れている命令アドレスの次のアドレス、上述の例では命
令406 の命令アドレスがバッファ160 に記憶されている
のでその命令406 の次の命令407 のアドレス(0000006E
H) が命令フェッチアドレスレジスタ130 に与えられる
ので、その命令406 を外部メモリからフェッチして命令
処理を続行する。

【０１３２】以上のように、IFステージ101 の命令フェ
ッチアドレスレジスタ130 でデコードした命令が長時間
処理命令であることが検出可能な場合には、その命令を
Ｅステージ107 で処理中にそれより前段の各ステージ10
1, 102, 103, 106ではそれぞれの処理結果をそれぞれバ
ッファ160, 161, 162, 163に記憶させた状態で電源供給
配線２からの給電が停止される。従って、各ステージ10
1, 102, 103, 106が動作することがないため無駄な電力
消費が回避されると共に、処理の再開時に外部メモリか
ら無駄な命令フェッチを行うことなく、また電源の遮断
時までに各ステージ101, 102, 103, 106で処理した結果
をそのまま再使用して処理を再開することが出来る。

【０１３３】なお、上記実施例ではＥステージ107 に設
けられたアドレス比較器151 で長時間処理命令を検出す
るようにしているが、他のステージ101, 102, 103, 106
のいずれで長時間処理命令の検出を行うようにしてもほ
ぼ同様の効果を奏する。また、上記実施例では、長時間
処理命令のアドレスが予め判明しているのでアドレス比
較器151 により長時間処理命令のアドレスを検出してい
るが、命令をデコードした結果から長時間処理命令をす
る構成としてもよい。

【０１３４】

【発明の効果】以上に詳述したように本発明のデータ処
理装置の第１の発明によれば、特定のパイプライン処理
ステージでの処理に際して他の各パイプライン処理ステ
ージが待機状態になるような特定の命令がデコードされ
た時点で特定のパイプライン処理ステージより前段の各
パイプライン処理ステージへのクロックの供給が停止さ
れる。従って、特定の命令を特定のパイプライン処理ス
テージで処理している間は従来は待機状態になる各パイ
プライン処理ステージが動作しないために無駄な電力消
費が回避される。

【０１３５】また、本発明のデータ処理装置の第２の発
明によれば、特定のパイプライン処理ステージでの処理
に際して他の各パイプライン処理ステージが待機状態に
なるような特定の命令がデコードされた時点で特定のパ
イプライン処理ステージより前段の各パイプライン処理
ステージへの給電が停止される。従って、特定の命令を
特定のパイプライン処理ステージで処理している間は従
来は待機状態になる各パイプライン処理ステージが動作
しないために無駄な電力消費が回避される。

【０１３６】また、本発明のデータ処理装置の第３の発
明によれば、特定のパイプライン処理ステージでの処理
に際して他の各パイプライン処理ステージが待機状態に
なるような特定の命令のアドレスが検出された時点で特
定のパイプライン処理ステージより前段の各パイプライ
ン処理ステージへのクロックの供給が停止される。従っ
て、特定の命令を特定のパイプライン処理ステージで処
理している間は従来は待機状態になる各パイプライン処
理ステージが動作しないために無駄な電力消費が回避さ
れる。

【０１３７】また、本発明のデータ処理装置の第４の発
明によれば、特定のパイプライン処理ステージでの処理
に際して他の各パイプライン処理ステージが待機状態に
なるような特定の命令のアドレスが検出された時点で特
定のパイプライン処理ステージより前段の各パイプライ
ン処理ステージへの給電が停止される。従って、特定の
命令を特定のパイプライン処理ステージで処理している
間は従来は待機状態になる各パイプライン処理ステージ
が動作しないために無駄な電力消費が回避される。

【０１３８】また、本発明のデータ処理装置の第５の発
明によれば、特定のパイプライン処理ステージでの処理
に際して他の各パイプライン処理ステージが待機状態に
なるような特定の命令がデコードされた時点で特定のパ
イプライン処理ステージより前段の各パイプライン処理
ステージでの処理結果が静的記憶手段に保持された状態
で各パイプライン処理ステージ及び各静的記憶手段への
クロックの供給が停止される。従って、特定の命令を特
定のパイプライン処理ステージで処理している間は従来
は待機状態になる各パイプライン処理ステージが動作し
ないために無駄な電力消費が回避されると共に、処理再
開時には各静的記憶手段に保持されている内容に従って
直ちにパイプライン処理が再開される。

【０１３９】また、本発明のデータ処理装置の第６の発
明によれば、特定のパイプライン処理ステージでの処理
に際して他の各パイプライン処理ステージが待機状態に
なるような特定の命令のアドレスが検出された時点で特
定のパイプライン処理ステージより前段の各パイプライ
ン処理ステージでの処理結果が静的記憶手段に保持され
た状態で各パイプライン処理ステージへの給電が停止さ
れる。従って、特定の命令を特定のパイプライン処理ス
テージで処理している間は従来は待機状態になる各パイ
プライン処理ステージが動作しないために無駄な電力消
費が回避されると共に、処理再開時には各静的記憶手段
に保持されている内容に従って直ちにパイプライン処理
が再開される。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の第１の発明の一
実施例の構成を示すブロック図である。

【図２】本発明に係るデータ処理装置の第１の発明の一
実施例の動作説明のための各パイプライン処理段階で各
ステージにおいて処理される命令の状態を示す模式図で
ある。

【図３】本発明に係るデータ処理装置の第２の発明の一
実施例の構成を示すブロック図である。

【図４】本発明に係るデータ処理装置の第２の発明の一
実施例の動作説明のための各パイプライン処理段階で各
ステージにおいて処理される命令の状態を示す模式図で
ある。

【図５】本発明に係るデータ処理装置の第３の発明の一
実施例の構成を示すブロック図である。

【図６】本発明に係るデータ処理装置の第３の発明の一
実施例の動作説明のための各パイプライン処理段階で各
ステージにおいて処理される命令の状態を示す模式図で
ある。

【図７】本発明に係るデータ処理装置の第４の発明の一
実施例の構成を示すブロック図である。

【図８】本発明に係るデータ処理装置の第４の発明の一
実施例の動作説明のための各パイプライン処理段階で各
ステージにおいて処理される命令の状態を示す模式図で
ある。

【図９】本発明に係るデータ処理装置の第５の発明の一
実施例の構成を示すブロック図である。

【図１０】本発明に係るデータ処理装置の第５の発明の
一実施例の動作説明のための各パイプライン処理段階で
各ステージにおいて処理される命令の状態を示す模式図
である。

【図１１】本発明に係るデータ処理装置の第６の発明の
一実施例の構成を示すブロック図である。

【図１２】本発明に係るデータ処理装置の第６の発明の
一実施例の動作説明のための各パイプライン処理段階で
各ステージにおいて処理される命令の状態を示す模式図
である。

【図１３】従来のデータ処理装置の一構成例を示すブロ
ック図である。

【図１４】本発明及び従来のデータ処理装置によりパイ
プライン処理される命令列の一例を示す模式図である。

【図１５】従来のデータ処理装置の動作説明のための各
パイプライン処理段階で各ステージにおいて処理される
命令の状態を示す模式図である。

【符号の説明】

１ クロック供給配線 ２ 電源供給配線 101 IFステージ 102 Ｄステージ 103 Ａステージ 106 Ｆステージ 107 Ｅステージ 115 プログラムカウンタ 116 プログラムカウンタ 117 プログラムカウンタ 118 プログラムカウンタ 119 プログラムカウンタ 120 ストアバッファ 130 命令フェッチアドレスレジスタ 131 クロック供給選択回路 132 クロック供給選択回路 133 クロック供給選択回路 134 クロック供給選択回路 135 命令デコード部 136 次命令フェッチアドレス生成部 141 電源供給選択回路 142 電源供給選択回路 143 電源供給選択回路 144 電源供給選択回路 150 PCブレークポインタ 151 アドレス比較器 160 バッファ 161 バッファ 162 バッファ 163 バッファ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部からフェッチした命令を、それぞれ
   がクロック供給配線から供給されるクロックに同期して
   動作する複数の処理ステージでパイプライン処理するデ
   ータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令が処理されていることを検出する特定命令検出手段
   と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記クロック供給配線から前記各処理ステージへのクロ
   ックの供給を行うか、または停止するかを選択するクロ
   ック供給選択手段と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段とを備え、 前記クロック供給選択手段は、前記特定命令検出手段が
   特定の命令が処理されていることを検出した場合に待機
   状態になっている処理ステージへのクロックの供給を停
   止し、前記特定の処理ステージでの処理が終了した場合
   に前記各処理ステージへのクロックの供給を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。
2. 【請求項２】 外部からフェッチした命令を、それぞれ
   が電源供給配線から給電されて動作する複数の処理ステ
   ージでパイプライン処理するデータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令が処理されていることを検出する特定命令検出手段
   と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記電源供給配線から前記各処理ステージへの給電を行
   うか、または停止するかを選択する電源供給選択手段
   と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段とを備え、 前記電源供給選択手段は、前記特定命令検出手段が特定
   の命令が処理されていることを検出した場合に待機状態
   になっている処理ステージへの給電を停止し、前記特定
   の処理ステージでの処理が終了した場合に前記各処理ス
   テージへの給電を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。
3. 【請求項３】 外部からフェッチした命令を、それぞれ
   がクロック供給配線から供給されるクロックに同期して
   動作する複数の処理ステージでパイプライン処理するデ
   ータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令のアドレスを予め記憶する特定命令アドレス記憶手
   段と、 処理中の命令のアドレスと前記特定命令アドレス記憶手
   段に記憶されているアドレスとを比較する比較手段と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記クロック供給配線から前記各処理ステージへのクロ
   ックの供給を行うか、または停止するかを選択するクロ
   ック供給選択手段と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段とを備え、 前記クロック供給選択手段は、前記特定命令検出手段が
   特定の命令が処理されていることを検出した場合に待機
   状態になっている処理ステージへのクロックの供給を停
   止し、前記特定の処理ステージでの処理が終了した場合
   に前記各処理ステージへのクロックの供給を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。
4. 【請求項４】 外部からフェッチした命令を、それぞれ
   が電源供給配線から給電されて動作する複数の処理ステ
   ージでパイプライン処理するデータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令のアドレスを予め記憶する特定命令アドレス記憶手
   段と、 処理中の命令のアドレスと前記特定命令アドレス記憶手
   段に記憶されているアドレスとを比較する比較手段と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記電源供給配線から前記各処理ステージへの給電を行
   うか、または停止するかを選択する電源供給選択手段
   と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段とを備え、 前記電源供給選択手段は、前記特定命令検出手段が特定
   の命令が処理されていることを検出した場合に待機状態
   になっている処理ステージへの給電を停止し、前記特定
   の処理ステージでの処理が終了した場合に前記各処理ス
   テージへの給電を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。
5. 【請求項５】 外部からフェッチした命令を、それぞれ
   がクロック供給配線から供給されるクロックに同期して
   動作する複数の処理ステージでパイプライン処理するデ
   ータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令が処理されていることを検出する特定命令検出手段
   と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記クロック供給配線から前記各処理ステージへのクロ
   ックの供給を行うか、または停止するかを選択するクロ
   ック供給選択手段と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段と、 前記各処理ステージ内に設けられ、それぞれの処理結果
   を記憶する静的記憶手段とを備え、 前記クロック供給選択手段は、前記特定命令検出手段が
   特定の命令が処理されていることを検出した場合に待機
   状態になっている処理ステージへのクロックの供給を停
   止し、前記特定の処理ステージでの処理が終了した場合
   に前記各処理ステージへのクロックの供給を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。
6. 【請求項６】 外部からフェッチした命令を、それぞれ
   が電源供給配線から給電されて動作する複数の処理ステ
   ージでパイプライン処理するデータ処理装置において、 前記複数の処理ステージの内の特定の処理ステージでの
   処理に際して他の処理ステージが待機状態になる特定の
   命令が処理されていることを検出する特定命令検出手段
   と、 処理中の命令の次の命令のアドレスを計算する次命令ア
   ドレス計算手段と、 前記電源供給配線から前記各処理ステージへの給電を行
   うか、または停止するかを選択する電源供給選択手段
   と、 外部から次にフェッチすべき命令のアドレスを記憶する
   命令フェッチアドレス記憶手段と、 前記各処理ステージとは別に常時給電され、それぞれの
   処理結果を記憶する静的記憶手段とを備え、 前記電源供給選択手段は、前記特定命令検出手段が特定
   の命令が処理されていることを検出した場合に待機状態
   になっている処理ステージへの給電を停止し、前記特定
   の処理ステージでの処理が終了した場合に前記各処理ス
   テージへの給電を行い、 前記次命令アドレス計算手段は、前記特定の処理ステー
   ジでの処理が終了した場合に、次命令のアドレスを前記
   命令フェッチアドレス記憶手段に与えて次命令をフェッ
   チさせるべくなしてあることを特徴とするデータ処理装
   置。