TWI799253B - 半導體裝置及其製造方法 - Google Patents
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Abstract
一種半導體裝置，包括基板、第一薄膜電晶體以及可變電阻式記憶體。第一薄膜電晶體包括第一閘極、第一堆疊結構、第二閘極、源極以及汲極。第一堆疊結構包括互相重疊的第一金屬氧化物層以及第二金屬氧化物層。第一堆疊結構位於第一閘極與第二閘極之間。可變電阻式記憶體包括第一電極、第二堆疊結構以及第二電極。第一電極電性連接第一閘極。第二堆疊結構包括互相重疊的第三金屬氧化物層以及第四金屬氧化物層。第二堆疊結構位於第一電極與第二電極之間，且連接第一電極與第二電極。
Description
本發明是有關於一種半導體裝置及其製造方法。
由於包含金屬氧化物半導體的薄膜電晶體易受到環境中的氧氣、氫氣和水的影響，使其在長時間使用之後，容易出現性能衰退，影響薄膜電晶體的電性。舉例來說，在包含薄膜電晶體陣列的顯示裝置中，若部分的薄膜電晶體的金屬氧化物半導體出現性能衰退，容易使顯示裝置所顯示的畫面產生不均勻(Mura)的問題。一般來説，為了減少這種不均勻的問題，會將畫素電路連接至外部晶片，並透過外部補償記憶體儲存大量的電流資訊。前述電流資訊經演算法演算以得到補償電流或電壓，再將補償電流或電壓回饋至回畫素電路中。然而，外部晶片的電路設計複雜，且成本高。
本發明提供一種半導體裝置，其可變電阻式記憶體具有優異的電阻切換性能。
本發明提供一種半導體裝置的製造方法，其可變電阻式記憶體具有優異的電阻切換性能。
本發明的至少一實施例提供一種半導體裝置。半導體裝置包括基板、第一薄膜電晶體以及可變電阻式記憶體。第一薄膜電晶體設置於基板之上，且包括第一閘極、第一堆疊結構、第二閘極、源極以及汲極。第一堆疊結構包括互相重疊的第一金屬氧化物層以及第二金屬氧化物層。第一堆疊結構位於第一閘極與第二閘極之間。源極以及汲極電性連接第一堆疊結構。可變電阻式記憶體設置於基板之上，且包括第一電極、第二堆疊結構以及第二電極。第一電極電性連接第一閘極。第二堆疊結構包括互相重疊的第三金屬氧化物層以及第四金屬氧化物層。第二堆疊結構位於第一電極與第二電極之間，且連接第一電極與第二電極。
本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成第一閘極以及第一電極於基板之上；形成第一閘介電層於第一閘極以及第一電極之上，第一閘介電層具有暴露出第一電極的第一開口；形成第一堆疊結構以及第二堆疊結構於第一閘介電層之上，其中第一堆疊結構包括互相重疊的第一金屬氧化物層以及第二金屬氧化物層，且第二堆疊結構包括互相重疊的第三金屬氧化物層以及第四金屬氧化物層，第三金屬氧化物層填入第一開口中；形成第二閘介電層於第一堆疊結構以及第二堆疊結構之上，第二閘介電層具有暴露出第四金屬氧化物層的第二開口；形成第二閘極以及第二電極於第二閘介電層上，其中第一堆疊結構位於第一閘極與第二閘極之間，且第二電極填入第二開口中；形成電性連接第一堆疊結構的源極以及汲極。
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
請參考圖1，半導體裝置10A包括基板100、第一薄膜電晶體T1以及可變電阻式記憶體R1。
基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。
第一薄膜電晶體T1以及可變電阻式記憶體R1設置於基板100之上。在一些實施例中，第一薄膜電晶體T1與基板100之間以及可變電阻式記憶體R1與基板100之間還設置有一層或多層緩衝層（未繪示），但本發明不以此為限。第一薄膜電晶體T1包括第一閘極202、第一堆疊結構ST1、第二閘極232、源極242以及汲極244。可變電阻式記憶體R1包括第一電極204、第二堆疊結構ST2以及第二電極234。
第一閘極202以及第一電極204設置於基板100之上。在一實施例中，第一閘極202以及第一電極204可以為不易氧化且具有較高功函數(work function)的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。在一些實施例中，第一閘極202以及第一電極204包括成分相同或不同的材料。在一些實施例中，第一閘極202以及第一電極204包括相同或不同的厚度。在一些實施例中，第一閘極202以及第一電極204屬於同一圖案化層，且第一閘極202以及第一電極204連成一體。
第一閘介電層110位於第一閘極202以及第一電極204上。第一閘介電層110覆蓋第一閘極202以及第一電極204，且第一閘介電層110具有重疊於第一電極204的第一開口。第一閘介電層110的材料例如為氧化矽、氮化矽、氮氧化矽、氧化鉿或其他合適的材料。
第一堆疊結構ST1以及第二堆疊結構ST2位於第一閘介電層110上。第一堆疊結構ST1包括互相重疊的第一金屬氧化物層212以及第二金屬氧化物層222。第二堆疊結構ST2包括互相重疊的第三金屬氧化物層214以及第四金屬氧化物層224。
第一金屬氧化物層212在基板100的頂面的法線方向ND上重疊於第一閘極202，且第三金屬氧化物層214在基板100的頂面的法線方向ND上重疊於第一電極204。第三金屬氧化物層214填入第一閘介電層110的第一開口並連接至第一電極204。在一些實施例中，第三金屬氧化物層214與第一電極204之間具有肖特基接觸。在一些實施例中，第一金屬氧化物層212以及第三金屬氧化物層214屬於同一圖案化層。
第二金屬氧化物層222與第四金屬氧化物層224在基板100的頂面的法線方向ND上分別重疊於第一金屬氧化物層212以及第三金屬氧化物層214。第二金屬氧化物層222包括源極區222a、汲極區222c及位於源極區222a與汲極區222c之間的通道區222b，其中通道區222b在法線方向ND上重疊於第一閘極202。在一些實施例中，源極區222a與汲極區222c經摻雜而具有低於通道區222b的電阻率。在一些實施例中，第四金屬氧化物層224與第二金屬氧化物層222的通道區222b具有實質上相同的電阻率。在一些實施例中，第二金屬氧化物層222與第四金屬氧化物層224屬於同一圖案化層。
第一金屬氧化物層212的載子濃度大於第二金屬氧化物層222的通道區222b的載子濃度。第一金屬氧化物層212的氧濃度小於第二金屬氧化物層222的通道區222b的氧濃度。在一些實施例中，第一金屬氧化物層212的氧濃度為10at%至50at%，且第二金屬氧化物層222的通道區222b的氧濃度為30at%至70at%。在一些實施例中，藉由調整氧濃度，使第一金屬氧化物層212的能隙（Band Gap）小於第二金屬氧化物層222的能隙，藉此於第一金屬氧化物層212以及第二金屬氧化物層222之間的界面形成二維電子氣2DEG。第二金屬氧化物層222的厚度t2小於或等於第一金屬氧化物層212的厚度t1，藉此使二維電子氣2DEG更容易的形成於前述界面。在一些實施例中，第一金屬氧化物層212的厚度t1為10奈米至50奈米，第二金屬氧化物層222的厚度t2為5奈米至50奈米。在一些實施例中，第一金屬氧化物層212以及第二金屬氧化物層222的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。
第三金屬氧化物層214的載子濃度大於第四金屬氧化物層224的載子濃度。第三金屬氧化物層214的氧濃度小於第四金屬氧化物層224的氧濃度。在一些實施例中，第三金屬氧化物層214的氧濃度為10at%至50at%，且第四金屬氧化物層224的氧濃度為30at%至70at%。在一些實施例中，對第二堆疊結構ST2施加電壓可以使第二堆疊結構ST2在不同電阻率的狀態之間進行切換，換句話說，第二堆疊結構ST2具有多個不同電阻率的狀態。由於第三金屬氧化物層214的載子濃度不同於第四金屬氧化物層224的載子濃度，第二堆疊結構ST2的不同狀態的電阻率為漸變的，換句話說，可變電阻式記憶體R1可以儲存單級單元、多級單元、三級單元、四級單元甚至為類比資訊。第四金屬氧化物層224的厚度t2小於或等於第三金屬氧化物層214的厚度t1。在一些實施例中，第三金屬氧化物層214的厚度t1為10奈米至50奈米，第四金屬氧化物層224的厚度t2為5奈米至50奈米。在一些實施例中，第三金屬氧化物層214以及第四金屬氧化物層224的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、鋁鋅錫氧化物、銦鎢鋅氧化物等四元化合物或包含前述四元化合物中的其中兩種金屬元素以及氧元素的三元化合物。
第二閘介電層120覆蓋第一堆疊結構ST1以及第二堆疊結構ST2，且第二閘介電層120具有重疊於第二堆疊結構ST2的第二開口。第二閘介電層120的材料例如為氧化矽、氮化矽、氮氧化矽、氧化鉿或其他合適的材料。
第二閘極232以及第二電極234設置於第二閘介電層120之上。第二閘極232在基板100的頂面的法線方向ND上重疊於第三金屬氧化物層222的通道區222b。第一堆疊結構ST1位於第一閘極202與第二閘極232之間。第二電極234在基板100的頂面的法線方向ND上重疊於第四金屬氧化物層224。第二電極234填入第二閘介電層120的第二開口並連接至第四金屬氧化物層224。在一些實施例中，第二電極234與第四金屬氧化物層224之間具有肖特基接觸。第二堆疊結構ST2位於第一電極204與第二電極234之間，且連接第一電極204與第二電極234。
在一實施例中，第二閘極232以及第二電極234可以為不易氧化且具有較高功函數(work function)的非活性金屬，例如包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。在一些實施例中，第二閘極232以及第二電極234包括成分相同或不同的材料。在一些實施例中，第二閘極232以及第二電極234包括相同或不同的厚度。在一些實施例中，第二閘極232以及第二電極234屬於同一圖案化層，第二閘極232以及第二電極234彼此分離。
層間介電層130設置於第二閘極232以及第二電極234之上，且覆蓋第二閘極232以及第二電極234。層間介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。
源極242以及汲極244位於層間介電層130上，且分別填入貫穿層間介電層130以及第二閘介電層120的開口而電性連接至第一堆疊結構ST1。在一些實施例中，源極242以及汲極244分別電性連接至第二金屬氧化物層222的源極區222a及汲極區222c。另外，源極242還填入貫穿層間介電層130的開口而電性連接至第二電極234。
基於上述，半導體裝置10A的第一薄膜電晶體T1中具有二維電子氣2DEG，因此可以提升第一薄膜電晶體T1的輸出電流大小。另外，可變電阻式記憶體R1中的第二堆疊結構ST2包括載子濃度不同的第三金屬氧化物層214以及第四金屬氧化物層224，因此可變電阻式記憶體R1可以儲存類比資訊。此外，可變電阻式記憶體R1的第一電極204電性連接第一薄膜電晶體T1的第一閘極202，因此，第一閘極202可以作為屏蔽電極，用於阻擋外界電場對第一薄膜電晶體T1造成的不良影響。
圖2A至圖2H是圖1的半導體裝置的製造方法的剖面示意圖。
請參考圖2A，形成第一閘極202以及第一電極204於基板100之上。在一些實施例中，形成第一閘極202以及第一電極204的方法包括以下步驟：首先，在基板100上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成第一閘極202以及第一電極204；之後，移除圖案化光阻。換句話說，第一閘極202以及第一電極204例如為同時形成。
請參考圖2B，形成第一閘介電層110於第一閘極202以及第一電極204之上。第一閘介電層110具有暴露出第一電極204的第一開口O1。
請參考圖2C與圖2D，形成第一堆疊結構ST1’以及第二堆疊結構ST2於第一閘介電層110之上。第一堆疊結構ST1’包括互相重疊的第一金屬氧化物層212以及第二金屬氧化物層222’，且第二堆疊結構ST2包括互相重疊的第三金屬氧化物層214以及第四金屬氧化物層224。
形成第一堆疊結構ST1’以及第二堆疊結構ST2的方法包括：如圖2C所示，形成第一金屬氧化物層212以及第三金屬氧化物層214於第一閘介電層110之上，其中第三金屬氧化物層214填入第一閘介電層110的第一開口O1中，以接觸第一電極204。接著如圖2D所示，形成第二金屬氧化物層222’以及第四金屬氧化物層224於第一金屬氧化物層212以及第三金屬氧化物層214上。
在一些實施例中，形成第一金屬氧化物層212以及第三金屬氧化物層214的方法包括以下步驟：首先，在第一閘介電層110上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一金屬氧化物層212以及第三金屬氧化物層214；之後，移除圖案化光阻。換句話說，第一金屬氧化物層212以及第三金屬氧化物層214例如為同時形成。
在一些實施例中，形成第二金屬氧化物層222’以及第四金屬氧化物層224的方法包括以下步驟：首先，在第一閘介電層110、第一金屬氧化物層212以及第三金屬氧化物層214上形成毯覆的半導體材料層（未繪示）；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第二金屬氧化物層222’以及第四金屬氧化物層224；之後，移除圖案化光阻。換句話說，第二金屬氧化物層222’以及第四金屬氧化物層224例如為同時形成。
在其他實施例中，形成第一堆疊結構ST1’以及第二堆疊結構ST2的方法包括一次的微影蝕刻製程。舉例來說，在第一閘介電層110上形成兩層毯覆的半導體材料層；接著，利用微影製程，在半導體材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對半導體材料層進行濕式或乾式蝕刻製程，以形成第一堆疊結構ST1’以及第二堆疊結構ST2；之後，移除圖案化光阻。
請參考圖2E，形成第二閘介電層120於第一堆疊結構ST1’以及第二堆疊結構ST2之上，第二閘介電層120具有暴露出第四金屬氧化物層224的第二開口O2。
請參考圖2F，形成第二閘極232以及第二電極234於第二閘介電層120上。第二電極234填入第二閘介電層120的第二開口O2中，以接觸第四金屬氧化物層224。
接著，以第二閘極232以及第二電極234為遮罩，對第二金屬氧化物層222’進行摻雜製程P，以形成包括源極區222a、通道區222b與汲極區222c的第二金屬氧化物層222。在一些實施例中，摻雜製程P包括氫電漿製程或離子植入製程。在本實施例中，由於第四金屬氧化物層224被第二電極234所覆蓋，摻雜製程P不會對第四金屬氧化物層224進行摻雜。
請參考圖2G，形成層間介電層130於第二閘介電層120、第二閘極232以及第二電極234之上。在一些實施例中，層間介電層130為不含氫的絕緣層，藉此避免層間介電層130中的氫原子擴散至第一堆疊結構ST1以及第二堆疊結構ST2，但本發明不以此為限。在一些實施例中，層間介電層130中含有氫原子，因此，可以藉由熱處理使氫原子擴散至第一堆疊結構ST1中，以調整第一堆疊結構ST1的電阻率。在一些實施例中，當使用層間介電層130中的氫原子進行第一堆疊結構ST1的摻雜時，可以省略圖2F的摻雜製程P。
請參考圖2H，形成開口V1、V2、V3，方法包括以下步驟：首先，利用微影製程，在層間介電層130上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來進行濕式或乾式蝕刻製程，以於層間介電層130以及第二閘介電層120中形成開口V1、V2，同時於層間介電層130中形成開口V3；之後，移除圖案化光阻。開口V1、V2分別暴露出第二金屬氧化物層222的汲極區222c以及源極區222a，開口V3暴露出第二電極234。
最後請回到圖1，形成汲極244以及源極242於層間介電層130上。汲極244以及源極242分別填入開口V1、V2以電性連接汲極區222c以及源極區222a。此外，源極242還填入開口V3中以電性連接第二電極234。在一些實施例中，形成汲極244以及源極242的方法包括以下步驟：首先，在層間介電層130上形成毯覆的導電材料層（未繪示）；接著，利用微影製程，在導電材料層上形成圖案化光阻（未繪示）；繼之，利用圖案化光阻作為罩幕，來對導電材料層進行濕式或乾式蝕刻製程，以形成汲極244以及源極242；之後，移除圖案化光阻。換句話說，汲極244以及源極242例如為同時形成。
經過上述製程後可大致上完成主動元件基板10A的製作。
圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖3的半導體裝置10B與圖1的半導體裝置10A的主要差異在於：半導體裝置10B的汲極244與源極242延伸穿過第二金屬氧化物層222。
請參考圖3，汲極244與源極242延伸穿過第二金屬氧化物層222，並接觸第一金屬氧化物層212以及第二金屬氧化物層222的界面。換句話說，汲極244與源極242直接接觸二維電子氣2DEG，藉此提升第一薄膜電晶體T1的輸出電流大小。
圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖4的半導體裝置10C與圖1的半導體裝置10A的主要差異在於：半導體裝置10C的第一金屬氧化物層212包括第一摻雜區212a以及第二摻雜區212c。
在本實施例中，執行摻雜製程以於第二金屬氧化物層222中形成源極區222a以及汲極區222c，且摻雜製程於第一金屬氧化物層212中形成第一摻雜區212a以及第二摻雜區212c。換句話說，摻雜製程中的摻子（例如氫原子）穿過第二金屬氧化物層222後抵達第一金屬氧化物層212，並於第一金屬氧化物層212中形成第一摻雜區212a以及第二摻雜區212c。第一摻雜區212a以及第二摻雜區212c分別接觸源極區222c以及汲極區222a的底部。
在一些實施例中，第一摻雜區212a的厚度以及第二摻雜區212c的厚度小於第一金屬氧化物層212的厚度。
在一些實施例中，源極區222a、汲極區222c、第一摻雜區212a以及第二摻雜區212c的寬度隨著靠近基板100而逐漸縮小。源極區222a以及汲極區222c朝向通道區222b的面為弧面。
圖5是依照本發明的一實施例的一種畫素電路PX的等效電路示意圖。圖5的畫素電路PX例如包括前述任一實施例中的半導體裝置。
請參考圖5，畫素電路PX包括第一薄膜電晶體T1、可變電阻式記憶體R1、第二薄膜電晶體T2、第三薄膜電晶體T3、儲存電容Cst及發光元件EL。
第二薄膜電晶體T2可作為開關電晶體使用。第二薄膜電晶體T2的閘極電性連接於電壓V
S1(例如為掃描線電壓)，第二薄膜電晶體T2的汲極（或源極）電性連接於電壓V
data(例如為資料線電壓)，第二薄膜電晶體T2的源極（或汲極）電性連接於第一節點a。
第一薄膜電晶體T1可作為驅動電晶體使用。第一薄膜電晶體T1的第二閘極電性連接於第一節點a。第一薄膜電晶體T1的汲極電性連接於電壓V
DD，第一薄膜電晶體T1的源極電性連接於可變電阻式記憶體R1的一端（第二電極）。第一薄膜電晶體T1的第一閘極以及可變電阻式記憶體R1的另一端（第一電極）電性連接至第二節點b。
第三薄膜電晶體T3例如可作為感測電晶體使用。第三薄膜電晶體T3的閘極電性連接於電壓V
S2，第三薄膜電晶體T3的汲極電性連接於第三節點c，第三薄膜電晶體T3的源極電性連接於電壓V
sus。電壓V
S2用於控制第三薄膜電晶體T3的開關，以透過第三薄膜電晶體T3將驅動電流的資訊傳送給外部晶片。
儲存電容Cst的一端電性連接於第一節點a，儲存電容Cst的另一端電性連接於第三節點c。第二節點b與第三節點c電性相連。由於第一薄膜電晶體T1的第二閘極電性連接至儲存電容Cst，即使關閉第二薄膜電晶體T2，第一薄膜電晶體T1仍可持續導通一小段時間。
發光元件EL的一端電性連接於第二節點b，發光元件EL的另一端電性連接於電壓V
SS。發光元件EL的亮度會因為通過第一薄膜電晶體T1之驅動電流的大小不同而改變。發光元件EL例如是微型發光二極體、有機發光二極體或其他發光元件。
在本實施例中，在第一節點a處，第二薄膜電晶體T2的源極（或汲極）、第一薄膜電晶體T1的第二閘極以及儲存電容Cst的一端彼此電性連接。在第二節點b處，第一薄膜電晶體T1的第一閘極以及可變電阻式記憶體R1的另一端彼此電性連接。在第三節點c處，第三薄膜電晶體T3的汲極以及儲存電容Cst的另一端彼此電性連接。第三薄膜電晶體T3的汲極透過第三節點c以及第二節點b而電性連接至可變電阻式記憶體R1的另一端以及第一薄膜電晶體T1的第一閘極。
圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。
以下簡述顯示裝置在畫素電路PX的設置下，畫素補償的操作方式，請同時參考圖5及圖6。首先，顯示裝置為關閉狀態，使畫素電路PX在背景執行灰階(grey level)感測。灰階感測的方式例如是將第一薄膜電晶體T1、第二薄膜電晶體T2及第三薄膜電晶體T3開啟，以使通過第一薄膜電晶體T1的驅動電流可以透過第三半導體元件T3傳送給外部晶片。
接著，外部晶片透過訊號處理及演算，建立出對應模型，進而計算出對應的補償資訊。之後，再將補償資訊寫入畫素電路PX中。舉例來說，開啟第一薄膜電晶體T1、第二薄膜電晶體T2及第三薄膜電晶體T3，以將外部晶片計算出的補償資訊寫入可變電阻式記憶體R1中。具體地說，透過可變電阻式記憶體R1的第一電極與第二電極之間的電壓差來改變可變電阻式記憶體R1的電阻值。
接著，開啟顯示裝置。由於補償資訊已經寫入可變電阻式記憶體R1，通過第一薄膜電晶體T1以及可變電阻式記憶體R1的驅動電流的大小可以被調整，進而達成畫素補償的功能。在一些實施例中，在開啟顯示裝置時，第三薄膜電晶體T3為關斷狀態。
綜上所述，本發明的可變電阻式記憶體R1具有記憶體的功能，因而不需要在外部晶片中設置補償記憶體，使整體系統簡化、成本降低。此外，由於可變電阻式記憶體R1可以儲存類比資訊，可以更精細的調整不同位置處的畫素的驅動電流，以改善畫面不均勻的問題。
10A,10B,10C:半導體裝置
100:基板
110:第一閘介電層
120:第二閘介電層
130:層間介電層
2DEG:二維電子氣
202:第一閘極
204:第一電極
212:第一金屬氧化物層
212a:第一摻雜區
212c:第二摻雜區
214:第三金屬氧化物層
222,222’:第二金屬氧化物層
222a:源極區
222b:通道區
222c:汲極區
224:第四金屬氧化物層
232:第二閘極
234:第二電極
242:源極
244:汲極
a:第一節點
b:第二節點
c:第三節點
Cst:儲存電容
EL:發光元件
ND:法線方向
P:摻雜製程
PX:畫素電路
O1:第一開口
O2:第二開口
R1:可變電阻式記憶體
ST1,ST1’:第一堆疊結構
ST2:第二堆疊結構
T1:第一薄膜電晶體
T2:第二薄膜電晶體
T3:第三薄膜電晶體
t1,t2:厚度
V1,V2,V3:開口
V
S1,V
data,V
DD,V
S2,V
sus,V
SS:電壓
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖2A至圖2H是圖1的半導體裝置的製造方法的剖面示意圖。
圖3是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖4是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖5是依照本發明的一實施例的一種畫素電路的等效電路示意圖。
圖6是依照本發明的一實施例的一種顯示裝置在圖5的畫素電路設置下的畫素補償操作流程圖。
a:第一節點
b:第二節點
c:第三節點
Cst:儲存電容
EL:發光元件
PX:畫素電路
R1:可變電阻式記憶體
T1:第一薄膜電晶體
T2:第二薄膜電晶體
T3:第三薄膜電晶體
VS1,Vdata,VDD,VS2,Vsus,VSS:電壓
Claims (15)
- 一種半導體裝置，包括： 一基板； 一第一薄膜電晶體，設置於該基板之上，且包括： 一第一閘極； 一第一堆疊結構，包括互相重疊的一第一金屬氧化物層以及一第二金屬氧化物層； 一第二閘極，其中該第一堆疊結構位於該第一閘極與該第二閘極之間；以及 一源極以及一汲極，電性連接該第一堆疊結構；以及 一可變電阻式記憶體，設置於該基板之上，且包括： 一第一電極，電性連接該第一閘極； 一第二堆疊結構，包括互相重疊的一第三金屬氧化物層以及一第四金屬氧化物層；以及 一第二電極，其中該第二堆疊結構位於該第一電極與該第二電極之間，且該第二堆疊結構連接該第一電極與該第二電極。
- 如請求項1所述的半導體裝置，其中該第一電極與該第一閘極連成一體，且該第一電極、該第二電極、該第一閘極與該第二閘極的材料包括鎢、鉬、鉑、鈀、金、鉬/鋁/鉬或其組合。
- 如請求項1所述的半導體裝置，其中該第二電極與該第四金屬氧化物層之間具有肖特基接觸。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層的載子濃度大於該第二金屬氧化物層的一通道區的載子濃度。
- 如請求項4所述的半導體裝置，其中一二維電子氣位於該第一金屬氧化物層以及該第二金屬氧化物層之間的界面。
- 如請求項4所述的半導體裝置，其中該第一金屬氧化物層的氧濃度小於該第二金屬氧化物層的一通道區的氧濃度，該第二金屬氧化物層的厚度小於或等於該第一金屬氧化物層的厚度。
- 如請求項1所述的半導體裝置，其中該第三金屬氧化物層的載子濃度大於該第四金屬氧化物層的載子濃度。
- 如請求項7所述的半導體裝置，其中該第三金屬氧化物層的氧濃度小於該第四金屬氧化物層的氧濃度，該第四金屬氧化物層的厚度小於或等於該第三金屬氧化物層的厚度。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層與該第三金屬氧化物層屬於同一圖案化層，且該第二金屬氧化物層與該第四金屬氧化物層屬於另外同一圖案化層。
- 如請求項1所述的半導體裝置，更包括： 一發光元件，電性連接該第一電極；以及 一第二薄膜電晶體，電性連接該發光元件以及該第一電極。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層以及該第三金屬氧化物層的厚度為10奈米至50奈米，且該第二金屬氧化物層以及該第四金屬氧化物層的厚度為5奈米至50奈米。
- 如請求項1所述的半導體裝置，其中該第一金屬氧化物層以及該第三金屬氧化物層的氧濃度為10at%至50at %，且該第二金屬氧化物層的一通道區以及該第四金屬氧化物層的氧濃度為30at%至70at%。
- 如請求項1所述的半導體裝置，其中該第一源極電性連接該第二電極。
- 一種半導體裝置的製造方法，包括： 形成一第一閘極以及一第一電極於一基板之上； 形成一第一閘介電層於該第一閘極以及該第一電極之上，該第一閘介電層具有暴露出該第一電極的一第一開口； 形成一第一堆疊結構以及一第二堆疊結構於該第一閘介電層之上，其中該第一堆疊結構包括互相重疊的一第一金屬氧化物層以及一第二金屬氧化物層，且該第二堆疊結構包括互相重疊的一第三金屬氧化物層以及一第四金屬氧化物層，該第三金屬氧化物層填入該第一開口中； 形成一第二閘介電層於該第一堆疊結構以及該第二堆疊結構之上，該第二閘介電層具有暴露出該第四金屬氧化物層的一第二開口； 形成一第二閘極以及一第二電極於該第二閘介電層上，其中該第一堆疊結構位於該第一閘極與該第二閘極之間，且該第二電極填入該第二開口中；以及 形成電性連接該第一堆疊結構的一源極以及一汲極。
- 如請求項14所述的半導體裝置的製造方法，其中該第一金屬氧化物層以及該第三金屬氧化物層同時形成，且該第二金屬氧化物層以及該第四金屬氧化物層同時形成。
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