JP7060210B2 - アレイ基板、表示装置およびアレイ基板の製造方法 - Google Patents

アレイ基板、表示装置およびアレイ基板の製造方法 Download PDF

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Description

本出願は、内容が参照により全体として本明細書に組み込まれる、２０１７年８月３１日に出願された中国特許出願第２０１７１０７７８８０７．１号の優先権を主張する。
本発明は、表示技術に関し、特に、アレイ基板、表示装置、及びアレイ基板の製造方法に関する。
液晶ディスプレイ（ＬＣＤ）装置、有機発光ダイオードディスプレイ（ＯＬＥＤ）装置、電気泳動ディスプレイ（ＥＰＤ）装置などの表示装置が広く使用されている。典型的には、表示装置は、アレイ基板と対向基板とが組み立てられて構成される。アレイ基板は、典型的には、その表示領域に複数のサブピクセル領域を含み、複数のサブピクセル領域のそれぞれが、画像表示のための薄膜トランジスタによって制御される。
一実施形態として、本発明は、複数のサブピクセル領域を有するアレイ基板を提供し、このアレイ基板は、ベース基板と、ベース基板の複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第１薄膜トランジスタと、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数のコンデンサ電極と、を備え、複数の第１薄膜トランジスタの各々は、第１活性層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを含み、第１活性層は、第１半導体チャネル部と、第１ドレイン電極に電気的に接続される第１導電部と、第１ソース電極に電気的に接続される第２導電部とを含み、複数のコンデンサ電極の各々は、複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって第１活性層と絶縁され、複数のコンデンサ電極の各々、絶縁層、および複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部は、複数のサブピクセル領域のうちの１つに第１蓄積コンデンサを構成する。
一態様として、ベース基板上の第１半導体チャネル部の正投影は、ベース基板上の第１ゲート電極の正投影と少なくとも部分的に重なっており、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影は、ベース基板上の複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部の正投影と少なくとも部分的に重なる。
一態様として、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影は、ベース基板上の複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部の正投影と実質的に重なる。
一態様として、第１導電部は、第２導電部よりも大きい面積を有する。
一態様として、絶縁層は、第１活性層と第１ゲート電極との間、及び複数のコンデンサ電極と第１導電部との間のゲート絶縁層である
一態様として、ゲート絶縁層は、約１５００Å～約２０００Åの範囲の厚さを有する。
一態様として、複数のコンデンサ電極と第１ゲート電極とは同一層に形成される。
一態様として、複数の第１薄膜トランジスタの各々はトップゲート型の薄膜トランジスタであり、ゲート絶縁層は、第１活性層のベース基板から遠い側にあり、第１ゲート電極は、ゲート絶縁層の第１活性層から遠い側にある。
一態様として、アレイ基板は、第１ゲート電極のベース基板から遠い側に層間誘電体層をさらに備え、第１ソース電極および第１ドレイン電極は、層間誘電体層のベース基板から遠い側にあり、複数のコンデンサ電極の各々、第１ドレイン電極及び層間誘電体層は、第２蓄積コンデンサを構成し、複数のサブピクセル領域のうちの１つのサブピクセル領域に蓄積コンデンサを構成するように、第１蓄積コンデンサと第２蓄積コンデンサとが互いに並列に接続される。
一態様として、層間誘電体層は、約５０００Å～約７０００Åの範囲の厚さを有する。
一態様として、ベース基板上の第１ドレイン電極の正投影は、ベース基板上の複数のコンデンサ電極の１つのコンデンサ電極の正投影と少なくとも部分的に重なる。
一態様として、ベース基板上の第１ドレイン電極の正投影は、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影と実質的に重なる。
一態様として、アレイ基板は、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ設けられる複数の第２薄膜トランジスタをさらに備え、
複数の第２薄膜トランジスタの各々は、第２活性層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを含み、
第２活性層は、第２半導体チャネル部と、第２ソース電極に電気的に接続された第３導電部と、第２ドレイン電極に電気的に接続された第４導電部とを備え、
ベース基板上の第２半導体チャネル部の正投影は、ベース基板上の第２ゲート電極の正投影と少なくとも部分的に重なっており、
複数のコンデンサ電極のうちの１つのコンデンサ電極は、第２ドレイン電極を介して複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続される。
一態様として、第１活性層は、第２活性層よりも大きい面積を有し、第１活性層と第２活性層とは互いに絶縁される。
一態様として、第１活性層と第２活性層は同一層にあり、互いに離間している。
一態様として、第１活性層と第２活性層とは同一層にあり、第１ゲート電極、第２ゲート電極、および複数のコンデンサ電極は同一層にあり、第１ソース電極、第１ドレイン電極、第２ソース電極、および第２ドレイン電極は、同一層にある。
一態様として、アレイ基板は、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の有機発光ダイオードをさらに備え、複数の有機発光ダイオードの各々は、第１電極と、第２電極と、第１電極と第２電極との間の有機発光層とを含み、第１電極は第１ドレイン電極に電気的に接続される。
一態様として、アレイ基板は、第１活性層と第１ゲート電極との間、及び複数のコンデンサ電極と第１活性層との間に形成されるゲート絶縁層と、第１ゲート電極のベース基板から遠い側に形成される層間誘電体層と、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第２薄膜トランジスタと、をさらに備え、ゲート絶縁層は、第１活性層のベース基板から遠い側にあり、第１ゲート電極は、ゲート絶縁層の第１活性層から遠い側にあり、第１ソース電極および第１ドレイン電極は、層間誘電体層のベース基板から遠い側にあり、複数の第２薄膜トランジスタの各々は、第２活性層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを含み、第２活性層は、第２半導体チャネル部と、第２ソース電極に電気的に接続される第３導電部と、第２ドレイン電極に電気的に接続される第４導電部とを備え、複数のコンデンサ電極の１つは、第２ドレイン電極を介して第１ゲート電極に電気的に接続される。
一実施形態では、本発明は、本明細書に記載のアレイ基板を含む、または本明細書に記載の方法によって製造された表示装置を提供する。
一実施形態では、本発明は、複数のサブピクセル領域を有するアレイ基板を製造する方法を提供し、この方法は、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第１薄膜トランジスタをベース基板上に形成するステップと、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ複数のコンデンサ電極を形成するステップと、を含み、複数の第１薄膜トランジスタの各々を形成するステップは、第１活性層を形成するステップと、第１ゲート電極を形成するステップと、第１ソース電極を形成するステップと、第１ドレイン電極を形成するステップとを含み、第１活性層を形成するステップは、第１半導体チャネル部を形成するステップと、第１ドレイン電極に電気的に接続される第１導電部を形成するするステップと、第１ソース電極に電気的に接続される第２導電部を形成するするステップとを含み、第１半導体チャネル部と第１ゲート電極は、ベース基板上の第１半導体チャネル部の正投影が、ベース基板上の第１ゲート電極の正投影と少なくとも部分的に重なるように形成され、複数のコンデンサ電極の各々は、複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって第１活性層と絶縁されるように形成され、複数のコンデンサ電極及び複数の第１薄膜トランジスタは、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影が、基板上の複数の第１薄膜トランジスタのうちの１つの第１薄膜トランジスタの第１導電部の正投影と少なくとも部分的に重なるように形成され、複数のコンデンサ電極の各々、絶縁層、および複数の第１薄膜トランジスタのうちの１つの第１薄膜トランジスタの第１導電部は、複数のサブピクセル領域のうちの１つのサブピクセル領域に第１蓄積コンデンサを構成する。
一態様として、第１活性層を形成するステップは、ベース基板上に第１半導体材料層を形成するステップと、第１半導体材料層の第１部分および第２部分に導電処理を施すことにより、第１導電部および第２導電部を形成するステップと、第２半導体材料層の第１部分と第２部分との間にある第１半導体材料層の第３部分には実質的に導電処理を施さず、第１チャネル部が形成される。
一態様として、導電処理はプラズマを用いて行われる。
一態様として、この方法は、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ複数の第２薄膜トランジスタを形成するステップと、をさらに含み、複数の第２薄膜トランジスタの各々を形成するステップは、第２活性層を形成するステップと、第２ゲート電極を形成するステップと、第２ソース電極を形成するステップと、第２ドレイン電極を形成するステップとを含み、第２活性層を形成するステップは、第２半導体チャンネル部を形成するステップと、第２ソース電極に電気的に接続される第３導電部を形成するするステップと、第２ドレイン電極に電気的に接続される第４導電部を形成するステップとを含み、複数のコンデンサ電極のうちの１つは、第２ドレイン電極を介して第１ゲート電極に電気的に接続されるように形成される。
一態様として、第２活性層を形成するステップは、ベース基板上に第２半導体材料層を形成するステップと、第２半導体材料層の第１部分および第２部分に導電処理を施すことにより、第３導電部および第４導電部を形成するステップと、を含み、第２半導体材料層の第１部分と第２部分との間にある第２半導体材料層の第３部分には導電処理を実質的に施さず、第２チャネル部が形成される。
一態様として、導電処理はプラズマを用いて行われる。
以下の図面は、開示された様々な実施形態による例示的な目的のための単なる例であり、本開示の範囲を限定するものではない。
本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域の構造を示す概略図である。 図１Ａのアレイ基板のＡ－Ａ’線に沿った断面図である。 図１Ａのアレイ基板のＢ－Ｂ’線に沿った断面図である。 本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域の構造を示す概略図である。 図２Ａのアレイ基板のＣ－Ｃ’線に沿った断面図である。 図２Ａのアレイ基板のＤ－Ｄ’線に沿った断面図である。 本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域における蓄積コンデンサの構造を示す概略図である。 本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域の構造を示す概略図である。 図４Ａのアレイ基板のＥ－Ｅ’線に沿った断面図である。 図４Ａのアレイ基板のＦ－Ｆ’線に沿った断面図である。 本発明の幾つかの実施形態によるアレイ基板のサブピクセル領域に蓄積コンデンサを形成するための回路の回路図である。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。 本開示の幾つかの実施形態によるアレイ基板を製造するためのマスクプレートの構造を示す概略図である。
以下、本開示について、幾つかの実施の形態を参照して詳細に説明する。実施形態に対する以下の説明は、例示および説明のみを目的として本明細書に提示されることに留意されたい。本発明を包括的な、または精確的な形態に限定することを意図するものではない。
有機発光ダイオード表示装置のような従来の表示装置では、開口率は薄膜トランジスタや各種の信号線などの部品によって制限される。また、表示装置の開口率は、表示装置のアレイ基板において比較的大きな面積を占める蓄積コンデンサの影響をさらに受けている。
したがって、本開示は、従来技術の制限または欠点による１つまたは複数の問題を実質的に解決したアレイ基板、表示装置、およびアレイ基板の製造方法を提供する。一態様として、本開示は、複数のサブピクセル領域を有するアレイ基板を提供する。幾つかの実施形態では、アレイ基板は、ベース基板と、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される、ベース基板上の複数の第１薄膜トランジスタと、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ設けられる複数のコンデンサ電極とを備える。一態様として、複数の第１薄膜トランジスタの各々は、第１活性層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを含み、第１活性層は、第１半導体チャネル部と、第１ドレイン電極に電気的に接続される第１導電部と、第１ソース電極に電気的に接続される第２導電部とを含む。一態様として、複数のコンデンサ電極の各々は、複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１活性層と絶縁される。一態様として、複数のコンデンサ電極の各々、絶縁層、および複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部は、複数のサブピクセル領域のうちの１つに第１蓄積コンデンサを構成する。
図１Ａは、本開示の幾つかの実施形態によるアレイ基板の複数のサブピクセル領域のうちの１つのサブピクセル領域の構造を示す概略図である。図１Ｂは、図１Ａのアレイ基板のＡ－Ａ’線に沿った断面図である。図１Ｃは、図１Ａのアレイ基板のＢ－Ｂ’線に沿った断面図である。図１Ａ乃至図１Ｃに示すように、幾つかの実施形態によるアレイ基板は、ベース基板１０と、ベース基板１０上に形成された複数の第１薄膜トランジスタ１１とを含む。複数の第１薄膜トランジスタ１１の各々は、複数のサブピクセル領域１のうちの１つに形成されている。図１Ａに示すように、複数の第１薄膜トランジスタ１１の各々は、第１活性層２１、第１ゲート電極４１、第１ソース電極６２及び第１ドレイン電極６１を含む。第１活性層２１は、第１半導体チャネル部２１１、第１ドレイン電極６１に電気的に接続された第１導電部２１２と、第１ソース電極６２に電気的に接続された第２導電部２１３とを含む。一態様として、第１半導体チャネル部２１１は、第１導電部２１２と第２導電部２１３との間にある。一態様として、ベース基板１０上の第１半導体チャネル部２１２の正投影は、ベース基板１０上の第１ゲート電極４１の正投影と少なくとも部分的に重なっている。
幾つかの実施形態では、第１半導体チャネル部２１１は半導体材料を含み、第１導電部２１２および第２導電部２１３のそれぞれは、導電材料を含み、第１導電部２１２および第２導電部２１３の導電材料は、第１半導体チャネル部２１１の半導体材料と共通の少なくとも１つのエレメントを含む。一態様として、第１導電部２１２および第２導電部２１３の導電材料は、第１半導体チャネル部２１１の半導体材料からプラズマ処理によって変換される。一態様として、第１半導体チャネル部２１１は、金属酸化物半導体材料を含み、第１導電部２１２および第２導電部２１３のそれぞれは、還元性プラズマ処理された金属酸化物半導体材料を含む。例えば、第１半導体チャネル部２１１は、金属酸化物半導体材料を含み、第１導電部２１２及び第２導電部２１３のそれぞれは、第１導電部２１２および第２導電部２１３の酸素含有量を減少させることによる導電処理によって形成された部分的に金属化された金属酸化物半導体材料を含む。一態様として、金属酸化物半導体材料は、インジウムガリウム亜鉛酸化物を含む。一態様として、第１導電部２１２および第２導電部２１３のそれぞれは、プラズマ処理されたインジウムガリウム亜鉛酸化物（例えば、水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、ＮＨ３プラズマまたはそれらの組み合わせによって処理された）を含む。一態様として、第１導電部２１２および第２導電部２１３のそれぞれは金属を含み、第１半導体チャネル部２１１は酸化プラズマ処理された金属材料を含む。
一態様として、第１導電部２１２は、第１活性層２１のドレイン電極接点部で、第２導電部２１３は、第１活性層２１のソース電極接点部である。第１ドレイン電極６１は、第１導電部２１２に電気的に接続されている（例えば、接触している）。第１ドレイン電極６１と第１導電部２１２とは実質的に同じ電圧レベルを有する。第１ソース電極６２は、第２導電部２１３に電気的に接続されており（例えば、接触している）、第１ソース電極６２と第２導電部２１３とは、実質的に同じ電圧レベルを有する。
アレイ基板は、データラインを介して供給される駆動電圧を蓄積して所定の駆動電流を生成する複数の蓄積コンデンサＣｓｔをさらに含む。複数の蓄積コンデンサＣｓｔの各々は、複数のサブピクセル領域１のうちの１つに形成されている。図１Ａないし図１Ｃに示すように、複数の蓄積コンデンサＣｓｔの各々は、第１ゲート電極４１に電気的に接続されたコンデンサ電極４３を含む。コンデンサ電極４３は、（例えば、ゲート絶縁層３０を介して）第１活性層２１と電気的に絶縁される。複数の蓄積コンデンサＣｓｔの各々は、コンデンサ電極４３と第１導電部２１２との間に形成された第１蓄積コンデンサを含む。一態様として、ベース基板１０上のコンデンサ電極４３の正投影は、ベース基板１０上の第１導電部２１２の正投影と少なくとも部分的に重なる。一態様として、ベース基板１０上のコンデンサ電極４３の正投影は、ベース基板１０上の第１導電部２１２の正投影と実質的に重なる。本明細書で使用する用語「実質的に重なる」は、２つの正投影が少なくとも８０％、少なくとも８５％、少なくとも９０％、少なくとも９５％、少なくとも９６％、少なくとも９７％、少なくとも９８％、少なくとも９９％、少なくとも９９．５％、または少なくとも９９．９％重なっていることを意味する。
一態様として、複数の第１薄膜トランジスタ１１は、複数のボトムゲート型の薄膜トランジスタである。一態様として、複数の第１薄膜トランジスタ１１は、複数のトップゲート型薄膜トランジスタである。
また、コンデンサ電極４３は、適当な方式で第１ゲート電極４１と電気的に接続されてもよい。一態様として、コンデンサ電極４３と第１ゲート電極４１とが直接接続されており、例えばコンデンサ電極４３と第１ゲート電極４１とが一体の電極を構成している。一態様として、コンデンサ電極４３および第１ゲート電極４１は、別の構成要素、例えば別の電極または信号線を介して電気的に接続される。
幾つかの実施形態では、第１導電部２１２は、第２導電部２１３の領域より大きな領域を有する。例えば、ベース基板１０上の第１導電部２１２の正投影は、ベース基板１０上の第２導電部２１３の正投影の領域より大きな領域を有する。図１Ａおよび図１Ｃに示すように、ベース基板１０上のコンデンサ電極４３の正投影は、ベース基板１０上の第２導電部２１３の正投影に実質的に重ならない。一態様として、ベース基板１０上のコンデンサ電極４３の正投影は、ベース基板１０上の第１半導体チャネル部２１１の正投影と実質的に重ならない。
本アレイ基板では、複数のサブピクセル領域１のそれぞれの複数の第１薄膜トランジスタ１１の各々に第１導電部２１２と第２導電部２１３が形成され、そして、第１導電部２１２と蓄積コンデンサを構成するようにコンデンサ電極４３が形成される。本アレイ基板では、ベース基板１０上のコンデンサ電極４３と第１導電部２１２との正投影をできるだけ重複させることで大きな蓄積容量を形成するように、第１導電部２１２の面積を大きく設計してもよい。この設計に基づいて、一定の蓄積容量を実現するために、複数の蓄積コンデンサＣｓｔの占める面積を可能な限り最小化することにより、アレイ基板の開口率を効果的に高めることができる。さらに、本アレイ基板では、データ信号入力時の薄膜トランジスタ寄生容量による悪影響を回避することができる。
幾つかの実施形態では、アレイ基板は、第１活性層２１と第１ゲート電極４１との間、およびコンデンサ電極４３と第１導電部２１２との間にゲート絶縁層３０をさらに含む。一態様として、ゲート絶縁層３０は約１５００Å～約２０００Åの範囲の厚さを有する。ゲート絶縁層３０を比較的薄くすることにより、特にコンデンサ電極４３と第１導電部２１２との間にゲート絶縁層３０が唯一の層間隔となる場合には、コンデンサ電極４３と第１導電部２１２との間に形成される蓄積コンデンサをさらに高めることができる。
幾つかの実施形態では、コンデンサ電極４３および第１ゲート電極４１は、同一層にある。本明細書で使用する「同一層」という用語は、同じステップで同時に形成される層の間の関係を指す。一例では、コンデンサ電極４３と第１ゲート電極４１とは、同じ材料の層において同じパターニングプロセスによる１つまたは複数のステップを実行した結果として形成されるとき、同一層にあることとなる。別の例では、コンデンサ電極４３を形成するステップと第１ゲート電極４１を形成するステップとを同時に行うことにより、コンデンサ電極４３と第１ゲート電極４１とを同一層に形成することができる。層の厚さまたは層の高さが断面図において同じであることを必ずしも意味しない。一態様として、複数の第１薄膜トランジスタ１１はそれぞれトップゲート型の薄膜トランジスタであり、ゲート絶縁層３０は第１活性層２１のベース基板１０から遠い側にあり、第１ゲート電極４１はゲート絶縁層３０の第１活性層２１から遠い側にある。
図２Ａは、本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域の構造を示す概略図である。図２Ｂは、図２Ａのアレイ基板のＣ－Ｃ’線に沿った断面図である。図２Ｃは、図２Ａのアレイ基板のＤ－Ｄ’線に沿った断面図である。幾つかの実施形態では、図２Ａ～図２Ｃに示すように、アレイ基板は、第１ゲート電極４１のベース基板１０から遠い側に層間誘電体層５０をさらに含む。一態様として、複数の第１薄膜トランジスタ１１の各々は、トップゲート型薄膜トランジスタであり、ゲート絶縁層３０が、第１活性層２１のベース基板１０から遠い側にあり、第１ゲート電極４１が、ゲート絶縁層３０の第１活性層２１から遠い側にあり、層間誘電体層５０が、第１ゲート電極４１のベース基板１０から遠い側にあり、第１ソース電極６２および第１ドレイン電極６１が、層間誘電体層５０のベース基板１０から遠い側にある。第１ドレイン電極６１は、層間誘電体層５０及びゲート絶縁層３０を貫通する第１ビアＶ１を介して、第１導電部２１２に電気的に接続されている。第１ソース電極６２は、層間誘電体層５０およびゲート絶縁層３０を貫通する第２ビアＶ２を介して、第２導電部２１３に電気的に接続されている。
本アレイ基板では、複数の第１薄膜トランジスタ１１は、寄生容量が比較的小さい複数のトップゲート型の薄膜トランジスタである。また、第１導電部２１２と第２導電部２１３（例えば、第１活性層２１の第１半導体チャネル部２１１以外の部分）が導体化された部となっているため、複数の第１薄膜トランジスタ１１の寄生容量をさらに減少させ、複数の第１薄膜トランジスタ１１のオン電流を増加させることができる。したがって、本アレイ基板は、リフレッシュレートの高い表示装置に適しており、特に、大型の表示パネルを有する表示装置に好適である。
図２Ａ～図２Ｃに示すように、幾つかの実施形態では、ベース基板１０上の第１ドレイン電極６１の正投影は、ベース基板１０上のコンデンサ電極４３の正投影と少なくとも部分的に重なっている。一態様として、ベース基板１０上の第１ドレイン電極６１の正投影は、ベース基板１０上のコンデンサ電極の正投影と実質的に重なっている。
第１ドレイン電極６１は、第１導電部２１２に電気的に接続され、電圧レベルが実質的に同一である。第１ドレイン電極６１は、層間誘電体層５０によってコンデンサ電極４３と離間している。したがって、第１ドレイン電極６１とコンデンサ電極４３との間にも蓄積コンデンサが形成される。図３は、本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域における蓄積コンデンサの構造を示す概略図である。図３に示すように、複数の蓄積コンデンサＣｓｔはそれぞれ、コンデンサ電極４３と第１導電部２１２との間に形成された第１蓄積コンデンサＣｓｔ１と、コンデンサ電極４３と第１ドレイン電極６１との間に形成された第２蓄積コンデンサＣｓｔ２とを含む。第１蓄積コンデンサＣｓｔ１と第２蓄積コンデンサＣｓｔ２とは、複数の蓄積コンデンサＣｓｔの１つを構成するように互いに並列に接続されている。一態様として、ベース電極１０上のコンデンサ電極４３と第１ドレイン電極６１との正投影ができるだけ重なるように第１ドレイン電極６１の面積を大きく設計し、大きな蓄積容量を実現するようにしてもよい。この設計により、本アレイ基板を有する表示装置において、複数の蓄積コンデンサＣｓｔのそれぞれの容量をさらに向上させ、開口率および表示分解能を向上させることができる。
典型的には、層間誘電体層５０は、ゲート絶縁層３０の厚さよりも厚い厚さを有する。しかし、それにもかかわらず、層間誘電体層５０は、層間誘電体層５０の両側の電極間の短絡によるラインオーペンなどの不良を依然として有する可能性がある。一態様として、層間誘電体層５０は、ラインオーペンなどの不良を防止するために比較的厚い厚さを有する。層間誘電体層５０の厚さが厚いほどＣｓｔ２が小さくなるが、本アレイ基板におけるＣｓｔの値は、Ｃｓｔ２のみではなく、Ｃｓｔ１とＣｓｔ２との組み合わせに依存する。このように、本アレイ基板は、層間誘電体層５０の厚さを比較的厚くすることにより、ラインオープン不良を防止することができる。一態様として、層間誘電体層５０は、約５０００Å～約７０００Åの範囲の厚さを有する。
図４Ａは、本開示の幾つかの実施形態によるアレイ基板のサブピクセル領域の構造を示す概略図である。図４Ｂは、図４Ａのアレイ基板のＥ－Ｅ’線に沿った断面図である。図４Ｃは、図４Ａのアレイ基板のＦ－Ｆ’線に沿った断面図である。幾つかの実施形態では、図４Ａ～図４Ｃに示すように、アレイ基板は、複数の第２薄膜トランジスタ１２をさらに含む。複数の第２薄膜トランジスタ１２は、それぞれ複数のサブピクセル領域１のうちの１つに含まれる。複数の第２薄膜トランジスタ１２の各々は、第２活性層２２と、第２ゲート電極４２と、第２ソース電極６３と、第２ドレイン電極６４とを含む。一態様として、第２活性層２２は、第２半導体チャネル部２２１と、第２ソース電極６３に電気的に接続された第３導電部２２２と、第２ドレイン電極６４に電気的に接続された第４導電部２２３とを含む。一態様として、ベース基板１０上の第２半導体チャネル部２２１の正投影は、ベース基板１０上の第２ゲート電極４２の正投影と少なくとも部分的に重なる。
第１活性層２１と第２活性層２２とは、互いに絶縁されている（例えば、同一層にあるが、互いに離間している）。一態様として、第１活性層２１は、第２活性層２２の面積よりも大きい面積を有する。例えば、ベース基板１０上の第１活性層２１の正投影の面積は、ベース基板１０上の第２活性層２２の正投影よりも大きい。
幾つかの実施形態では、コンデンサ電極４３は、第２ドレイン電極６４を介して第１ゲート電極４１に電気的に接続される。幾つかの実施形態では、図４Ｂに示すように、第２ドレイン電極６４は、層間誘電体層５０を貫通する第３ビアＶ３を介して第１ゲート電極４１に電気的に接続され、第２ドレイン電極６４は、層間誘電体層５０を貫通する第４ビアＶ４を介してコンデンサ電極４３に電気的に接続される。
図５は、本発明の幾つかの実施形態によるアレイ基板のサブピクセル領域に蓄積コンデンサを形成するための回路の回路図である。幾つかの実施形態では、図５に示すように、複数の第２薄膜トランジスタ１２はそれぞれスイッチ薄膜トランジスタであり、第２ゲート電極４２がゲート線Gに電気的に接続され、第２ソース電極６３がデータ線Ｄに電気的に接続されている。幾つかの実施形態では、複数の第１薄膜トランジスタ１１はそれぞれ駆動薄膜トランジスタであり、第１ドレイン電極６１が表示素子（例えば、有機発光ダイオードＯＬＥＤ）に電気的に接続されることにより、表示素子の発光を駆動する。一態様として、第１ソース電極６２は、高電圧信号を供給する電源線ＶＤＤに電気的に接続される。一態様として、コンデンサ電極４３は、第２ドレイン電極６４を介して第１ゲート電極４１に電気的に接続される。
一態様として、第３導電部２２２は、第２活性層２２のソース電極接点部で、第４導電部２２３は、第２活性層２２のドレイン電極接点部である。図４Ｂに示すように、第２ソース電極６３は、層間誘電体層５０及びゲート絶縁層３０を貫通する第５ビアＶ５を介して第３導電部２２２に電気的に接続される。図４Ｃに示すように、第２ドレイン電極６４は、層間誘電体層５０及びゲート絶縁層３０を貫通する第６ビアＶ６を介して第４導電部２２３に電気的に接続される。
幾つかの実施形態では、第１活性層２１と第２活性層２２は同一層にある。一態様として、第１ゲート電極４１、第２ゲート電極４２、およびコンデンサ電極４３は、同一層にある。一態様として、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、および第２ドレイン電極６４は、同一層にある。この設計により、製造プロセスを大幅に簡略化することができる。一態様として、第１活性層２１と第２活性層２２とが同一層にある場合、これらの層は、それらが互いに絶縁されていることを保証するために一定の距離だけ離間して配置することができる。
幾つかの実施形態では、図５に示すように、アレイ基板は、複数の有機発光ダイオードＯＬＥＤをさらに含み、各有機発光ダイオードＯＬＥＤが複数のサブピクセル領域のうちの１つにある。一態様として、複数の有機発光ダイオードＯＬＥＤの各々は、第１電極と、第２電極と、第１電極と第２電極との間の有機発光層とを含む。一態様として、第１電極は第１ドレイン電極６１に電気的に接続される。一態様として、第１電極はアノードであり、第２電極はカソードである。一態様として、第１電極はカソードであり、第２電極はアノードである。一態様として、複数の有機発光ダイオードＯＬＥＤの各々は、正孔注入層、正孔輸送層、電子注入層、および電子輸送層のうちの１つ以上をさらに含む。
幾つかの実施形態では、複数の有機発光ダイオードＯＬＥＤの各々は、トップエミッション型の有機発光ダイオードである。例えば、有機発光層は、第１電極のベース基板１０から遠い側にあり、第２電極は、有機発光層の第１電極から遠い側にあり、第１電極は、第１ドレイン電極６１に電気的に接続される。一態様として、第１電極はアノードである。一態様として、第１電極は光非透過性であり、第２電極は光透過性（例えば実質的に透明）である。
一態様として、第１電極は仕事関数の高い材料からなり、第２電極は仕事関数の低い材料からなる。一例では、第１電極は、３つの子層、例えば、インジウム錫酸化物/銀/インジウム錫酸化物を含む積層構造を有し、そのうち、この積層構造は銀の子層の２つの対向する面に２つのインジウム錫酸化物の子層が積層されてなる。一態様として、第２電極は、銀のような仕事関数の低い材料からなる。一態様として、第２電極は、光を透過する可能にするために比較的薄い厚さを有する。
本アレイ基板は、複数の有機発光ダイオードＯＬＥＤとして複数のトップエミッション型の有機発光ダイオードを有することにより、本アレイ基板を有する表示装置の開口率及び表示解像度をより向上させることができる。したがって、本アレイ基板は、４Ｋまたはさらに８Ｋ以上の解像度を有する高忠実度、高精細度の表示装置の製造に適している。
幾つかの実施形態では、アレイ基板は、ベース基板１０と、ベース基板１０上に複数のサブピクセル領域１のうちのサブピクセル領域ごとにそれぞれ設けられる複数の第１薄膜トランジスタ１１と、複数のサブピクセル領域１のうちのサブピクセル領域ごとにそれぞれ設けられる複数の第２薄膜トランジスタ１２と、複数のサブピクセル領域１のうちのサブピクセル領域ごとにそれぞれ設けられる複数の蓄積コンデンサＣｓｔとを含む。アレイ基板は、第１活性層２１と第１ゲート電極４１との間、及びコンデンサ電極４３と第１活性層２１との間のゲート絶縁層３０と、第１ゲート電極４１のベース基板１０から遠い側に形成される層間誘電体層５０とをさらに含む。一態様として、ゲート絶縁層３０は、第１活性層２１のベース基板１０から遠い側にあり、第１ゲート電極４１は、ゲート絶縁層３０の第１活性層２１から遠い側にあり、第１ソース電極６２および第１ドレイン電極６１は、層間誘電体層５０のベース基板１０から遠い側にある。一態様として、第１薄膜トランジスタ１１の各々は、第１活性層２１と、第１ゲート電極４１と、第１ソース電極６２と、第１ドレイン電極６１とを含む。複数の第２薄膜トランジスタ１２の各々は、第２活性層２２と、第２ゲート電極４２と、第２ソース電極６３と、第２ドレイン電極６４とを含む。一態様として、第１活性層２１は、第１半導体チャネル部２１１と、第１ドレイン電極６１に電気的に接続された第１導電部２１２と、第１ソース電極６２に電気的に接続された第２導電部２１３とを含む。一態様として、第２活性層２２は、第２半導体チャンネル部２２１と、第２ソース電極６３に電気的に接続された第３導電部２２２と、第２ドレイン電極６４と電気的に接続された第４導電部２２３とを含む。一態様として、複数の蓄積コンデンサＣｓｔの各々は、第１ゲート電極４１に電気的に接続されて第１活性層２１と絶縁されたコンデンサ電極４３を含む。一態様として、複数の蓄積コンデンサＣｓｔの各々は、コンデンサ電極４３と第１導電部２１２との間に形成された第１蓄積コンデンサＣｓｔ１と、コンデンサ電極４３と第１ドレイン電極６１との間に形成された第２蓄積コンデンサＣｓｔ２とを含み、そのうち、第１蓄積キャパシタＣｓｔ１と第２蓄積キャパシタＣｓｔ２が互いに並列接続されることにより、複数の蓄積キャパシタＣｓｔの１つが構成される。一態様として、コンデンサ電極４３は、第２ドレイン電極６４を介して第１ゲート電極４１に電気的に接続される。
第１活性層２１および第２活性層２２を作製するために、様々な適切な材料を使用することができる。第１活性層２１および第２活性層２２（例えば、第１半導体チャネル部２１１及び第２半導体チャネル部２２１）を作製するための適切な半導体材料の例は、金属酸化物、アモルファスシリコン、多結晶シリコン、及び様々な有機半導体材料を含む。適切な金属酸化物の例には、アモルファスインジウムガリウム亜鉛酸化物、亜鉛オキシナイトライド、インジウム亜鉛スズ酸化物などが含まれる。適切な有機半導体材料の例には、セキスチオフェンおよびポリチオフェンが含まれる。一態様として、第１導電部２１２、第２導電部２１３、第３導電部２２２、および第４導電部２２３は、導電材料を含む。一態様として、第１導電部２１２、第２導電部２１３、第３導電部２２２、および第４導電部２２３の１つ以上の導電材料は、第１半導体チャネル部２１１または第２半導体チャネル部２１１の半導体材料と共通する少なくとも１つのエレメントを含む。一態様として、第１導電部２１２、第２導電部２１３、第３導電部２２２、及び第４導電部２２３の１つ以上の導電材料は、プラズマ処理により、第１半導体チャネル部２１１または第２半導体チャネル部２２１の半導体材料から変換される。一態様として、第１半導体チャネル部２１１または第２半導体チャネル部２２１は、金属酸化物半導体材料を含み、第１導電部２１２、第２導電部２１３、第３導電部２２２および第４導電部２２３のうちの１つ以上は、還元性プラズマ処理された金属酸化物半導体材料を含む。例えば、第１半導体チャネル部２１１または第２半導体チャネル部２２１は、金属酸化物半導体材料を含み、第１導電部２１２、第２導電部２１３、第３導電部２２２、及び第４導電部２２３のうちの１つ以上は、第１導電部２１２、第２導電部２１３、第３導電部２２２、及び第４導電部２２３のうちの１つ以上の酸素含有量を低減させることによる導電処理によって形成された部分的に金属化された金属酸化物半導体材料を含む。一態様として、導電処理は、例えば、水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、ＮＨ３プラズマ、またはそれらの組み合わせによるプラズマ処理を含む。一態様として、第１導電部２１２、第２導電部２１３、第３導電部２２２、および第４導電部２２３のうちの１つ以上は、金属を含み、第１半導体チャネル部２１１または第２半導体チャネル部２２１は、酸化プラズマ処理された金属材料を含む。
層間誘電体層５０およびゲート絶縁層３０を作製するために、様々な適切な絶縁材料および様々な適切な製造方法を使用することができる。例えば、絶縁材料は、プラズマ強化化学気相成長（ＰＥＣＶＤ）プロセスによって基板上に堆積されてもよい。適切な絶縁材料の例には、ポリイミド、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｙ、例えばＳｉ３Ｎ４）、酸窒化シリコン（ＳｉＯｘＮｙ）、および酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）のような高誘電率（ｋ）の材料が含まれるが、これに限定されない。
第１ゲート電極４１、第２ゲート電極４２、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、第２ドレイン電極６４、及びコンデンサ電極４３を作製するために、様々な適切な材料および様々な適切な製造方法を使用することができる。電極材料は、例えば、スパッタリング又は蒸着又は溶液コーティングによって基板上に堆積またはパターニングされてもよい。第１ゲート電極４１、第２ゲート電極４２、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、第２ドレイン電極６４、及びコンデンサ電極４３を作製するための適切な電極材料の例としては、銀、銅、アルミニウム、モリブデン、アルミニウムネオジム（ＡｌＮｄ）、モリブデンニオブ（ＭｏＮｂ）のような合金、及びそれらの積層体（例えば、モリブデン－銅－モリブデン積層構造）が挙げられるが、これに限定されない。
別の態様では、本開示は、複数のサブピクセル領域を有するアレイ基板を製造する方法を提供する。幾つかの実施形態では、前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第１薄膜トランジスタをベース基板上に形成するステップと、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数のコンデンサ電極を形成するステップとを含む。一態様として、複数の第１薄膜トランジスタの各々を形成するステップは、第１活性層を形成するステップと、第１ゲート電極を形成するステップと、第１ソース電極を形成するステップと、第１ドレイン電極を形成するステップとを含む。一態様として、第１活性層を形成するステップは、第１半導体チャネル部を形成するステップと、第１ドレイン電極に電気的に接続される第１導電部を形成するステップと、第１ソース電極に電気的に接続される第２導電部を形成するステップとを含む。一態様として、第１半導体チャネル部および第１ゲート電極は、ベース基板上の第１半導体チャネル部の正投影が、ベース基板上の第１ゲート電極の正投影と少なくとも部分的に重なるように形成される。一態様として、複数のコンデンサ電極の各々は、複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１活性層と絶縁されるように形成される。一態様として、複数のコンデンサ電極と複数の第１薄膜トランジスタは、ベース基板上の複数のコンデンサ電極の１つの正投影が、ベース基板上の複数の薄膜トランジスタの１つの薄膜トランジスタの第１導電部の正投影と少なくとも部分的に重なるように形成される。一態様として、複数のコンデンサ電極および複数の第１薄膜トランジスタは、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影が、複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部の正投影と実質的に重なるように形成される。一態様として、複数の第１薄膜トランジスタおよび複数のコンデンサ電極は、ベース基板上の複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ドレイン電極の正投影が、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影と少なくとも部分的に重なるように形成される。一態様として、複数の第１薄膜トランジスタおよび複数のコンデンサ電極は、ベース基板上の複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１ドレイン電極の正投影が、ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影と実質的に重なるように形成される。一態様として、複数のコンデンサ電極の各々、絶縁層、および複数の薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部は、複数のサブピクセル領域の１つに第１蓄積コンデンサを構成する。
幾つかの実施形態では、第１活性層を形成するステップは、ベース基板上に第１半導体材料層を形成するステップと、第１半導体材料層の第１部分および第２部分に導電処理を施すことにより、第１導電部および第２導電部を形成するステップとを含む。一態様として、第２半導体材料層の第１部分と第２部分との間の第１半導体材料層の第３部分には実質的に導電処理を施さず、第１チャネル部が形成される。一態様として、導電処理は、プラズマ、例えば水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、ＮＨ３プラズマ、またはそれらの組み合わせを用いて行われる。
一態様として、第１活性層は、第１導電部が第２導電部の面積よりも大きい面積を有し、例えば、ベース基板上の第１導電性部の正投影が、ベース基板上の第２導電部の正投影の面積よりも大きい面積を有するように形成される。
一態様として、前記方法は、第１活性層と第１ゲート電極との間およびコンデンサ電極と第１導電部との間にゲート絶縁層を形成するステップをさらに含む。一態様として、ゲート絶縁層は、約１５００Å～約２０００Åの範囲の厚さを有するように形成される。
一態様として、コンデンサ電極と第１ゲート電極は、同じパターニングプロセスで同じ電極材料を使用して同一層に形成される。
幾つかの実施形態では、複数の第１薄膜トランジスタの各々は、トップゲート型の薄膜トランジスタである。一態様として、ゲート絶縁層は、第１活性層のベース基板から遠い側に形成され、第１ゲート電極は、ゲート絶縁層の第１活性層から遠い側に形成される。
幾つかの実施形態では、前記方法は、第１ゲート電極のベース基板から遠い側に層間誘電体層を形成するステップをさらに含む。一態様として、第１ソース電極および第１ドレイン電極は、層間誘電体層のベース基板から遠い側に形成される。一態様として、複数の蓄積コンデンサの各々は、コンデンサ電極と第１導電部との間に形成された第１蓄積コンデンサと、コンデンサ電極と第１ドレイン電極の間に形成された第２蓄積コンデンサとを含み、第１蓄積コンデンサと第２蓄積コンデンサとが互いに並列に接続されることにより複数の蓄積コンデンサのうちの１つが構成される。一態様として、層間誘電体層は、約５０００Å～約７０００Åの範囲の厚さを有するように形成される。
幾つかの実施形態では、前記方法は、複数の第２薄膜トランジスタを形成するステップをさらに含み、第２薄膜トランジスタは、それぞれ複数のサブピクセル領域のうちの１つに形成される。一態様として、複数の第２薄膜トランジスタの各々を形成するステップは、第２活性層を形成するステップと、第２ゲート電極を形成するステップと、第２ソース電極を形成するステップと、第２ドレイン電極を形成するステップとを含む。一態様として、第２活性層を形成するステップは、第２半導体チャンネル部を形成するステップと、第２ソース電極に電気的に接続される第３導電部を形成するステップと、第２ドレイン電極に電気的に接続される第４導電部を形成するステップとを含む。一態様として、コンデンサ電極は、第２ドレイン電極を介して第１ゲート電極に電気的に接続されるように形成される。一態様として、第２活性層は、ベース基板上の第２半導体チャネル部の正投影がベース基板上の第２ゲート電極の正投影と少なくとも部分的に重なるように形成される。
幾つかの実施形態では、第２活性層を形成するステップは、ベース基板上に第２半導体材料層を形成するステップと、第２半導体材料層の第１部分および第２部分に導電処理を施すことにより、第３の導電部および第４導電部を形成するステップとを含む。一態様として、第２半導体材料層の第１部分と第２部分との間の第２半導体材料層の第３の部分には導電性処理を実質的に施さず、第２チャネル部が形成される。一態様として、導電処理は、プラズマ、例えば水素プラズマ、ヘリウムプラズマ、窒素プラズマ、アルゴンプラズマ、ＮＨ３プラズマ、またはそれらの組み合わせを用いて行われる。
第１活性層と第２活性層とは、互いに絶縁されるように形成される。一態様として、第１活性層は、第２活性層の面積より大きな面積を有し、例えば、ベース基板上の第１活性層の正投影が、ベース基板上の第２活性層の正投影の面積よりも大きい面積を有するように形成される。
一態様として、第１活性層と第２活性層は、同じパターニングプロセスで同じ半導体材料を用いて同一層に形成される。一態様として、第１ゲート電極、第２ゲート電極及びコンデンサ電極は、同じパターニングプロセスで同じ電極材料を用いて同一層に形成される。一態様として、第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレイン電極は、同じパターニングプロセスで同じ電極材料を用いて同一層に形成される。
幾つかの実施形態では、前記方法は、複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の有機発光ダイオードを形成するステップをさらに含む。一態様として、複数の有機発光ダイオードの各々を形成するステップは、第１電極を形成するステップと、第２電極を形成するステップと、第１電極と第２電極との間に有機発光層を形成するステップとを含む。一態様として、第１電極は、第１ドレイン電極に電気的に接続されるように形成される。一態様として、複数の有機発光ダイオードの各々は、トップエミッション型の有機発光ダイオードである。一態様として、複数の有機発光ダイオードＯＬＥＤの各々を形成するステップは、正孔注入層、正孔輸送層、電子注入層、および電子輸送層のうちの１つ以上を形成するステップをさらに含む。
幾つかの実施形態では、複数の有機発光ダイオードＯＬＥＤの各々は、トップエミッション型の有機発光ダイオードである。例えば、有機発光層は、第１電極のベース基板１０から遠い側に形成され、第２電極は、有機発光層の第１電極から遠い側に形成され、第１電極が第１ドレイン電極６１に電気的に接続されるように形成される。一態様として、第１電極はアノードである。一態様として、第１電極は光非透過性であり、第２電極は光透過性（例えば実質的に透明）である。
一態様として、第１電極は仕事関数の高い材料からなり、第２電極は低い仕事関数の材料からなる。一例では、第１電極は、３つの子層、例えば、インジウム錫酸化物/銀/インジウム錫酸化物を含む積層構造を有し、そのうち、この積層構造は銀の子層の２つの対向する面に２つのインジウム錫酸化物の子層が積層されてなる。一態様として、第２電極は、銀のような仕事関数の低い材料からなる。一態様として、第２電極は、光を透過する可能にするために比較的薄い厚さを有する。
本アレイ基板では、複数の有機発光ダイオードＯＬＥＤとして複数のトップエミッション型の有機発光ダイオードを有することにより、本アレイ基板を有する表示装置の開口率及び表示解像度をより向上させることができる。したがって、本アレイ基板は、４Ｋまたはさらに８Ｋ以上の解像度を有する高忠実度、高精細度の表示装置の製造に適している。
本方法によれば、複数の第１薄膜トランジスタについて、複数のサブピクセル領域の各々に、第１導電部と第２導電部を形成し、そして、コンデンサ電極を形成することにより第１導電部と蓄積コンデンサを構成する。本方法によって形成されるアレイ基板では、ベース基板上のコンデンサ電極と第１導電部の正投影ができるだけ重なるように第１導電部の面積を大きく設計し、大きな蓄積容量を実現するようにしてもよい。この設計により、一定の蓄積容量を実現するために、複数の蓄積コンデンサの占める面積を可能な限り最小化することにより、アレイ基板の開口率を効果的に高めることができる。さらに、本アレイ基板では、データ信号入力時の薄膜トランジスタ寄生容量による悪影響を回避することができる。
図６Ａ～図６Ｃは、本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。幾つかの実施形態では、図６Ａに示すように、第１活性層２１と第２活性層２２は同じパターニングプロセスで同じ半導体材料を用いて同一層に形成される。実施形態では、図６Ｂに示すように、第１ゲート電極４１、第２ゲート電極４２、およびコンデンサ電極４３は、同じパターニングプロセスで同じ電極材料を用いて同一層に形成される。実施形態では、図４Ａに示すように、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、および第２ドレイン電極６４は、同じパターニングプロセスで同じ半導体材料を用いて同一層に形成される。この設計により、本アレイ基板の製造プロセスを大幅に簡略化することができる。一態様として、第１活性層２１と第２活性層２２とは、互いに絶縁されることを保証するために一定の距離だけ離間して形成される。
図６Ｃに示すように、層間誘電体層及びゲート絶縁層を貫通するように第１ビアＶ１が形成され、第１ドレイン電極６１は、第１ビアＶ１を介して第１導電部２１２に電気的に接続されるように形成される。層間誘電体層及びゲート絶縁層を貫通するように第２ビアＶ２が形成され、第１ソース電極６２は第２ビアＶ２を介して第２導電部２１３に電気的に接続されるように形成される。層間誘電体層及びゲート絶縁層を貫通するように第５ビアＶ５が形成され、第２ソース電極６３は第５ビアＶ５を介して第３導電部２２２に電気的に接続されるように形成される。層間誘電体層及びゲート絶縁層を貫通するように第６ビアＶ６が形成され、第２ドレイン電極６４は第６ビアＶ６を介して第４導電部２２３に電気的に接続されるように形成される。層間誘電体層を貫通するように第４ビアＶ４が形成され、第２ドレイン電極６４は第４ビアＶ４を介してコンデンサ電極４３に電気的に接続されるように形成される。
第１活性層２１および第２活性層２２を作製するために、様々な適切な材料を使用することができる。第１活性層２１および第２活性層２２（例えば、第１半導体チャネル部２１１及び第２半導体チャネル部２２１）を作製するための適切な半導体材料の例は、金属酸化物、アモルファスシリコン、多結晶シリコン、及び様々な有機半導体材料を含む。適切な金属酸化物の例には、アモルファスインジウムガリウム亜鉛酸化物、亜鉛オキシナイトライド、インジウム亜鉛スズ酸化物などが含まれる。適切な有機半導体材料の例には、セキスチオフェンおよびポリチオフェンが含まれる。
第１ゲート電極４１、第２ゲート電極４２、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、第２ドレイン電極６４、及びコンデンサ電極４３を作製するために、様々な適切な材料および様々な適切な製造方法を使用することができる。例えば、電極材料は、スパッタリング又は蒸着又は溶液コーティングによって基板上に堆積またはパターニングされてもよい。第１ゲート電極４１、第２ゲート電極４２、第１ソース電極６２、第１ドレイン電極６１、第２ソース電極６３、第２ドレイン電極６４、及びコンデンサ電極４３を作製するための適切な電極材料の例としては、銀、銅、アルミニウム、モリブデン、アルミニウムネオジム（ＡｌＮｄ）、モリブデンニオブ（ＭｏＮｂ）のような合金、及びそれらの積層体（例えば、モリブデン－銅－モリブデン積層構造）が挙げられるが、これに限定されない。
層間誘電体層５０およびゲート絶縁層３０を作製するために、様々な適切な絶縁材料および様々な適切な製造方法を使用することができる。例えば、絶縁材料は、プラズマ強化化学気相成長（ＰＥＣＶＤ）プロセスによって基板上に堆積されてもよい。適切な絶縁材料の例には、ポリイミド、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｙ、例えばＳｉ３Ｎ４）、酸窒化シリコン（ＳｉＯｘＮｙ）、および酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）のような高誘電率（ｋ）の材料が含まれるが、これに限定されない。
図７Ａ～図７Ｆは、本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。図７Ａに示すように、半導体材料層２０がベース基板１０に形成され、第１フォトレジスト層７０が半導体材料層２０の半導体基板１０から遠い側に形成される。図７Ｂに示すように、第１フォトレジスト層７０を露出するために、ハーフトーンまたはグレートーンマスクプレート８０が使用される。ハーフトーンまたはグレートーンマスクプレート８０は、光非透過領域８１、光半透過領域８２、及び光透過領域８３を含む。次に、図７Ｃに示すように、露出した第１フォトレジスト層７０を現像することにより、第１セクション７１、第２セクション７２、および第３セクションを有するフォトレジストパターンを得る。第１セクション７１は、第１活性層の第１半導体チャネル部および第２活性層の第２半導体チャネル部に対応する。第２セクション７２は、第１活性層の第１導電部および第２導電部、第２活性層の第３導電部および第４導電部に対応する。第３セクション７３は、第１セクション７１および第２セクション７２の外側にある。第１セクション７１が実質的に露出されず、第２セクション７２が部分的に露出され、第３セクション７３が完全に露出されるが、フォトレジスト材料は、第３セクション７３において除去される。
図７Ｂのハーフトーンまたはグレートーンマスクプレート８０は、図７Ａの第１フォトレジスト層７０のようなポジフォトレジスト層を露出するために使用される。一態様として、第１フォトレジスト層７０はネガフォトレジスト層であり、ハーフトーンまたはグレートーンマスクプレート８０は、光完全透過領域８１、光半透過領域８２および光非透過領域８３を含む。
図７Ｄに示すように、第３セクション７３における半導体材料層７０の半導体材料が除去される。一態様として、第３セクション７３の半導体材料層７０の半導体材料がドライエッチングによって除去される。次に、図７Ｅに示すように、第２セクション７２におけるフォトレジスト材料が除去されるが、第１セクション７１におけるフォトレジスト材料が保留されるので、第２セクション７２に対応する領域における半導体材料が露出される。第２セクション７２に対応する領域に露出された半導体材料に導電処理（導電化）を施すことにより、第１活性層の第１導電部２１２及び第２導電部２１３と、第２活性層の第３導電部２２２及び第４導電部２２３とが形成される。第１セクション７１に対応する領域に残った半導体材料は、第１半導体チャネル部および第２半導体チャネル部を構成する。
一態様として、第２セクション７２におけるフォトレジスト材料は、アッシングによって除去される。
第２セクション７２に対応する領域の露出した半導体材料を処理するために、様々な適切な導電処理方法を使用することができる。適切な導電処理方法の例には、プラズマ処理、インサートガス衝撃、およびドーピングが含まれる。
次に、図７Ｆに示すように、第１セクション７１に残ったフォトレジスト材料を除去することにより、第１活性層２１の第１半導体チャネル部２１１と第２活性層２２の第２半導体チャネル部２２１が露出される。
図８Ａ～図８Ｃは、本開示の幾つかの実施形態によるアレイ基板を形成するプロセスを示す。図８Ａに示すように、ベース基板１０に第１半導体材料層２３及び第２半導体材料層２４が形成され、第１半導体材料層２３及び第２半導体材料層２４のベース基板１０から遠い側に第１フォトレジスト層７０が形成される。第１活性層に対応する領域に第１半導体材料層２３が形成され、第２活性層に対応する領域に第２半導体材料層２４が形成される。具体的には、このプロセスは、ベース基板１０上に半導体材料層を形成するステップと、半導体材料層のベース基板１０から遠い側に第１フォトレジスト層７０を形成するステップと、第１フォトレジスト層７０を露出し、露出した第１フォトレジスト層７０を現像して、第１活性層及び第２活性層に対応するフォトレジストパターンを形成するステップと、フォトレジストパターを除く半導体材料層をエッチングすることにより、第１半導体材料層２３および第２半導体材料層２４を形成するステップとを含む。第１半導体材料層２３と第２半導体材料層２４の上にある第１フォトレジスト層７０が保留される。
次に、図８Ｂに示すように、第２フォトレジスト層７０’が第１フォトレジスト層７０の上に形成される。一態様として、第２フォトレジスト層７０’は、ネガフォトレジスト層であってもよい。図９は、本開示の幾つかの実施形態によるアレイ基板を製造するためのマスクプレートの構造を示す概略図である。幾つかの実施形態では、図９に示すマスクプレート９０は、第２フォトレジスト層７０’を選択的に露出するために使用することができる。マスクプレート９０は、第１ゲート電極、第２ゲート電極及びコンデンサ電極に対応する透光領域を含む。マスクプレート９０を用いて露出した後、第２フォトレジスト層７０’を現像することにより、第２フォトレジスト層７０’が第１活性層の第１半導体チャネル部および第２活性層の第２半導体チャネル部の対応する領域に残るようなフォトレジストパターを得る。
第１活性層の第１半導体チャネル部の正投影は、第１ゲート電極の正投影と重なり、第２活性層の第２半導体チャネル部の正投影は、第２ゲート電極の正射投影と重なる。第２フォトレジスト層７０’に対する選択的な露出の期間に、第１活性層の第１半導体チャネル部と第１ゲート電極の正投影が重なる領域、および第２活性層の第２半導体チャネル部と第２ゲート電極の正投影が重なる領域のみが露出される。
一態様として、選択的な露出は、露出装置のジョブファイルを変更することによって実行される。選択的な露出の期間に、第１活性層の第１半導体チャネル部と第１ゲート電極との正投影が互いに重なる領域および第２活性層の第２半導体チャネル部と第２ゲート電極との正投影が互いに重なる領域のみが露出されて、ネガフォトレジストがこれらの領域に残るため、第１ゲート電極、第２ゲート電極およびコンデンサ電極に対応する光透過領域を有するマスクプレート９０を導電処理のためのプレートとして使用することができる。
次に、図８Ｃに示すように、第１活性層の第１半導体チャネル部及び第２活性層の第２半導体チャネル部に対応する領域の外側のフォトレジスト層が除去されるため、第１活性層の第１導電部及び第２導電部、および第２活性層の第３導電部及び第４導電部に対応する領域の下の半導体材料が露出される。次に、これらの領域の半導体材料を処理するための導電処理を行い、これらの領域の半導体材料を導電化することにより、第１活性層の第１導電部及び第２導電部、および第２活性層の第３導電部及び第４導電部が形成される。フォトレジスト層によって覆われた半導体材料が残るため、第１活性層の第１半導体チャネル部および第２活性層の第２半導体チャネル部が形成される（図７Ｅも参照）。
一態様として、第１活性層の第１半導体チャネル部および第２活性層の第２半導性チャネル部に対応する領域の外側のフォトレジスト材料を除去するためにアッシングが使用される。第１活性層の第１半導体チャネル部および第２活性層の第２半導体チャネル部に対応する領域のフォトレジスト材料が、比較的厚い厚さを有するので、これらの領域のフォトレジスト層は、アッシング処理後に減少した厚さで残る。
次に、第１活性層の第１半導体チャネル部および第２活性層の第２半導体チャネル部に対応する領域の残りのフォトレジスト材料が除去される。
第１ゲート電極、第２ゲート電極、及びコンデンサ電極に対応する透光領域を有するマスクプレート９０を用いることにより、第１活性層及び第２活性層をパターニングするための追加のマスクプレートが不要となるので、製造プロセスを簡略化し、コストを低減することができる。
別の態様では、本開示は、本明細書に記載のアレイ基板、または本明細書に記載の方法によって製造されたアレイ基板を有するディスプレイパネルを提供する。
別の態様では、本開示は、本明細書に記載のアレイ基板を有するか、または本明細書に記載の方法によって製造されるアレイ基板を有する表示装置を提供する。一態様として、表示装置は液晶表示装置である。一態様として、表示装置は有機発光ダイオード表示装置である。一態様として、表示装置は、電気泳動表示装置である。適切な表示装置の例としては、電子ペーパー、携帯電話、タブレットコンピュータ、テレビジョン、モニタ、ノートブックコンピュータ、デジタルアルバム、ＧＰＳなどが挙げられるが、これらに限定されない。
本発明の実施形態に対する前記の説明は、例示および説明のために提示されたものである。本発明を包括的な、または精確的な形態に限定することを意図するものではない。したがって、前記の説明は、限定的ではなく例示的なものとみなされるべきである。明らかに、当業者には多くの修正および変更が明らかであろう。実施形態は、当業者が本発明を理解するように本発明の原理および最良の形態の実用的な適用を説明するために選択して説明され、本発明は、様々な実施形態に適用可能であり、本発明の様々な変更が、想定された特定の応用または実施に適している。本発明の範囲は、添付の特許請求の範囲およびそれらの均等物によって定義されることが意図されており、ただし、すべての用語は、特に明記しない限り、最も広い合理的な意味である。したがって、「発明」、「本発明」などの用語は、特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施形態への言及は本発明の限定や制限を意味するものではない。本発明は、添付の特許請求の範囲の精神および範囲によってのみ限定される。さらに、これらの請求項は、名詞または要素の前に「第１」、「第２」などを使用する可能性がある。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって改変される要素の数に制限を与えるものと解釈されるべきではない。記載された利点および利益は、本発明のすべての実施形態に適用されるわけではない。以下の請求項によって定義される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。さらに、本開示における要素および構成要素は、その要素または構成要素が以下の請求項において明示的に列挙されているかどうかにかかわらず、公衆に専用されることを意図していない。

Claims (22)

  1. 複数のサブピクセル領域を有するアレイ基板であって、
    ベース基板と、
    前記ベース基板の前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第１薄膜トランジスタと、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数のコンデンサ電極と、
    を備え
    前記複数の第１薄膜トランジスタの各々は、第１活性層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを含み、
    前記第１活性層は、第１半導体チャネル部と、前記第１ドレイン電極に電気的に接続される第１導電部と、前記第１ソース電極に電気的に接続される第２導電部と、を含み、
    前記複数のコンデンサ電極の各々は、前記複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって前記第１活性層と絶縁され、
    前記複数のコンデンサ電極の各々、前記絶縁層、および前記複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの前記第１導電部は、前記複数のサブピクセル領域のうちの１つに第１蓄積コンデンサを構成し、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ設けられる複数の第２薄膜トランジスタをさらに備え、
    前記複数の第２薄膜トランジスタの各々は、第２活性層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを含み、
    前記第２活性層は、第２半導体チャネル部と、前記第２ソース電極に電気的に接続された第３導電部と、前記第２ドレイン電極に電気的に接続された第４導電部とを備え、
    前記ベース基板上の前記第２半導体チャネル部の正投影は、前記ベース基板上の前記第２ゲート電極の正投影と少なくとも部分的に重なっており、
    前記複数のコンデンサ電極のうちの１つのコンデンサ電極は、前記第２ドレイン電極を介して前記複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの前記第１ゲート電極に電気的に接続される
    ことを特徴とするアレイ基板。
  2. 請求項１に記載のアレイ基板において、
    前記ベース基板上の前記第１半導体チャネル部の正投影は、前記ベース基板上の前記第１ゲート電極の正投影と少なくとも部分的に重なっており、
    前記ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影は、前記ベース基板上の複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部の正投影と少なくとも部分的に重なる
    ことを特徴とするアレイ基板。
  3. 請求項２に記載のアレイ基板において、
    ベース基板上の複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影は、ベース基板上の複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの第１導電部の正投影と実質的に重なる
    ことを特徴とするアレイ基板。
  4. 請求項１に記載のアレイ基板において、
    前記第１導電部は、前記第２導電部よりも大きい面積を有する
    ことを特徴とするアレイ基板。
  5. 請求項１に記載のアレイ基板において、
    前記絶縁層は、前記第１活性層と前記第１ゲート電極との間、及び前記複数のコンデンサ電極と前記第１導電部との間のゲート絶縁層である
    ことを特徴とするアレイ基板。
  6. 請求項５に記載のアレイ基板において、
    前記ゲート絶縁層は、約１５００Å～約２０００Åの範囲の厚さを有する
    ことを特徴とするアレイ基板。
  7. 請求項５に記載のアレイ基板において、
    前記複数のコンデンサ電極と前記第１ゲート電極とは同一層に形成される
    ことを特徴とするアレイ基板。
  8. 請求項５に記載のアレイ基板において、
    前記複数の第１薄膜トランジスタの各々はトップゲート型の薄膜トランジスタであり、
    前記ゲート絶縁層は、前記第１活性層の前記ベース基板から遠い側にあり、
    前記第１ゲート電極は、前記ゲート絶縁層の前記第１活性層から遠い側にある
    ことを特徴とするアレイ基板。
  9. 請求項１乃至８のいずれか１つに記載のアレイ基板において、
    前記第１ゲート電極の前記ベース基板から遠い側に層間誘電体層をさらに備え、
    前記第１ソース電極および前記第１ドレイン電極は、前記層間誘電体層の前記ベース基板から遠い側にあり、
    前記複数のコンデンサ電極の各々、前記第１ドレイン電極及び前記層間誘電体層は、第２蓄積コンデンサを構成し、
    複数のサブピクセル領域のうちの１つのサブピクセル領域に蓄積コンデンサを構成するように、前記第１蓄積コンデンサと前記第２蓄積コンデンサとが互いに並列に接続される
    ことを特徴とするアレイ基板。
  10. 請求項９に記載のアレイ基板において、
    前記層間誘電体層は、約５０００Å～約７０００Åの範囲の厚さを有する
    ことを特徴とするアレイ基板。
  11. 請求項９に記載のアレイ基板において、
    前記ベース基板上の前記第１ドレイン電極の正投影は、前記ベース基板上の前記複数のコンデンサ電極の１つのコンデンサ電極の正投影と少なくとも部分的に重なる
    ことを特徴とするアレイ基板。
  12. 請求項１１に記載のアレイ基板において、
    前記ベース基板上の前記第１ドレイン電極の正投影は、前記ベース基板上の前記複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影と実質的に重なる
    ことを特徴とするアレイ基板。
  13. 請求項１に記載のアレイ基板において、
    前記第１活性層は、前記第２活性層よりも大きい面積を有し、
    前記第１活性層と前記第２活性層とは互いに絶縁される
    ことを特徴とするアレイ基板。
  14. 請求項１３に記載のアレイ基板において、
    前記第１活性層と前記第２活性層は同一層にあり、互いに離間している
    ことを特徴とするアレイ基板。
  15. 請求項１４に記載のアレイ基板において、
    前記第１活性層と前記第２活性層とは同一層にあり、
    前記第１ゲート電極、前記第２ゲート電極、および前記複数のコンデンサ電極は同一層にあり、
    前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極は、同一層にある
    ことを特徴とするアレイ基板。
  16. 請求項１乃至１５のいずれか１項に記載のアレイ基板において、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の有機発光ダイオードをさらに備え、
    前記複数の有機発光ダイオードの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間の有機発光層とを含み、
    前記第１電極は前記第１ドレイン電極に電気的に接続される
    ことを特徴とするアレイ基板。
  17. 請求項１乃至１６のいずれか１項に記載のアレイ基板を備える
    ことを特徴とする表示装置。
  18. 複数のサブピクセル領域を有するアレイ基板を製造する方法であって、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ形成される複数の第１薄膜トランジスタをベース基板上に形成するステップと、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ複数のコンデンサ電極を形成するステップと、
    前記複数の第１薄膜トランジスタの各々を形成するステップは、第１活性層を形成するステップと、第１ゲート電極を形成するステップと、第１ソース電極を形成するステップ
    と、第１ドレイン電極を形成するステップとを含み、
    前記第１活性層を形成するステップは、第１半導体チャネル部を形成するステップと、前記第１ドレイン電極に電気的に接続される第１導電部を形成するするステップと、前記第１ソース電極に電気的に接続される第２導電部を形成するするステップとを含み、
    前記第１半導体チャネル部と前記第１ゲート電極は、前記ベース基板上の前記第１半導体チャネル部の正投影が、前記ベース基板上の前記第１ゲート電極の正投影と少なくとも部分的に重なるように形成され、
    前記複数のコンデンサ電極の各々は、前記複数の第１薄膜トランジスタのうちの１つの薄膜トランジスタの第１ゲート電極に電気的に接続され、絶縁層によって前記第１活性層と絶縁されるように形成され、
    前記複数のコンデンサ電極及び前記複数の第１薄膜トランジスタは、前記ベース基板上の前記複数のコンデンサ電極のうちの１つのコンデンサ電極の正投影が、前記ベース基板上の前記複数の第１薄膜トランジスタのうちの１つの第１薄膜トランジスタの前記第１導電部の正投影と少なくとも部分的に重なるように形成され、
    前記複数のコンデンサ電極の各々、前記絶縁層、および前記複数の第１薄膜トランジスタのうちの１つの第１薄膜トランジスタの前記第１導電部は、前記複数のサブピクセル領域のうちの１つのサブピクセル領域に第１蓄積コンデンサを構成し、
    前記複数のサブピクセル領域のうちのサブピクセル領域ごとにそれぞれ複数の第２薄膜トランジスタを形成するステップ、をさらに含み、
    前記複数の第２薄膜トランジスタの各々を形成するステップは、第２活性層を形成するステップと、第２ゲート電極を形成するステップと、第２ソース電極を形成するステップと、第２ドレイン電極を形成するステップとを含み、
    前記第２活性層を形成するステップは、第２半導体チャンネル部を形成するステップと、前記第２ソース電極に電気的に接続される第３導電部を形成するするステップと、前記第２ドレイン電極に電気的に接続される第４導電部を形成するステップとを含み、
    前記複数のコンデンサ電極のうちの１つは、前記第２ドレイン電極を介して前記第１ゲート電極に電気的に接続されるように形成される
    ことを特徴とするアレイ基板の製造方法。
  19. 請求項１８に記載のアレイ基板の製造方法において、
    前記第１活性層を形成するステップは、
    前記ベース基板上に第１半導体材料層を形成するステップと、
    第１半導体材料層の第１部分および第２部分に導電処理を施すことにより、前記第１導電部および前記第２導電部を形成するステップと、を含み、
    第２半導体材料層の第１部分と第２部分との間にある第１半導体材料層の第３部分には実質的に導電処理を施さず、第１チャネル部が形成される
    ことを特徴とするアレイ基板の製造方法。
  20. 請求項１９に記載のアレイ基板の製造方法において、
    前記導電処理は、プラズマを用いて行われる
    ことを特徴とするアレイ基板の製造方法。
  21. 請求項１８に記載のアレイ基板の製造方法において、
    前記第２活性層を形成するステップは、
    前記ベース基板上に第２半導体材料層を形成するステップと、
    前記第２半導体材料層の第１部分および第２部分に導電処理を施すことにより、前記第３導電部および前記第４導電部を形成するステップと、を含み、
    前記第２半導体材料層の前記第１部分と前記第２部分との間にある前記第２半導体材料層の第３部分には前記導電処理を実質的に施さず、第２チャネル部が形成される
    ことを特徴とするアレイ基板の製造方法。
  22. 請求項２１に記載のアレイ基板の製造方法において、
    導電処理はプラズマを用いて行われる
    ことを特徴とするアレイ基板の製造方法。
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