TWI803311B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置及其製造方法。半導體裝置包括基板、半導體結構、閘介電層以及閘極。半導體結構設置於基板之上，半導體結構包括兩個厚部以及位於兩個厚部之間的薄部，兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。閘極設置於閘介電層上。閘極的寬度大於薄部的寬度，且閘極在基板的頂面的法線方向上重疊於部分兩個厚部及薄部。至少部分兩個厚部的電阻率隨著靠近基板而增加。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種包括金屬氧化物半導體的半導體裝置及其製造方法。

一般來說，薄膜電晶體的半導體層可分為通道區及摻雜區。若摻雜區的載子濃度高，且摻雜區與通道區之間出現突然下降的載子濃度，會使薄膜電晶體在大電流的操作過程中於靠近汲極處出現很高的橫向電場，並導致半導體裝置劣化。然而，若為了避免半導體裝置劣化而降低摻雜區的載子濃度，會使半導體裝置的操作電流不足。因此，如何使半導體裝置在保有足夠的操作電流表現下，同時減小靠近汲極處的橫向電場是目前需改善的問題。

本發明提供一種半導體裝置及其製造方法，可減小靠近 汲極處的橫向電場，以提升半導體裝置的可靠度。

本發明的半導體裝置包括基板、半導體結構、閘介電層以及閘極。半導體結構設置於基板之上，半導體結構包括兩個厚部以及位於兩個厚部之間的薄部，兩個厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。閘極設置於閘介電層上。閘極的寬度大於薄部的寬度，且閘極在基板的頂面的法線方向上重疊於部分兩個厚部及薄部。至少部分兩個厚部的電阻率隨著靠近基板而增加。

本發明的半導體裝置的製造方法包括以下步驟。提供基板。形成半導體結構於基板之上，其中半導體結構包括兩個厚部以及位於兩個厚部之間的薄部，兩個厚部的厚度大於薄部的厚度。形成閘介電層於半導體結構上。形成閘極於閘介電層上，其中閘極的寬度大於薄部的寬度，閘極在基板的頂面的法線方向上重疊於部分兩個厚部及薄部。調整半導體結構的電阻率，以使至少部分兩個厚部的電阻率隨著靠近基板而增加。

1,2,3,4:半導體裝置

100:基板

110:緩衝層

120,120’:半導體結構

122,122’:第一金屬氧化物半導體層

122a,124a,122a’,124a’:第一島狀結構

122b,124b,122b’,124b’:第二島狀結構

124,124’:第二金屬氧化物半導體層

130:閘介電層

140:閘極

150:層間介電層

162:源極

164:汲極

ch:通道區

ch1:第一通道區

ch2:第二通道區

ch2’:第二部分

dp:摻雜區

dp’:第一部分

p1:厚部

p2:薄部

S1:頂面

S2:底面

t1,t2,T,T’:厚度

w1,w2:寬度

ND:方向

O1:第一開口

O2:第二開口

P1:摻雜製程

P2:退火製程

V1,V2,V1’,V2’:貫孔

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

圖2A至2C是依照本發明圖1的實施例的一種製造流程的剖面示意圖。

圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。

圖4是依照本發明圖3的實施例的一種製造流程的剖面示意圖。

圖5是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。

圖6是依照本發明圖5的實施例的一種製造流程的剖面示意圖。

圖7是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。

圖8A至圖8B是依照本發明圖7的實施例的一種製造流程的剖面示意圖。

圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。

請參照圖1，半導體裝置1包括基板100、半導體結構120、閘介電層130以及閘極140。在本實施例中，半導體裝置1還包括緩衝層110、層間介電層150、源極162以及汲極164。

基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料(例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料)或是其他可適用的材料。若使用導電材料或金屬時，則 在基板100上覆蓋一層絕緣層(未繪示)，以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯(polyethylene terephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚醯亞胺(polyimide,PI)或金屬軟板(Metal Foil)或其他可撓性材質。緩衝層110位於基板100上，緩衝層110的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。

半導體結構120設置於基板100與緩衝層110之上。半導體結構120包括兩個厚部p1以及位於兩個厚部p1之間的薄部p2。半導體結構120的材料可以包括氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物。半導體結構120可以為單層或多層結構。閘介電層130設置於半導體結構120及緩衝層110上，閘極140設置於閘介電層130上。層間介電層150設置於閘介電層130上，並覆蓋閘極140。層間介電層150與閘介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。貫孔V1、V2貫穿層間介電層150及閘介電層130，且分別重疊於兩個厚部p1。源極162以及汲極164位於層間介電層150上，且分別填入貫孔V1、V2以電性連接至半導體結構120。

在本實施例中，兩個厚部p1的厚度T大於薄部p2的厚度T’。舉例來說，兩個厚部p1的厚度T可以在7nm至120nm之間，薄部p2的厚度T’可以在2nm至60nm之間。至少部分兩個厚部p1的電阻率隨著靠近基板100而增加。舉例來說，在兩個厚部p1中，靠近兩個厚部p1的頂面S1的電阻率小於靠近兩個厚部p1的底面S2的電阻率。其中兩個厚部p1的電阻率可透過摻雜濃度的變化或氧空缺濃度的變化來改變。舉例來說，在一些實施例中，至少部分兩個厚部p1的銦濃度隨著靠近基板100而減少。在一些實施例中，至少部分兩個厚部p1的氧濃度隨著靠近基板100而增加。在一些實施例中，至少部分兩個厚部p1(例如厚部p1的摻雜區dp)的氫濃度隨著靠近基板100而減少。由於半導體結構120的兩個厚部p1的厚度T大於薄部p2的厚度T’，且至少部分兩個厚部p1的電阻率隨著靠近基板100而增加，可減少半導體結構120在靠近汲極164處(於後述說明)因橫向電場而產生的熱載子效應。

在本實施例中，閘極140的寬度w1大於薄部p2的寬度w2，且閘極140在基板100的頂面的法線方向ND上可重疊於部分兩個厚部p1及薄部p2。舉例來說，薄部p2在基板100的頂面的法線方向ND上可以完全重疊於閘極140，兩個厚部p1在基板100的頂面的法線方向ND上可分別部分重疊於閘極140。在一些實施例中，閘極140的寬度w1與薄部p2的寬度w2比(w1/w2)為1.05~3。

半導體結構120的薄部p2可構成第一通道區ch1，半導體結構120的兩個厚部p1各自包括摻雜區dp以及第二通道區ch2。在一些實施例中，兩個厚部p1在基板100的頂面的法線方向ND上不與閘極140重疊的部分可為摻雜區dp，兩個厚部p1在基板100的頂面的法線方向ND上與閘極140重疊的部分可為第二通道區ch2，兩個厚部p1靠近薄部p2的部分(第二通道區ch2)的氫濃度低於兩個厚部p1遠離薄部p2的部分(摻雜區dp)的氫濃度。摻雜區dp的電阻率隨著靠近基板100而增加。舉例而言，摻雜區dp的氫濃度隨著靠近基板100而減少，摻雜區dp的氧空缺濃度隨著靠近基板100而減少。由於摻雜區dp的電阻率隨著靠近基板100而增加，在汲極164處之摻雜區dp靠近基板100的下部可以作為低摻雜汲極(Lightly Doped Drain，LDD)結構，進而減小通道區ch(包含第一通道區ch1以及第二通道區ch2)與摻雜區dp之間因為橫向電場而產生的熱載子效應，以提升半導體裝置1的可靠度。此外，由於源極162與汲極164接觸了摻雜區dp中電阻率較低的上部，因此，源極162與摻雜區dp之間的界面電阻以及汲極164與摻雜區dp之間的界面電阻可以被減小，藉此提升半導體裝置1的操作電流。

圖2A至2C是依照本發明圖1的實施例的一種製造流程的剖面示意圖。

請參照圖2A，提供基板100，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之 後形成半導體結構120’於緩衝層110上。半導體結構120’的形成方法例如可透過沉積一金屬氧化物半導體材料層(未繪示)於緩衝層110上，再透過蝕刻製程圖案化金屬氧化物半導體材料層，以形成半導體結構120’，其中半導體結構120’包括兩個厚部p1以及位於兩個厚部p1之間的一薄部p2，兩個厚部p1的厚度T大於薄部p2的厚度T’。

請參照圖2B，形成閘介電層130於半導體結構120’上。舉例來說，閘介電層130是共形地形成於半導體結構120’及緩衝層110上，也就是說，閘介電層130可覆蓋半導體結構120’的頂面及側壁。

請參照圖2C，形成閘極140於閘介電層130上。閘極140的形成方法例如是先沉積一閘極材料層(未繪示)於閘介電層130上，之後再透過蝕刻製程形成閘極140。閘極140的寬度w1大於薄部p2的寬度w2，閘極140在基板100的頂面的法線方向ND上可重疊於部分兩個厚部p1及薄部p2。

請繼續參照圖2C，調整半導體結構120的電阻率，以使至少部分兩個厚部p1的電阻率隨著靠近基板100而增加。舉例來說，以閘極140為遮罩，對半導體結構120’進行摻雜製程P1，以形成包括摻雜區dp、第一通道區ch1以及第二通道區ch2的半導體結構120。半導體結構120的兩個厚部p1未被閘極140覆蓋的部分透過摻雜製程P1形成摻雜區dp，兩個厚部p1被閘極140覆蓋的部分則構成第二通道區ch2，且摻雜區dp的電阻率隨著靠近 100基板而增加。舉例來說，在一些實施例中，在進行摻雜製程P1之後，至少部分兩個厚部p1的銦濃度隨著靠近基板100而減少或使至少部分兩個厚部p1的氫濃度隨著靠近基板100而減少，進而使至少部分兩個厚部p1的電阻率隨著靠近100基板而增加。半導體結構120中與閘極140在基板100的頂面的法線方向ND上重疊的薄部p2可構成第一通道區ch1。

在一些實施例中，由於閘極140的寬度w1大於薄部p2的寬度w2，且閘極140在基板100的頂面的法線方向ND上重疊於部分兩個厚部p1及薄部p2，在進行摻雜製程P1後可以形成厚度不同的第一通道區ch1以及第二通道區ch2，其中第二通道區ch2的厚度大於第一通道區ch1的厚度。

之後，請參照圖1，形成層間介電層150於閘介電層130上，並覆蓋閘極140。接著，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1的摻雜區dp。然後，形成源極162以及汲極164於層間介電層150之上，並填入貫孔V1、V2中，以與厚部p1的摻雜區dp電性連接。

經過上述製程後可大致上完成半導體裝置1的製作。

圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分 的說明可參考前述實施例，在此不贅述。

請參考圖3，圖3的半導體裝置2與圖1的半導體裝置1的主要差異在於：半導體裝置2的半導體結構120包括第一金屬氧化物半導體層122及第二金屬氧化物半導體層124，第一金屬氧化物半導體層122位於基板100與第二金屬氧化物半導體層124之間。第一金屬氧化物半導體層122及第二金屬氧化物半導體層124的堆疊可構成半導體結構120的兩個厚部p1。舉例來說，在本實施例中，第一金屬氧化物半導體層122包括互相分離的第一島狀結構122a以及第二島狀結構122b。第一島狀結構122a與第二金屬氧化物半導體層124堆疊以構成其中一個厚部p1，且第二島狀結構122b與第二金屬氧化物半導體層124堆疊以構成其中另一個厚部p1。第二金屬氧化物半導體層124位於兩個厚部p1之間的區域可構成薄部p2。

在本實施例中，第一金屬氧化物半導體層122的厚度t1大於第二金屬氧化物半導體層124的厚度t2。舉例來說，第一金屬氧化物半導體層122的厚度t1可以在5nm至60nm之間，第二金屬氧化物半導體層124的厚度t2可以在2nm至60nm之間。半導體結構120的兩個厚部p1的厚度T基本上為第一金屬氧化物半導體層122的厚度t1與第二金屬氧化物半導體層124的厚度t2的總和，半導體結構120的薄部p2的厚度T’基本上等於第二金屬氧化物半導體層124的厚度t2。

在一些實施例中，第一金屬氧化物半導體層122與第二 金屬氧化物半導體層124可包括相同的金屬元素，但本發明不以此為限。在其他實施例中，第一金屬氧化物半導體層122與第二金屬氧化物半導體層124可包括不同的金屬元素。

在一些實施例中，第一金屬氧化物半導體層122的氧濃度高於第二金屬氧化物半導體層124的氧濃度，第一金屬氧化物半導體層122的銦濃度低於第二金屬氧化物半導體層124的銦濃度，第一金屬氧化物半導體層122的氫濃度低於第二金屬氧化物半導體層124的氫濃度，因此，部分半導體結構120的兩個厚部p1的電阻率隨著靠近基板100而增加，使在汲極164處之摻雜區dp靠近基板100的下部可以作為低摻雜汲極(Lightly Doped Drain，LDD)結構，進而可有效減小通道區ch(包含第一通道區ch1以及第二通道區ch2)與摻雜區dp之間因為橫向電場而產生的熱載子效應，以提升半導體裝置2的可靠度。

圖4是依照本發明圖3的實施例的一種製造流程的剖面示意圖。

請參考圖4，提供基板100，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’的形成方法例如可包括以下步驟。首先，形成第一金屬氧化物半導體層122’於緩衝層110及基板100之上，其中第一金屬氧化物半導體層122’具有第一開口O1，以使第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a以及第二島狀結構122b。然後，形成第二 金屬氧化物半導體層124’於第一金屬氧化物半導體層122’上，並填入第一開口O1中，其中第一金屬氧化物半導體層122’的厚度t1大於第二金屬氧化物半導體層124’的厚度t2。如此一來，位於第一開口O1中的部分第二金屬氧化物半導體層124’可構成半導體結構120’的薄部p2，第一金屬氧化物半導體層122’與覆蓋於其上的另一部分第二金屬氧化物半導體層124’可構成半導體結構120’的兩個厚部p1。

請參考圖3，半導體結構120’形成之後，可以接續類似於上述圖2B至2C及圖1的製造流程，以完成半導體裝置2的製作。詳細流程可參考前述實施例，在此不贅述。

圖5是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖5，圖5的半導體裝置3與圖1的半導體裝置1的主要差異在於：半導體裝置3的半導體結構120包括第一金屬氧化物半導體層122及第二金屬氧化物半導體層124，第一金屬氧化物半導體層122位於基板100與第二金屬氧化物半導體層124之間。第一金屬氧化物半導體層122及第二金屬氧化物半導體層124的堆疊構成半導體結構120的兩個厚部p1。舉例來說，在本實施例中，第二金屬氧化物半導體層124包括互相分離的第一島 狀結構124a以及第二島狀結構124b。第一島狀結構124a與第一金屬氧化物半導體層122堆疊以構成其中一個厚部p1，且第二島狀結構124b與第一金屬氧化物半導體層122堆疊以構成其中另一個厚部p1。第一金屬氧化物半導體層122位於兩個厚部p1之間的區域可構成薄部p2。

在本實施例中，第一金屬氧化物半導體層122的厚度t1小於第二金屬氧化物半導體層124的厚度t2。舉例來說，第一金屬氧化物半導體層122的厚度t1可以在2nm至60nm之間，第二金屬氧化物半導體層124的厚度t2可以在5nm至60nm之間。半導體結構120的兩個厚部p1的厚度T基本上為第一金屬氧化物半導體層122的厚度t1與第二金屬氧化物半導體層124的厚度t2的總和，半導體結構120的薄部p2的厚度T’基本上等於第一金屬氧化物半導體層122的厚度t1。

在一些實施例中，第一金屬氧化物半導體層122與第二金屬氧化物半導體層124可包括相同的金屬元素，但本發明不以此為限。在其他實施例中，第一金屬氧化物半導體層122與第二金屬氧化物半導體層124可包括不同的金屬元素。

在一些實施例中，第一金屬氧化物半導體層122的氧濃度高於第二金屬氧化物半導體層124的氧濃度，第一金屬氧化物半導體層122的銦濃度低於第二金屬氧化物半導體層124的銦濃度，第一金屬氧化物半導體層122的氫濃度低於第二金屬氧化物半導體層124的氫濃度，因此，部分半導體結構120的兩個厚部 p1的電阻率隨著靠近基板100而增加，使在汲極164處之摻雜區dp靠近基板100的下部可以作為低摻雜汲極(Lightly Doped Drain，LDD)結構，進而可有效減小通道區ch(包含第一通道區ch1以及第二通道區ch2)與摻雜區dp之間因為橫向電場而產生的熱載子效應，以提升半導體裝置3的可靠度。

圖6是依照本發明圖5的實施例的一種製造流程的剖面示意圖。

請參考圖6，提供基板100，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’的形成方法例如可包括以下步驟。首先，形成第一金屬氧化物半導體層122’於緩衝層110及基板100之上。然後，形成第二金屬氧化物半導體層124’於第一金屬氧化物半導體層122’上，其中第二金屬氧化物半導體層124’具有第二開口O2，以暴露出部分第一金屬氧化物半導體層122’，並使第二金屬氧化物半導體層124’包括互相分離的第一島狀結構124a’以及第二島狀結構124b’。第一金屬氧化物半導體層122’的厚度t1小於第二金屬氧化物半導體層124’的厚度t2。如此一來，被第二開口O2暴露出的部分第一金屬氧化物半導體層122’可構成半導體結構120’的薄部p2，第二金屬氧化物半導體層124’與被其覆蓋的另一部分第一金屬氧化物半導體層122’可構成半導體結構120’的兩個厚部p1。

請參考圖5，半導體結構120’形成之後，可以接續類似於 上述圖2B至2C及圖1的製造流程，以完成半導體裝置3的製作。詳細流程可參考前述實施例，在此不贅述。

圖7是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖7的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖7，圖7的半導體裝置4與圖1的半導體裝置1的主要差異在於：半導體裝置4的閘介電層130位於閘極140與半導體結構120之間，但兩個厚部p1在基板100的頂面的法線方向ND上與閘極140不重疊之部分不被閘介電層130覆蓋。貫孔V1’、V2’分離於閘介電層130，且貫孔V1’、V2’分別在基板100的頂面的法線方向ND上重疊於兩個厚部p1。源極162以及汲極164位於層間介電層150上，且分別填入貫孔V1’、V2’以電性連接至半導體結構120。

圖8A至圖8B是依照本發明圖7的實施例的一種製造流程的剖面示意圖。圖8A可為接續圖2B的步驟的半導體裝置的製造方法的剖視示意圖。關於圖2A至2B的步驟說明可參考前述實施例，在此不贅述。

請參考圖8A，形成閘極140於閘介電層130上，閘極140的寬度w1大於薄部p2的寬度w2，閘極140在基板100的頂面的法線方向ND上可重疊於部分兩個厚部p1及薄部p2。

請繼續參考圖8A，調整半導體結構120的電阻率，以使至少部分兩個厚部p1的電阻率隨著靠近基板100而增加。在本實施例中，先移除部分閘介電層130，以暴露出未與閘極140在基板100的頂面的法線方向ND上重疊的部分兩個厚部p1。移除部分閘介電層130的方法例如以閘極140為遮罩對閘介電層130執行乾式蝕刻或濕式蝕刻，但本發明不以此為限。接著，進行退火製程P2，退火製程P2的退火溫度可在200℃至400℃之間。由於閘介電層130暴露出未與閘極140在基板100的頂面的法線方向ND上重疊的部分兩個厚部p1，兩個厚部p1中的氧可自厚部p1被暴露出來的表面擴散至外部，藉此於部分兩個厚部p1中形成氧空缺較高且電阻率較低的第一部分dp’以及氧空缺較低且電阻率較高的第二部分ch2’，其中第二部分ch2’被閘介電層130所覆蓋，且第一部分dp’被閘介電層130暴露出來。在本實施例中，由於越靠近厚部p1的表面的氧越容易逸散至外部，因此透過退火製程P2可使兩個厚部p1的第一部分dp’中的氧濃度隨著靠近基板100而增加，且兩個厚部p1的第一部分dp’的氧空缺的數量隨著靠近基板100而減少，進而使半導體結構120的兩個厚部p1的第一部分dp’的電阻率隨著靠近基板100而增加。

請參考圖8B，在進行退火製程P2之後，以閘極140為遮罩對厚部p1的第一部分dp’進行摻雜製程P1，以於厚部p1中形成摻雜區dp以及第二通道區ch2，其中摻雜區dp對應第一部分dp’且第二通道區ch2對應第二部分ch2’，但本發明不以此為限。 在其他實施例中，在進行退火製程P2之後，可以不進行摻雜製程P1。

請參考圖7，形成層間介電層150於緩衝層110之上，並覆蓋閘極140與半導體結構120。之後，形成貫穿層間介電層150的貫孔V1’、V2’，且貫孔V1’、V2’分別重疊於兩個厚部p1。然後，形成源極162以及汲極164於層間介電層150之上，並填入貫孔V1’、V2’中，以與半導體結構120的摻雜區dp電性連接。

雖然在本實施例中，半導體結構120是以單層結構為例，但本發明不以此為限。在其他實施例中，半導體結構120也可以是如圖4或圖6所繪示的半導體結構120。

經過上述製程後可大致上完成半導體裝置4的製作。

1:半導體裝置

100:基板

110:緩衝層

120:半導體結構

130:閘介電層

140:閘極

150:層間介電層

162:源極

164:汲極

ch:通道區

ch1:第一通道區

ch2:第二通道區

dp:摻雜區

p1:厚部

p2:薄部

S1:頂面

S2:底面

T,T’:厚度

w1,w2:寬度

ND:方向

V1,V2:貫孔

Claims (17)

1. 一種半導體裝置，包括： 一基板； 一半導體結構，設置於該基板之上，該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，其中該兩個厚部的厚度大於該薄部的厚度； 一閘介電層，設置於該半導體結構上；以及 一閘極，設置於該閘介電層上，其中該閘極的寬度大於該薄部的寬度，且該閘極在該基板的一頂面的一法線方向上重疊於部分該兩個厚部及該薄部， 其中至少部分該兩個厚部的電阻率隨著靠近該基板而增加。
2. 如請求項1所述的半導體裝置，其中該半導體結構包括一第一金屬氧化物半導體層及一第二金屬氧化物半導體層，其中該第一金屬氧化物半導體層位於該基板與該第二金屬氧化物半導體層之間，且該第一金屬氧化物半導體層及該第二金屬氧化物半導體層的堆疊構成該兩個厚部。
3. 如請求項2所述的半導體裝置，其中該第二金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構，其中該第一島狀結構與該第一金屬氧化物半導體層堆疊以構成其中一個厚部，且該第二島狀結構與該第一金屬氧化物半導體層堆疊以構成其中另一個厚部。
4. 如請求項3所述的半導體裝置，其中該薄部包括該第一金屬氧化物半導體層位於該兩個厚部之間的區域，該第一金屬氧化物半導體層的厚度小於該第二金屬氧化物半導體層的厚度。
5. 如請求項2所述的半導體裝置，其中該第一金屬氧化物半導體層包括互相分離的一第一島狀結構以及一第二島狀結構，其中該第一島狀結構與該第二金屬氧化物半導體層堆疊以構成其中一個厚部，且該第二島狀結構與該第二金屬氧化物半導體層堆疊以構成其中另一個厚部。
6. 如請求項5所述的半導體裝置，其中該薄部包括該第二金屬氧化物半導體層位於該兩個厚部之間的區域，該第一金屬氧化物半導體層的厚度大於該第二金屬氧化物半導體層的厚度。
7. 如請求項2所述的半導體裝置，其中該第一金屬氧化物半導體層與該第二金屬氧化物半導體層包括相同的金屬元素。
8. 如請求項2所述的半導體裝置，其中該第一金屬氧化物半導體層與該第二金屬氧化物半導體層包括不同的金屬元素。
9. 如請求項1所述的半導體裝置，其中該兩個厚部的厚度在7 nm至120 nm之間，該薄部的厚度在2 nm至60 nm之間。
10. 如請求項2所述的半導體裝置，其中該第一金屬氧化物半導體層的氧濃度高於該第二金屬氧化物半導體層的氧濃度，且該第一金屬氧化物半導體層的銦濃度低於該第二金屬氧化物半導體層的銦濃度。
11. 如請求項1所述的半導體裝置，其中該兩個厚部靠近該薄部的部分的氫濃度低於該兩個厚部遠離該薄部的部分的氫濃度。
12. 一種半導體裝置的製造方法，包括： 提供一基板； 形成一半導體結構於該基板之上，其中該半導體結構包括兩個厚部以及位於該兩個厚部之間的一薄部，該兩個厚部的厚度大於該薄部的厚度； 形成一閘介電層於該半導體結構上； 形成一閘極於該閘介電層上，其中該閘極的寬度大於該薄部的寬度，該閘極在該基板的頂面的法線方向上重疊於部分該兩個厚部及該薄部；以及 調整該半導體結構的電阻率，以使至少部分該兩個厚部的電阻率隨著靠近該基板而增加。
13. 如請求項12所述的半導體裝置的製造方法，其中調整該半導體結構的電阻率的步驟包括： 以該閘極為遮罩，對未與該閘極在該基板的頂面的法線方向上重疊的部分該兩個厚部進行摻雜製程。
14. 如請求項12所述的半導體裝置的製造方法，其中調整該半導體結構的電阻率的步驟包括： 移除部分該閘介電層，以暴露出未與該閘極在該基板的頂面的法線方向上重疊的該兩個厚部的兩個第一部分；以及 進行退火製程，使該兩個第一部分中的氧自該兩個厚部的表面擴散至外部，以使該兩個第一部分的氧濃度隨著靠近該基板而增加。
15. 如請求項14所述的半導體裝置的製造方法，其中該退火製程的退火溫度在200℃至400℃之間。
16. 如請求項12所述的半導體裝置的製造方法，其中形成該半導體結構於該基板之上的步驟包括： 形成一第一金屬氧化物半導體層於該基板之上，其中該第一金屬氧化物半導體層具有一第一開口；以及 形成一第二金屬氧化物半導體層於該第一金屬氧化物半導體層上，並填入該第一開口中，其中該第一金屬氧化物半導體層的厚度大於該第二金屬氧化物半導體層的厚度， 其中位於該第一開口中的部分該第二金屬氧化物半導體層構成該薄部，該第一金屬氧化物半導體層與覆蓋於其上的另一部分該第二金屬氧化物半導體層構成該兩個厚部。
17. 如請求項12所述的半導體裝置的製造方法，其中形成該半導體結構於該基板之上的步驟包括： 形成一第一金屬氧化物半導體層於該基板之上；以及 形成一第二金屬氧化物半導體層於該第一金屬氧化物半導體層上，其中該第二金屬氧化物半導體層具有一第二開口，以暴露出部分該第一金屬氧化物半導體層， 其中該第一金屬氧化物半導體層的厚度小於該第二金屬氧化物半導體層的厚度， 其中被該第二開口暴露出的部分該第一金屬氧化物半導體層構成該薄部，該第二金屬氧化物半導體層與被其覆蓋的另一部分該第一金屬氧化物半導體層構成該兩個厚部。

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