JP6678830B1 - 薄膜トランジスタ基板、その製造方法及びそれを備えた液晶表示装置 - Google Patents

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Abstract

ＴＦＴの特性を安定化可能な技術を提供することを目的とする。ＴＦＴ基板１００は、酸化物半導体層６と、酸化物半導体層６と接続され、酸化物半導体層６上で互いに離間されたソース電極４及びドレイン電極５と、保護絶縁膜７を覆う、水素を含むＳｉＮ膜８とを備える。ＳｉＮ膜８は、平面視における酸化物半導体層８のうちのソース電極４とドレイン電極５との間の第１領域の少なくとも一部の上方に配設された第１開口部１２を有する。

Description

本発明は、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、薄膜トランジスタ基板を備えた液晶表示装置に関する。
従来の一般的な薄型パネルの１つである液晶表示装置（Liquid Crystal Display：ＬＣＤ）は、その低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられていた。しかしながら、近年では、液晶表示装置は、ＴＶ用途など広く用いられている。また、液晶表示装置で問題となる視野角の広さ、コントラストの制限または動画対応の高速応答への追従が困難であるといった問題を解決するため、ＥＬ（Electro-Luminescence）素子のような発光体を画素部に用いたＥＬ表示装置も次世代の薄型パネル用デバイスとして用いられるようになってきている。なお、ＥＬ素子は、自発光型で、広視野角、高コントラスト、高速応答等の液晶表示装置にはない特徴を有する。
これらの表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴと記す）には、チャネル層（活性層）として半導体層を用いたＭＯＳ（Metal Oxide Semiconductor）構造が多用される。ＭＯＳ構造のＴＦＴの種類には、逆スタガ型（ボトムゲート型）やトップゲート型などがある。また、チャネル層の半導体層には、非晶質Ｓｉ膜や多結晶Ｓｉ膜等が用いられる。例えば、小型の表示パネルでは、表示領域の開口率の向上の観点、解像度の向上、ゲートドライバなどの駆動回路部をＴＦＴによって構成する必要性などの観点から、多結晶Ｓｉ膜を使用することが多い。しかしながら、最近では、アモルファスシリコンよりも高移動度であり、かつ低温成膜が可能なＩｎＧａＺｎＯ系の酸化物半導体層がＴＦＴのチャネル層に使用されるようになってきている。
ところで、表示装置に用いられるＴＦＴは、ガラス基板などの透明基板上に配設され、バックライトからの光照射を常に受けた状態で使用されることが多い。このような表示装置にでは、バックライトには一般的に白色ＬＥＤ（Light Emitting Diode）が用いられており、白色ＬＥＤの発光スペクトルは波長４５０ｎｍ付近で強いピークを有する。ＩｎＧａＺｎＯ系の酸化物半導体層のエネルギーバンドギャップは、例えば３．１ｅＶ程度であるため、可視光に対しては透明である。しかしながら、エネルギーバンド内には、波長４５０ｎｍ付近の光によって励起されることによってキャリアを生成する準位が存在する。このため、光照射下でのゲートへの負電圧印可により、ＴＦＴの特性バラツキや特性変動を引き起こす問題がある。
さらに、同一ガラス基板上に画素ＴＦＴと駆動回路ＴＦＴとが配設された構成では、画素部と駆動回路部とでＴＦＴにかかる電圧ストレスが異なる。このため、画素ＴＦＴの特性変動と周辺駆動回路ＴＦＴの特性変動とを同時に抑制するのが困難であるという問題がある。そこで、上記のようなＴＦＴの特性変動を抑制するために、例えば特許文献１の技術では、駆動回路ＴＦＴにのみ保護絶縁膜上部に導電層を配設することによって、閾値電圧を調整し、駆動回路ＴＦＴの電気特性を安定化している。
特開２０１１−５４９４６号公報
しかしながら、従来技術では、例えば画素ＴＦＴなどの特性変動を抑制するのが難しいという問題があった。特に、ゲート絶縁膜の特性を安定化するための水素を含むＳｉＮ膜を備える構成では、当該水素が原因で画素ＴＦＴなどの特性が変動してしまうという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ＴＦＴの特性を安定化可能な技術を提供することを目的とする。
本発明に係る薄膜トランジスタ基板は、基板と、前記基板上に選択的に配設された第１ゲート電極と、前記第１ゲート電極を覆う第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配設され、平面視で前記第１ゲート電極と重なる第１酸化物半導体層と、前記第１酸化物半導体層と接続され、前記第１酸化物半導体層上で互いに離間された第１ソース電極及び第１ドレイン電極と、前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極を覆う第１保護絶縁膜と、前記第１保護絶縁膜を覆う、水素を含む第１ＳｉＮ膜とを備え、前記第１ＳｉＮ膜は、平面視における前記第１酸化物半導体層のうちの前記第１ソース電極と前記第１ドレイン電極との間の第１領域の一部の上方に等間隔で配設された複数の第１開口部を有し、かつ、前記一部以外の前記第１領域の上方に存在する。
本発明によれば、第１ＳｉＮ膜は、平面視における第１酸化物半導体層のうちの第１ソース電極と第１ドレイン電極との間の第１領域の少なくとも一部の上方に配設された第１開口部を有する。このような構成によれば、ＴＦＴの特性を安定化できる。
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
関連ＴＦＴ基板の全体構成を模式的に示す平面図である。 ＴＦＴ基板を備える液晶表示装置の構成の一例を示す断面図である。 関連ＴＦＴ基板の別の全体構成を模式的に示す平面図である。 実施の形態１に係るＴＦＴ基板の構成を示す平面図である。 実施の形態１に係るＴＦＴ基板の構成を示す断面図である。 実施の形態１に係るＴＦＴ基板の一部の構成を示す平面図である。 実施の形態１に係るＴＦＴのストレス前後のＩｄ−Ｖｇ特性を示す図である。 実施の形態１に係るＴＦＴ基板の別構成を示す断面図である。 実施の形態１に係るＴＦＴ基板の構成を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を示すフローチャートである。 実施の形態２に係るＴＦＴ基板の構成を示す平面図である。 実施の形態２に係るＴＦＴ基板の構成を示す断面図である。 実施の形態３に係るＴＦＴ基板の構成を示す断面図である。 実施の形態４に係るＴＦＴ基板の構成を示す断面図である。 実施の形態５に係るＴＦＴ基板の構成を示す断面図である。
＜関連薄膜トランジスタ基板＞
まず、本発明の実施の形態に係る薄膜トランジスタ基板について説明する前に、これと関連する薄膜トランジスタ基板（以下、「関連ＴＦＴ基板」と記す）について説明する。
図１は、関連ＴＦＴ基板１００ａの全体構成を模式的に示す平面図である。関連ＴＦＴ基板１００ａにはＴＦＴ（薄膜トランジスタ）が配設されている。このＴＦＴは、例えば液晶表示装置及び電界発光型ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）が有する画素部及び駆動回路部のスイッチングデバイスなどに用いられる。
図２は、液晶表示装置の構成の一例を示す断面図である。図２の液晶表示装置は、液晶パネル７１と、バックライトユニット７２と、フレーム７３とを備える。液晶パネル７１は、関連ＴＦＴ基板１００ａと、対向基板７１ａと、シール材７１ｂと、液晶層７１ｃと、図示しない駆動用プリント基板とを備える。関連ＴＦＴ基板１００ａ及び対向基板７１ａは、これらの端部に配設されたシール材７１ｂを介して重ね合わされ、関連ＴＦＴ基板１００ａと対向基板７１ａとの間に液晶層７１ｃが挟まれる。駆動用プリント基板は、画像信号や駆動電力を供給するための電子回路基板であり、液晶パネル７１の外部と接続される部分でもある。
液晶パネル７１の外周に配設されたフレーム７３は、液晶パネル７１を保持するとともに、関連ＴＦＴ基板１００ａに関して対向基板７１ａと逆側に配設されたバックライトユニット７２を保持する。また、平面視において関連ＴＦＴ基板１００ａの端には額縁領域２３が規定され、その内側には表示領域２４が規定される。
液晶表示装置は、一般に、ＴＦＴ基板１００と対向基板とを含む液晶パネル（図示せず）と、この液晶パネルに接続される駆動用プリント基板（図示せず）と、バックライトユニット（図示せず）とを備える。液晶パネルは、ＴＦＴ基板１００と対向基板との間に液晶層が挟まれた構造を有する。バックライトユニットは、ＴＦＴ基板１００に関して対向基板と逆側、つまりＴＦＴ基板１００よりも下側に配設される。
図１に示すように、ＴＦＴ基板１００では、画素ＴＦＴ３０を含む画素部（画素領域）がマトリクス状に配列されてなる表示領域２４と、表示領域２４を囲むように表示領域２４の周辺に配設された額縁領域２３とが規定されている。
表示領域２４には、複数のソース配線３２と複数のゲート配線３３とが互いに直交するように交差して配設され、ソース配線３２とゲート配線３３との各交差部に対応して画素ＴＦＴ３０及び画素電極９を含む画素部が配設されている。
額縁領域２３には、ゲート配線３３に駆動電圧を与える駆動回路部である走査信号駆動回路部２５と、ソース配線３２に駆動電圧を与える駆動回路部である表示信号駆動回路部２６とが配設されている。なお図１では、ゲート配線３３と走査信号駆動回路部２５との間の接続、及び、ソース配線３２と表示信号駆動回路部２６との間の接続については、詳細な図示が省略されている。
走査信号駆動回路部２５は、ゲート配線３３を順に選択し、選択したゲート配線３３にゲートオン電圧（駆動電圧）を印加する。これにより、選択したゲート配線３３に接続されている画素ＴＦＴ３０がオン状態になる。
表示信号駆動回路部２６は、オン状態の各画素ＴＦＴ３０に対して、ソース配線３２を介して、電圧（駆動電圧）を印加する。これにより、オン状態の各画素ＴＦＴ３０を介して対応する画素電極９に電荷が蓄積される。表示信号駆動回路部２６は、画素電極９に供給する電荷を、各画素部の階調レベルに応じて制御する。
上述した走査信号駆動回路部２５は、図１に示すように、それぞれが駆動回路ＴＦＴ（ここではＮＭＯＳトランジスタＴ１〜Ｔ３）を有する、複数の駆動電圧発生回路ＳＣを含んでいる。なお、オン状態の駆動回路ＴＦＴには、ドレインからソースに電流が流れるものとする。
図１に示した駆動電圧発生回路ＳＣでは、クロック信号ＣＬＫがＮＭＯＳトランジスタＴ１のドレインに与えられる。ＮＭＯＳトランジスタＴ１のソースはＮＭＯＳトランジスタＴ２のドレインに接続され、ＮＭＯＳトランジスタＴ２のソースに接地電位ＶＳＳが与えられる。ＮＭＯＳトランジスタＴ１，Ｔ２間の接続ノードＮ１は、キャパシタＣ１を介して、ＮＭＯＳトランジスタＴ１のゲート及びＮＭＯＳトランジスタＴ３のソースに接続されている。ＮＭＯＳトランジスタＴ３のドレインには電源電位ＶＤＤが与えられる。上記接続ノードＮ１は、駆動電圧発生回路ＳＣの出力ノードであり、対応するゲート配線３３に駆動電圧を与える。
ＮＭＯＳトランジスタＴ３のゲートに与えられる信号によってＮＭＯＳトランジスタＴ３がオンすると、ＮＭＯＳトランジスタＴ１がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力される。他方、ＮＭＯＳトランジスタＴ２のゲートに与えられる信号によってＮＭＯＳトランジスタＴ２がオン状態となると、接続ノードＮ１の電位は接地電位ＶＳＳに固定される。
クロック信号ＣＬＫが２０Ｖの正電圧であり、ＮＭＯＳトランジスタＴ１，Ｔ３のゲートに例えば２０Ｖ程度の正電圧が印加される場合、ゲート配線３３は２０Ｖの正電圧となり、これにつながる画素ＴＦＴ３０がオン状態となる。他方、ＮＭＯＳトランジスタＴ２のゲートに例えば２０Ｖ程度の正電圧が印加される場合、ゲート配線３３は接地電位ＶＳＳとなり、これにつながる画素ＴＦＴ３０がオフ状態となる。
表示領域２４には複数のゲート配線３３があり、順にゲート配線３３が選択され画素ＴＦＴ３０がオフ状態となる。したがって、画素ＴＦＴ３０をオン状態にするために一本のゲート配線３３に正電圧が印加される時間的割合は、およそ１／（表示領域２４内のゲート配線３３の本数）である。したがって、ＮＭＯＳトランジスタＴ１，Ｔ３のゲートに正電圧がかかる時間的割合は、およそ１／（表示領域２４内のゲート配線３３の本数）である。
一方、画素ＴＦＴ３０をオフ状態とするためには、当該画素ＴＦＴ３０につながるゲート配線３３に接地電位ＶＳＳを印加する必要がある。接地電位ＶＳＳは例えば−５Ｖである。
一本のゲート配線３３に接地電位ＶＳＳが印加される時間は、これにつながる画素ＴＦＴ３０がオフ状態となる時間に相当し、その時間的割合は、およそ１−１／（表示領域２４内のゲート配線３３の本数）に相当する。ＶＳＳ印加状態を維持するにはＮＭＯＳトランジスタＴ２をオン状態にしておく必要があることから、ＮＭＯＳトランジスタＴ２のゲートに２０Ｖ程度の正電圧が印加される時間的割合は、およそ１−１／（表示領域２４内のゲート配線３３の本数）となる。
このように走査信号駆動回路部２５のＮＭＯＳトランジスタＴ１〜Ｔ３では、ゲートへの電圧ストレスが異なることによって、駆動回路ＴＦＴ（ＮＭＯＳトランジスタＴ１〜Ｔ３）の電気特性が異なり、この結果、ＬＣＤの表示等の特性変動が生じる。さらに、駆動回路ＴＦＴは、画素ＴＦＴ３０に比べて、ゲートへの正電圧ストレスが大きくかかるものがあるため、駆動回路ＴＦＴの特性バラツキや特性変動を引き起こす。
なお以上の説明では、駆動回路ＴＦＴのゲートにかかる正電圧は２０Ｖであるとしたが、１０〜５０Ｖの範囲が考えられる。この場合、駆動回路ＴＦＴの特性変動に対してマージンが広がる。しかし、正電圧が高くなるほどゲートへのストレスが増大し、駆動回路ＴＦＴの特性変動が大きくなるため、両者のバランスが適切にとられた電圧が、駆動回路ＴＦＴのゲートにかかる正電圧として選択される。
また以上の説明では、駆動電圧発生回路ＳＣが３個の駆動回路ＴＦＴから構成されたが、これに限ったものではない。ゲート電圧にかかる時間を分散させるなどストレスの緩和、及び、安定性向上などのために、駆動電圧発生回路ＳＣは、例えば４個以上の駆動回路ＴＦＴから構成されてもよい。
なお詳細な説明は省略するが、ソース配線３２に電圧を与える表示信号駆動回路部２６も、走査信号駆動回路部２５と同様に複数の駆動電圧発生回路を含んでいる。
図３は、関連ＴＦＴ基板１００ａの別の全体構成を模式的に示す平面図である。図３の関連ＴＦＴ基板１００ａでは、図１の関連ＴＦＴ基板１００ａに、共通電極配線３４と、共通電極配線３４に接続された保持容量電極３５とが追加されている。保持容量電極３５は、画素電極９における電荷の蓄積の保持を補助する役割があり、画素電極９に蓄積した電荷のリーク低減に効果がある。一方、保持容量電極３５によりバックライトからの光が遮蔽されるため、開口率が低下するという悪影響がある。このため、リーク及び開口率のどちらを優先するかによって、図１の構成及び図３の構成のどちらかを選択できる。
＜実施の形態１＞
本発明の実施の形態１に係るＴＦＴ基板１００の構成について説明する。なお、以下では、本実施の形態１に係るＴＦＴ基板１００が、バックチャネルエッチング構造と呼ばれる一般的なＴＦＴ構造を有する場合を一例として説明する。
図４は、本実施の形態１に係るＴＦＴ基板１００を有する液晶表示装置の構成の一例を示す平面図であり、ＴＦＴ基板１００の画素部の部分である画素ＴＦＴ基板の構成を例示したものである。なお、図４のＴＦＴ基板１００は、図１の関連ＴＦＴ基板１００ａに相当する基板である。図４に示すように、ＴＦＴ基板１００の画素ＴＦＴ基板は、ゲート配線３３の一部であるゲート電極２と、ソース配線３２の一部であるソース電極４と、ドレイン電極５とを備える。
図５は、図４のＡ−Ａ線に沿った断面図であり、本実施の形態１に係るＴＦＴ基板１００の画素ＴＦＴ基板の構成の一例を示す断面図である。
ＴＦＴ基板１００は、基板１と、第１ゲート電極であるゲート電極２と、第１ゲート絶縁膜であるゲート絶縁膜３、第１ソース電極であるソース電極４と、第１ドレイン電極であるドレイン電極５と、第１酸化物半導体層である酸化物半導体層６と、第１保護絶縁膜である保護絶縁膜７と、水素を含む第１ＳｉＮ膜であるＳｉＮ膜８と、画素電極９と、を備える。なお、Ｓｉは珪素、Ｎは窒素である。
ゲート電極２、ゲート絶縁膜３、ソース電極４、ドレイン電極５、酸化物半導体層６、保護絶縁膜７、及び、ＳｉＮ膜８は、基板１に配設された画素薄膜トランジスタである画素ＴＦＴ３０に含まれる。
ゲート電極２は、基板１上に選択的に配設されている。基板１は、例えばガラス基板や石英基板等の光透過性を有する絶縁性の基板である。ゲート電極２は、例えばアルミニウム等の金属材料を含む。なお、ゲート電極２は、上下面あるいはいずれか一方側の面に別組成の材料を含む多層構造であってもよい。
基板１及びゲート電極２上には、ゲート電極２を覆うゲート絶縁膜３が配設されている。ゲート絶縁膜３は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミナ膜等の絶縁性の材料のいずれか１つを含む単層、または、これらの複数を含む多層構造で構成されている。
酸化物半導体層６は、ゲート絶縁膜３上に配設され、平面視でゲート電極２と重なっている。この酸化物半導体層６は、画素ＴＦＴ３０のチャネルの役割を担う。酸化物半導体としては、Ｉｎ（インジウム）、Ｇａ（ガリウム）及びＺｎ（亜鉛）の元素を少なくとも１つ含む酸化物半導体、例えばＩｎＧａＺｎＯ系酸化物半導体を用いればよい。ただしこれに限ったものではなく、例えばＳｎ（スズ）、Ａｌ（アルミニウム）、Ｂ（ボロン）が含まれてもよい。
ソース電極４は、酸化物半導体層６の一端側部分の上部上及び側部上に配設され、酸化物半導体層６の一端側部分に接続されている。ドレイン電極５は、酸化物半導体層６の他端側部分の上部上及び側部上に配設され、酸化物半導体層６の他端側部分に接続されている。そして、ソース電極４及びドレイン電極５は、酸化物半導体層６上で互いに離間されている。ソース電極４及びドレイン電極５は、例えば、モリブデン、チタン、アルミニウム等の金属、またはそれらの金属の積層膜を含む。
酸化物半導体層６、ソース電極４及びドレイン電極５上には、酸化物半導体層６、ソース電極４及びドレイン電極５を覆う保護絶縁膜７が配設されている。本実施の形態１では、保護絶縁膜７は、ソース電極４及び酸化物半導体層６を被覆し、ドレイン電極５の一部上に設けられたコンタクトホール１１を除いてドレイン電極５を被覆する。保護絶縁膜７は、外部から侵入する水分等を抑制するために配設され、例えばシリコン酸化膜やシリコン窒化膜、アルミナ等を含む。
保護絶縁膜７上に、コンタクトホール１１を通じてドレイン電極５と接続された透明電極である画素電極９が配設されている。
保護絶縁膜７上には、保護絶縁膜７を覆う、水素を含むＳｉＮ膜８が配設されている。本実施の形態１では、画素電極９はＳｉＮ膜８下に配設されている。ＳｉＮ膜８は、外部から侵入する水分等を抑制する働きと、さらにＳｉＮ膜８の上に配設される共通電極（図５では図示せず）と画素電極９とを絶縁する役割とを有する。
ＳｉＮ膜８は、平面視における酸化物半導体層６のうちのソース電極４とドレイン電極５との間の第１領域の少なくとも一部の上方に配設された第１開口部を有している。なお、後述する実施の形態４の構成（図１４）のように、ＳｉＮ膜８の第１開口部は、必ずしも貫通されてなくてもよい。つまり、ＳｉＮ膜８は、第１開口部の底部を規定する薄肉部を有していてもよい。
図６は、平面視における酸化物半導体層６のうちのソース電極４とドレイン電極５との間の第１領域１３の一部の上方に配設された第１開口部１２を示す平面図である。なお、第１領域１３は、概ね酸化物半導体層６のチャネルに相当することから、以下では「チャネル１３」と記すこともある。図６に示すように、チャネル１３の一部の上方に配設された第１開口部１２には、ＳｉＮ膜８は存在しない。
ここで、ＳｉＮ膜８が第１開口部１２を有することによる効果について説明する。画素ＴＦＴ３０では、ゲートに負電圧が印加される時間が比較的長く、表示しているほとんどの時間、負電圧ストレスが酸化物半導体層６及びゲート絶縁膜３にかかる。さらに、液晶駆動状態では、バックライトからの光がＴＦＴに照射されることによって、酸化物半導体層６中の欠陥に起因したキャリアが生成される。
このキャリア生成に起因した正電荷が、チャネル１３近傍のゲート絶縁膜３と酸化物半導体層６との間の界面近傍に、負電圧ストレスにより引きつけられトラップされる。この結果、ＴＦＴの電気特性が変動してしまうことになる。このため、酸化物半導体層６中の欠陥を抑制すれば電気特性の変動を抑制することが可能となる。
この欠陥を抑制するには、酸化物半導体層６への水素の侵入を抑制することが効果的である。この理由は、酸化物半導体層６に侵入した水素は、酸化物半導体層６中の原子の結合を切断し、欠陥生成の原因となるからである。
支配的な水素供給源は、ＴＦＴ構成膜中最も水素濃度が高く、かつ、チャネル１３に比較的近いＳｉＮ膜８である。このことに鑑みて本実施の形態１では、酸化物半導体層６のチャネル１３上部にＳｉＮ膜８の第１開口部１２を設けている。このような構成によって、酸化物半導体層６のへの水素供給量を抑制することができ、その結果、画素ＴＦＴ３０の電気特性の変動を抑制することができる。次に、ストレス後の変動が抑制された結果について示す。
図７は、横軸をゲート電圧（Ｖｇ）、縦軸をドレイン電流（Ｉｄ）としたときの本実施の形態１に係るＴＦＴのＩｄ−Ｖｇ特性を、ストレス前後に関して示す図である。ストレス後の特性については、ＳｉＮ開口あり構造（図７の破線）及びＳｉＮ開口なし構造（図７の一点鎖線）のそれぞれの特性を示した。ストレス前の特性（図７の実線）については、これら構造の間に実質的な差異がなかったため一つのみ示した。
ここで、ＳｉＮ開口あり構造には、チャネル１３の一部の上方にＳｉＮ膜８が存在しない第１開口部１２を設けた構造を用いた。一方、ＳｉＮ開口なし構造には、チャネル１３の一部の上方のＳｉＮ膜８に第１開口部１２が設けられておらず、かつ、ＳｉＮ膜８の膜厚が実質的に均一である構造を用いた。ストレスには、光照射下で負電圧をゲートに長時間印可することを用いた。
図７に示されるように、ＳｉＮ開口なし構造では、ストレス前に比べてストレス後の特性の立ち上がりが負側に比較的大きくシフトしている。これに対して、ＳｉＮ開口あり構造では、ストレス前後でシフトがほとんどない。すなわち、ＳｉＮ開口あり構造では、電気特性の変動が抑制される。
以上のように、チャネル１３の一部の上方にＳｉＮ膜８が存在しない第１開口部１２を設けることで、チャネル１３への水素の供給が抑制され画素ＴＦＴ３０の電気特性を安定化できる。また、従来の工程からマスクを増加せずに、このような安定化を実現することができる。
なお、複数の第１開口部１２が等間隔で配設されていることが好ましい。また、第１開口部１２の形状は互いに同じであることが好ましい。これにより、ＳｉＮ膜８からチャネル１３への水素の供給を均等に抑制することができるので、画素ＴＦＴ３０の電気特定をより安定化できる。
また、図６では、第１開口部１２は、チャネル１３の一部の上方に配設されていたがこれに限ったものではない。例えば、第１開口部１２は、チャネル１３の全領域の上方に配設されてもよい。これにより、チャネル１３への水素の供給をより抑制できる。
ただし、ＳｉＮ膜８の第１開口部１２が大きくなると、外部からの不純物が第１開口部１２を通じてチャネル１３に侵入する可能性が増すため、画素ＴＦＴ３０を保護する機能が低下して、画素ＴＦＴ３０が劣化するおそれがある。
この対策として、以下に説明するように、保護絶縁膜７の保護機能を向上させる方法がある。図８は、２層の絶縁膜によって保護絶縁膜７を構成した画素ＴＦＴ基板の構成の一例を示す断面図である。
図８の保護絶縁膜７は、シリコン酸化膜である下層保護絶縁膜７ａと、下層保護絶縁膜７ａ上に配設された平坦化絶縁膜７ｂとを含む。これにより、下層保護絶縁膜７ａを高品質な膜にし、保護機能を向上させることができる。また、チャネル１３表面の欠陥を下層保護絶縁膜７ａにより修復することができる。なお、ここでいう高品質な膜とは、下層保護絶縁膜７ａの酸素濃度が比較的高い膜を意味する。つまり、下層保護絶縁膜７ａの酸素濃度は、平坦化絶縁膜７ｂの酸素濃度よりも高くなる。
膜中の酸素濃度を高くすることにより、下層保護絶縁膜７ａはより緻密な膜となり不純物の拡散を抑制することができる。また、下層保護絶縁膜７ａ中に余剰酸素を多く生成することができ、この余剰酸素によりチャネル１３表面の欠陥を修復することができる。
図９は、ＴＦＴ基板１００の駆動回路部の部分である駆動回路ＴＦＴ基板の構成の一例を示す断面図である。
ＴＦＴ基板１００の駆動回路ＴＦＴ基板は、第２ゲート電極であるゲート電極４２と、第２ゲート絶縁膜であるゲート絶縁膜４３、第２ソース電極であるソース電極４４と、第２ドレイン電極であるドレイン電極４５と、第２酸化物半導体層である酸化物半導体層４６と、第２保護絶縁膜である保護絶縁膜４７と、水素を含む第２ＳｉＮ膜であるＳｉＮ膜４８とを備える。
ゲート電極４２は基板１上に選択的に配設され、ゲート絶縁膜４３はゲート電極４２を覆う。酸化物半導体層４６は、ゲート絶縁膜４３上に配設され、平面視でゲート電極４２と重なる。ソース電極４４及びドレイン電極４５は、酸化物半導体層４６と接続され、酸化物半導体層４６上で互いに離間されている。保護絶縁膜４７は、酸化物半導体層４６、ソース電極４４及びドレイン電極４５を覆い、ＳｉＮ膜４８は、保護絶縁膜４７を覆う。以上のように、駆動回路ＴＦＴ基板は、画素ＴＦＴ基板の構成要素と同様の構成要素を備える。なお、駆動回路ＴＦＴ基板の構成要素は、画素ＴＦＴ基板の構成要素と一体化されていてもよい。例えば、図９の保護絶縁膜４７は、図５の保護絶縁膜７と一体化されていてもよい。
次に、図９の駆動回路ＴＦＴ基板が、図５の画素ＴＦＴ基板と異なる点について説明する。ゲート電極４２、ゲート絶縁膜４３、ソース電極４４、ドレイン電極４５、酸化物半導体層４６、保護絶縁膜４７、及び、ＳｉＮ膜４８は、画素ＴＦＴ３０ではなく、基板１に配設された駆動回路薄膜トランジスタである駆動回路ＴＦＴ（例えば図１のＮＭＯＳトランジスタＴ１〜Ｔ３）に含まれる。そして、ＳｉＮ膜４８は、平面視における酸化物半導体層４６のうちのソース電極４４とドレイン電極４５との間の第２領域５３の全てを覆う。なお、第２領域５３は、概ね酸化物半導体層４６のチャネルに相当することから、以下では「チャネル５３」と記すこともある。
ここで、駆動回路ＴＦＴのうちのゲート駆動回路ＴＦＴは、画素ＴＦＴのゲート電圧を制御するためのＴＦＴである。前述した動作原理で説明したように、ゲート駆動回路ＴＦＴは画素ＴＦＴのゲート電圧を制御するため、画素ＴＦＴ３０には負電圧が印加される。これに対して、ゲート駆動回路ＴＦＴの一部のゲート電極には正電圧が印加される。また、ゲート駆動回路ＴＦＴの一部のゲート電極には、画素ＴＦＴ３０に負電圧が印加される時間よりも長い時間、正電圧が印加される。したがって、画素ＴＦＴ３０とは違って、ゲート電極に正電圧ストレスが大きくかかるため、ゲート駆動回路ＴＦＴには正電圧ストレス耐性の向上が必要となる。
この正電圧ストレスにより、正電圧に引きつけられた電子がゲート絶縁膜４３中の欠陥にトラップされると、ゲート駆動回路ＴＦＴの特性バラツキや特性変動を引き起こす。したがって、正電圧ストレス耐性を向上させるには、ゲート絶縁膜４３中の欠陥を低減させればよく、この欠陥を低減するのに有効な方法が水素で欠陥を終端することである。
図９の上述の構成によれば、ＴＦＴ層構成中最も水素濃度が高いＳｉＮ膜４８が、平面視においてチャネル５３の上面全てを覆っている。これにより、ＳｉＮ膜４８中の水素がゲート絶縁膜４３に効果的に供給され、水素で欠陥を終端する効果を高めることができる。したがって、ゲートへの正電圧ストレス耐性を向上することができるので、駆動回路ＴＦＴの電気特性を安定化できる。
なお、この水素は酸化物半導体層４６に欠陥を生成するが、これは駆動回路ＴＦＴのゲート電圧−ドレイン電流特性においてゲート電圧閾値を負方向へシフトすることを促す。このゲート電圧閾値の負方向シフトは、正電圧ストレスによるゲート電圧閾値の正方向シフトとバランスがとられるため、ＴＦＴ特性を安定化できる。
ただし、必ずしもＳｉＮ膜４８はチャネル５３の全てを覆う必要はない。例えば、一部の駆動回路ＴＦＴのＳｉＮ膜４８が、チャネル５３の少なくとも一部の上方に配設され、チャネル１３に対する第１開口部１２の面積の割合よりもチャネル５３に対する面積の割合が小さい第２開口部（図示せず）を有してもよい。一部の駆動回路ＴＦＴは、画素ＴＦＴ３０に比べて、ゲート電圧閾値の正方向シフトが強いので、このように構成した場合であっても、当該正方向シフトを抑制することができ、その結果としてＴＦＴ特性を安定化できる。
＜製造方法＞
次に、本実施の形態１に係るＴＦＴ基板１００の製造方法について説明する。以下、ＴＦＴ基板１００のうちの画素ＴＦＴ基板の製造方法について主に説明する。図１０は、本実施の形態１に係るＴＦＴ基板１００の製造方法の一例を示すフローチャートである。なお、以下の説明で記載したレジスト塗布及びパターニングは、図１０中では写真製版と記載され、以下の説明で記載したレジスト除去は、図１０中ではレジスト剥離及び純水洗浄と記載されている。
まずステップＳ１にて、基板１を純粋洗浄する。ステップＳ２にて、基板１上に例えばアルミニウムからなる第１金属膜を形成（成膜）した後、ステップＳ３にて、レジストを塗布及びパターニングする。ステップＳ４にて、レジストをマスクとして金属膜をウェットエッチングしてゲート電極２を選択的に形成した後、ステップＳ５にて、レジスト除去を行う。ゲート電極２の厚みは例えば２００ｎｍ程度である。
次にステップＳ６にて、基板１のゲート電極２を覆うゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えばＣＶＤ（Chemical Vapor Deposition）法やスパッタリング法を用いてシリコン窒化膜やシリコン酸化膜、アルミナ膜、またはそれらの積層膜として形成される。ゲート絶縁膜３のトータルの膜厚は例えば２００〜６００ｎｍ程度である。
それからステップＳ７にて、ゲート絶縁膜３上にスパッタリング法で例えばＩｎＧａＺｎＯ膜などの酸化物半導体膜を例えば５０ｎｍ程度の厚さで形成する。次に、ステップＳ８にて、レジストを塗布及びパターニングする。そして、ステップＳ９にて、レジストをマスクとして酸化物半導膜をウェットエッチングして酸化物半導体層６を形成した後、ステップＳ１０にて、レジスト除去を行う。酸化物半導体層６は、平面視でゲート電極２と重なる。
ステップＳ１１にて、ゲート絶縁膜３及び酸化物半導体層６上に、例えばチタン、アルミニウム、モリブデン等からなる第２金属膜を形成した後、ステップＳ１２にて、レジストを塗布及びパターニングする。そして、ステップＳ１３にて、レジストをマスクとして金属膜をウェットエッチングしてソース電極４及びドレイン電極５を形成した後、ステップＳ１４にて、レジスト除去を行う。ソース電極４は酸化物半導体層６の一方側に接続され、ドレイン電極５は酸化物半導体層６の他方側に接続され、ソース電極４及びドレイン電極５は酸化物半導体層６上で互いに離間される。ソース電極４及びドレイン電極５を形成するためのエッチングには、ウェットエッチングの代わりにドライエッチングが用いられてもよい。この場合、ソース電極４などの材料に応じてドライエッチングのガス種やエッチャントが適切に選定される。
ステップＳ１５にて、酸化物半導体層６、ソース電極４及びドレイン電極５の表面を覆う保護絶縁膜７となる保護絶縁膜を形成する。保護絶縁膜は、例えば塗布法によってシリコン酸化膜を含む有機物を塗布することによって形成される。塗布法にはスリットコーターやスピンコーターが用いられる。塗布法を用いることにより保護絶縁膜上の上面を平坦化することができる。保護絶縁膜にはシリコンを含まない有機膜を用いてもよい。有機膜の膜厚は例えば１．５μｍ程度である。保護絶縁膜に感光性樹脂を用いるとレジスト塗布の工程を削減できる。図８の構成のように、平坦化絶縁膜７ｂとなる絶縁膜の成膜前に、その下層として下層保護絶縁膜７ａとなるシリコン酸化膜をＣＶＤで形成してもよい。保護絶縁膜の膜厚は例えば１００ｎｍ程度である。また、シリコン酸化膜の単層を保護絶縁膜としてもよい。
ステップＳ１６にて、レジストを塗布及びパターニングする。ステップＳ１７にて、レジストをマスクとしてドレイン電極５上の保護絶縁膜をドライエッチングしてコンタクトホール１１を有する保護絶縁膜７を形成した後、ステップＳ１８にて、レジスト除去を行う。
ステップＳ１９にて、コンタクトホール１１の内壁及び保護絶縁膜７上にＩＴＯ膜（Ｉｎ、Ｓｎ、Ｏを含有する膜）などの透明導電膜をスパッタリング法などによって形成した後、ステップＳ２０にて、レジストを塗布及びパターニングする。そして、ステップＳ２１にて、ＩＴＯ膜をウェットエッチングして画素電極９を形成した後、ステップＳ２２にて、レジスト除去を行う。なお、画素電極９の材料は、酸化物半導体などの可視領域を透過する導電特性があればＩＴＯなどの元素に限ったものではなく、例えば、ＩｎＺｎＯ、ＩｎＯ、ＺｎＯなどであってもよい。
ステップＳ２３にて、画素電極９及び保護絶縁膜７上に、ＳｉＮ膜８となる水素含有ＳｉＮ膜をＣＶＤ法などによって成膜する。原料ガスとして、ＳｉＨ４、ＮＨ３、Ｎ２等を用いる。また、水素含有ＳｉＮ膜の形成温度は２００℃付近の比較的低い温度が望ましい。また、水素含有ＳｉＮ膜の形成温度は、ゲート絶縁膜３の形成温度より低くすることが望ましい。こうすることで、水素含有ＳｉＮ膜に含まれる水素が、ゲート絶縁膜３に含まれる水素よりも多くすることができる。
水素含有ＳｉＮ膜中の水素濃度は例えば３×１０２１ａｔｏｍｓ／ｃｍ３程度である。この場合にゲート絶縁膜３中の水素濃度を例えば２×１０２１ａｔｏｍｓ／ｃｍ３程度にすることにより、ゲート絶縁膜３中の水素濃度よりも水素含有ＳｉＮ膜中の水素濃度を大きくすることが望ましい。これにより、酸化物半導体層６及びゲート絶縁膜３へ水素を与える構成要素のうちＳｉＮ膜８が支配的となり、水素の影響を制御しやすくなるため、より電気特性の変動を安定化できる。
ステップＳ２４にて、レジストを塗布及びパターニングする。ステップＳ２５にて、水素含有ＳｉＮ膜をドライエッチングして上述した第１開口部１２を有するＳｉＮ膜８を形成する。なお、図示していないが、ＳｉＮ膜８の形成と同時に、外部への取り出し端子部のコンタクトホールを形成するため、取り出し端子部上部の水素含有ＳｉＮ膜をエッチングする。ステップＳ２６にて、レジスト除去を行う。ステップＳ２７にてアニールを実施する。これにより画素電極９を低抵抗化できる。
以上により、図５の画素ＴＦＴ基板が完成する。なお、以上では画素ＴＦＴ基板の形成について説明したが、以上と同様にして図９の駆動回路ＴＦＴ基板も形成することができる。ただし、ステップＳ２４の際には、上述した第２開口部を有するか、開口部を有しないＳｉＮ膜４８を形成する。なお、図５の画素ＴＦＴ基板と図９の駆動回路ＴＦＴ基板は並行して形成してもよいし、順番に形成されてもよい。
＜実施の形態２＞
図１１は、本発明の実施の形態２に係るＴＦＴ基板１００を有する液晶表示装置の構成の一例を示す平面図であり、画素ＴＦＴ基板の構成を例示したものである。図１２は、図１１のＡ−Ａ線に沿った断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。なお、図示の便宜上、図１１及び図１２では、寸法の整合性が取られていない構成要素がある。
図１２に示すように、本実施の形態２では、実施の形態１と同様に、画素電極９は、ドレイン電極５と電気的に接続され、ＳｉＮ膜８下に配設されている。一方、本実施の形態２の図１２の構成が実施の形態１の図５の構成と異なる点は、本実施の形態２では、共通電極１０と、導電層である画素電極孤立パターン１４とをさらに備える点である。
共通電極１０は、ＳｉＮ膜８上、かつ画素電極９の上方に配設されている。本実施の形態２では、共通電極１０は、ＳｉＮ膜８の第１開口部１２にも配設されており、チャネル１３の全領域の上方に配設されている。共通電極１０は、共通電極１０が存在しない開口１０ａを有しており、図１１に示すように開口１０ａは、略長方形状を有している。共通電極１０は、画素電極９との間に開口１０ａなどを通る電界を形成することができ、この電界によって液晶の向き、ひいては液晶の表示特性を制御することが可能となっている。
画素電極孤立パターン１４は、保護絶縁膜７上に配設され、ＳｉＮ膜８の第１開口部１２から露出する。本実施の形態２では、画素電極孤立パターン１４は、チャネル１３の全領域の上方に配設されている。
画素電極孤立パターン１４のエッチング速度が、ＳｉＮ膜８のエッチング速度よりも低くするように各種材料などが選定される。このため、画素電極孤立パターン１４は、ＳｉＮ膜８に第１開口部１２をエッチングで形成する際に、画素電極孤立パターン１４下の構成要素のエッチングを防ぐエッチングストッパーとして働く。このように、画素電極孤立パターン１４を配設することにより、ＳｉＮ膜８に第１開口部１２を形成する加工が容易となる。
なお、画素電極孤立パターン１４の材料及び組成は、画素電極９の材料及び組成と同じであること、つまり、画素電極９と同様に透明導電膜を用いることが好ましい。この場合、画素電極孤立パターン１４及び画素電極９の成膜及びパターニングを同時に行なうことで工程を簡略化できる。
また、画素電極孤立パターン１４がＳｉＮ膜８下に配設するように構成すれば、ＳｉＮ膜８中の水素がチャネル１３に拡散することを抑制することができるため、画素ＴＦＴの特性をより安定化することができる。さらに、共通電極１０と画素電極孤立パターン１４とを電気的に接続すれば、画素電極孤立パターン１４のフローティングを避けることができる。
＜製造方法＞
次に、本実施の形態２に係るＴＦＴ基板１００の製造方法について説明する。以下、ＴＦＴ基板１００のうちの画素ＴＦＴ基板の製造方法について主に説明する。
まず実施の形態１で説明した図１０のステップＳ１〜Ｓ１９の工程を行った後、ステップＳ２０〜Ｓ２２にて、画素電極孤立パターン１４も形成する。つまり、保護絶縁膜７を形成した後、ドレイン電極５と電気的に接続された画素電極９と、画素電極９から離間されチャネル１３の少なくとも一部の上方に位置する画素電極孤立パターン１４とを保護絶縁膜７上に形成する。
それからステップＳ２３にて、保護絶縁膜７、画素電極９及び画素電極孤立パターン１４を覆うＳｉＮ膜８となる水素含有ＳｉＮ膜を形成する。ステップＳ２４にて、レジストを塗布及びパターニングする。ステップＳ２５にて、水素含有ＳｉＮ膜をエッチングして、画素電極孤立パターン１４を上述した第１開口部１２として形成する。ステップＳ２６にて、レジスト除去を行う。
ステップＳ２６とステップＳ２７との間において、ステップＳ１９〜Ｓ２２２と同様の工程を行うことによって、ＳｉＮ膜８上、かつ画素電極９の上方に共通電極１０を形成する。例えば、ＩＴＯ膜（Ｉｎ、Ｓｎ、Ｏを含有する膜）などの透明導電膜をスパッタリング法などによって成膜し、レジストを塗布及びパターニングし、ＩＴＯ膜をウェットエッチングして共通電極１０を形成し、レジスト除去を行う。なお、共通電極１０は、第１開口部１２内にも形成され、画素電極孤立パターン１４と電気的に接続される。これにより画素電極孤立パターン１４を共通電極１０の電位に保つことによって、画素電極孤立パターン１４のフローティング状態をさけることができ、その結果として画素ＴＦＴ３０の電気特性を安定化できる。また、共通電極１０の画素電極９と対向する面を櫛歯状に形成すれば、両電極間で形成される電界によって液晶をより効率的に制御することができる。
その後、ステップＳ２７のアニール工程を経て、図１２の画素ＴＦＴ基板が形成される。
＜実施の形態３＞
図１３は、本発明の実施の形態３に係るＴＦＴ基板１００を有する液晶表示装置の構成の一例を示す断面図であり、画素ＴＦＴ基板の構成を例示したものである。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態３の図１３の構成は、実施の形態２の図１２の構成において、画素電極９と共通電極１０との上下の位置関係が逆となっている。つまり本実施の形態３では、画素電極９は、ドレイン電極５と電気的に接続され、ＳｉＮ膜８上に配設されている。そして、共通電極１０は、ＳｉＮ膜８下、かつ画素電極９の下方に配設されている。
このような構成によれば、共通電極１０がＳｉＮ膜８下に配設されているため、共通電極１０が、第１開口部１２形成時のエッチングストッパーの役割を有することができる。この結果、画素電極孤立パターン１４を配設しなくても、加工及び形成が容易となり、また歩留まりが向上する。
＜実施の形態４＞
図１４は、本発明の実施の形態４に係るＴＦＴ基板１００を有する液晶表示装置の構成の一例を示す断面図であり、画素ＴＦＴ基板の構成を例示したものである。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態４の図１４の構成が実施の形態１の図４の構成と異なる点は、本実施の形態４では、ＳｉＮ膜８が、他よりも膜厚が薄い薄肉部８ａを有しており、この薄肉部８ａにより第１開口部１２の底部が規定されている点である。
このような構成によれば、ＳｉＮ膜８の膜厚が均一である構成よりも、酸化物半導体層６への水素供給量を抑制することができ、この結果、画素ＴＦＴ３０の電気特性を安定化することができる。また、薄肉部８ａがない構造（第１開口部１２がＳｉＮ膜８を貫通してなる構造）に比べて、薄肉部８ａがある構造の方が、ここを通じて外部からの不純物がチャネル１３に侵入する可能性を減らせることができる。このため、不純物が侵入する可能性を気にすることなく、第１開口部１２をある程度大きくすることができる。なお、薄肉部８ａの膜厚の制御は、ＳｉＮ膜８のエッチングレートと、エッチング前のＳｉＮ膜８の膜厚とを予め求めておき、当該エッチングレートと当該膜厚とに基づいてエッチング時間を管理することにより可能である。
また例えば、ＳｉＮ膜８を、下層と、当該下層に比べ水素の含有量を多くした上層とからなる２層構造としてもよい。これにより、上層のエッチングレートを高めることができるため、概ね上層のみエッチングし下層のみ残すこと、ひいては薄肉部８ａの膜厚を制御することが可能となる。なお、上層の水素含有量を多くする方法としては、ＳｉＮ膜８の成膜時の温度を下層に比べて低温化する方法や、ＳｉＮ膜８の成膜後にその表層を水素プラズマで照射する方法などがある。また、２層構造からなるＳｉＮ膜８のエッチングには、ドライエッチングだけでなく、薬液を用いたウェットエッチングを用いてもよい。ウェットエッチングを用いると、ＳｉＮ膜８中の水素含有量によってエッチングレートを変化させやすくできるため、概ねＳｉＮ膜８の上層だけ選択的にエッチングすることができる。
上記ＳｉＮ膜８と同様に、図７で示した駆動回路ＴＦＴ基板のＳｉＮ膜４８が、第２開口部の底部を規定する薄肉部を有してもよい。この際、ＳｉＮ膜８の薄肉部８ａの膜厚は、ＳｉＮ膜４８の薄肉部の膜厚に比べて薄くすることが好ましい。これにより、駆動回路ＴＦＴ基板は、ＳｉＮ膜４８中の水素がゲート絶縁膜４３に効果的に供給されるので、水素で欠陥を終端する効果を高めることができる。したがって、ゲートへの正電圧ストレス耐性が向上するので、駆動回路ＴＦＴ基板の電気特性を安定化することができる。
＜実施の形態５＞
図１５は、本発明の実施の形態４に係るＴＦＴ基板１００を有する液晶表示装置の構成の一例を示す断面図であり、画素ＴＦＴ基板の構成を例示したものである。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態４では、実施の形態２（図１２）と同様に、共通電極１０はＳｉＮ膜８上、かつ画素電極９の上方に配設されている。ただし本実施の形態４では、画素電極９は、保護絶縁膜７上ではなく、保護絶縁膜７下に配設されている。このような構成では、ソース電極４及びドレイン電極５を形成した後、かつ保護絶縁膜７を形成する前に、画素電極９が形成される。このため、保護絶縁膜７とＳｉＮ膜８とを続けて形成することができるので、工程数及びコストの削減が期待できる。
一方、本実施の形態４の図１５の構成では、実施の形態２の図１２の構成に比べ液晶表示特性における開口率が低下する。このため、コスト削減と開口率向上とのどちらの機能を優先するかによって、図１２の構成及び図１５の構成のどちらかを選択できる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 基板、２，４２ ゲート電極、３，４３ ゲート絶縁膜、４，４４ ソース電極、５，４５ ドレイン電極、６，４６ 酸化物半導体層、７，４７ 保護絶縁膜、７ａ 下層保護絶縁膜、７ｂ 平坦化絶縁膜、８，４８ ＳｉＮ膜、８ａ 薄肉部、９ 画素電極、１０ 共通電極、１２ 第１開口部、１３，５３ チャネル、１４ 画素電極孤立パターン、３０ 画素ＴＦＴ、７１ 液晶パネル、７１ａ 対向基板、７１ｃ 液晶層、７３ バックライトユニット、１００ ＴＦＴ基板、Ｔ１〜Ｔ３ ＮＭＯＳトランジスタ。

Claims (13)

  1. 基板と、
    前記基板上に選択的に配設された第１ゲート電極と、
    前記第１ゲート電極を覆う第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に配設され、平面視で前記第１ゲート電極と重なる第１酸化物半導体層と、
    前記第１酸化物半導体層と接続され、前記第１酸化物半導体層上で互いに離間された第１ソース電極及び第１ドレイン電極と、
    前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極を覆う第１保護絶縁膜と、
    前記第１保護絶縁膜を覆う、水素を含む第１ＳｉＮ膜と
    を備え、
    前記第１ＳｉＮ膜は、
    平面視における前記第１酸化物半導体層のうちの前記第１ソース電極と前記第１ドレイン電極との間の第１領域の一部の上方に等間隔で配設された複数の第１開口部を有し、かつ、前記一部以外の前記第１領域の上方に存在する、薄膜トランジスタ基板。
  2. 請求項１に記載の薄膜トランジスタ基板であって、
    前記第１ＳｉＮ膜は、前記第１開口部の底部を規定する、他よりも膜厚が薄い薄肉部を有する、薄膜トランジスタ基板。
  3. 請求項１または請求項２に記載の薄膜トランジスタ基板であって、
    前記基板上に選択的に配設された第２ゲート電極と、
    前記第２ゲート電極を覆う第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に配設され、平面視で前記第２ゲート電極と重なる第２酸化物半導体層と、
    前記第２酸化物半導体層と接続され、前記第２酸化物半導体層上で互いに離間された第２ソース電極及び第２ドレイン電極と、
    前記第２酸化物半導体層、前記第２ソース電極及び前記第２ドレイン電極を覆う第２保護絶縁膜と、
    前記第２保護絶縁膜を覆う、水素を含む第２ＳｉＮ膜と
    をさらに備え、
    前記第２ＳｉＮ膜は、
    平面視における前記第２酸化物半導体層のうちの前記第２ソース電極と前記第２ドレイン電極との間の第２領域の全てを覆うか、
    前記第２領域の少なくとも一部の上方に配設され、前記第１領域に対する前記第１開口部の面積の割合よりも前記第２領域に対する面積の割合が小さい第２開口部を有し、
    前記第１ゲート電極、前記第１ゲート絶縁膜、前記第１酸化物半導体層、前記第１ソース電極、前記第１ドレイン電極、前記第１保護絶縁膜、及び、前記第１ＳｉＮ膜は、前記基板に配設された画素薄膜トランジスタに含まれ、
    前記第２ゲート電極、前記第２ゲート絶縁膜、前記第２酸化物半導体層、前記第２ソース電極、前記第２ドレイン電極、前記第２保護絶縁膜、及び、前記第２ＳｉＮ膜は、前記基板に配設された駆動回路薄膜トランジスタに含まれる、薄膜トランジスタ基板。
  4. 請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
    前記第１ドレイン電極と電気的に接続され、前記第１ＳｉＮ膜下に配設された画素電極と、
    前記第１ＳｉＮ膜上、かつ前記画素電極の上方に配設された共通電極と
    をさらに備える、薄膜トランジスタ基板。
  5. 請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
    前記第１ドレイン電極と電気的に接続され、前記第１ＳｉＮ膜上に配設された画素電極と、
    前記第１ＳｉＮ膜下、かつ前記画素電極の下方に配設された共通電極と
    をさらに備える、薄膜トランジスタ基板。
  6. 請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
    前記第１ドレイン電極と電気的に接続され、前記第１保護絶縁膜下に配設された画素電極と、
    前記第１ＳｉＮ膜上、かつ前記画素電極の上方に配設された共通電極と
    をさらに備える、薄膜トランジスタ基板。
  7. 基板と、
    前記基板上に選択的に配設された第１ゲート電極と、
    前記第１ゲート電極を覆う第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に配設され、平面視で前記第１ゲート電極と重なる第１酸化物半導体層と、
    前記第１酸化物半導体層と接続され、前記第１酸化物半導体層上で互いに離間された第１ソース電極及び第１ドレイン電極と、
    前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極を覆う第１保護絶縁膜と、
    前記第１保護絶縁膜を覆う、水素を含む第１ＳｉＮ膜と
    を備え、
    前記第１ＳｉＮ膜は、
    平面視における前記第１酸化物半導体層のうちの前記第１ソース電極と前記第１ドレイン電極との間の第１領域の一部の上方に配設された第１開口部を有し、かつ、前記一部以外の前記第１領域の上方に存在し、
    前記第１保護絶縁膜上に配設され、前記第１ＳｉＮ膜の前記第１開口部から露出する導電層をさらに備える、薄膜トランジスタ基板。
  8. 請求項１から請求項７のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
    前記第１ゲート絶縁膜は水素を含み、
    前記第１ＳｉＮ膜に含まれる水素は、前記第１ゲート絶縁膜に含まれる水素よりも多い、薄膜トランジスタ基板。
  9. 請求項１から請求項８のうちのいずれか１項に記載の薄膜トランジスタ基板であって、
    前記第１保護絶縁膜は、
    シリコン酸化膜と、
    前記シリコン酸化膜上に配設された平坦化絶縁膜と
    を含む、薄膜トランジスタ基板。
  10. 請求項１から請求項９のうちのいずれか１項に記載の薄膜トランジスタ基板と、対向基板とを含み、前記薄膜トランジスタ基板と前記対向基板との間に液晶層が挟まれた液晶パネルと、
    前記薄膜トランジスタ基板に関して前記対向基板と逆側に配設されるバックライトユニットと
    を備える、液晶表示装置。
  11. 基板上に第１ゲート電極を選択的に形成し、
    前記第１ゲート電極を覆う第１ゲート絶縁膜を形成し、
    平面視で前記第１ゲート電極と重なる第１酸化物半導体層を、前記第１ゲート絶縁膜上に形成し、
    前記第１酸化物半導体層と接続され、前記第１酸化物半導体層上で互いに離間された第１ソース電極及び第１ドレイン電極を形成し、
    前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極を覆う第１保護絶縁膜を形成し、
    前記第１保護絶縁膜を覆う、水素を含むＳｉＮ膜を形成し、
    平面視における前記第１酸化物半導体層のうちの前記第１ソース電極と前記第１ドレイン電極との間の第１領域の一部の上方の前記ＳｉＮ膜に等間隔に配設される複数の第１開口部を形成し、かつ、前記一部以外の前記第１領域の上方に前記ＳｉＮ膜を存在させる、薄膜トランジスタ基板の製造方法。
  12. 基板上に第１ゲート電極を選択的に形成し、
    前記第１ゲート電極を覆う第１ゲート絶縁膜を形成し、
    平面視で前記第１ゲート電極と重なる第１酸化物半導体層を、前記第１ゲート絶縁膜上に形成し、
    前記第１酸化物半導体層と接続され、前記第１酸化物半導体層上で互いに離間された第１ソース電極及び第１ドレイン電極を形成し、
    前記第１酸化物半導体層、前記第１ソース電極及び前記第１ドレイン電極を覆う第１保護絶縁膜を形成し、
    前記第１保護絶縁膜を覆う、水素を含むＳｉＮ膜を形成し、
    平面視における前記第１酸化物半導体層のうちの前記第１ソース電極と前記第１ドレイン電極との間の第１領域の一部の上方の前記ＳｉＮ膜に第１開口部を形成し、かつ、前記一部以外の前記第１領域の上方に前記ＳｉＮ膜を存在させ、
    前記第１保護絶縁膜を形成した後、前記第１ドレイン電極と電気的に接続された画素電極と、前記画素電極から離間され前記第１領域の少なくとも一部の上方に位置する導電層とを前記第１保護絶縁膜上に形成し、
    前記第１保護絶縁膜、前記画素電極及び前記導電層を覆う前記ＳｉＮ膜を形成し、
    前記導電層を露出する開口部を、前記第１開口部として形成する、薄膜トランジスタ基板の製造方法。
  13. 請求項１１または請求項１２に記載の薄膜トランジスタ基板の製造方法であって、
    前記ＳｉＮ膜の形成温度は、前記第１ゲート絶縁膜の形成温度よりも低い、薄膜トランジスタ基板の製造方法。
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