TWI813378B - 記憶體裝置、記憶體電路及記憶體電路的製造方法 - Google Patents

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TWI813378B
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Abstract

一種記憶體裝置，包括基板、氧化物絕緣層、第一金屬氧化物層、第一閘介電層、第二金屬氧化物層、第二閘介電層、第一閘極、源極以及汲極。氧化物絕緣層位於基板之上。第一金屬氧化物層位於氧化物絕緣層之上。第一閘介電層位於第一金屬氧化物層之上。第二金屬氧化物層位於第一閘介電層之上。第二閘介電層位於第二金屬氧化物層之上。第一閘極位於第二閘介電層之上。第二金屬氧化物層位於第一閘極與第一金屬氧化物層之間。源極以及汲極電性連接第一金屬氧化物層。

Description

記憶體裝置、記憶體電路及記憶體電路的製造方法
本發明是有關於一種記憶體裝置、記憶體電路及記憶體電路的製造方法。
電子可抹除可程式唯讀記憶體(以下簡稱EEPROM)為一種可在無電源供應的狀態下保存資料的記憶體裝置，其具有存取速度快、容量大以及體積小等優點，因此EEPROM目前已廣泛地應用於各種電子產品中。
在一般的EEPROM中，藉由對閘極施加不同的控制閘電壓(Vg)，以控制電子是否穿隧至浮置閘中。當電子進入浮置閘中，EEPROM之記憶胞將存入「1」。反之，當電子由浮置閘中逃脫，則EEPROM之記憶胞將存入「0」。
本發明提供一種記憶體裝置、記憶體電路以及記憶體電 路的製造方法，其中記憶體裝置具有存取速度快的優點。
本發明的至少一實施例提供一種記憶體裝置。記憶體裝置包括基板、氧化物絕緣層、第一金屬氧化物層、第一閘介電層、第二金屬氧化物層、第二閘介電層、第一閘極、源極以及汲極。氧化物絕緣層位於基板之上。第一金屬氧化物層位於氧化物絕緣層之上。第一閘介電層位於第一金屬氧化物層之上。第二金屬氧化物層位於第一閘介電層之上。第二閘介電層位於第二金屬氧化物層之上。第一閘極位於第二閘介電層之上。第二金屬氧化物層位於第一閘極與第一金屬氧化物層之間。源極以及汲極電性連接第一金屬氧化物層。
本發明的至少一實施例提供一種記憶體電路。記憶體電路包括基板、氧化物絕緣層、第一閘介電層、第二閘介電層、記憶體裝置以及薄膜電晶體。氧化物絕緣層位於基板之上，且包括第一含氧結構以及第二含氧結構。第一閘介電層位於氧化物絕緣層之上，且包括第一介電結構以及第二介電結構。第二含氧結構與第二介電結構互相堆疊以構成凸起結構。第二閘介電層位於第一閘介電層之上。記憶體裝置包括第一金屬氧化物層、第二金屬氧化物層、第一閘極、第一源極以及第一汲極。第一金屬氧化物層位於第一含氧結構之上。第一介電結構位於第一金屬氧化物層與第二金屬氧化物層之間。第二閘介電層位於第二金屬氧化物層與第一閘極之間。第二金屬氧化物層位於第一閘極與第一金屬氧化物層之間。第一源極以及第一汲極電性連接第一金屬氧化物 層。薄膜電晶體包括第三金屬氧化物層、第二閘極、第二源極以及第二汲極。第三金屬氧化物層覆蓋凸起結構的頂面以及側面。第二閘極重疊於第三金屬氧化物層。第二閘介電層位於第二閘極與第三金屬氧化物層之間。第二源極以及第二汲極電性連接該第三金屬氧化物層。
本發明的至少一實施例提供一種記憶體電路的製造方法，包括：形成氧化物絕緣層於基板之上；形成第一金屬氧化物層於氧化物絕緣層之上；形成第一閘介電層於第一金屬氧化物層之上；形成第二金屬氧化物層於第一閘介電層之上；形成第二閘介電層於第二金屬氧化物層之上；形成第一閘極於第二閘介電層之上，其中第二金屬氧化物層位於第一閘極與第一金屬氧化物層之間；形成電性連接至第一金屬氧化物層的源極以及汲極。
10,20,30:記憶體電路
100:基板
110:緩衝層
120:氧化物絕緣層
122:第一含氧結構
124:第二含氧結構
130:第一閘介電層
132:第一介電結構
134:第二介電結構
140:第二閘介電層
150:層間介電層
BG:底閘極
BL:位元線
ch1:第一通道區
ch2:第二通道區
DL:資料線
dr1:第一汲極區
dr2:第二汲極區
D1:第一汲極
D2:第二汲極
DP:摻雜製程
G1:第一閘極
G2:第二閘極
g1a,g1b,g2a,g2b:電阻漸變區
L1,L2:長度
ND:法線方向
OS1,OS1’:第一金屬氧化物層
OS2:第二金屬氧化物層
OS3,OS3’:第三金屬氧化物層
P:凸起結構
ROM:記憶體裝置
SL:源極線
S1:第一源極
S2:第二源極
sr1:第一源極區
sr2:第二源極區
TFT:薄膜電晶體
V1:第一接觸孔
V2:第二接觸孔
V3:第三接觸孔
V4:第四接觸孔
WL:字元線
圖1是依照本發明的一實施例的一種記憶體電路的剖面示意圖。
圖2A是圖1的記憶體電路的電路圖。
圖2B是圖2A的記憶體電路的訊號圖。
圖3A至圖3F是圖1的記憶體電路的製造方法的剖面示意圖。
圖4是依照本發明的一實施例的一種記憶體電路的剖面示意圖。
圖5是依照本發明的一實施例的一種記憶體電路的剖面示意圖。
圖1是依照本發明的一實施例的一種記憶體電路的剖面示意圖。
請參考圖1，記憶體電路10包括基板100、氧化物絕緣層120、第一閘介電層130、第二閘介電層140、記憶體裝置ROM以及薄膜電晶體TFT。在本實施例中，記憶體電路10還包括緩衝層110以及層間介電層150。
基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料(例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料)或是其他可適用的材料。若使用導電材料或金屬時，則在基板100上覆蓋一層絕緣層(未繪示)，以避免短路問題。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯(polyethylene terephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚醯亞胺(polyimide,PI)或金屬軟板(Metal Foil)或其他可撓性材質。
在一些實施例中，緩衝層110位於基板100之上，且緩衝層110中含有氫元素。舉例來說，緩衝層110的材料包括含氫 的氮化矽(或氫化氮化矽)或其他合適的材料。在一些實施例中，緩衝層110毯覆於基板100上。在一些實施例中，緩衝層110的厚度為100埃至6000埃。
氧化物絕緣層120位於基板100之上。在本實施例中，氧化物絕緣層120位於緩衝層110上。在一些實施例中，氧化物絕緣層120經圖案化而未覆蓋部分緩衝層110。換句話說，氧化物絕緣層120覆蓋緩衝層110的部分頂面，且未覆蓋緩衝層110的另一部分頂面。在一些實施例中，氧化物絕緣層120包括第一含氧結構122以及第二含氧結構124。在一些實施例中，第一含氧結構122以及第二含氧結構124彼此分離。在一些實施例中，氧化物絕緣層120的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。在一些實施例中，氧化物絕緣層120的厚度為300埃至5000埃。
記憶體裝置ROM以及薄膜電晶體TFT位於基板100之上。在一些實施例中，記憶體裝置ROM以及薄膜電晶體TFT位於氧化物絕緣層120上。記憶體裝置ROM包括第一金屬氧化物層OS1、第二金屬氧化物層OS2、第一閘極G1、第一源極S1以及第一汲極D1。薄膜電晶體TFT包括第三金屬氧化物層OS3、第二閘極G2、第二源極S2以及第二汲極D2。
第一金屬氧化物層OS1位於氧化物絕緣層120的第一含氧結構122之上，且第一金屬氧化物層OS1接觸第一含氧結構122的頂面。第一含氧結構122位於第一金屬氧化物層OS1與緩衝層 110之間。緩衝層110以及第一含氧結構122位於第一金屬氧化物層OS1與基板100之間。
第一金屬氧化物層OS1包括第一源極區sr1、第一汲極區dr1以及位於第一源極區sr1與第一汲極區dr1之間的第一通道區ch1，其中第一源極區sr1與第一汲極區dr1的電阻率低於第一通道區ch1的電阻率。在一些實施例中，第一通道區ch1與基板100之間的距離實質上等於第一源極區sr1與基板100之間的距離以及第一汲極區dr1與基板100之間的距離。
在一些實施例中，第一金屬氧化物層OS1下方之第一含氧結構122會對第一金屬氧化物層OS1進行補氧，使第一金屬氧化物層OS1的電阻率上升。在本實施例中，第一源極區sr1與第一汲極區dr1以及第一通道區ch1下方之第一含氧結構122具有實質上均勻的厚度。
第一閘介電層130位於氧化物絕緣層120之上，且包括第一介電結構132以及第二介電結構134。第一閘介電層130的第一介電結構132位於第一金屬氧化物層OS1上，且覆蓋第一金屬氧化物層OS1。在一些實施例中，第一源極區sr1、第一汲極區dr1以及第一通道區ch1皆位於氧化物絕緣層120的第一含氧結構122與第一閘介電層130的第一介電結構132之間。
第二介電結構134位於第二含氧結構124之上，且第二含氧結構124位於第二介電結構134與緩衝層110之間。第二含氧結構124與第二介電結構134互相堆疊以構成凸起結構P。在一 些實施例中，第一閘介電層130的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。在一些實施例中，第一閘介電層130的厚度為100埃至1000埃。
第二金屬氧化物層OS2位於第一閘介電層130的第一介電結構132之上，且重疊於第一金屬氧化物層OS1的第一通道區ch1。第一介電結構132位於第一金屬氧化物層OS1與第二金屬氧化物層OS2之間。
第三金屬氧化物層OS3位於凸起結構P上，且覆蓋凸起結構P的頂面以及側面，並延伸至緩衝層110的頂面。第三金屬氧化物層OS3接觸第二介電結構134的頂面、第二介電結構134的側面、第二含氧結構124的側面以及緩衝層110的頂面。
第三金屬氧化物層OS3包括第二汲極區dr2、第二源極區sr2、第二通道區ch2、連接於第二汲極區dr2與第二通道區ch2之間的電阻漸變區g2a以及連接於第二源極區sr2與第二通道區ch2之間的電阻漸變區g2b。第二通道區ch2覆蓋第二介電結構134的頂面，且凸起結構P位於緩衝層110與第二通道區ch2之間。電阻漸變區g2a以及電阻漸變區g2b接觸凸起結構P的側面(包括第二介電結構134的側面以及第二含氧結構124的側面)。第二汲極區dr2與第二源極區sr2自凸起結構P的側面往遠離凸起結構P的方向延伸，且第二汲極區dr2與第二源極區sr2接觸緩衝層110的頂面。第二通道區ch2與基板100之間的距離大於第二汲極區dr2與基板100之間的距離以及第二源極區sr2與基板100之間的 距離。
在一些實施例中，第三金屬氧化物層OS3下方之凸起結構P會對第三金屬氧化物層OS3進行補氧，使第三金屬氧化物層OS3的電阻率上升，藉此避免薄膜電晶體TFT因為第二通道區ch2的電阻率太低而短路。此外，在一些實施例中，第二金屬氧化物層OS2下方之第一介電結構132也會對第二金屬氧化物層OS2進行補氧，藉此調整第二金屬氧化物層OS2的電阻率。
凸起結構P整體的厚度會影響其對第三金屬氧化物層OS3補氧的能力，進而影響第三金屬氧化物層OS3在不同區域之電阻率。具體來說，在第二通道區ch2下方，凸起結構P整體的厚度較大，因此第二通道區ch2的電阻率較大；在電阻漸變區g2a以及電阻漸變區g2b下方，凸起結構P整體的厚度逐漸減小，因此電阻漸變區g2a以及電阻漸變區g2b的電阻率亦隨之逐漸減小。換句話說，電阻漸變區g2a以及電阻漸變區g2b的電阻率隨著遠離第二通道區ch2而減少；第二汲極區dr2以及第二源極區sr2下方不具有凸起結構P，且第二汲極區dr2以及第二源極區sr2具有較第二通道區ch2、電阻漸變區g2a以及電阻漸變區g2b低的電阻率。在一些實施例中，第二通道區ch2的氧濃度大於電阻漸變區g2a以及電阻漸變區g2b的氧濃度，且電阻漸變區g2a以及電阻漸變區g2b的氧濃度大於第二汲極區dr2以及第二源極區sr2的氧濃度。
在一些實施例中，第一金屬氧化物層OS1、第二金屬氧 化物層OS2以及第三金屬氧化物層OS3的材料包括銦鎵錫鋅氧化物(IGTZO)或氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的氧化物或鑭系稀土摻雜金屬氧化物(例如Ln-IZO)。在一些實施例中，第一金屬氧化物層OS1、第二金屬氧化物層OS2以及第三金屬氧化物層OS3包括相同的材料。在其他實施例中，第一金屬氧化物層OS1的材料不同於第二金屬氧化物層OS2以及第三金屬氧化物層OS3的材料。在一些實施例中，第二金屬氧化物層OS2與第三金屬氧化物層OS3屬於同一圖案化層。在一些實施例中，第二金屬氧化物層OS2的載子遷移率與第三金屬氧化物層OS3的第二通道區ch2的載子遷移率大於第一金屬氧化物層OS1的第一通道區ch1的載子遷移率，藉此提升薄膜電晶體TFT的切換速度。
第二閘介電層140位於緩衝層110、第一閘介電層130的第一介電結構132、第二金屬氧化物層OS2以及第三金屬氧化物層OS3之上。第二金屬氧化物層OS2位於第一閘介電層130的第一介電結構132與第二閘介電層140之間。第三金屬氧化物層OS3位於第一閘介電層130的第二介電結構134與第二閘介電層140之間以及緩衝層110與第二閘介電層140之間。在一些實施例中，第二閘介電層140的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。在一些實施例中，第二閘介電層140的厚 度為500埃至2000埃。在一些實施例中，第一閘介電層130的厚度小於第二閘介電層140的厚度，藉此使電子更容易從第一通道區ch1中穿隧至第二金屬氧化物層OS2中，以提升記憶體裝置ROM的切換速度。
第一閘極G1與第二閘極G2位於第二閘介電層140上，且分別重疊於第一金屬氧化物層OS1的第一通道區ch1與第三金屬氧化物層OS3的第二通道區ch2。第二閘介電層140位於第一閘極G1與第二金屬氧化物層OS2之間以及第二閘極G2與第三金屬氧化物層OS3之間。第二金屬氧化物層OS2位於第一閘極G1與第一金屬氧化物層OS1的第一通道區ch1之間。
在一些實施例中，第一閘極G1以及第二閘極G2的材料可包括金屬，例如鉻(Cr)、金(Au)、銀(Ag)、銅(Cu)、錫(Sn)、鉛(Pb)、鉿(Hf)、鎢(W)、鉬(Mo)、釹(Nd)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋅(Zn)或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一閘極G1以及第二閘極G2也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。
層間介電層150位於第二閘介電層140上，且覆蓋第一閘極G1以及第二閘極G2。在一些實施例中，層間介電層150的材料包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁或其他絕緣材料。
第一接觸孔V1以及第二接觸孔V2穿過層間介電層150、第二閘介電層140以及第一介電結構132。第一汲極D1以及第一源極S1位於層間介電層150上，且分別填入第一接觸孔V1以及第二接觸孔V2，以電性連接第一金屬氧化物層OS1。第一汲極D1以及第一源極S1分別連接第一金屬氧化物層OS1的第一汲極區dr1以及第一源極區sr1。
第三接觸孔V3以及第四接觸孔V4穿過層間介電層150以及第二閘介電層140。第二汲極D2以及第二源極S2位於層間介電層150上，且分別填入第三接觸孔V3以及第四接觸孔V4，以電性連接第三金屬氧化物層OS3。第二汲極D2以及第二源極S2分別連接第三金屬氧化物層OS3的第二汲極區dr2以及第二源極區sr2。
第一汲極D1、第一源極S1、第二汲極D2以及第二源極S2的材料可包括金屬，例如鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅(或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一汲極D1、第一源極S1、第二汲極D2以及第二源極S2也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。
圖2A是圖1的記憶體電路的電路圖。圖2B是圖2A的記憶體電路的訊號圖。在圖2B中，縱軸為電壓，橫軸為時間。
請同時參考圖1與圖2A，記憶體電路10更包括字元線 WL、位元線BL、資料線DL以及源極線SL。字元線WL電性連接薄膜電晶體TFT的第二閘極G2。位元線BL電性連接薄膜電晶體TFT的第二汲極D2。薄膜電晶體TFT的第二源極S2電性連接記憶體裝置ROM的第一閘極G1。資料線DL電性連接電性連接記憶體裝置ROM的第一汲極D1。源極線SL電性連接電性連接記憶體裝置ROM的第一源極S1。
請參考圖1、圖2A與圖2B，在執行記憶體裝置ROM的寫入指令時，藉由字元線WL對薄膜電晶體TFT的第二閘極G2施加電壓以開啟薄膜電晶體TFT，並同時藉由位元線BL對薄膜電晶體TFT的第二汲極D2施加第一電壓(例如15V至30V)。位元線BL上之訊號傳遞至記憶體裝置ROM的第一閘極G1，並藉由電場使電子自第一金屬氧化物層OS1通過第一閘介電層130的第一介電結構132而穿隧至第二金屬氧化物層OS2中。由於電子儲存於第二金屬氧化物層OS2中，記憶體裝置ROM的閾值電壓(thteshold voltage，Vth)得以改變。
在執行記憶體裝置ROM的讀取指令時，藉由字元線WL對薄膜電晶體TFT的第二閘極G2施加電壓以開啟薄膜電晶體TFT，並同時藉由位元線BL對薄膜電晶體TFT的第二汲極D2施加第二電壓(例如5V至15V)。位元線BL上之訊號傳遞至記憶體裝置ROM的第一閘極G1以開啟記憶體裝置ROM，同時藉由資料線DL對記憶體裝置ROM的第一汲極D1施加電壓，使記憶體裝置ROM的第一汲極D1與第一源極S1之間產生電壓差，使訊 號得以通過記憶體裝置ROM。藉由讀取通過記憶體裝置ROM的訊號，可以得知記憶體裝置ROM目前為狀態「1」或狀態「0」。在執行讀取指令時所用的第二電壓小於執行寫入指令時所用的第一電壓，因此，在執行寫入指令時不容易因為電子的穿隧而改變記憶體裝置ROM的閾值電壓。
在執行記憶體裝置ROM的擦除指令時，藉由字元線WL對薄膜電晶體TFT的第二閘極G2施加電壓以開啟薄膜電晶體TFT，並同時藉由位元線BL對薄膜電晶體TFT的第二汲極D2施加第三電壓(例如-15V至-30V)。位元線BL上之訊號傳遞至記憶體裝置ROM的第一閘極G1，並藉由電場使電子自第二金屬氧化物層OS2通過第一閘介電層130的第一介電結構132而穿隧至第一金屬氧化物層OS1中，藉此使記憶體裝置ROM的閾值電壓得以回歸原本的數值。
基於上述，藉由記憶體裝置ROM具有存取速度快的優點。
圖3A至圖3F是圖1的記憶體電路的製造方法的剖面示意圖。
請參考圖3A，形成緩衝層110以及氧化物絕緣層120於基板100之上。在一些實施例中，緩衝層110毯覆於基板100上，且氧化物絕緣層120毯覆於緩衝層110上。
接著，形成第一金屬氧化物層OS1’於氧化物絕緣層120之上。在一些實施例中，形成第一金屬氧化物層OS1’的方法包括： 於氧化物絕緣層120上形第一半導體材料層(未繪出)；於前述第一半導體材料層上形成圖案化的光阻(未繪出)；以圖案化的光阻為罩幕，蝕刻第一半導體材料層，以形成第一金屬氧化物層OS1’；最後，移除圖案化的光阻。
請參考圖3B，形成第一閘介電層130於第一金屬氧化物層OS1’以及氧化物絕緣層120之上。在一些實施例中，第一閘介電層130毯覆於第一金屬氧化物層OS1’以及氧化物絕緣層120上。
請參考圖3C，對氧化物絕緣層120以及第一閘介電層130執行圖案化製程，以使氧化物絕緣層120包括第一含氧結構122以及第二含氧結構124，且使第一閘介電層130包括第一介電結構132以及第二介電結構134。第一金屬氧化物層OS1’位於第一含氧結構122與第一介電結構132之間。第二含氧結構124與第二介電結構134互相堆疊以構成凸起結構P。在一些實施例中，前述圖案化製程包括濕蝕刻或乾蝕刻，且前述圖案化製程蝕刻停止於緩衝層110。
在一些實施例中，藉由同一個光罩圖案化氧化物絕緣層120以及第一閘介電層130，因此，第一含氧結構122的側面對齊於第一介電結構132，且第二含氧結構124的側面對齊於第二介電結構134。
接著請參考圖3D，形成第二金屬氧化物層OS2以及第三金屬氧化物層OS3’於第一閘介電層130之上。在本實施例中，形成第二金屬氧化物層OS2於第一閘介電層130的第一介電結構 132上，並形成第三金屬氧化物層OS3’於凸起結構P的頂面、凸起結構P側面以及緩衝層110上。在一些實施例中，形成第二金屬氧化物層OS2以及第三金屬氧化物層OS3’的方法包括：於緩衝層110、氧化物絕緣層120以及第一閘介電層130上形第二半導體材料層(未繪出)；於前述第二半導體材料層上形成圖案化的光阻(未繪出)；以圖案化的光阻為罩幕，蝕刻第二半導體材料層，以形成第二金屬氧化物層OS2以及第三金屬氧化物層OS3’；最後，移除圖案化的光阻。在本實施例中，由於第一金屬氧化物層OS1’被第一含氧結構122以及第一介電結構132所包覆，因此前述蝕刻製程不會對第一金屬氧化物層OS1’造成損傷。
請參考圖3E，形成第二閘介電層140於第二金屬氧化物層OS2以及第三金屬氧化物層OS3’之上。在本實施例中，第二閘介電層140位於第二金屬氧化物層OS2、第一介電結構132、緩衝層110以及第三金屬氧化物層OS3’上。
形成第一閘極G1以及第二閘極G2於第二閘介電層140之上。第二金屬氧化物層OS2位於第一閘極G1與第一金屬氧化物層OS1’之間，且第二閘極G2重疊於第三金屬氧化物層OS3’。
在一些實施例中，在形成第一閘極G1以及第二閘極G2之前，執行熱處理製程以使凸起結構P中的氧元素擴散至第三金屬氧化物層OS3’中，藉此提升位於凸起結構P上之第三金屬氧化物層OS3’的電阻率。在一些實施例中，熱處理製程還使第一介電結構132中的氧元素擴散至第二金屬氧化物層OS2中，藉此提升 第二金屬氧化物層OS2的電阻率。在一些實施例中，前述熱處理製程例如是沉積第二閘介電層140時的加熱製程，但本發明不以此為限。
接著，以第一閘極G1以及第二閘極G2為遮罩，對該第一金屬氧化物層OS1’以及第三金屬氧化物層OS3’執行摻雜製程DP。以形成包括第一源極區sr1、第一汲極區dr1以及第一通道區ch1的第一金屬氧化物層OS1以及包括第二源極區sr2、第二汲極區dr2、電阻漸變區g2a、電阻漸變區g2b以及第二通道區ch2的第三金屬氧化物層OS3。在一些實施例中，摻雜製程DP例如為氫電漿製程或其他合適的製程。在一些實施例中，在基板100的頂面的法線方向ND上，第一閘極G1完全遮蔽第二金屬氧化物層OS2。因此，第一源極區sr1以及第一汲極區dr1不會於摻雜製程DP中被第二金屬氧化物層OS2所遮蔽。
在一些實施例中，緩衝層110會於製程中提供氫元素至第三金屬氧化物層OS3，藉此降低第二源極區sr2以及第二汲極區dr2的電阻率。
在本實施例中，第一閘極G1與第二閘極G2屬於同一圖案化層，且第一金屬氧化物層OS1以及第二金屬氧化物層OS2可以經由同一次的摻雜製程DP進行摻雜，因此可以節省記憶體裝置以及薄膜電晶體的製造成本。
請參考圖3F，形成層間介電層150於第二閘介電層140上。接著，執行蝕刻製程以形成第一接觸孔V1、第二接觸孔V2、 第三接觸孔V3以及第四接觸孔V4。
最後，請回到圖1，形成第一汲極D1、第一源極S1、第二汲極D2以及第二源極S2於層間介電層150上，且分別填入第一接觸孔V1、第二接觸孔V2、第三接觸孔V3以及第四接觸孔V4中。至此，記憶體電路10大致完成。在一些實施例中，形成第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2的方法包括：於層間介電層150上形成導電材料層(未繪出)；於前述導電材料層上形成圖案化的光阻(未繪出)；以圖案化的光阻為罩幕，蝕刻導電材料層，以形成第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2；最後，移除圖案化的光阻。換句話說，第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2屬於同一圖案化層。
圖4是依照本發明的一實施例的一種記憶體電路的剖面示意圖。在此必須說明的是，圖4的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖4的記憶體電路20與圖1的記憶體電路10的主要差異在於：記憶體電路20的薄膜電晶體TFT更包括底閘極BG。
請參考圖4，底閘極BG位於基板100上。緩衝層110位於底閘極BG上。第三金屬氧化物層OS3位於底閘極BG與第二閘極G2之間，且凸起結構P位於底閘極BG與第三金屬氧化物層 OS3之間。在一些實施例中，底閘極BG的長度L2大於第二閘極G2的長度L1。
圖5是依照本發明的一實施例的一種記憶體電路的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖5的記憶體電路30與圖1的記憶體電路10的主要差異在於：記憶體電路30的記憶體裝置ROM的第一金屬氧化物層OS1包括電阻漸變區g1a以及電阻漸變區g1b。電阻漸變區g1a連接於第一汲極區dr1與第一通道區ch1之間，電阻漸變區g1b且連接於第一源極區sr1與第一通道區ch1之間。
請參考圖5，第一金屬氧化物層OS1的第一通道區ch1位於第一含氧結構122上，且第一含氧結構122位於第一通道區ch1與緩衝層110之間。第一金屬氧化物層OS1的電阻漸變區g1a以及第二電阻漸變區g1b接觸第一含氧結構122的側面。第一汲極區dr1與第一源極區sr1自第一含氧結構122的側面往遠離第一含氧結構122的方向延伸，且第一汲極區dr1與第一源極區sr1接觸緩衝層110的頂面。第一通道區ch1與基板100之間的距離大於第一汲極區dr1與基板100之間的距離以及第一源極區sr1與基板100之間的距離。
在一些實施例中，第一金屬氧化物層OS1下方之第一含 氧結構122會對第一金屬氧化物層OS1進行補氧，使第一金屬氧化物層OS1的電阻率上升，藉此避免記憶體裝置ROM因為第一通道區ch1的電阻率太低而短路。
第一含氧結構122的厚度會影響其對第一金屬氧化物層OS1補氧的能力，進而影響第一金屬氧化物層OS1在不同區域之電阻率。具體來說，在第一通道區ch1下方，第一含氧結構122的厚度較大，因此第一通道區ch1的電阻率較大；在電阻漸變區g1a以及電阻漸變區g1b下方，第一含氧結構122的厚度逐漸減小，因此電阻漸變區g1a以及電阻漸變區g1b的電阻率亦隨之逐漸減小。換句話說，電阻漸變區g1a以及電阻漸變區g1b的電阻率隨著遠離第一通道區ch1而減少。第一汲極區dr1與第一源極區sr1下方不具有第一含氧結構122，且第一汲極區dr1與第一源極區sr1具有較第一通道區ch1、電阻漸變區g1a以及電阻漸變區g1b低的電阻率。在一些實施例中，第一通道區ch1的氧濃度大於電阻漸變區g1a以及電阻漸變區g1b的氧濃度，且電阻漸變區g1a以及電阻漸變區g1b的氧濃度大於第一汲極區dr1以及第一源極區sr1的氧濃度。
在一些實施例中，緩衝層110會於製程中提供氫元素至第一金屬氧化物層OS1，藉此降低第一源極區sr1以及第一汲極區dr1的電阻率。
綜上所述，本發明的記憶體裝置ROM的第二金屬氧化物層OS2位於第一閘極G1與第一金屬氧化物層OS1之間，可以透 過對第一閘極G1施加電壓以使電子在第一金屬氧化物層OS1與第二金屬氧化物層OS2之間穿隧，藉此使記憶體裝置ROM可以快速的切換。
10:記憶體電路
100:基板
110:緩衝層
120:氧化物絕緣層
122:第一含氧結構
124:第二含氧結構
130:第一閘介電層
132:第一介電結構
134:第二介電結構
140:第二閘介電層
150:層間介電層
ch1:第一通道區
ch2:第二通道區
dr1:第一汲極區
dr2:第二汲極區
D1:第一汲極
D2:第二汲極
G1:第一閘極
G2:第二閘極
g2a,g2b:電阻漸變區
OS1:第一金屬氧化物層
OS2:第二金屬氧化物層
OS3:第三金屬氧化物層
P:凸起結構
ROM:記憶體裝置
S1:第一源極
S2:第二源極
sr1:第一源極區
sr2:第二源極區
TFT:薄膜電晶體
V1:第一接觸孔
V2:第二接觸孔
V3:第三接觸孔
V4:第四接觸孔

Claims (17)

  1. 一種記憶體裝置，包括： 一基板； 一氧化物絕緣層，位於該基板之上； 一第一金屬氧化物層，位於該氧化物絕緣層之上； 一第一閘介電層，位於該第一金屬氧化物層之上； 一第二金屬氧化物層，位於該第一閘介電層之上； 一第二閘介電層，位於該第二金屬氧化物層之上； 一第一閘極，位於該第二閘介電層之上，其中該第二金屬氧化物層位於該第一閘極與該第一金屬氧化物層之間；以及 一源極以及一汲極，電性連接該第一金屬氧化物層。
  2. 如請求項1所述的記憶體裝置，其中該第一金屬氧化物層包括一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該源極區與該汲極區的電阻率低於該通道區的電阻率，且該第二金屬氧化物層位於該通道區與該第一閘極之間。
  3. 如請求項2所述的記憶體裝置，更包括： 一緩衝層，位於該基板之上，且該緩衝層中含有氫元素，其中該氧化物絕緣層的一第一含氧結構位於該通道區與該緩衝層之間，且該源極區與該汲極區接觸該緩衝層。
  4. 如請求項3所述的記憶體裝置，其中該第一金屬氧化物層更包括： 一第一電阻漸變區以及一第二電阻漸變區，接觸該第一含氧結構的一側面，其中該第一電阻漸變區以及該第二電阻漸變區的電阻率隨著遠離該通道區而減少，其中該第一電阻漸變區連接於該通道區與該源極區之間，且該第二電阻漸變區連接於該通道區與該汲極區之間。
  5. 如請求項1所述的記憶體裝置，其中該第一閘介電層的厚度小於該第二閘介電層的厚度。
  6. 如請求項1所述的記憶體裝置，其中在該基板的頂面的法線方向上，該第一閘極完全遮蔽該第二金屬氧化物層。
  7. 一種記憶體電路，包括： 一基板； 一氧化物絕緣層，位於該基板之上，且包括一第一含氧結構以及一第二含氧結構； 一第一閘介電層，位於該氧化物絕緣層之上，且包括一第一介電結構以及一第二介電結構，其中該第二含氧結構與該第二介電結構互相堆疊以構成一凸起結構； 一第二閘介電層，位於該第一閘介電層之上； 一記憶體裝置，包括： 一第一金屬氧化物層，位於該第一含氧結構之上； 一第二金屬氧化物層，其中該第一介電結構位於該第一金屬氧化物層與該第二金屬氧化物層之間； 一第一閘極，其中該第二閘介電層位於該第二金屬氧化物層與該第一閘極之間，且該第二金屬氧化物層位於該第一閘極與該第一金屬氧化物層之間；以及 一第一源極以及一第一汲極，電性連接該第一金屬氧化物層；以及 一薄膜電晶體，包括： 一第三金屬氧化物層，覆蓋該凸起結構的一頂面以及一側面； 一第二閘極，重疊於該第三金屬氧化物層，且該第二閘介電層位於該第二閘極與該第三金屬氧化物層之間；以及 一第二源極以及一第二汲極，電性連接該第三金屬氧化物層。
  8. 如請求項7所述的記憶體電路，其中該第三金屬氧化物層包括： 一通道區，覆蓋該凸起結構的該頂面； 一第一電阻漸變區以及一第二電阻漸變區，接觸該凸起結構的該側面，其中該第一電阻漸變區以及該第二電阻漸變區的電阻率隨著遠離該通道區而減少；以及 一源極區以及一汲極區，自該凸起結構的該側面往遠離該凸起結構的方向延伸，其中該第一電阻漸變區連接於該通道區與該源極區之間，且該第二電阻漸變區連接於該通道區與該汲極區之間。
  9. 如請求項8所述的記憶體電路，更包括： 一緩衝層，位於該基板之上，且該緩衝層中含有氫元素，其中該凸起結構位於該通道區與該緩衝層之間，且該源極區與該汲極區接觸該緩衝層。
  10. 如請求項7所述的記憶體電路，更包括： 一字元線，電性連接該第二閘極； 一位元線，電性連接該第二汲極，且該第二源極電性連接該第一閘極； 一資料線，電性連接該第一汲極； 一源極線，電性連接該第一源極。
  11. 如請求項7所述的記憶體電路，其中該薄膜電晶體更包括： 一底閘極，其中該第三金屬氧化物層位於該底閘極與該第二閘極之間，且該凸起結構位於該底閘極與該第三金屬氧化物層之間。
  12. 如請求項11所述的記憶體電路，其中該底閘極的長度大於該第二閘極的長度。
  13. 如請求項7所述的記憶體電路，其中該第二金屬氧化物層與該第三金屬氧化物層屬於同一圖案化層。
  14. 一種記憶體電路的製造方法，包括： 形成一氧化物絕緣層於一基板之上； 形成一第一金屬氧化物層於該氧化物絕緣層之上； 形成一第一閘介電層於該第一金屬氧化物層之上； 形成一第二金屬氧化物層於該第一閘介電層之上； 形成一第二閘介電層於該第二金屬氧化物層之上； 形成一第一閘極於該第二閘介電層之上，其中該第二金屬氧化物層位於該第一閘極與該第一金屬氧化物層之間；以及 形成電性連接至該第一金屬氧化物層的一源極以及一汲極。
  15. 如請求項14所述的記憶體電路的製造方法，更包括： 對該氧化物絕緣層以及該第一閘介電層執行一圖案化製程，以使該氧化物絕緣層包括一第一含氧結構以及一第二含氧結構，且使該第一閘介電層包括一第一介電結構以及一第二介電結構，其中該第二含氧結構與該第二介電結構互相堆疊以構成一凸起結構； 形成該第二金屬氧化物層於該第一閘介電層的該第一介電結構上，並形成一第三金屬氧化物層於該凸起結構的一頂面以及一側面上； 形成該第二閘介電層於該第二金屬氧化物層以及該第三金屬氧化物層上； 形成該第一閘極以及一第二閘極於該第二閘介電層上，其中該第二閘極重疊於該第三金屬氧化物層； 形成電性連接至該第三金屬氧化物層的一第二源極以及一第二汲極。
  16. 如請求項15所述的記憶體電路的製造方法，更包括： 以該第一閘極以及該第二閘極為遮罩，對該第一金屬氧化物層以及該第三金屬氧化物層執行一摻雜製程。
  17. 如請求項15所述的記憶體電路的製造方法，更包括： 在形成該第一閘極以及該第二閘極之前，執行熱處理製程以使該凸起結構中的氧元素擴散至該第三金屬氧化物層中。
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