TWI822129B - 半導體裝置及其製造方法 - Google Patents
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Abstract
一種半導體裝置，包括基板、半導體結構、閘介電層、第一閘極、源極以及汲極。半導體結構設置於基板之上。半導體結構包括第一厚部、第二厚部以及位於第一厚部與第二厚部之間的薄部。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極重疊於部分第一厚部以及部分薄部。第一閘極不重疊於另一部分薄部以及第二厚部。源極電性連接第一厚部。汲極電性連接第二厚部。
Description
本發明是有關於一種半導體裝置及其製造方法。
一般來說，薄膜電晶體的半導體層可分為通道區及摻雜區。若摻雜區的載子濃度高，且摻雜區與通道區之間出現突然下降的載子濃度，會使薄膜電晶體在大電流的操作過程中於靠近汲極處出現很高的橫向電場，並導致半導體裝置劣化。然而，若為了避免半導體裝置劣化而降低摻雜區的載子濃度，會使半導體裝置的操作電流不足。因此，如何使半導體裝置在保有足夠的操作電流表現下，同時減小靠近汲極處的橫向電場是目前需改善的問題。
本發明提供一種半導體裝置及其製造方法，具有足夠的操作電流，且能減小靠近汲極處的橫向電場。
本發明的至少一實施例提供一種半導體裝置。半導體裝
置包括基板、半導體結構、閘介電層、第一閘極、源極以及汲極。半導體結構設置於基板之上。半導體結構包括第一厚部、第二厚部以及位於第一厚部與第二厚部之間的薄部。第一厚部以及第二厚部的厚度大於薄部的厚度。閘介電層設置於半導體結構上。第一閘極設置於閘介電層上。第一閘極在基板的頂面的法線方向上重疊於部分第一厚部以及部分薄部。第一閘極在基板的頂面的法線方向上不重疊於另一部分薄部以及第二厚部。源極電性連接第一厚部。汲極電性連接第二厚部。
本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成半導體結構於基板之上，半導體結構包括第一厚部、第二厚部以及位於第一厚部與第二厚部之間的薄部，其中第一厚部以及第二厚部的厚度大於薄部的厚度；形成閘介電層於半導體結構上；形成第一閘極於閘介電層上，其中第一閘極在基板的頂面的法線方向上重疊於部分第一厚部以及部分薄部，且第一閘極在基板的頂面的法線方向上不重疊於另一部分薄部以及第二厚部；形成電性連接第一厚部的源極以及電性連接第二厚部的汲極。
100:基板
110:緩衝層
120,120’:半導體結構
122,122’:第一金屬氧化物層
122a,122a’:第一島狀結構
122b,122b’:第二島狀結構
124,124’:第二金屬氧化物層
130:閘介電層
140:第一閘極
142:第二閘極
150:層間介電層
160:導電層
C:電容
ch:通道區
D:汲極
dr:汲極區
GND:接地電壓
LED:發光二極體
l1,l2,l3,l4:長度
ND:法線方向
P:摻雜製程
p1A:第一厚部
p1B:第二厚部
p2:薄部
OVDD:電壓
S:源極
sr:源極區
T1:驅動元件
T1A,T1B,T1C:半導體裝置
T2:開關元件
t1,t2:厚度
V1,V2:貫孔
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖2A至圖2D是圖1的半導體裝置的製造方法的剖面示意圖。
圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。
圖4A至圖4D是圖3的半導體裝置的製造方法的剖面示意圖。
圖5是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
圖6是依照本發明的一實施例的一種畫素電路的示意圖。
圖7是依照本發明的另一實施例的一種畫素電路的示意圖。
圖1是依照本發明的一實施例的一種半導體裝置的剖面示意圖。
請參考圖1，半導體裝置T1A包括基板100、半導體結構120、閘介電層130、第一閘極140、源極S以及汲極D。在本實施例中，半導體裝置T1A還包括緩衝層110以及層間介電層150。
基板100之材質可為玻璃、石英、有機聚合物或是不透光/反射材料(例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料)或是其他可適用的材料。在一些實施例中，基板100為軟性基板，且基板100的材料例如為聚乙烯對苯二甲酸酯(polyethylene terephthalate,PET)、聚二甲酸乙二醇酯
(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚醯亞胺(polyimide,PI)或金屬軟板(Metal Foil)或其他可撓性材質。緩衝層110位於基板100上，緩衝層110的材質可以包括氮化矽、氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層，但本發明不以此為限。
半導體結構120設置於基板100與緩衝層110之上。半導體結構120包括第一厚部p1A、第二厚部p1B以及位於第一厚部p1A與第二厚部p1B之間的薄部p2，第一厚部p1A與第二厚部p1B的厚度大於薄部p2的厚度。在一些實施例中，第一厚部p1A與第二厚部p1B遠離薄部p2的外側亦包含其他薄部，使第一厚部p1A與第二厚部p1B分別夾在對應的兩個薄部之間。
半導體結構120可包括第一金屬氧化物層122及第二金屬氧化物層124。第一金屬氧化物層122及第二金屬氧化物層124的堆疊部分可構成半導體結構120的兩個厚部。舉例來說，在本實施例中，第一金屬氧化物層122包括互相分離的第一島狀結構122a以及第二島狀結構122b。第二金屬氧化物層124與第一島狀結構122a互相堆疊以構成第一厚部p1A，且第二金屬氧化物層124與第二島狀結構122b互相堆疊以構成第二厚部p1B。在本實施例中，第一島狀結構122a的長度l3不同於第二島狀結構122b的長度l4，但本發明不以此為限。在其他實施例中，第一島狀結構122a的長度l3等於第二島狀結構122b的長度l4。
第二金屬氧化物層124位於第一厚部p1A與第二厚部p1B之間的部分可構成薄部p2。換句話說，第一厚部p1A與第二厚部p1B的厚度基本上為第一金屬氧化物層122的厚度t1與第二金屬氧化物層124的厚度t2的總和，而薄部p2的厚度基本上等於第二金屬氧化物層124的厚度t2。在一些實施例中，第二金屬氧化物層124位於第一厚部p1A與第二厚部p1B遠離薄部p2的外側的部份亦可構成其他薄部。
半導體結構120的材料包括銦鎵錫鋅氧化物(IGTZO)或氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋁鋅錫(AZTO)、氧化銦鎢鋅(IWZO)等四元金屬化合物或包含鎵(Ga)、鋅(Zn)、銦(In)、錫(Sn)、鋁(Al)、鎢(W)中之任三者的三元金屬構成的氧化物或鑭系稀土摻雜金屬氧化物(例如Ln-IZO)。在一些實施例中，第一金屬氧化物層122與第二金屬氧化物層124可包括相同的金屬元素，但本發明不以此為限。在一些實施例中，第一金屬氧化物層122及第二金屬氧化物層124的厚度可以相同，例如皆在2nm至60nm之間，但本發明不以此為限。
閘介電層130設置於半導體結構120及緩衝層110上。第一閘極140設置於閘介電層130上。第一閘極140在基板100的頂面的法線方向ND上重疊於部分第一厚部p1A以及部分薄部p2，且第一閘極140在法線方向ND上未重疊於另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p1B。在一些實施例中，第一閘極140的長度l1與薄部p2的長度l2彼此相等或彼此不同。
在本實施例中，半導體結構包括源極區sr、汲極區dr以及位於源極區sr與汲極區dr之間的通道區ch。源極區sr與汲極區dr經摻雜而具有低於通道區ch的電阻率。
在本實施例中，通道區ch的範圍是由第一閘極140所定義，其中通道區ch包括第一厚部p1A在法線方向ND上重疊於第一閘極140的部分以及薄部p2在法線方向ND上重疊於第一閘極140的部分。因此，在本實施例中，通道區ch包括部分第一島狀結構122a與部分第二金屬氧化物層124。
第一閘極140在法線方向ND上不重疊於部分第一厚部p1A，且源極區sr包括第一厚部p1A在法線方向ND上不重疊於第一閘極140的部分。第一閘極140在法線方向ND上不重疊於部分薄部p2以及第二厚部p1B，且汲極區dr包括薄部p2在法線方向ND上不重疊於第一閘極140的部分以及第二厚部p1B。在一些實施例中，源極區sr還包括位於第一厚部p1A遠離薄部p2的外側的其他薄部，且汲極區dr還包括位於第二厚部p1B遠離薄部p2的外側的其他薄部。
在本實施例中，由於汲極區dr靠近通道區ch的部分的厚度較薄，因此可以減少汲極區dr連接通道區ch的部分的電阻率，藉此減少汲極區dr因為橫向電場而產生的熱載子效應。此外，由於源極區sr靠近通道區ch的部分的厚度較厚，因此可以避免源極區sr因為厚度減少而導致電阻率上升。
此外，雖然通道區ch內具有厚度不同的部分，但由於通
道區ch內的電流大部分是在通道區ch的表面進行傳導，因此通道區ch的厚度變化對通道區ch的電阻率的影響較小。在本實施例中，藉由將第一厚部p1A設置於第一閘極140下方，以使第一厚部p1A與薄部p2的連接部分位於通道區ch內。在一些實施例中，藉由使第一島狀結構122a在法線方向ND上部分重疊於第一閘極140，以避免製程偏移導致第一厚部p1A與薄部p2的連接部分偏離通道區ch。
層間介電層150設置於閘介電層130上，並覆蓋第一閘極140。層間介電層150與閘介電層130的材料例如為氧化矽、氮化矽、氮氧化矽或其他合適的材料。貫孔V1、V2貫穿層間介電層150及閘介電層130，且貫孔V1、V2分別重疊於第一厚部p1A與第二厚度p1B。導電層160位於層間介電層150上，且分別填入貫孔V1、V2以電性連接至半導體結構120的第一厚部p1A與第二厚度p1B。導電層160可構成源極S與汲極D，源極S透過貫孔V1電性連接至源極區sr，汲極D透過貫孔V2電性連接至汲極區dr。在本實施例中，源極S與汲極D連接第二金屬氧化物層124。在一些實施例中，第一厚部p1A與第二厚度p1B在基板100的投影面積分別大於源極S與第一厚部p1A的接觸面積及汲極D與第二厚度p1B的接觸面積，藉此減少源極S及汲極D因為製程偏移而未接觸至厚部的機率。
基於上述，除了能改善半導體裝置T1A的熱載子效應以外，還能避免半導體裝置T1A的源極區sr的電阻率上升，藉此提
升半導體裝置T1A的操作電流，進而提升半導體裝置T1A的整體性能與可靠度。
圖2A至圖2D是圖1的半導體裝置的製造方法的剖面示意圖。
請參考圖2A與圖2B，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’包括第一厚部p1A、第二厚部p1B以及位於第一厚部p1A與第二厚部p1B之間的薄部p2。
在本實施例中，半導體結構120’的形成方法例如可如圖2A所示，先形成第一金屬氧化物層122’於緩衝層110及基板100之上，其中第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a’以及第二島狀結構122b’。然後，如圖2B所示，形成第二金屬氧化物層124’於第一金屬氧化物層122’上。在一些實施例中，第二金屬氧化物層124’完全包覆第一金屬氧化物層122’，以避免圖案化第二金屬氧化物層124’時的圖案化製程對第一金屬氧化物層122’造成損傷。
在一些實施例中，第一金屬氧化物層122’的氧濃度小於或等於第二金屬氧化物層124’的氧濃度，藉此減少第一厚部p1A以及第二厚部p1B的電阻率。
請參考圖2C，形成閘介電層130於半導體結構120’上。形成第一閘極140於閘介電層130上。在一些實施例中，形成第
一閘極140的製程包括乾式蝕刻或濕式蝕刻。第一閘極140在基板100的頂面的法線方向ND上重疊於部分第一厚部p1A以及部分薄部p2，且第一閘極140在法線方向ND上不重疊於另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p1B。
接著，以第一閘極140為遮罩，對半導體結構120’執行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120。源極區sr與汲極區dr的摻雜濃度大於通道區ch的摻雜濃度。摻雜製程P例如可為氫電漿製程或離子布植製程，但本發明不以此為限。
請參照圖2D，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於第一厚部p1A與第二厚部p1B。
然後，請參照圖1，形成分別電性連接至第一厚部p1A與第二厚部p1B的源極S及汲極D。舉例來說，可形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至第一厚部p1A與第二厚部p1B。
經過上述製程後可大致上完成半導體裝置T1A的製作。
圖3是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同
或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖3的半導體裝置T1B與圖1的半導體裝置T1A的主要差異在於：半導體裝置T1B的第二金屬氧化物層124位於第一金屬氧化物層122與基板100之間。此外，在本實施例中，源極S與汲極D連接第一金屬氧化物層122。
請參考圖3，第一金屬氧化物層122及第二金屬氧化物層124的堆疊部分可構成半導體結構120的兩個厚部。舉例來說，在本實施例中，第一金屬氧化物層122包括互相分離的第一島狀結構122a以及第二島狀結構122b。在本實施例中，第一島狀結構122a的長度l3不同於第二島狀結構122b的長度l4，但本發明不以此為限。在其他實施例中，第一島狀結構122a的長度l3等於第二島狀結構122b的長度l4。
第二金屬氧化物層124與第一島狀結構122a互相堆疊以構成第一厚部p1A，且第二金屬氧化物層124與第二島狀結構122b互相堆疊以構成第二厚部p1B。第二金屬氧化物層124位於第一厚部p1A與第二厚部p1B之間的部分可構成薄部p2。換句話說，第一厚部p1A與第二厚部p1B的厚度基本上為第一金屬氧化物層122的厚度t1與第二金屬氧化物層124的厚度t2的總和，薄部p2的厚度基本上等於第二金屬氧化物層124的厚度t2。在一些實施例中，第二金屬氧化物層124位於第一厚部p1A與第二厚部p1B外側遠離薄部p2的部份亦可構成其他薄部。
在本實施例中，由於汲極區dr靠近通道區ch的部分的厚度較薄，因此可以減少汲極區dr連接通道區ch的部分的電阻率，藉此減少汲極區dr因為橫向電場而產生的熱載子效應。此外，由於源極區sr靠近通道區ch的部分的厚度較厚，因此可以避免源極區sr因為厚度減少而導致電阻率上升。
此外，雖然通道區ch內具有厚度不同的部分，但由於通道區ch內的電流大部分是在通道區ch的表面進行傳導，因此通道區ch的厚度變化對通道區ch的電阻率的影響較小。在本實施例中，藉由將第一厚部p1A設置於第一閘極140下方，以使第一厚部p1A與薄部p2的連接部分位於通道區ch內。在一些實施例中，藉由使第一島狀結構122a在法線方向ND上重疊於第一閘極140，以避免製程偏移導致第一厚部p1A與薄部p2的連接部分偏離通道區ch。
圖4A至圖4D是圖3的半導體裝置的製造方法的剖面示意圖。
請參考圖4A與圖4B，形成半導體結構120’於基板100之上。舉例來說，可先形成緩衝層110於基板100上，之後形成半導體結構120’於緩衝層110上。半導體結構120’包括第一厚部p1A、第二厚部p1B以及位於第一厚部p1A與第二厚部p1B之間的薄部p2。
在本實施例中，半導體結構120’的形成方法例如可如圖4A所示，先形成第二金屬氧化物層124’於緩衝層110及基板100
之上。然後，如圖4B所示，形成第一金屬氧化物層122’於第二金屬氧化物層124’上，其中第一金屬氧化物半導體層122’包括互相分離的第一島狀結構122a’以及第二島狀結構122b’。
在一些實施例中，第一金屬氧化物層122’的氧濃度小於或等於第二金屬氧化物層124’的氧濃度，藉此減少第一厚部p1A以及第二厚部p1B的電阻率。
請參考圖4C，形成閘介電層130於半導體結構120’上。形成第一閘極140於閘介電層130上。在一些實施例中，形成第一閘極140的製程包括乾式蝕刻或濕式蝕刻。第一閘極140在基板100的頂面的法線方向ND上重疊於部分第一厚部p1A以及部分薄部p2，且第一閘極140在法線方向ND上不重疊於另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p1B。
以第一閘極140為遮罩，對半導體結構120’執行摻雜製程P，以形成包含通道區ch、源極區sr與汲極區dr的半導體結構120。源極區sr與汲極區dr的摻雜濃度大於通道區ch的摻雜濃度。摻雜製程P例如可為氫電漿製程或離子布植製程，但本發明不以此為限。
請參照圖4D，形成層間介電層150於閘介電層130上，並覆蓋第一閘極140。之後，形成貫穿層間介電層150及閘介電層130的貫孔V1、V2，且貫孔V1、V2分別在基板100的頂面的法線方向ND上重疊於第一厚部p1A與第二厚部p1B。
然後，請參照圖3，形成分別電性連接至第一厚部p1A
與第二厚部p1B的源極S及汲極D。舉例來說，可形成導電層160於層間介電層150之上，並填入貫孔V1、V2中，以與半導體結構120電性連接。導電層160可包括源極S及汲極D，其分別透過貫孔V1、V2電性連接至第一厚部p1A與第二厚部p1B。
經過上述製程後可大致上完成半導體裝置T1B的製作。
圖5是依照本發明的另一實施例的一種半導體裝置的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參照圖5，圖5的半導體裝置T1C與圖1的半導體裝置T1A的主要差異在於：半導體裝置T1C為雙閘極電晶體，其還包括第二閘極142。
請參考圖5，第二閘極142在基板100的頂面的法線方向ND上重疊於部分第一厚部p1A、部分第二厚部p1B以及薄部p2。在一些實施例中，第二閘極142重疊於第一厚部p1A的面積大於第二閘極142重疊於第二厚部p1B的面積，但本發明不以此為限。在一些實施例中，部分第一島狀結構122a位於第一閘極140與第二閘極142之間。
在本實施例中，第二閘極142的設置可以提升半導體裝置T1C的開啟電流(turn-on current)。
圖6是依照本發明的一實施例的一種畫素電路的示意圖。
請參考圖6，在本實施例中，畫素電路包括驅動元件T1、開關元件T2、電容C以及發光二極體LED。在一些實施例中，發光二極體LED為有機發光二極體或無機發光二極體。圖1的半導體裝置T1A、圖3的半導體裝置T1B或圖5的半導體裝置T1C皆可以用作圖6的畫素電路的驅動元件T1。關於驅動元件T1的具體結構可以參考圖1、圖3以及圖5的相關內容，於此不再贅述。
驅動元件T1的第一閘極140電性連接至開關元件T2的源極或汲極以及電容C的其中一端。驅動元件T1的汲極D電性連接至電壓OVDD。驅動元件T1的源極S電性連接至發光二極體LED的一端以及電容C的其中另一端。發光二極體LED的其中另一端電性連接至接地電壓GND。
在本實施例中，電壓OVDD大於接地電壓GND，因此，在驅動元件T1開啟時，電流由汲極D流向源極S，並點亮發光二極體LED。
圖7是依照本發明的一實施例的一種畫素電路的示意圖。
請參考圖7，在本實施例中，畫素電路包括驅動元件T1、開關元件T2、電容C以及發光二極體LED。在一些實施例中，發光二極體LED為有機發光二極體或無機發光二極體。圖1的半導體裝置T1A、圖3的半導體裝置T1B或圖5的半導體裝置T1C皆可以用作圖7的畫素電路的驅動元件T1。關於驅動元件T1的具體結構可以參考圖1、圖3以及圖5的相關內容，於此不再贅述。
驅動元件T1的第一閘極140電性連接至開關元件T2的
源極或汲極以及電容C的其中一端。驅動元件T1的汲極D電性連接至發光二極體LED的一端。驅動元件T1的源極S電性連接至以及電容C的其中另一端以及接地電壓GND。發光二極體LED的其中另一端電性連接至電壓OVDD。
在本實施例中，電壓OVDD大於接地電壓GND，因此，在驅動元件T1開啟時，電流通過發光二極體LED後，由汲極D流向源極S。
100:基板
110:緩衝層
120:半導體結構
122:第一金屬氧化物層
122a:第一島狀結構
122b:第二島狀結構
124:第二金屬氧化物層
130:閘介電層
140:第一閘極
150:層間介電層
160:導電層
ch:通道區
D:汲極
dr:汲極區
11,12,13,14:長度
ND:法線方向
p1A:第一厚部
p1B:第二厚部
p2:薄部
S:源極
sr:源極區
T1A:半導體裝置
t1,t2:厚度
V1,V2:貫孔
Claims (10)
- 一種半導體裝置，包括： 一基板； 一半導體結構，設置於該基板之上，該半導體結構包括一第一厚部、一第二厚部以及位於該第一厚部與該第二厚部之間的一薄部，其中該第一厚部以及該第二厚部的厚度大於該薄部的厚度； 一閘介電層，設置於該半導體結構上； 一第一閘極，設置於該閘介電層上，其中該第一閘極在該基板的一頂面的一法線方向上重疊於部分該第一厚部以及部分該薄部，且該第一閘極在該基板的該頂面的該法線方向上不重疊於另一部分該薄部以及該第二厚部； 一源極，電性連接該第一厚部；以及 一汲極，電性連接該第二厚部。
- 如請求項1所述的半導體裝置，其中該半導體結構包括： 一第一金屬氧化物層，包括互相分離的一第一島狀結構以及一第二島狀結構；以及 一第二金屬氧化物層，重疊於該第一島狀結構以及該第二島狀結構，其中該第二金屬氧化物層與該第一島狀結構互相堆疊以構成該第一厚部，且該第二金屬氧化物層與該第二島狀結構互相堆疊以構成該第二厚部。
- 如請求項2所述的半導體裝置，其中該第一島狀結構的長度不同於該第二島狀結構的長度。
- 如請求項2所述的半導體裝置，其中該第一島狀結構在該法線方向上部分重疊於該第一閘極。
- 如請求項1所述的半導體裝置，其中該半導體結構包括一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該通道區包括該第一厚部在該法線方向上重疊於該第一閘極的部分以及該薄部在該法線方向上重疊於該第一閘極的部分。
- 如請求項5所述的半導體裝置，其中該汲極區包括該薄部在該法線方向上不重疊於該第一閘極的部分以及該第二厚部。
- 如請求項5所述的半導體裝置，其中該源極區包括該第一厚部在該法線方向上不重疊於該第一閘極的部分。
- 如請求項5所述的半導體裝置，更包括： 一第二閘極，在該法線方向上重疊於部分該第一厚部、部分該第二厚部以及該薄部。
- 一種半導體裝置的製造方法，包括： 形成一半導體結構於一基板之上，該半導體結構包括一第一厚部、一第二厚部以及位於該第一厚部與該第二厚部之間的一薄部，其中該第一厚部以及該第二厚部的厚度大於該薄部的厚度； 形成一閘介電層於該半導體結構上； 形成一第一閘極於該閘介電層上，其中該第一閘極在該基板的一頂面的一法線方向上重疊於部分該第一厚部以及部分該薄部，且該第一閘極在該基板的該頂面的該法線方向上不重疊於另一部分該薄部以及該第二厚部； 形成電性連接該第一厚部的一源極以及電性連接該第二厚部的一汲極。
- 如請求項9所述的半導體裝置的製造方法，更包括： 以該第一閘極為遮罩，對該半導體結構執行一摻雜製程，以於該半導體結構中形成一源極區、一汲極區以及位於該源極區與該汲極區之間的一通道區，其中該通道區包括該第一厚部在該法線方向上重疊於該第一閘極的部分以及該薄部在該法線方向上重疊於該第一閘極的部分，該汲極區包括該薄部在該法線方向上不重疊於該第一閘極的部分以及該第二厚部，且該源極區包括該第一厚部在該法線方向上不重疊於該第一閘極的部分。
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