KR102482856B1 - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 기판 상의 산화물 반도체층을 포함하며, 상기 산화물 반도체층은 채널부, 채널부의 일측에 배치된 제1 채널 연결부 및 상기 채널부의 타측에 배치된 제2 채널 연결부를 포함하고, 상기 산화물 반도체층은 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 가지며, 상기 채널부의 적어도 일부는 상기 제1 두께를 가지며, 상기 제2 채널 연결부는 상기 제2 두께를 갖는, 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 그 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막되어 제조될 수 있고, 높은 이동도(mobility)를 가지며, 산화물 반도체층에 포함된 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체층이 투명하기 때문에, 산화물 반도체 박막 트랜지스터를 이용하는 경우 투명 디스플레이를 구현하는 데도 유리하다.
따라서, 산화물 반도체 박막 트랜지스터는 표시장치의 스위칭 소자 또는 구동 소자로 사용될 수 있다. 그런데, 박막 트랜지스터의 구동시, 산화물 반도체층의 드레인 전극 연결부 근처에서 전계 집중이 발생한다. 이러한 전계 집중에 의해 산화물 반도체층의 비대칭 열화 및 이동도 상승과 같은 이상 거동이 발생하여, 박막 트랜지스터의 신뢰성이 저하된다.
본 발명의 일 실시예는, 박막 트랜지스터의 구동시 산화물 반도체층에서 전계 집중이 발생되는 것을 완화하여 산화물 반도체층의 부분적인 열화를 방지할 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 두께 단차를 갖는 산화물 반도체층을 포함하며, 전계 집중에 의한 산화물 반도체층의 열화를 방지할 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는 이러한 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 산화물 반도체층, 상기 산화물 반도체층 상의 게이트 절연막, 상기 게이트 절연막 상의 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 게이트 절연막과 중첩하는 채널부, 상기 채널부의 일측에 배치된 제1 채널 연결부 및 상기 채널부의 타측에 배치된 제2 채널 연결부를 포함하고, 상기 산화물 반도체층은 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 가지며, 상기 채널부의 적어도 일부는 상기 제1 두께를 가지며, 상기 제2 채널 연결부는 상기 제2 두께를 갖는, 박막 트랜지스터를 제공한다.
상기 제2 두께는 상기 제1 두께의 1.3 내지 1.7배이다.
상기 채널부 중 적어도 일부는 상기 제2 두께를 갖는다.
상기 채널부 중 상기 제2 두께를 갖는 부분의 길이는 상기 채널부 전체 길이의 5 내지 20%이다.
상기 드레인 전극은 상기 제2 채널 연결부에서 상기 산화물 반도체층과 연결된다.
상기 산화물 반도체층은 상기 제1 두께보다 작은 제3 두께를 더 가지며, 상기 제1 채널 연결부는 상기 제3 두께를 갖는다.
상기 제3 두께는 상기 제1 두께의 0.3 내지 0.9배이다.
상기 채널부 중 적어도 일부는 상기 제3 두께를 갖는다.
상기 채널부 중 상기 제3 두께를 갖는 영역의 길이는 상기 채널부 전체 길이의 5 내지 15%이다.
상기 소스 전극은 상기 제1 채널 연결부에서 상기 산화물 반도체층과 연결된다.
본 발명의 다른 일 실시예는, 기판 상에 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 갖는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계 및 상기 산화물 반도체층과 각각 연결되며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층을 형성하는 단계는 하프톤 마스크를 이용한 선택적 노광 단계를 포함하는, 박막 트랜지스터의 제조방법을 제공한다.
본 발명이 또 다른 일 실시예는, 기판, 상기 기판 상에 배치된 상기의 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 산화물 반도체층이 두께 단차를 가져, 박막 트랜지스터의 구동시 산화물 반도체층에서 부분적인 전계 집중이 발생되는 것이 완화 또는 방지된다. 이러한 전계 집중이 완화 또는 방지됨에 따라, 산화물 반도체층의 부분적인 손상 및 열화가 방지되어 박막 트랜지스터의 신뢰성이 향상될 수 있다. 또한, 본 발명의 다른 일 실시예에 따른 표시장치는, 이러한 박막 트랜지스터를 포함함으로써, 우수한 신뢰성 및 표시 특성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술된다. 이러한 기술 및 설명에 의해, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명이 특징 및 효과가 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 산화물 반도체층의 도체화 침투 길이를 설명하는 개략도이다.
도 3은 산화물 반도체층에서의 캐리어 농도에 대한 그래프이다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7a 내지 7h는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 10은 비교예 1에 따른 박막 트랜지스터의 단면도이다.
도 11은 산화물 반도체층의 두께에 따른 ΔL의 그래프이다.
도 12는 산화물 반도체층의 위치에 따른 전계 분포 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110) 상의 산화물 반도체층(130), 산화물 반도체층(130) 상의 게이트 절연막(120), 게이트 절연막(120) 상의 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150), 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 여기서, 게이트 전극(140) 상에 층간 절연막(170)이 배치되고, 소스 전극(150)과 드레인 전극(160)은 층간 절연막(170) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
도시되지 않았지만, 기판(110) 상에 버퍼층이 배치될 수 있다. 버퍼층은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층은 산화물 반도체층(130)을 보호하며, 기판(110)의 상부를 평탄화할 수 있다.
산화물 반도체층(130)은 기판(110) 상에 배치된다. 산화물 반도체층(130)은 산화물 반도체 물질을 포함한다. 예를 들어, 산화물 반도체층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 산화물 반도체층(130)이 만들어질 수도 있다. 산화물 반도체층(130)의 구체적인 구성은 후술된다.
산화물 반도체층(130) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 금속 산화몰 또는 금속 질화물을 포함할 수도 있다. 게이트 절연막(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
본 발명의 일 실시에에 따르면, 게이트 절연막(120)은, 산화물 반도체층(130)과 일부 중첩한다.
게이트 전극(140)은 게이트 절연막(120) 상에 배치된다. 게이트 전극(140)은 산화물 반도체층(130)과 절연되어, 산화물 반도체층(130)과 적어도 일부 중첩한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(150) 및 드레인 전극(160)이 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 산화물 반도체층(130)과 연결된다. 소스 전극(150)과 드레인 전극(160)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 산화물 반도체층(130)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
이하, 산화물 반도체층(130)을 보다 상세히 설명한다.
도 1을 참조하면, 산화물 반도체층(130)은 게이트 절연막(120)과 중첩하는 채널부(131), 채널부(131)의 일측에 배치된 제1 채널 연결부(132) 및 채널부(131)의 타측에 배치된 제2 채널 연결부(133)를 포함한다.
산화물 반도체층(130)의 채널은 채널부(131)에 형성된다. 채널부(131)는 게이트 전극(140)과 중첩한다.
도 1을 참조하면, 제1 채널 연결부(132)와 제2 채널 연결부(133)는 산화물 반도체층(130) 중 게이트 절연막(140)과 중첩하지 않는 부분이다. 제1 채널 연결부(132) 및 제2 채널 연결부(133)는 산화물 반도체층(130)의 선택적 도체화에 의해 형성될 수 있다. 도체화를 위해, 제1 채널 연결부(132) 및 제2 채널 연결부(133) 영역이 플라즈마 처리 또는 수소 처리될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 공지의 다른 방법에 의해 제1 채널 연결부(132) 및 제2 채널 연결부(133)가 도체화될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 채널 연결부(132)는 소스 전극(150)에 연결되고, 제2 채널 연결부(133)는 및 드레인 전극(160)과 연결된다. 제1 채널 연결부(132) 및 제2 채널 연결부(133)를 통해 산화물 반도체층(130)은 소스 전극(150) 및 드레인 전극(160)과 각각 전기적으로 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 제1 채널 연결부(132) 및 제2 채널 연결부(133)를 함께 채널 연결부(132, 133)라고도 한다. 또한, 소스 전극(150)과 연결되는 제1 채널 연결부(132)를 "소스 연결부"라고도 하며, 드레인 전극(160)과 연결되는 제2 채널 연결부(133)를 "드레인 연결부"라고도 한다.
산화물 반도체층(130)은 제1 두께(t1) 및 제2 두께(t2)를 갖는다. 여기서, 제2 두께(t2)는 제1 두께(t1)보다 크다(t2 > t1).
도 1을 참조하면, 채널부(131)의 적어도 일부는 제1 두께(t1)를 가지며, 다른 일부는 제2 두께(t2)를 갖는다. 채널부(131) 중 제2 두께(t2)를 갖는 부분은 제2 채널 연결부(133)와 연결되어 있다. 구체적으로, 채널부(131) 중 제2 채널 연결부(133)로부터 연장된 부분은 제2 두께(t2)를 갖는다. 이와 같이, 채널부(131)는 제2 채널 연결부(133)와 인접한 영역에서 두께의 단차를 갖는다.
도 1을 참조하면, 제2 채널 연결부(133)은 제2 두께(t2)를 갖는다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)에 있어서, 드레인 전극(160)과 연결된 제2 채널 연결부(133)에 인가되는 전압은 소스 전극(150)과 연결되는 제1 채널 연결부(132)에 인가되는 전압보다 높다. 게이트 전극(140)에 게이트 전압(VG)이 인가되어 박막 트랜지스터(100)가 작동할 때, 상대적으로 높은 전압이 인가되는 제2 채널 연결부(133) 쪽에 전계가 집중된다. 보다 구체적으로, 상대적으로 낮은 캐리어 농도를 갖는 채널부(131)와 상대적을 높은 캐리어 농도를 가지며 고전압이 인가되는 제2 채널 연결부(133)의 경계 부근에 전계가 집중된다. 이러한 전계 집중이 발생되는 채널부(131)와 제2 채널 연결부(133)의 경계 부근에 물리적 또는 전기적 열화가 발생될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(131)와 제2 채널 연결부(133)의 경계는 채널부(131)의 다른 영역보다 큰 두께(예, t2)를 가져, 전계 집중이 완화될 수 있다.
이하, 도 1, 도 2 및 도 3을 참조하여 전계 집중의 완화에 대하여 설명한다.
일반적으로, 산화물 반도체층(130)의 채널은 채널부(131)에 형성되지만, 채널부(131)의 전 영역이 채널 역할을 하는 것은 아니다. 채널 연결부(132, 133)의 도체화 과정에서 채널 연결부(132, 133)와 인접한 채널부(131)의 일부 영역도 도체화되기 때문에, 채널의 길이는 채널부(131)의 길이(L1)보다 짧다.
도 2는 산화물 반도체층의 도체화 침투 길이(ΔLS, ΔLD)를 설명하는 개략도이다. 도 2를 참조하면, 산화물 반도체층(130)의 채널부(131)의 길이는 "Lideal"로 표시되고, 제1 채널 연결부(132)의 길이와 제2 채널 연결부(133)의 길이는 각각 "LS" 및 "LD"로 표시된다.
채널 연결부(132, 133)의 도체화 과정에서 채널부(131)의 일부도 도체화되며, 도체화된 영역은 채널의 역할을 하지 못한다. 도 2에서, 채널부 (131) 중 도체화된 부분의 길이를 각각 도체화 침투 길이(ΔLS, ΔLD)라고 한다. 또한, 채널부(131) 중 유효하게 채널 역할을 할 수 있는 부분의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 길이(ΔLS, ΔLD)가 커지면 유효 채널 길이(Leff)가 작아진다.
도 3은 산화물 반도체층에서의 캐리어 농도에 대한 그래프이다. 도 3의 가로축은, 도 2에 도시된 산화물 반도체층(130)의 왼쪽(Ls) 끝에서부터 측정된 길이에 대응된다.
일반적으로, 채널 연결부(132, 133)를 도체화하기 위한 플라즈마 처리 또는 수소 처리는 산화물 반도체층(130)의 표면에서 이루어지며, 산화물 반도체층(130)의 두께가 두꺼워질수록 수소와 같은 도체화 성분의 확산 범위가 넓어져 도체화 침투 길이(ΔLS, ΔLD)가 증가한다(시험예 1 및 도 11 참조). 따라서, 본 발명의 일 실시예에 따르면, 제1 채널 연결부(132) 쪽의 도체화 침투 길이(ΔLS)보다 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)가 더 크다.
한편, 캐리어 농도의 차이로 인해, 유효 채널 영역과 채널 연결부(132, 133) 사이에는 캐리어의 농두 구배가 생긴다. 구체적으로, 채널부(131)의 도체화된 영역(ΔLS, ΔLD 영역)에서 캐리어 농도의 구배가 생긴다. 이 때, 도체화 침투 길이(ΔLS, ΔLD)가 커지는 경우, 도 3에 도시된 바와 같이, 단위 길이당 캐리어 농도의 변화가 작아지며, 완만한 농도 구배가 생긴다. 도 3에 도시된 바와 같이, 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)가 크기 때문에, ΔLD에 대응되는 영역에서는 캐리어 농도의 변화율이 작아짐에 따라 전계 집중이 완화된다.
이와 같이, 전계 집중이 발생되는 제2 채널 연결부(133)와 채널부(131) 사이 부근의 두께가 커지는 경우, 전계 집중이 완화될 수 있다.
그러나, 전계 집중 완화를 위해, 산화물 반도체층(130)의 전체 두께가 증가되는 경우, 제1 채널 연결부(132)와 제2 채널 연결부(133)에서의 도체화 침투 길이(ΔLS, ΔLD)가 모두 증가하여, 유효 채널 길이(Leff)가 감소하는 문제가 발생된다. 따라서, 본 발명의 일 실시예에 따르면, 제2 채널 연결부(133) 쪽의 두께만이 선택적으로 증가되도록 하여, 전계 집중이 완화되면서도, 유효 채널 길이(Leff)의 감소가 최소화되도록 한다.
본 발명의 일 실시예에 따르면, 제2 두께(t2)는 제1 두께(t1)의 1.3 내지 1.7배 이다(1.3 ≤ t2/t1 ≤ 1.7). 제2 두께(t2)가 제1 두께(t1)의 1.3 배 미만인 경우, 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)가 충분히 증가되지 않아 전계 집중이 충분히 해소되지 못한다. 반면, 제2 두께(t2)가 제1 두께(t1)의 1.7배를 초과하는 경우, 산화물 반도체층(130) 내에서의 큰 두께차로 인하여 게이트 절연막(120)이 게이트 전극(140)과 산화물 반도체층(130)을 충분히 절연하지 못할 수 있으며, 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)의 과도한 증가로 인해 유효 채널 길이(Leff)가 감소되어 박막 트랜지스터의 문턱전압(Vth) 특성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(130)의 제1 두께(t1)는 10 내지 40nm의 범위로 조정되고, 제2 두께(t2)는 13nm 내지 68nm의 범위로 조정될 수 있다. 산화물 반도체층(130)의 제2 두께(t2)는 산화물 반도체층(130)의 크기 및 용도에 따라 달라질 수 있다.
또한, 채널부(131) 중 제2 두께(t2)를 갖는 영역의 길이(L2)가 채널부(131) 전체 길이(L1)의 20%를 초과하는 경우, 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)가 증가하여 유효 채널 길이(Leff)가 감소될 수 있다. 반면, 채널부(131) 중 제2 두께(t2)를 갖는 영역의 길이(L2)가 채널부(131) 전체 길이(L1)의 5%를 미만인 경우, 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD) 증가가 미미하여 전계 집중 완화 효과가 충분하지 않을 수 있다. 따라서, 채널부(131) 중 제2 두께(t2)를 갖는 영역의 길이(L2)는 채널부(131) 전체 길이(L1)의 5 내지 20%로 조정될 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 4를 참조하면, 채널부(131) 중 제2 두께(t2)를 갖는 영역과 제1 두께(t1)를 갖는 영역 사이에 경사가 형성된다. 경사각(θ)은, 예를 들어 45° 이상일 수 있으나, 경사각(θ)이 이에 한정되는 것은 아니다.
제2 두께(t2)를 갖는 영역과 제1 두께(t1)를 갖는 영역 사이의 경사는 채널부(131) 제조 과정에서 형성될 수 있다. 산화물 반도체층(130)에 있어서, 채널부(131)의 길(L1)은 수 ㎛ 내지 수십 ㎛ 인 반면, 제1 두께(t1)와 제2 두께(t2)는 두께는 수십 nm 정도로 매우 얇기 때문에, 경사각(θ)에 따라 전계 집중 완화의 효과에 큰 차이가 있는 것은 아니다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 5의 박막 트랜지스터(300)는, 도 4의 박막 트랜지스터(200)와 비교하여, 기판(110) 상의 광차단층(180) 및 광차단층(180) 상의 버퍼층(121)을 더 포함한다.
광차단층(180)은 산화물 반도체층(130)과 중첩한다. 광차단층(180)은 외부로부터 산화물 반도체층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 산화물 반도체층(130)의 손상을 방지한다. 광차단층(180)은 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
광차단층(180) 상에 버퍼층(121)이 배치된다. 버퍼층(121)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(121)은 단일막으로 이루어질 수도 있고, 2개 이상의 막이 적층된 적층 구조를 가질 수도 있다. 버퍼층(121)은 우수한 절연성 및 평탄화 특성을 가지며, 산화물 반도체층(130)을 보호할 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 6의 박막 트랜지스터(400)는, 도 1의 박막 트랜지스터(100)와 비교할 때, 산화물 반도체층(130)이 제1 두께(t1), 제2 두께(t2) 및 제3 두께(t3)를 가지며, 두 개의 두께 단차를 갖는다.
구체적으로, 도 6에 도시된 산화물 반도체층(130)은 제1 두께(t1)보다 작은 제3 두께(t3)를 갖는다. 제1 채널 연결부(132)는 제3 두께(t3)를 가지며, 채널부(131) 중 적어도 일부 역시 제3 두께(t3)를 갖는다. 채널부(131) 중 제3 두께(t3)를 갖는 영역은 제1 채널 연결부(132)와 연결되어 있다.
제1 채널 연결부(132)가 제1 두께(t1)를 가지는 경우와 비교하여, 제1 채널 연결부(132)가 제3 두께(t3)를 가지는 경우, 제1 채널 연결부(132) 쪽의 도체화 침투 길이(ΔLS)가 감소하여, 유효 채널 길이(Leff)가 증가될 수 있다. 또한, 제1 채널 연결부(132) 쪽의 도체화 침투 길이(ΔLS)가 작아지는 경우, 대형 마더 글라스를 이용한 박막 트랜지스터(400)의 대량 생산에 있어서, 제1 채널 연결부(132) 쪽의 도체화 침투 길이(ΔLS)의 편차 역시 작아지기 때문에, 박막 트랜지스터(400)의 문턱전압(Vth) 편차가 작아질 수 있다. 그에 따라, 박막 트랜지스터(400)의 문턱전압(Vth) 균일도가 향상될 수 있다.
제3 두께(t3)가 제1 두께(t1)의 0.3배 미만인 경우, 제1 채널 연결부(132)를 통한 전하 공급의 효율이 저하될 수 있다. 반면, 제3 두께(t3)가 제1 두께(t1)의 0.9배를 초과하는 경우, 두께 감소의 효과가 거의 발생하지 않는다. 따라서, 제3 두께(t3)는 제1 두께(t1)의 0.3 내지 0.9배의 범위로 조정될 수 있다(0.3 ≤ t3/t1 ≤ 0.9).
채널부(131) 중 제3 두께(t3)를 갖는 영역의 길이(L3)가 채널부(131) 전체 길이(L1)의 5% 미만인 경우 제1 채널 연결부(132) 쪽의 도체화 침투 길이(ΔLS)의 감소가 크지 않아, 두께 감소의 효과가 거의 발생하지 않을 수 있다. 반면, 채널부(131) 중 제3 두께(t3)를 갖는 영역의 길이(L3)가 채널부(131) 전체 길이(L1)의 15%를 초과하는 경우, 채널부(131)의 두께 감소로 인하여 박막 트랜지스터(400)의 전류 특성이 저하될 수 있다. 따라서, 채널부(131) 중 제3 두께(t3)를 갖는 영역의 길이(L3)는 채널부(131) 전체 길이(L1)의 5 내지 15% 정도로 조정될 수 있다.
이하, 도 7a 내지 7h를 참조하여, 박막 트랜지스터(200)의 제조방법을 설명한다. 도 7a 내지 7h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 제조 공정도이다.
도 7a를 참조하면, 기판(110) 상에 광차단층(180)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로, 폴리이미드가 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
플라스틱이 기판(110)으로 사용되는 경우, 기판(110)이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
광차단층(180)은 빛을 반사하거나 흡수하는 물질로 만들어질 수 있는데, 예를 들어, 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
도 7b를 참조하면, 광차단층(180)을 포함하는 기판(110) 상에 버퍼층(121)이 형성된다. 버퍼층(121)은 실리콘 산화물 또는 실리콘 질화물에 의하여 형성될 수 있다. 버퍼층(121)은 단일막 또는 다층막 구조를 가질 수 있다.
도 7c를 참조하면, 버퍼층(121) 상에 산화물 반도체 물질층(130a)이 형성된다. 산화물 반도체 물질층(130a)은 산화물 반도체 물질로 만들어진다. 예를 들어, 산화물 반도체 물질층(130a)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 산화물 반도체 물질층(130a)은 증착 또는 스퍼터링에 의하여 형성될 수 있다.
산화물 반도체 물질층(130a)층 상에 포토 레지스트층(175)이 형성된다. 포토 레지스트층(175)은, 예를 들어, 네가티브형 포토 레지스트로 이루어질 수 있다.
포토 레지스트층(175) 상에 하프톤 마스크(210)가 배치된 후 노광이 이루어진다. 하프톤 마스크(210)는 차광부(211), 반투광부(212) 및 투광부(213)를 포함한다. 하프톤 마스크(210)를 통해 광(L1)이 조사됨으로써, 선택적 노광이 이루어진다. 노광을 위해 자외선이 조사될 수 있다. 이와 같이, 산화물 반도체층(130)을 형성하는 단계는 하프톤 마스크(210)를 이용한 선택적 노광 단계를 포함한다.
도 7d를 참조하면, 하프톤 마스크(210)를 이용한 선택적 노광 및 현상에 의해 포토 레지스트 패턴(176)이 형성된다. 포토 레지스트 패턴(176)을 마스크로 하여, 식각이 이루어진다. 식각의 방법으로, 드라이 에칭(D/E)이 적용될 수 있다.
도 7e를 참조하면, 드라이 에칭(D/E)의 결과 산화물 반도체층(130)이 형성된다. 선택적 노광 및 식각에 의해 형성된 산화물 반도체층(130)은, 도 7e에 도시된 바와 같이 제1 두께(t1) 및 제2 두께(t2)를 가질 수 있다.
도 7f를 참조하면, 산화물 반도체층(130) 상에 게이트 절연막(120) 및 게이트 전극(140)이 형성된다. 게이트 절연막(120) 및 게이트 전극(140)은 산화물 반도체층(130)의 일부를 커버한다. 게이트 절연막(120) 및 게이트 전극(140)은, 산화물 반도체층(130)의 높이 단차에 대응되는 높이 단차를 가질 수 있다.
또한, 게이트 절연막(120) 및 게이트 전극(140) 형성 후, 산화물 반도체층(130)의 노출된 영역이 도체화된다. 그에 따라, 제1 채널 연결부(132) 및 제2 채널 연결부(133)가 형성된다,
도 7g를 참조하면, 게이트 전극(140) 상에 층간 절연막(170)이 형성된다. 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
도 7h를 참조하면, 층간 절연막(170) 상에 소스 전극(150)과 드레인 전극(160)이 형성된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 산화물 반도체층(130)과 연결된다.
구체적으로, 층간 절연막(170)의 일부가 식각되어 산화물 반도체층(130)의 일부를 노출시키는 적어도 콘택홀들이 형성된 후, 소스 전극(150)과 드레인 전극(160)이 각각 형성됨으로써, 소스 전극(150)과 드레인 전극(160)이 각각 산화물 반도체층(130)과 연결될 수 있다.
소스 전극(150)은 제1 채널 연결부(132)에서 산화물 반도체층(130)과 연결되고, 드레인 전극(160)은 제2 채널 연결부(133)에서 산화물 반도체층(130)과 연결된다. 그 결과, 도 7h에 도시된 바와 같은 박막 트랜지스터(300)가 만들어진다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 개략적인 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는 기판(110), 박막 트랜지스터(300) 및 박막 트랜지스터(300)와 연결된 유기 발광 소자(270)를 포함한다.
도 8에는 도 5의 박막 트랜지스터(300)를 포함하는 표시장치(500)가 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 도 1, 도 4 및 도 6에 도시된 박막 트랜지스터들(100, 200, 400)이 도 8의 표시장치(500)에 적용될 수도 있다.
도 8을 참조하면, 표시장치(500)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(300), 박막 트랜지스터(300)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(500)는 제1 전극(271) 상에 배치된 유기층(272) 및 유기층(272) 상에 배치된 제2 전극(273)을 포함한다.
구체적으로, 기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상에는 버퍼층(121)이 배치된다. 또한, 기판(110)과 버퍼층(121) 사이에는 광차단층(180)이 배치된다.
박막 트랜지스터(300)는 버퍼층(121) 상에 배치된다. 박막 트랜지스터(300)는 이미 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
박막 트랜지스터(300) 상에 평탄화막(190)이 배치되어 기판(110)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 평탄화막(190) 상에 배치된다. 제1 전극(271)은 평탄화막(190)에 구비된 콘택홀(CH4)을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 평탄화막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어진다. 유기 발광 소자(270)는 표시장치(500)에서 광량 조절층 역할을 할 수 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 배치된다. 유기층(272)에서 방출된 광이 하부의 기판(110) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략적인 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(300), 박막 트랜지스터(300)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(500)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 9에 도시된 표시장치(600)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 9의 표시장치(600)는, 기판(110), 박막 트랜지스터(200), 평탄화막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(310)을 포함한다.
기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상에는 버퍼층(121)이 배치된다. 또한, 기판(110)과 버퍼층(121) 사이에는 광차단층(180)이 배치된다.
도 9를 참조하면, 박막 트랜지스터(300)는 기판(110) 상의 버퍼층(121) 상에 배치된다. 박막 트랜지스터(300)에 대한 상세한 설명은 생략된다.
박막 트랜지스터(200) 상에 평탄화막(190)이 배치된다. 평탄화막(190)은 기판(110)의 상부를 평탄화시킨다.
제1 전극(381)은 평탄화막(190) 상에 배치된다. 제1 전극(381)은 평탄화막(190)에 구비된 콘택홀(CH5)을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
대향 기판(310)은 기판(110)에 대향되어 배치된다.
대향 기판(310) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(310) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(310)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(110)과 대향 기판(310) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(110)의 하부면과 대향 기판(310)의 하부면에 각각 편광판이 배치될 수 있다.
[비교예 1]
도 10에 도시된 형태로, 비교예 1의 박막 트랜지스터를 제조하였다. 구체적으로, 유리로 된 기판(110) 상에 15nm 두께 및 12㎛의 길이를 갖는 산화물 반도체층(130)을 형성하였다. 산화물 반도체층(130)은 원자수 기준으로 1:1:1의 비율로 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함한다. 다음, 산화물 반도체층(130) 상에 실리콘 질화물로 된 게이트 절연막(120) 및 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(140)을 형성하고, 그 위에 실리콘 산화물로 된 층간 절연막(170)을 형성하였다. 다음, Mo/Ti 합금을 이용하여 100nm 두께의 소스 전극(150)과 드레인 전극(160)을 형성하여 비교예 1의 박막 트랜지스터를 제조하였다.
산화물 반도체층(130)에 있어서, 소스 전극(150)과 연결된 제1 채널 연결부(132)의 길이는 3㎛, 드레인 전극(160)과 연결된 제2 채널 연결부(133)의 길이는 3㎛, 및 채널부(131)의 길이(L1)는 6㎛로 각각 설정되었다.
[비교예 2 및 3]
비교예 1과 동일하되, 산화물 반도체층(130)의 두께를 30nm로 하여 비교예 2의 박막 트랜지스터를 제조하고, 산화물 반도체층(130)의 두께를 50nm로 하여 비교예 3의 박막 트랜지스터를 제조하였다.
[시험예 1] ΔL 측정
비교예 1, 2 및 3의 박막 트랜지스터에 대해 제1 채널 연결부(132)쪽의 도체화 침투 길이(ΔLS)와 제2 채널 연결부(133) 쪽의 도체화 침투 길이(ΔLD)를 측정하고, 이들의 합을 "ΔL"로 표시하였다(ΔL = ΔLS + ΔLD). 도체화 침투 길이(ΔLS, ΔLD)는 공지의 방법인, TLM(Transmission line measurement) 방법에 의해 측정되었다. 그 결과는 도 11에 도시되었다.
도 11은 산화물 반도체층(130)의 두께에 따른 ΔL의 그래프이다. 도 11에서, C1, C2 및 C2는 각각 비교예 1, 2 및 3의 박막 트랜지스터에 대해 측정된 ΔL이다. 도 11을 참조하면, 산화물 반도체층(130)의 두께가 증가하는 경우, ΔL이 증가하는 것을 확인할 수 있다. 따라서, 산화물 반도체층(130)에서의 전계 집중을 해소하기 위해 산화물 반도체층(130)의 두께를 증가시키는 경우, ΔL이 증가하여 유효 채널 길이(Leff)가 감소된다는 것을 확인할 수 있다. 이와 같이 도 11을 참조할 때, 산화물 반도체층(130)에서의 전계 집중을 방지하기 위하여 산화물 반도체층(130)의 두께를 증가시키는 데 한계가 있다.
[실시예 1]
비교예 1과 같은 방법으로 박막 트랜지스터를 제조하되, 산화물 반도체층(130)에 두께 단차를 형성하였다. 구체적으로, 도 1에 개시된 바와 같은 형상의 산화물 반도체층(130)을 갖는 박막 트랜지스터를 제조하고, 이를 실시예 1이라 하였다. 실시예 1의 박막 트랜지스터에 있어서, 제1 높이(t1)은 15nm, 제2 높이(t1)는 22nm, 채널부(131)의 길이(L1)는 6㎛, L2는 1㎛로 설정하였다. 또한, 소스 전극(150)과 연결된 제1 채널 연결부(132)의 길이는 3㎛, 드레인 전극(160)과 연결된 제2 채널 연결부(133)의 길이는 3㎛로 각각 설정되었다.
[시험예 2] 전계 측정
비교예 1의 형상을 갖는 박막 트랜지스터 모델과 실시예 1의 형상을 갖는 박막 트랜지스터 모델에 대해, Silvaco TCAD(Technology Computer Aided Design)를 이용한 시뮬레이션(simulation) 방법으로, 산화물 반도체층(130)의 각 영역별 전계를 측정하였다. 그 결과는 도 12에 도시되어 있다.
도 12는 산화물 반도체층(130)의 위치에 따른 전계 분포 그래프이다. 도 12에서 "A"는 비교예 1에 따른 박막 트랜지스터의 전계 분포이고, "B"는 실시예 1에 따른 박막 트랜지스터의 전계 분포를 나타낸다. 도 12의 x축은 제1 채널 연결부(132)의 일단[도 1에 도시된 산화물 반도체층(130)의 왼쪽 끝에 대응, 거리 0㎛]에서부터 제2 채널 연결부(133)의 일단[도 1에 도시된 산화물 반도체층(130)의 오른쪽 끝에 대응, 거리 12㎛]을 향하는 방향에 따른 거리를 나타낸다.
도 12을 참조하면, 비교예 1에 따른 박막 트랜지스터의 경우(그래프의 "A"), 채널부(131)와 제2 채널 연결부(133) 사이의 경계 부근(9㎛ 거리 부근)에서 전계가 강하게 집중되는 것을 확인할 수 있다. 참고로, 채널부(131)와 제1 채널 연결부(132) 사이의 경계 부근(3㎛ 거리 부근)에서도 약한 전계 집중이 발생한다.
반면, 실시예 1에 따른 박막 트랜지스터의 경우(그래프의 "B"), 채널부(131)와 제2 채널 연결부(133) 사이의 경계 부근(9㎛ 거리 부근)보다 채널부(131) 쪽으로 전계 집중 영역이 이동하였으며(8.5㎛ 거리 부근), 비교예 1과 비교하여 이 영역에서의 전계가 50% 정도 감소하였음을 확인할 수 있다.
이와 같이, 본 발명의 일 실시예에 따라 두께 단차를 갖는 산화물 반도체층(130)을 포함하는 박막 트랜지스터의 경우, 산화물 반도체층에서의 전계 집중이 완화됨을 확인할 수 있다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터에서 전계 집중에 의한 열화가 방지 또는 감소될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300. 400: 박막 트랜지스터
110: 기판 120: 게이트 절연막
130: 산화물 반도체층 131: 채널부
132: 제1 채널 연결부 133: 제2 채널 연결부
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 170: 층간 절연막
180: 광차단층 190: 평탄화막
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 310: 대향 기판
341, 342: 컬러 필터 350: 차광부
382: 액정층 500, 600: 표시장치

Claims (12)

  1. 기판 상의 산화물 반도체층;
    상기 산화물 반도체층 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은,
    상기 게이트 절연막과 중첩하는 채널부;
    상기 채널부의 일측에 배치된 제1 채널 연결부; 및
    상기 채널부의 타측에 배치된 제2 채널 연결부;를 포함하고,
    상기 제1 채널 연결부 및 상기 제2 채널 연결부는 도체화된 부분이며,
    상기 산화물 반도체층은 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 가지며,
    상기 채널부의 적어도 일부는 상기 제1 두께를 가지고,
    상기 제2 채널 연결부는 상기 제2 두께를 가지며,
    상기 제2 채널 연결부 쪽의 도체화 침투 길이는 상기 제1 채널 연결부 쪽의 도체화 침투 길이보다 큰, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 두께는 상기 제1 두께의 1.3 내지 1.7배인, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 채널부 중 적어도 일부는 상기 제2 두께를 갖는, 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 채널부 중 상기 제2 두께를 갖는 부분의 길이는 상기 채널부 전체 길이의 5 내지 20%인, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 드레인 전극은 상기 제2 채널 연결부에서 상기 산화물 반도체층과 연결된, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 산화물 반도체층은 상기 제1 두께보다 작은 제3 두께를 더 가지며,
    상기 제1 채널 연결부는 상기 제3 두께를 갖는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제3 두께는 상기 제1 두께의 0.3 내지 0.9배인, 박막 트랜지스터.
  8. 제6항에 있어서,
    상기 채널부 중 적어도 일부는 상기 제3 두께를 갖는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 채널부 중 상기 제3 두께를 갖는 영역의 길이는 상기 채널부 전체 길이의 5 내지 15%인, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 소스 전극은 상기 제1 채널 연결부에서 상기 산화물 반도체층과 연결된, 박막 트랜지스터.
  11. 기판 상에 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 갖는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 산화물 반도체층을 선택적으로 도체화하는 단계; 및
    상기 산화물 반도체층과 각각 연결되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
    상기 산화물 반도체층을 형성하는 단계는 하프톤 마스크를 이용한 선택적 노광 단계를 포함하고,
    상기 산화물 반도체층은,
    상기 게이트 절연막과 중첩하는 채널부;
    상기 채널부의 일측에 배치된 제1 채널 연결부; 및
    상기 채널부의 타측에 배치된 제2 채널 연결부;를 포함하고,
    상기 제1 채널 연결부 및 상기 제2 채널 연결부는 상기 산화물 반도체층의 선택적 도체화에 의해 형성되며,
    상기 제2 채널 연결부 쪽의 도체화 침투 길이는 상기 제1 채널 연결부 쪽의 도체화 침투 길이보다 큰, 박막 트랜지스터의 제조방법.
  12. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 제1 전극;을 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 상의 산화물 반도체층;
    상기 산화물 반도체층 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 산화물 반도체층은,
    상기 게이트 절연막과 중첩하는 채널부;
    상기 채널부의 일측에 배치된 제1 채널 연결부; 및
    상기 채널부의 타측에 배치된 제2 채널 연결부;를 포함하고,
    상기 제1 채널 연결부 및 상기 제2 채널 연결부는 도체화된 부분이며,
    상기 산화물 반도체층은 제1 두께 및 상기 제1 두께보다 큰 제2 두께를 가지며,
    상기 채널부의 적어도 일부는 상기 제1 두께를 가지고,
    상기 제2 채널 연결부는 상기 제2 두께를 가지며,
    상기 제2 채널 연결부 쪽의 도체화 침투 길이는 상기 제1 채널 연결부 쪽의 도체화 침투 길이보다 큰, 표시장치.
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