TWI613654B - 記憶體單元及記憶體陣列 - Google Patents

記憶體單元及記憶體陣列 Download PDF

Info

Publication number
TWI613654B
TWI613654B TW106113346A TW106113346A TWI613654B TW I613654 B TWI613654 B TW I613654B TW 106113346 A TW106113346 A TW 106113346A TW 106113346 A TW106113346 A TW 106113346A TW I613654 B TWI613654 B TW I613654B
Authority
TW
Taiwan
Prior art keywords
voltage
floating gate
coupled
transistor
memory cell
Prior art date
Application number
TW106113346A
Other languages
English (en)
Other versions
TW201828302A (zh
Inventor
羅俊元
王世辰
景文澔
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Application granted granted Critical
Publication of TWI613654B publication Critical patent/TWI613654B/zh
Publication of TW201828302A publication Critical patent/TW201828302A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

記憶體單元包含讀取選擇電晶體、第一浮接閘極電晶體、寫入選擇電晶體、第二浮接閘極電晶體及共同浮接閘極。共同浮接閘極耦接於第一浮接閘極電晶體及第二浮接閘極電晶體。記憶體單元利用第二浮接閘極電晶體上方的共同浮接閘極進行寫入及清除操作，並透過第一浮接閘極及讀取選擇電晶體進行讀取操作。

Description

記憶體單元及記憶體陣列
本發明是有關於一種記憶體單元，特別是一種能夠承受高壓操作的多次寫入記憶體單元。
非揮發性記憶體(Non-volatile memory，NVM)是一種能夠在記憶體區塊無電源供應時，仍能保存儲存訊息的記憶體。
由於非揮發性記憶體能夠應用在各種領域中，因此將非揮發性記憶體嵌入於與主電路相同晶片的需求也成為趨勢，特別是在對於晶片空間要求嚴格的個人電子裝置應用中尤為普遍。
根據寫入次數限制的不同，非揮發性記憶體可分為多次寫入(multi-time programmable，MTP)記憶體和單次寫入(one-time programmable，OTP)記憶體。先前技術中的多次寫入非揮發性記憶體可包含用來儲存資料的浮接閘極電晶體，以及一或兩個用來致能浮接閘極電晶體以進行對應操作的選擇電晶體。浮接閘極電晶體係由兩個不同的耦合元件所控制，一個用來控制寫入操作，另一個則用來控制清除操作。
由於在寫入操作和清除操作期間，電子會被注入浮接閘極或是自浮接閘極退出(eject)，因此隨著寫入次數增加，浮接閘極也會隨著受損。浮接閘極的缺陷將使得記憶體單元退化，導致記憶體單元所產生的讀取電流難以辨識。
本發明之一實施例提供一種記憶體單元，記憶體單元包含讀取選擇電晶體、第一浮接閘極電晶體、寫入選擇電晶體、第二浮接閘極電晶體及共同浮接閘極。
讀取選擇電晶體具有第一端、第二端、控制端及基極端。讀取選擇電晶體的第一端耦接於位元線，讀取選擇電晶體的控制端耦接於字元線，而讀取選擇電晶體的基極端耦接於源極線。
第一浮接閘極電晶體具有第一端、第二端、控制端及基極端。第一浮接閘極電晶體的第一端耦接於讀取選擇電晶體之第二端，第一浮接閘極電晶體的第二端耦接於源極線，而第一浮接閘極電晶體的基極端耦接於源極線。
寫入選擇電晶體具有第一端、第二端、控制端及基極端，寫入選擇電晶體的第一端耦接於清除控制線，寫入選擇電晶體的控制端耦接於操作控制線，而寫入選擇電晶體的基極端耦接於清除控制線。
第二浮接閘極電晶體具有第一端、第二端、控制端及基極端，第二浮接閘極電晶體的第一端耦接於寫入選擇電晶體之第二端，而第二浮接閘極電晶體的基極端耦接於清除控制線。
共同浮接閘極耦接於第一浮接閘極電晶體及第二浮接閘極電晶體。
本發明之另一實施例提供一種記憶體陣列，記憶體陣列包含複數條位元線、複數條字元線、複數條操作控制線、複數條清除控制線、複數條源極線及複數列記憶體單元。每一記憶體單元包含讀取選擇電晶體、第一浮接閘極電晶體、寫入選擇電晶體、第二浮接閘極電晶體及共同浮接閘極。
讀取選擇電晶體具有第一端、第二端、控制端及基極端，讀取選擇電晶體的第一端耦接於對應之位元線，讀取選擇電晶體的控制端耦接於對應之字元線，而讀取選擇電晶體之基極端耦接於對應之源極線。第一浮接閘極電晶體具有第一端、第二端及基極端，第一浮接閘極電晶體的第一端耦接於讀取選擇電晶體之第二端，第一浮接閘極電晶體的第二端耦接於源極線，而第一浮接閘極電晶體的基極端耦接於對應之源極線。寫入選擇電晶體具有第一端、第二端、控制端及基極端，寫入選擇電晶體的第一端耦接於對應之清除控制線，寫入選擇電晶體的控制端耦接於對應之操作控制線，而寫入選擇電晶體的基極端耦接於對應之清除控制線。第二浮接閘極電晶體具有第一端、第二端及基極端，第二浮接閘極電晶體的第一端耦接於寫入選擇電晶體之第二端，而第二浮接閘極電晶體的基極端耦接於清除控制線。共同浮接閘極耦接於第一浮接閘極電晶體及第二浮接閘極電晶體。
位於相同一列之複數個記憶體單元是耦接於相同的字元線，相同的源極線，及相同的清除控制線，而位於相同一行之複數個記憶體單元是耦接於相同的位元線及相同的操作控制線。
第1圖為本發明一實施例之記憶體單元100的示意圖。記憶體單元100包含讀取選擇電晶體110、第一浮接閘極電晶體120、寫入選擇電晶體130、第二浮接閘極電晶體140及共同浮接閘極FG。
讀取選擇電晶體110具有第一端、第二端、控制端及基極端。讀取選擇電晶體110的第一端耦接於位元線BL，讀取選擇電晶體110的控制端耦接於字元線WL，而讀取選擇電晶體110的基極端耦接於源極線SL。
第一浮接閘極電晶體120具有第一端、第二端、控制端及基極端。第一浮接閘極電晶體120的第一端耦接於讀取選擇電晶體110的第二端，第一浮接閘極電晶體120的第二端耦接於源極線SL，第一浮接閘極電晶體120的基極端耦接於源極線SL。
寫入選擇電晶體130具有第一端、第二端、控制端及基極端。寫入選擇電晶體130的第一端耦接於清除控制線EL，寫入選擇電晶體130的控制端耦接於操作控制線OL，而寫入選擇電晶體130的基極端耦接於清除控制線EL。
第二浮接閘極電晶體140具有第一端、第二端、控制端及基極端。第二浮接閘極電晶體140的第一端耦接於寫入選擇電晶體的第二端，第二浮接閘極電晶體140的第二端為浮接狀態，而第二浮接閘極電晶體140的基極端耦接於清除控制線EL。此外，共同浮接閘極FG耦接至第一浮接閘極電晶體120及第二浮接閘極電晶體140。
第2圖為記憶體單元100的布局圖，而第3圖為寫入選擇電晶體130及第二浮接閘極電晶體140的結構圖。
在第2及3圖中，讀取選擇電晶體110、第一浮接閘極電晶體120、寫入選擇電晶體130及第二浮接閘極電晶體140可由P型金氧半電晶體(P-type metal-oxide-semiconductor，PMOS)實作。此外，讀取選擇電晶體110及第一浮接閘極電晶體120可形成於第一N型井NW1中的氧化擴散區OD1中，而寫入選擇電晶體130及第二浮接閘極電晶體140可形成於第二N型井NW2的氧化擴散區OD2。在本實施例中，讀取選擇電晶體110及第一浮接閘極電晶體120的第一端和第二端可皆為第一N型井NW1之氧化擴散區OD1中的P型參雜區P+，而讀取選擇電晶體110及第一浮接閘極電晶體120的基極端可為其他未受參雜部分的氧化擴散區OD1。在部分實施例中，氧化擴散區OD1的範圍可如第3圖所示，由淺溝槽絕緣層STI來界定。
相似地，寫入選擇電晶體130及第二浮接閘極電晶體140的第一端和第二端可皆為第二N型井NW2之氧化擴散區OD2中的P型參雜區P+，而寫入選擇電晶體130及第二浮接閘極電晶體140的基極端可為其他未受P型參雜部分的氧化擴散區OD2。第一N型井NW1和第二N型井NW2之間可利用P型基底P-sub上的P型井PW相隔離。
在第3圖中，寫入選擇電晶體130的基極端可經由接觸窗132耦接至清除控制線EL，且接觸窗132可形成於氧化擴散區OD2中的N型參雜區N+上方。在第2及3圖中，N型參雜區N+可設置在鄰近於寫入選擇電晶體130的位置。然而在其他實施例中，N型參雜區N+也可設置在N型井NW2之氧化擴散區OD2的其他位置。由於第二浮接閘極電晶體140及寫入選擇電晶體130是設置於相同的N型井NW2中，因此第二浮接閘極電晶體140基極端也會耦接至清除控制線EL。
相似地，讀取選擇電晶體110及第一浮接閘極電晶體120可與第3圖所示的寫入選擇電晶體130及第二浮接閘極電晶體140具有相似的結構。由於第一浮接閘極電晶體120及讀取選擇電晶體110皆設置於相同之N型井NW1的氧化擴散區OD1中，因此讀取選擇電晶體110及第一浮接閘極電晶體120的基極端可皆經由N型井NW1之氧化擴散區OD1中的N型參雜區N+上的接觸窗耦接至源極線SL。
共同浮接閘極FG可為設置於第一浮接閘極電晶體120及第二浮接閘極電晶體140上方的多晶矽層。因此，共同浮接閘極FG的電壓能夠由第一浮接閘極電晶體120之基極端的電壓以及第二浮接閘極電晶體140之基極端的電壓來控制。
此外，如第2圖所示，氧化擴散區OD1與共同浮接閘極FG重疊的區域可定義為重疊區域A1，而氧化擴散區OD2與共同浮接閘極FG重疊的區域可定義為重疊區域A2。在本實施例中，重疊區域A1的面積會大於重疊區域A2的面積。因此，共同浮接閘極FG的電壓會由第一浮接閘極電晶體120的基極端的電壓所主導。在部分實施例中，為確保第一浮接閘極電晶體120的主導地位，重疊區域A1的面積可為重疊區域A2的面積的9倍。
第4圖為本發明一實施例之記憶體單元100之寫入操作期間，記憶體單元100之訊號線所接收的電壓示意圖。
在第4圖中，在記憶體單元100之寫入操作期間，源極線SL、位元線BL及字元線WL可皆處於第一電壓V1。此外，操作控制線OL可處於第二電壓V2，而清除控制線EL可處於第三電壓V3。第三電壓V3大於第二電壓V2，且第二電壓V2大於第一電壓V1。在部分實施例中，第一電壓V1可為系統地電壓，第二電壓V2可例如為10V，而第三電壓V3可例如為18V。
在記憶體單元100之寫入操作期間，共同浮接閘極FG可經由第一浮接閘極電晶體120耦合至第一電壓V1。在此情況下，由於第二浮接閘極電晶體140的基極端是處於第三電壓V3，因此施加在第二浮接閘極電晶體140上的巨大電壓差將引致電子退出。因此原先儲存在共同浮接閘極FG中的電子會退出至第二浮接閘極電晶體140的基極端。同時，寫入選擇電晶體130會被導通以確保第二浮接閘極電晶體140不會進入空乏狀態。如此一來，第二浮接閘極電晶體140就能夠對應的被寫入。
第5圖為本發明一實施例之記憶體單元100之清除操作期間，記憶體單元100之訊號線所接收的電壓示意圖。
在記憶體單元100之清除操作期間，源極線SL和字元線WL可皆處於第三電壓V3，位元線BL可處於第二電壓V2，操作控制線OL可處於第一電壓V1或第二電壓V2，而清除控制線EL可處於第一電壓V1。
也就是說，在記憶體單元100之清除操作期間，第二浮接閘極電晶體140的基極端會處於較低的第一電壓V1，而共同浮接閘極FG會經由第一浮接閘極電晶體120耦合至較高的第三電壓V3。因此，施加於第二浮接閘極電晶體140上的巨大電壓差將引致電子穿隧，使得第二浮接閘極電晶體140之基極端中的電子會注入至共同浮接閘極FG以達成清除操作。
第6圖為本發明一實施例之記憶體單元100之讀取操作期間，記憶體單元100之訊號線所接收的電壓示意圖。
在記憶體單元100之讀取操作期間，源極線SL可處於第四電壓V4，位元線BL可處於第五電壓V5，而字元線WL、操作控制線OL、清除控制線EL可皆處於第一電壓V1。第二電壓V2大於第四電壓V4，第四電壓V4大於第五電壓V5，而第五電壓V5大於第一電壓V1。舉例來說，第一電壓V1可為系統的地電壓，第二電壓V2可為10V，第三電壓V3可為18V，第四電壓V4可為5V，而第五電壓V5可為3.8V。
也就是說，在記憶體單元100之讀取操作期間，讀取選擇電晶體110會被導通，而寫入選擇電晶體130會被截止。此外，第一浮接閘極電晶體120及第二浮接閘極電晶體140會保持在其先前的狀態。因此，讀取選擇電晶體110可根據共同浮接閘極FG的狀態產生讀取電流。舉例來說，若記憶體單元100係在寫入狀態(programmed state)，則共同浮接閘極FG中的電子可能已退出。在此情況下，可能不會有讀取電流產生，或是僅產生微小的讀取電流。相對地，若記憶體單元100係在清除狀態(erased state)，則將產生足以辨識的讀取電流。因此，透過判斷讀取電流的強度，就能夠辨識出儲存在記憶體單元100中的資訊。
此外，由於電子退出及電子注入都是發生在第二浮接閘極電晶體140，而讀取電流則是流經讀取選擇電晶體110及第一浮接閘極電晶體120，因此在寫入及清除過程中所造成第二浮接閘極電晶體140的缺陷將不會影響到讀取電流的產生。也就是說，由於記憶體單元100的寫入/清除路徑和讀取路徑是分別的兩條路徑，因此記憶體單元100能夠承受夠多次數的寫入及清除操作，而不會使讀取的能力退化。
雖然第1至6圖中的記憶體單元100可皆由P型電晶體實作，然而在其他實施例中，讀取選擇電晶體、第一浮接閘極電晶體、寫入選擇電晶體及第二浮接閘極電晶體也皆可由N型金氧半電晶體(N-type metal-oxide-semiconductor，NMOS)來實作。
第7圖為本發明一實施例之記憶體單元200的示意圖，而第8圖為記憶體單元200的布局圖。記憶體單元200與記憶體單元100具有相似的結構。然而記憶體單元200的讀取選擇電晶體210、第一浮接閘極電晶體220、寫入選擇電晶體230、第二浮接閘極電晶體240皆由N型電晶體來實作。如第8圖所示，讀取選擇電晶體210及第一浮接閘極電晶體220可形成於第一P型井PW1。寫入選擇電晶體230及第二浮接閘極電晶體240可形成於第二P型井PW2。
也就是說，讀取選擇電晶體210、第一浮接閘極電晶體220、寫入選擇電晶體230、第二浮接閘極電晶體240的基極端可皆形成於P型參雜的井區。在本實施例中，第一P型井PW1和第二P型井PW2可設置於深N型井DNW，因此讀取選擇電晶體210、第一浮接閘極電晶體220、寫入選擇電晶體230、第二浮接閘極電晶體240的基極端不會產生漏電流。
第9圖為本發明一實施例之記憶體陣列10的示意圖。記憶體陣列10包含N條位元線BL1至BLN，M條字元線WL1至WLM，N條操作控制線OL1至OLN，M條清除控制線EL1至ELM，M條源極線SL1至SLM，及M列記憶體單元100(1,1)至100(N,1)，…，以及 100(1,M)至(N,M)，其中M及N為大於1的正整數。
每一個記憶體單元100(1,1)至100(N,1)，…，以及 100(1,M)至(N,M)可與第1圖之記憶體單元100具有相同的結構。此外，在第9圖中，同一列的記憶體單元可耦接至相同的字元線、相同的源極線及相同的清除控制線，而同一行的記憶體單元可耦接至相同的位元線及相同的操作控制線。
舉例來說，記憶體單元100(1,1)及100(N,1)為設置於相同一列的記憶體單元。記憶體單元100(1,1)及100(N,1)會耦接至相同的字元線WL1，相同的源極線SL1，及相同的清除控制線EL1。然而，記憶體單元100(1,1)會耦接於位元線BL1及操作控制線OL1，而記憶體單元100(N,1)會耦接於位元線BLN及操作控制線OLN。相似地，記憶體單元100(1,M)及100(N,M)為設置於相同一列的記憶體單元。記憶體單元100(1,M)及100(N,M)會耦接至相同的字元線WLM，相同的源極線SLM，及相同的清除控制線ELM。然而，記憶體單元100(1,M)會耦接於位元線BL1及操作控制線OL1，而記憶體單元100(N,M)會耦接於位元線BLN及操作控制線OLN。
此外，記憶體單元100(1,1)及100(1,M)為設置於相同一行的記憶體單元。記憶體單元100(1,1)及100(1,M)耦接於相同的位元線BL1及相同的操作控制線OL1。然而記憶體單元100(1,1)會耦接至字元線WL1、源極線SL1及清除控制線EL1，而記憶體單元100(1,M)會耦接至字元線WLM、源極線SLM及清除控制線ELM。相似地，記憶體單元100(N,1)及100(N,M)為設置於相同一行的記憶體單元。記憶體單元100(N,1)及100(N,M)耦接於相同的位元線BLN及相同的操作控制線OLN。然而記憶體單元100(N,1)會耦接至字元線WL1、源極線SL1及清除控制線EL1，而記憶體單元100(N,M)會耦接至字元線WLM、源極線SLM及清除控制線ELM。
第10圖為本發明一實施例之記憶體單元100(1,1)的寫入操作期間，記憶體陣列10之訊號線所接收到的電壓示意圖。
在第10圖中，在記憶體單元100(1,1)的寫入操作期間，源極線SL1、位元線BL1和字元線WL1可皆處於第一電壓V1。此外，操作控制線OL1可處於第二電壓V2，而清除控制線EL1可處於第三電壓V3。第三電壓V3大於第二電壓V2，而第二電壓V2大於第一電壓V1。在部分實施例中，第一電壓V1可為系統的地電壓，第二電壓V2可為10V，而第三電壓V3可為18V。
在此情況下，施加在記憶體單元100(1,1)之第二浮接閘極電晶體140上的巨大電壓差將引致電子自共同浮接閘極FG中退出至第二浮接閘極電晶體140。因此，原先儲存在記憶體單元100(1,1)之共同浮接閘極FG中的電子會退出至記憶體單元100(1,1)之第二浮接閘極電晶體140的基極端。使得記憶體單元100(1,1)的第二浮接閘極電晶體140能夠被寫入。
然而，在記憶體單元100(1,1)的寫入操作期間，記憶體陣列10中的其他記憶體單元並未被選取，因此也不應被寫入。舉例來說，記憶體單元(N,1)及記憶體單元100(1,M)即不應被寫入。
記憶體單元100(N,1)與記憶體單元100(1,1)位於相同一列。在第10圖中，在記憶體單元100(1,1)的寫入操作期間，耦接至未被選取之記憶體單元100(N,1)的位元線BLN會處於第一電壓V1，而耦接至未被選取之記憶體單元100(N,1)的操作控制線OLN則會處於第三電壓V3。
亦即，在記憶體單元100(1,1)的寫入操作期間，記憶體單元100(N,1)的寫入選擇電晶體130會被截止。因此，施加在記憶體單元100(N,1)之第二浮接閘極電晶體140上的高電壓會導致通道空乏，而不致於使電子自共同浮接閘極FG退出至第二浮接閘極電晶體140的基極端。如此一來，就能夠防止記憶體單元100(N,1)在記憶體單元100(1,1)的寫入操作期間被寫入。
記憶體單元100(1,M)與記憶體單元100(1,1)位於相同一行。由於記憶體單元100(1,M)也會耦接至操作控制線OL1，且在記憶體單元100(1,1)的寫入操作期間，操作控制線OL1是處於第二電壓V2，因此耦接至未被選取之記憶體單元100(1,M)的清除控制線ELM不得過低，否則將導致記憶體單元100(1,M)的寫入選擇電晶體130因為操作控制線OL1及清除控制線ELM之間的巨大電壓差而導致崩潰。然而清除控制線ELM亦不得過高，否則記憶體單元100(1,M)的第二浮接閘極電晶體140將被不預期地被寫入。
因此，在第10圖中，在記憶體單元100(1,1)的寫入操作期間，耦接至未被選取之記憶體單元100(1,M)的字元線WLM及源極線SLM可皆處於第一電壓V1，而耦接至未被選取之記憶體單元100(1,M)的清除控制線ELM可皆處於第二電壓V2。在此情況下，為了讓施加在記憶體單元100(1,M)之寫入選擇電晶體130上的電壓保持在可接受的範圍內，第二電壓V2可為10V，而第三電壓V3可為18V。如此一來，施加在記憶體單元100(1,M)之第二浮接閘極電晶體140的電壓就不至於過高而引致電子退出。因此能夠防止記憶體單元100(1,M)在記憶體單元100(1,1)的寫入操作期間被寫入。此外，記憶體單元100(1,M)的寫入選擇電晶體130也不至於損壞。
第11圖為本發明一實施例之記憶體單元100(1,1)的清除操作期間，記憶體陣列10之訊號線所接收到的電壓示意圖。
在記憶體單元100(1,1)之清除操作期間，源極線SL1和字元線WL1可皆處於第三電壓V3，位元線BL1可處於第二電壓V2，操作控制線OL1可處於第一電壓V1或第二電壓V2，而清除控制線EL1可處於第一電壓V1。因此，施加於記憶體單元100(1,1)之第二浮接閘極電晶體140上的巨大電壓差將引致福諾電子穿隧，使得記憶體單元100(1,1)被清除。
然而，在記憶體單元100(1,1)的清除操作期間，記憶體陣列10中的其他記憶體單元並未被選取，因此也不應被清除。在本發明的部分實施例中，記憶體陣列10是依列清除。舉例來說，在第11圖中，當記憶體單元100(1,1)被清除時，與記憶體單元100(1,1)設置於相同一列的其他記憶體單元，例如記憶體單元100(N,1)，也將同步被清除。然而，與記憶體單元100(1,1)設置於相異列的記憶體單元則不應被清除。
舉例來說，記憶體單元100(1,M)與記憶體單元100(1,1)設置於相異列。由於記憶體單元100(1,M)也同樣會耦接至位元線BL1，且在記憶體單元100(1,1)的清除操作期間，位元線BL1會處於第二電壓V2，因此耦接至記憶體單元100(1,M)之源極線SLM的電壓不應過低，否則記憶體單元100(1,M)之讀取選擇電晶體110會因承受過大電壓而受損。此外，源極線SLM的電壓也不應過高，否則記憶體單元100(1,M)將被不預期地清除。
因此，在第11圖中，在記憶體單元100(1,1)的清除操作期間，耦接至未被選取之記憶體單元100(1,M)的字元線WLM可處於第三電壓V3，耦接至未被選取之記憶體單元100(1,M)的源極線SLM可處於第二電壓V2，而耦接至未被選取之記憶體單元100(1,M)的清除控制線ELM可處於第一電壓V1。
在此情況下，為了讓施加在記憶體單元100(1,M)之讀取選擇電晶體110上的電壓保持在可接受的範圍內，第二電壓V2可為10V，而第三電壓V3可為18V。如此一來，施加在記憶體單元100(1,M)之第一浮接閘極電晶體120的電壓就不至於過高而引致福諾電子穿隧。因此能夠防止記憶體單元100(1,M)在記憶體單元100(1,1)的寫入操作期間被清除。此外，記憶體單元100(1,M)的讀取選擇電晶體110也不至於受損。
第12圖為本發明一實施例之記憶體單元100(1,1)的讀取操作期間，記憶體陣列10之訊號線所接收到的電壓示意圖。
在記憶體單元100(1,1)的讀取操作期間，源極線SL1可處於第四電壓V4，位元線BL1可處於第五電壓V5，而字元線WL1、操作控制線OL1、清除控制線EL1可皆處於第一電壓V1。
由於第四電壓V4大於第五電壓V5，且第五電壓V5大於第一電壓V1，因此在記憶體單元100(1,1)的讀取操作期間，記憶體單元100(1,1)的讀取選擇電晶體110會被導通。在部分實施例中，第四電壓V4可為5V，第五電壓V5可為3.8V，而第一電壓V1可為0V。因此，可透過偵測讀取電流來判斷記憶體單元100(1,1)之共同浮接閘極FG的狀態。
然而，在記憶體單元100(1,1)的讀取操作期間，記憶體陣列10中其他未被選取的記憶體單元則不應被讀取。舉例來說，記憶體單元100(N,1)及記憶體單元100(1,M)就不應被讀取。
記憶體單元100(N,1)與記憶體單元100(1,1)位於相同一列。在第12圖中，在記憶體單元100(1,1)的讀取操作期間，耦接至未被選取之記憶體單元100(N,1)的位元線BLN及操作控制線OLN可皆為第一電壓V1。在此情況下，記憶體單元100(N,1)的讀取選擇電晶體110會被截止，使得記憶體單元100(N,1)不會被存取。
此外，記憶體單元100(1,M)與記憶體單元100(1,1)位於相異列。在第12圖中，在記憶體單元100(1,1)的讀取操作期間，耦接至未被選取之記憶體單元100(1,M)的字元線WLM可處於第四電壓V4，而耦接至未被選取之記憶體單元100(1,M)的源極線SLM可處於第一電壓V1。在此情況下，記憶體單元100(1,M)的讀取選擇電晶體110會被截止，使得記憶體單元100(1,M)不會被存取。
在記憶體陣列10中，由於電子退出及電子注入都是發生在記憶體單元100(1,1)至100(N,M)的第二浮接閘極電晶體140，而讀取電流則是經由記憶體單元100(1,1)至100(N,M)的讀取選擇電晶體110及第一浮接閘極電晶體120來感測，因此在寫入及清除過程中所造成記憶體單元100(1,1)至100(N,M)之第二浮接閘極電晶體140的缺陷將不會影到讀取電流。也就是說，由於記憶體陣列10之記憶體單元的寫入/清除路徑和讀取路徑是分別的兩條路徑，因此記憶體陣列10能夠承受夠多次數的寫入及清除操作，而不會使讀取的能力退化。
此外，在部分實施例中，記憶體陣列10也可將原先所使用之記憶體單元100改為第7圖所示的記憶體單元200來實作。透過適當的控制訊號，利用記憶體單元200來實作的記憶體陣列仍然能夠正常的操作，且同樣可較先前技術更加耐用。
綜上所述，根據本發明之實施例所提供的記憶體單元及記憶體陣列，其共同浮接閘極可透過第二浮接閘極電晶體來進行寫入及清除操作，並可透過第一浮接閘極電晶體及讀取選擇電晶體來進行讀取操作。因此，在第二浮接閘極電晶體或共同浮接閘極的缺陷將不會影響到第一浮接閘極電晶體和讀取選擇電晶體判斷讀取電流。也就是說，由於本發明之記憶體陣列及記憶體單元能夠承受夠多次數的寫入及清除操作，同時不會導致讀取能力退化。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、100(1,1)至100(N,M)‧‧‧記憶體單元
110、210‧‧‧讀取選擇電晶體
120、220‧‧‧第一浮接閘極電晶體
130、230‧‧‧寫入選擇電晶體
140、240‧‧‧第二浮接閘極電晶體
FG‧‧‧共同浮接閘極
WL、WL1至WLM‧‧‧字元線
BL、BL1至BLN‧‧‧位元線
SL、SL1至SLM‧‧‧源極線
OL、OL1至OLN‧‧‧操作控制線
EL、EL1至ELM‧‧‧清除控制線
NW1、NW2‧‧‧N型井
PW、PW1、PW2‧‧‧P型井
P+‧‧‧P型參雜區
N+‧‧‧N型參雜區
OD1、OD2‧‧‧氧化擴散區
A1、A2‧‧‧重疊區域
P-Sub‧‧‧P型基底
STI‧‧‧淺溝槽絕緣層
132‧‧‧接觸窗
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓
V4‧‧‧第四電壓
V5‧‧‧第五電壓
DNW‧‧‧深N型井
10‧‧‧記憶體陣列
第1圖為本發明一實施例之記憶體單元的示意圖。 第2圖為第1圖之記憶體單元的布局圖。 第3圖為第1圖之寫入選擇電晶體及第二浮接閘極電晶體的結構圖。 第4圖為第1圖之記憶體單元在寫入操作期間所接收的電壓示意圖。 第5圖為第1圖之記憶體單元在清除操作期間所接收的電壓示意圖。 第6圖為第1圖之記憶體單元在讀取操作期間所接收的電壓示意圖。 第7圖為本發明另一實施例之記憶體單元的示意圖。 第8圖為第7圖之記憶體單元的布局圖。 第9圖為本發明一實施例之記憶體陣列的示意圖。 第10圖為第9圖之記憶體陣列在其記憶體單元的寫入操作期間所接收到的電壓示意圖。 第11圖為第9圖之記憶體陣列在其記憶體單元的清除操作期間所接收到的電壓示意圖。 第12圖為第9圖之記憶體陣列在其記憶體單元的讀取操作期間所接收到的電壓示意圖。
10‧‧‧記憶體陣列
100(1,1)至100(N,M)‧‧‧記憶體單元
110‧‧‧讀取選擇電晶體
120‧‧‧第一浮接閘極電晶體
130‧‧‧寫入選擇電晶體
140‧‧‧第二浮接閘極電晶體
FG‧‧‧共同浮接閘極
WL1至WLM‧‧‧字元線
BL1至BLN‧‧‧位元線
SL1至SLM‧‧‧源極線
OL1至OLN‧‧‧操作控制線
EL1至ELM‧‧‧清除控制線

Claims (23)

  1. 一種記憶體單元，包含： 一讀取選擇電晶體，具有一第一端耦接於一位元線，一第二端，一控制端耦接於一字元線，及一基極端耦接於一源極線； 一第一浮接閘極電晶體，具有一第一端耦接於該讀取選擇電晶體之該第二端，一第二端耦接於該源極線，及一基極端耦接於該源極線； 一寫入選擇電晶體，具有一第一端耦接於一清除控制線，一第二端，一控制端耦接於一操作控制線，及一基極端耦接於該清除控制線； 一第二浮接閘極電晶體，具有一第一端耦接於該寫入選擇電晶體之該第二端，一第二端，及一基極端耦接於該清除控制線；及 一共同浮接閘極，耦接於該第一浮接閘極電晶體及該第二浮接閘極電晶體。
  2. 如請求項1所述之記憶體單元，其中該第一浮接閘極電晶體之一第一氧化擴散層與該共同浮接閘極相重疊之一第一重疊區域大於該第二浮接閘極電晶體之一第二氧化擴散層與該共同浮接閘極相重疊之一第二重疊區域。
  3. 如請求項1所述之記憶體單元，其中該讀取選擇電晶體，該第一浮接閘極電晶體，該寫入選擇電晶體，及該第二浮接閘極電晶體是由P型金氧半電晶體形成。
  4. 如請求項3所述之記憶體單元，其中： 該讀取選擇電晶體及該第一浮接閘極電晶體是形成於一第一N型井；及 該寫入選擇電晶體及該第二浮接閘極電晶體是形成於一第二N型井。
  5. 如請求項3所述之記憶體單元，其中在該記憶體單元的一寫入操作期間： 該源極線是處於一第一電壓； 該位元線是處於該第一電壓； 該字元線是處於該第一電壓； 該操作控制線是處於一第二電壓；及 該清除控制線是處於一第三電壓； 其中該第三電壓大於該第二電壓，且該第二電壓大於該第一電壓。
  6. 如請求項5所述之記憶體單元，其中在該記憶體單元的一讀取操作期間： 該源極線是處於一第四電壓； 該位元線是處於一第五電壓； 該字元線是處於該第一電壓； 該操作控制線是處於該第一電壓；及 該清除控制線是處於該第一電壓； 其中該第二電壓大於該第四電壓，該第四電壓大於該第五電壓，且該第五電壓大於該第一電壓。
  7. 如請求項3所述之記憶體單元，其中在該記憶體單元的一清除操作期間： 該源極線是處於一第三電壓； 該位元線是處於一第二電壓； 該字元線是處於該第三電壓； 該操作控制線是處於一第一電壓或該第二電壓；及 該清除控制線是處於該第一電壓； 其中該第三電壓大於該第二電壓，且該第二電壓大於該第一電壓。
  8. 如請求項1所述之記憶體單元，其中該讀取選擇電晶體、該第一浮接閘極電晶體、該寫入選擇電晶體及該第二浮接閘極電晶體是由N型金氧半電晶體形成。
  9. 如請求項8所述之記憶體單元，其中： 該讀取選擇電晶體及該第一浮接閘極電晶體是形成於一第一P型井； 該寫入選擇電晶體及該第二浮接閘極電晶體是形成於一第二P型井；及 該第一P型井及該第二P型井係設置於一深N型井。
  10. 一種記憶體陣列，包含： 複數條位元線； 複數條字元線； 複數條操作控制線； 複數條清除控制線； 複數條源極線；及 複數列記憶體單元，每一記憶體單元包含： 一讀取選擇電晶體，具有一第一端耦接於該些位元線之一位元線，一第二端，一控制端耦接於該些字元線之一字元線，及一基極端耦接於該些源極線之一源極線； 一第一浮接閘極電晶體，具有一第一端耦接於該讀取選擇電晶體之該第二端，一第二端耦接於該源極線，及一基極端耦接於該源極線； 一寫入選擇電晶體，具有一第一端耦接於該些清除控制線之一清除控制線，一第二端，一控制端耦接於該些操作控制線之一操作控制線，及一基極端耦接於該清除控制線； 一第二浮接閘極電晶體，具有一第一端耦接於該寫入選擇電晶體之該第二端，一第二端，及一基極端耦接於該清除控制線；及 一共同浮接閘極，耦接於該第一浮接閘極電晶體及該第二浮接閘極電晶體； 其中： 位於相同一列之複數個記憶體單元皆耦接於相同之一字元線，相同之一源極線，及相同之一清除控制線；及 位於相同一行之複數個記憶體單元皆耦接於相同之一位元線，及相同之一操作控制線。
  11. 如請求項10所述之記憶體陣列，其中該第一浮接閘極電晶體之一第一氧化擴散層與該共同浮接閘極相重疊之一第一重疊區域大於該第二浮接閘極電晶體之一第二氧化擴散層與該共同浮接閘極相重疊之一第二重疊區域。
  12. 如請求項10所述之記憶體陣列，其中該讀取選擇電晶體，該第一浮接閘極電晶體，該寫入選擇電晶體，及該第二浮接閘極電晶體是由P型金氧半電晶體形成。
  13. 如請求項12所述之記憶體單元，其中： 該讀取選擇電晶體及該第一浮接閘極電晶體是形成於一第一N型井；及 該寫入選擇電晶體及該第二浮接閘極電晶體是形成於一第二N型井。
  14. 如請求項12所述之記憶體陣列，其中在該記憶體單元的一寫入操作期間： 該源極線是處於一第一電壓； 該位元線是處於該第一電壓； 該字元線是處於該第一電壓； 該操作控制線是處於一第二電壓；及 該清除控制線是處於一第三電壓； 其中該第三電壓大於該第二電壓，且該第二電壓大於該第一電壓。
  15. 如請求項14所述之記憶體陣列，其中在該記憶體單元的該寫入操作期間： 耦接至與該記憶體單元位於同一列之一未選定記憶體單元之一位元線是處於該第一電壓；及 耦接至該未選定記憶體單元之一操作控制線是處於該第三電壓。
  16. 如請求項14所述之記憶體陣列，其中在該記憶體單元的該寫入操作期間： 耦接至與該記憶體單元位於同一行之一未選定記憶體單元之一字元線是處於該第一電壓； 耦接至該未選定記憶體單元之一源極線是處於該第一電壓；及 耦接至該未選定記憶體單元之一清除控制線是處於該第二電壓。
  17. 如請求項14所述之記憶體陣列，其中在該記憶體單元的一讀取操作期間： 該源極線是處於一第四電壓； 該位元線是處於一第五電壓； 該字元線是處於該第一電壓； 該操作控制線是處於該第一電壓；及 該清除控制線是處於該第一電壓； 其中該第二電壓大於該第四電壓，該第四電壓大於該第五電壓，且該第五電壓大於該第一電壓。
  18. 如請求項17所述之記憶體陣列，其中在該記憶體單元的該讀取操作期間： 耦接至與該記憶體單元位於同一列之一未選定記憶體單元之一位元線是處於該第一電壓；及 耦接至該未選定記憶體單元之一操作控制線是處於該第一電壓。
  19. 如請求項17所述之記憶體陣列，其中在該記憶體單元的該讀取操作期間： 耦接至與該記憶體單元位於同一行之一未選定記憶體單元之一字元線是處於該第四電壓； 耦接至該未選定記憶體單元之一源極線是處於該第一電壓；及 耦接至該未選定記憶體單元之一清除控制線是處於該第一電壓。
  20. 如請求項12所述之記憶體陣列，其中在該記憶體單元的一清除操作期間： 該源極線是處於一第三電壓； 該位元線是處於一第二電壓； 該字元線是處於該第三電壓； 該操作控制線是處於一第一電壓或該第二電壓；及 該清除控制線是處於該第一電壓； 其中該第三電壓大於該第二電壓，且該第二電壓大於該第一電壓。
  21. 如請求項20所述之記憶體陣列，其中在該記憶體單元的該清除操作期間： 耦接至與該記憶體單元位於同一行之一未選定記憶體單元之一字元線是處於該第三電壓； 耦接至該未選定記憶體單元之一源極線是處於該第二電壓；及 耦接至該未選定記憶體單元之一清除控制線是處於該第一電壓。
  22. 如請求項10所述之記憶體陣列，其中該讀取選擇電晶體、該第一浮接閘極電晶體、該寫入選擇電晶體及該第二浮接閘極電晶體是由N型金氧半電晶體形成。
  23. 如請求項22所述之記憶體單元，其中： 該讀取選擇電晶體及該第一浮接閘極電晶體是形成於一第一P型井； 該寫入選擇電晶體及該第二浮接閘極電晶體是形成於一第二P型井；及 該第一P型井及該第二P型井是設置於一N型深井區。
TW106113346A 2016-01-19 2017-04-21 記憶體單元及記憶體陣列 TWI613654B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662280683P 2016-01-19 2016-01-19
US15/406,802 US9792993B2 (en) 2016-01-19 2017-01-16 Memory cell with high endurance for multiple program operations
US15/406,802 2017-01-16

Publications (2)

Publication Number Publication Date
TWI613654B true TWI613654B (zh) 2018-02-01
TW201828302A TW201828302A (zh) 2018-08-01

Family

ID=56137184

Family Applications (11)

Application Number Title Priority Date Filing Date
TW105121411A TWI578322B (zh) 2016-01-19 2016-07-06 電壓切換電路
TW105123524A TWI613672B (zh) 2016-01-19 2016-07-26 記憶體陣列
TW105133388A TWI587455B (zh) 2016-01-19 2016-10-17 非揮發性記憶體結構
TW106100743A TWI621123B (zh) 2016-01-19 2017-01-10 非揮發性記憶體的驅動電路
TW106100807A TWI614763B (zh) 2016-01-19 2017-01-11 記憶體裝置、其週邊電路及其單一位元組資料寫入方法
TW106101257A TWI618072B (zh) 2016-01-19 2017-01-13 電源切換電路
TW106101517A TWI630615B (zh) 2016-01-19 2017-01-17 記憶體陣列
TW106104042A TWI646665B (zh) 2016-01-19 2017-02-08 具有抹除元件的單層多晶矽非揮發性記憶胞結構
TW106108098A TWI613659B (zh) 2016-01-19 2017-03-13 記憶單元
TW106113346A TWI613654B (zh) 2016-01-19 2017-04-21 記憶體單元及記憶體陣列
TW106114486A TWI641115B (zh) 2016-01-19 2017-05-02 記憶體單元及記憶體陣列

Family Applications Before (9)

Application Number Title Priority Date Filing Date
TW105121411A TWI578322B (zh) 2016-01-19 2016-07-06 電壓切換電路
TW105123524A TWI613672B (zh) 2016-01-19 2016-07-26 記憶體陣列
TW105133388A TWI587455B (zh) 2016-01-19 2016-10-17 非揮發性記憶體結構
TW106100743A TWI621123B (zh) 2016-01-19 2017-01-10 非揮發性記憶體的驅動電路
TW106100807A TWI614763B (zh) 2016-01-19 2017-01-11 記憶體裝置、其週邊電路及其單一位元組資料寫入方法
TW106101257A TWI618072B (zh) 2016-01-19 2017-01-13 電源切換電路
TW106101517A TWI630615B (zh) 2016-01-19 2017-01-17 記憶體陣列
TW106104042A TWI646665B (zh) 2016-01-19 2017-02-08 具有抹除元件的單層多晶矽非揮發性記憶胞結構
TW106108098A TWI613659B (zh) 2016-01-19 2017-03-13 記憶單元

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106114486A TWI641115B (zh) 2016-01-19 2017-05-02 記憶體單元及記憶體陣列

Country Status (5)

Country Link
US (13) US9847133B2 (zh)
EP (6) EP3196883B1 (zh)
JP (4) JP6122531B1 (zh)
CN (10) CN106981311B (zh)
TW (11) TWI578322B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9965267B2 (en) 2015-11-19 2018-05-08 Raytheon Company Dynamic interface for firmware updates
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US10332597B2 (en) * 2017-11-08 2019-06-25 Globalfoundries Singapore Pte. Ltd. Floating gate OTP/MTP structure and method for producing the same
JP7143326B2 (ja) 2017-12-20 2022-09-28 タワー パートナーズ セミコンダクター株式会社 半導体装置
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
US10522202B2 (en) * 2018-04-23 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and compensation method therein
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
CN108986866B (zh) * 2018-07-20 2020-12-11 上海华虹宏力半导体制造有限公司 一种读高压传输电路
TWI659502B (zh) * 2018-08-02 2019-05-11 旺宏電子股份有限公司 非揮發性記憶體結構
CN110828464A (zh) * 2018-08-08 2020-02-21 旺宏电子股份有限公司 非易失性存储器结构
DE102019120605B4 (de) 2018-08-20 2022-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Speicherschaltung und verfahren zu deren herstellung
US11176969B2 (en) 2018-08-20 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit including a first program device
CN109147851B (zh) * 2018-08-31 2020-12-25 上海华力微电子有限公司 一种锁存电路
KR20200031894A (ko) * 2018-09-17 2020-03-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
CN109524042B (zh) * 2018-09-21 2020-03-17 浙江大学 一种基于反型模式阻变场效应晶体管的与非型存储阵列
TWI708253B (zh) 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
CN111342541B (zh) * 2018-12-19 2021-04-16 智原微电子(苏州)有限公司 电源切换电路
KR20200104669A (ko) * 2019-02-27 2020-09-04 삼성전자주식회사 집적회로 소자
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器***
CN112131037B (zh) * 2019-06-24 2023-11-14 华邦电子股份有限公司 存储器装置
JP2021048230A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
US11521980B2 (en) * 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array
US11217281B2 (en) * 2020-03-12 2022-01-04 Ememory Technology Inc. Differential sensing device with wide sensing margin
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
US11373715B1 (en) * 2021-01-14 2022-06-28 Elite Semiconductor Microelectronics Technology Inc. Post over-erase correction method with auto-adjusting verification and leakage degree detection
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11854647B2 (en) * 2021-07-29 2023-12-26 Micron Technology, Inc. Voltage level shifter transition time reduction
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array
US12014783B2 (en) 2022-01-10 2024-06-18 Ememory Technology Inc. Driving circuit for non-volatile memory

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI269303B (en) * 2001-11-27 2006-12-21 Koninkl Philips Electronics Nv Semiconductor device having a byte-erasable EEPROM memory
US8295087B2 (en) * 2008-06-16 2012-10-23 Aplus Flash Technology, Inc. Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS
US20140177338A1 (en) * 2010-06-17 2014-06-26 Ememory Technology Inc. Non-volatile memory cell
US20150001608A1 (en) * 2013-06-27 2015-01-01 Globalfoundries Singapore Pte. Ltd. Simple and cost-free mtp structure
US20150117109A1 (en) * 2013-10-31 2015-04-30 Stmicroelectronics (Rousset) Sas Hot-carrier injection programmable memory and method of programming such a memory
US20150146490A1 (en) * 2013-11-25 2015-05-28 Stmicroelectronics International N.V. Non-volatile memory with reduced sub-threshold leakage during program and erase operations
TW201526249A (zh) * 2013-12-27 2015-07-01 瑞薩電子股份有限公司 半導體裝置
US20150348635A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Method for programming a non-volatile memory cell comprising a shared select transistor gate
US20150348640A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Dual non-volatile memory cell comprising an erase transistor
US20160141032A1 (en) * 2014-11-19 2016-05-19 Stmicroelectronics (Rousset) Sas Eeprom architecture wherein each bit is formed by two serially connected cells
TWI545575B (zh) * 2013-03-14 2016-08-11 超捷公司 低洩漏、低臨界電壓、***閘極快閃胞元操作技術

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617652A (en) 1979-01-24 1986-10-14 Xicor, Inc. Integrated high voltage distribution and control systems
JP2685966B2 (ja) 1990-06-22 1997-12-08 株式会社東芝 不揮発性半導体記憶装置
US5331590A (en) 1991-10-15 1994-07-19 Lattice Semiconductor Corporation Single poly EE cell with separate read/write paths and reduced product term coupling
JP3180608B2 (ja) 1994-03-28 2001-06-25 松下電器産業株式会社 電源選択回路
JP3068752B2 (ja) 1994-08-29 2000-07-24 松下電器産業株式会社 半導体装置
US5648669A (en) * 1995-05-26 1997-07-15 Cypress Semiconductor High speed flash memory cell structure and method
US5742542A (en) * 1995-07-03 1998-04-21 Advanced Micro Devices, Inc. Non-volatile memory cells using only positive charge to store data
US5640344A (en) * 1995-07-25 1997-06-17 Btr, Inc. Programmable non-volatile bidirectional switch for programmable logic
US6005806A (en) * 1996-03-14 1999-12-21 Altera Corporation Nonvolatile configuration cells and cell arrays
JP4659662B2 (ja) 1997-04-28 2011-03-30 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
FR2767219B1 (fr) * 1997-08-08 1999-09-17 Commissariat Energie Atomique Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi
JP3037236B2 (ja) * 1997-11-13 2000-04-24 日本電気アイシーマイコンシステム株式会社 レベルシフタ回路
US5959889A (en) * 1997-12-29 1999-09-28 Cypress Semiconductor Corp. Counter-bias scheme to reduce charge gain in an electrically erasable cell
DE19808525A1 (de) 1998-02-27 1999-09-02 Siemens Ag Integrierte Schaltung
JP2000021183A (ja) 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
US5999451A (en) 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
JP3344331B2 (ja) 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
JP2000276889A (ja) 1999-03-23 2000-10-06 Toshiba Corp 不揮発性半導体メモリ
WO2001017030A1 (en) * 1999-08-27 2001-03-08 Macronix America, Inc. Non-volatile memory structure for twin-bit storage and methods of making same
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
KR100338772B1 (ko) * 2000-03-10 2002-05-31 윤종용 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법
US6370071B1 (en) * 2000-09-13 2002-04-09 Lattice Semiconductor Corporation High voltage CMOS switch
TW536818B (en) 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US6621745B1 (en) * 2002-06-18 2003-09-16 Atmel Corporation Row decoder circuit for use in programming a memory device
US6774704B2 (en) 2002-10-28 2004-08-10 Tower Semiconductor Ltd. Control circuit for selecting the greater of two voltage signals
US7038947B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
CN1224106C (zh) * 2003-03-05 2005-10-19 力旺电子股份有限公司 只读存储器及其制作方法
JP2004326864A (ja) 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ
FR2856185A1 (fr) 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash programmable par mot
US6963503B1 (en) 2003-07-11 2005-11-08 Altera Corporation. EEPROM with improved circuit performance and reduced cell size
JP2005051227A (ja) * 2003-07-17 2005-02-24 Nec Electronics Corp 半導体記憶装置
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US7081774B2 (en) * 2003-07-30 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Circuit having source follower and semiconductor device having the circuit
US7145370B2 (en) 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US20050134355A1 (en) 2003-12-18 2005-06-23 Masato Maede Level shift circuit
US20050205969A1 (en) * 2004-03-19 2005-09-22 Sharp Laboratories Of America, Inc. Charge trap non-volatile memory structure for 2 bits per transistor
US7580311B2 (en) * 2004-03-30 2009-08-25 Virage Logic Corporation Reduced area high voltage switch for NVM
US7629640B2 (en) * 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
DE602004010795T2 (de) * 2004-06-24 2008-12-11 Stmicroelectronics S.R.L., Agrate Brianza Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
US6992927B1 (en) 2004-07-08 2006-01-31 National Semiconductor Corporation Nonvolatile memory cell
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
KR100633332B1 (ko) * 2004-11-09 2006-10-11 주식회사 하이닉스반도체 음의 전압 공급회로
KR100642631B1 (ko) * 2004-12-06 2006-11-10 삼성전자주식회사 전압 발생회로 및 이를 구비한 반도체 메모리 장치
US7369438B2 (en) 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US7193265B2 (en) 2005-03-16 2007-03-20 United Microelectronics Corp. Single-poly EEPROM
US7263001B2 (en) 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7288964B2 (en) 2005-08-12 2007-10-30 Ememory Technology Inc. Voltage selective circuit of power source
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2007149997A (ja) 2005-11-29 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7773416B2 (en) * 2006-05-26 2010-08-10 Macronix International Co., Ltd. Single poly, multi-bit non-volatile memory device and methods for operating the same
JP4901325B2 (ja) 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7768059B2 (en) 2006-06-26 2010-08-03 Ememory Technology Inc. Nonvolatile single-poly memory device
TWI373127B (en) * 2006-06-26 2012-09-21 Ememory Technology Inc Nonvolatile single-poly memory device
US20070296034A1 (en) 2006-06-26 2007-12-27 Hsin-Ming Chen Silicon-on-insulator (soi) memory device
JP5005970B2 (ja) 2006-06-27 2012-08-22 株式会社リコー 電圧制御回路及び電圧制御回路を有する半導体集積回路
CN100508169C (zh) * 2006-08-02 2009-07-01 联华电子股份有限公司 单层多晶硅可电除可程序只读存储单元的制造方法
US7586792B1 (en) * 2006-08-24 2009-09-08 National Semiconductor Corporation System and method for providing drain avalanche hot carrier programming for non-volatile memory applications
KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
US7483310B1 (en) * 2006-11-02 2009-01-27 National Semiconductor Corporation System and method for providing high endurance low cost CMOS compatible EEPROM devices
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
JP4863844B2 (ja) * 2006-11-08 2012-01-25 セイコーインスツル株式会社 電圧切替回路
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7755941B2 (en) * 2007-02-23 2010-07-13 Panasonic Corporation Nonvolatile semiconductor memory device
US7436710B2 (en) 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
WO2008114342A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 電源スイッチ回路及び半導体集積回路装置
US7663916B2 (en) 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
JP4455621B2 (ja) * 2007-07-17 2010-04-21 株式会社東芝 エージングデバイス
US8369155B2 (en) * 2007-08-08 2013-02-05 Hynix Semiconductor Inc. Operating method in a non-volatile memory device
JP2009049182A (ja) 2007-08-20 2009-03-05 Toyota Motor Corp 不揮発性半導体記憶素子
US7700993B2 (en) * 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
KR101286241B1 (ko) 2007-11-26 2013-07-15 삼성전자주식회사 최대 전압 선택회로
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
CN101965638B (zh) * 2008-01-18 2012-12-05 夏普株式会社 非易失性随机存取存储器
US7639536B2 (en) 2008-03-07 2009-12-29 United Microelectronics Corp. Storage unit of single-conductor non-volatile memory cell and method of erasing the same
US7800426B2 (en) 2008-03-27 2010-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Two voltage input level shifter with switches for core power off application
JP5266443B2 (ja) * 2008-04-18 2013-08-21 インターチップ株式会社 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ
US8344443B2 (en) 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US8218377B2 (en) * 2008-05-19 2012-07-10 Stmicroelectronics Pvt. Ltd. Fail-safe high speed level shifter for wide supply voltage range
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory
KR101462487B1 (ko) * 2008-07-07 2014-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7983081B2 (en) 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8189390B2 (en) * 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
KR101020298B1 (ko) 2009-05-28 2011-03-07 주식회사 하이닉스반도체 레벨 시프터 및 반도체 메모리 장치
CN101650972B (zh) * 2009-06-12 2013-05-29 东信和平科技股份有限公司 智能卡的非易失性存储器数据更新方法
JP2011009454A (ja) * 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置
FR2952227B1 (fr) 2009-10-29 2013-09-06 St Microelectronics Rousset Dispositif de memoire du type electriquement programmable et effacable, a deux cellules par bit
EP2323135A1 (en) * 2009-11-12 2011-05-18 SiTel Semiconductor B.V. Method and apparatus for emulating byte wise programmable functionality into sector wise erasable memory
KR101071190B1 (ko) * 2009-11-27 2011-10-10 주식회사 하이닉스반도체 레벨 쉬프팅 회로 및 이를 이용한 비휘발성 반도체 메모리 장치
IT1397229B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria ftp programmabile e cancellabile a livello di cella
CN107293322B (zh) * 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
US8284600B1 (en) 2010-02-08 2012-10-09 National Semiconductor Corporation 5-transistor non-volatile memory cell
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US9082652B2 (en) 2010-03-23 2015-07-14 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate, and display device
KR101653262B1 (ko) * 2010-04-12 2016-09-02 삼성전자주식회사 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템
US8217705B2 (en) 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
US8258853B2 (en) * 2010-06-14 2012-09-04 Ememory Technology Inc. Power switch circuit for tracing a higher supply voltage without a voltage drop
US8355282B2 (en) 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8279681B2 (en) 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell
US20120014183A1 (en) * 2010-07-16 2012-01-19 Pavel Poplevine 3 transistor (n/p/n) non-volatile memory cell without program disturb
US8044699B1 (en) * 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
KR101868332B1 (ko) * 2010-11-25 2018-06-20 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치
US8461899B2 (en) * 2011-01-14 2013-06-11 Stmicroelectronics International N.V. Negative voltage level shifter circuit
JP5685115B2 (ja) * 2011-03-09 2015-03-18 セイコーインスツル株式会社 電源切換回路
DE112012002622B4 (de) * 2011-06-24 2017-01-26 International Business Machines Corporation Aufzeichnungseinheit für lineare Aufzeichnung zum Ausführen optimalen Schreibens beim Empfangen einer Reihe von Befehlen, darunter gemischte Lese- und Schreibbefehle, sowie Verfahren und Programm für dessen Ausführung
US9455021B2 (en) 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
KR20130022743A (ko) * 2011-08-26 2013-03-07 에스케이하이닉스 주식회사 고전압 생성회로 및 이를 구비한 반도체 장치
US8999785B2 (en) * 2011-09-27 2015-04-07 Tower Semiconductor Ltd. Flash-to-ROM conversion
CN103078618B (zh) * 2011-10-26 2015-08-12 力旺电子股份有限公司 电压开关电路
JP2013102119A (ja) * 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US8508971B2 (en) 2011-11-08 2013-08-13 Wafertech, Llc Semiconductor device with one-time programmable memory cell including anti-fuse with metal/polycide gate
US9165661B2 (en) * 2012-02-16 2015-10-20 Cypress Semiconductor Corporation Systems and methods for switching between voltages
US9048137B2 (en) 2012-02-17 2015-06-02 Flashsilicon Incorporation Scalable gate logic non-volatile memory cells and arrays
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
TWI467744B (zh) * 2012-03-12 2015-01-01 Vanguard Int Semiconduct Corp 單層多晶矽可電抹除可程式唯讀記憶裝置
US8787092B2 (en) 2012-03-13 2014-07-22 Ememory Technology Inc. Programming inhibit method of nonvolatile memory apparatus for reducing leakage current
US9390799B2 (en) * 2012-04-30 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cell devices and methods, having a storage cell with two sidewall bit cells
TWI469328B (zh) 2012-05-25 2015-01-11 Ememory Technology Inc 具可程式可抹除的單一多晶矽層非揮發性記憶體
TWI498901B (zh) * 2012-06-04 2015-09-01 Ememory Technology Inc 利用程式化禁止方法減少漏電流的非揮發性記憶體裝置
US9729145B2 (en) * 2012-06-12 2017-08-08 Infineon Technologies Ag Circuit and a method for selecting a power supply
KR101334843B1 (ko) * 2012-08-07 2013-12-02 주식회사 동부하이텍 전압 출력 회로 및 이를 이용한 네거티브 전압 선택 출력 장치
KR102038041B1 (ko) 2012-08-31 2019-11-26 에스케이하이닉스 주식회사 전원 선택 회로
JP5988062B2 (ja) * 2012-09-06 2016-09-07 パナソニックＩｐマネジメント株式会社 半導体集積回路
US9130553B2 (en) 2012-10-04 2015-09-08 Nxp B.V. Low/high voltage selector
JP5556873B2 (ja) * 2012-10-19 2014-07-23 株式会社フローディア 不揮発性半導体記憶装置
JP6053474B2 (ja) * 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
JP2014116547A (ja) 2012-12-12 2014-06-26 Renesas Electronics Corp 半導体装置
JP6078327B2 (ja) * 2012-12-19 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US8963609B2 (en) * 2013-03-01 2015-02-24 Arm Limited Combinatorial circuit and method of operation of such a combinatorial circuit
KR102095856B1 (ko) * 2013-04-15 2020-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 바디 바이어스 방법
US9197200B2 (en) 2013-05-16 2015-11-24 Dialog Semiconductor Gmbh Dynamic level shifter circuit
US9520404B2 (en) 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
CN103456359A (zh) * 2013-09-03 2013-12-18 苏州宽温电子科技有限公司 基于串联晶体管型的改进的差分架构Nor flash存储单元
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9019780B1 (en) * 2013-10-08 2015-04-28 Ememory Technology Inc. Non-volatile memory apparatus and data verification method thereof
KR20150042041A (ko) * 2013-10-10 2015-04-20 에스케이하이닉스 주식회사 전압발생기, 집적회로 및 전압 발생 방법
KR102072767B1 (ko) * 2013-11-21 2020-02-03 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
KR102157875B1 (ko) * 2013-12-19 2020-09-22 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9331699B2 (en) 2014-01-08 2016-05-03 Micron Technology, Inc. Level shifters, memory systems, and level shifting methods
KR20160132405A (ko) * 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103943570A (zh) * 2014-03-20 2014-07-23 上海华力微电子有限公司 一种一次性编程存储器中金属硅化物掩膜的制备方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
JP5745136B1 (ja) * 2014-05-09 2015-07-08 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
JP6286292B2 (ja) 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置
US20160006348A1 (en) 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
CN104112472B (zh) * 2014-07-22 2017-05-03 中国人民解放军国防科学技术大学 兼容标准cmos工艺的超低功耗差分结构非易失性存储器
CN104361906B (zh) * 2014-10-24 2017-09-19 中国人民解放军国防科学技术大学 基于标准cmos工艺的超低功耗非易失性存储器
JP6340310B2 (ja) 2014-12-17 2018-06-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
JP6457829B2 (ja) 2015-02-05 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置
CN104900266B (zh) * 2015-06-10 2018-10-26 上海华虹宏力半导体制造有限公司 Eeprom存储单元门极控制信号产生电路
US9799395B2 (en) 2015-11-30 2017-10-24 Texas Instruments Incorporated Sense amplifier in low power and high performance SRAM
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI269303B (en) * 2001-11-27 2006-12-21 Koninkl Philips Electronics Nv Semiconductor device having a byte-erasable EEPROM memory
US8295087B2 (en) * 2008-06-16 2012-10-23 Aplus Flash Technology, Inc. Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS
US20140177338A1 (en) * 2010-06-17 2014-06-26 Ememory Technology Inc. Non-volatile memory cell
TWI545575B (zh) * 2013-03-14 2016-08-11 超捷公司 低洩漏、低臨界電壓、***閘極快閃胞元操作技術
US20150001608A1 (en) * 2013-06-27 2015-01-01 Globalfoundries Singapore Pte. Ltd. Simple and cost-free mtp structure
US20150117109A1 (en) * 2013-10-31 2015-04-30 Stmicroelectronics (Rousset) Sas Hot-carrier injection programmable memory and method of programming such a memory
US20150146490A1 (en) * 2013-11-25 2015-05-28 Stmicroelectronics International N.V. Non-volatile memory with reduced sub-threshold leakage during program and erase operations
TW201526249A (zh) * 2013-12-27 2015-07-01 瑞薩電子股份有限公司 半導體裝置
US20150348635A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Method for programming a non-volatile memory cell comprising a shared select transistor gate
US20150348640A1 (en) * 2014-05-28 2015-12-03 Stmicroelectronics (Rousset) Sas Dual non-volatile memory cell comprising an erase transistor
US20160141032A1 (en) * 2014-11-19 2016-05-19 Stmicroelectronics (Rousset) Sas Eeprom architecture wherein each bit is formed by two serially connected cells

Also Published As

Publication number Publication date
US20170207228A1 (en) 2017-07-20
JP2017130247A (ja) 2017-07-27
EP3197051B1 (en) 2020-01-15
TWI614763B (zh) 2018-02-11
TW201828302A (zh) 2018-08-01
TWI613659B (zh) 2018-02-01
TW201824520A (zh) 2018-07-01
US10038003B2 (en) 2018-07-31
JP6392379B2 (ja) 2018-09-19
TW201737256A (zh) 2017-10-16
US20170206970A1 (en) 2017-07-20
CN107017023A (zh) 2017-08-04
TW201727632A (zh) 2017-08-01
CN108154898B (zh) 2021-02-02
US20180190357A1 (en) 2018-07-05
CN108320772A (zh) 2018-07-24
EP3196884A1 (en) 2017-07-26
CN106981492B (zh) 2020-10-20
CN108320772B (zh) 2020-07-10
TWI618072B (zh) 2018-03-11
US20180261294A1 (en) 2018-09-13
CN106981307B (zh) 2020-04-07
JP2018101767A (ja) 2018-06-28
EP3196885A1 (en) 2017-07-26
TWI641115B (zh) 2018-11-11
US9792993B2 (en) 2017-10-17
CN106981304A (zh) 2017-07-25
US9653173B1 (en) 2017-05-16
US9941011B2 (en) 2018-04-10
EP3196886A1 (en) 2017-07-26
CN106981304B (zh) 2020-02-07
EP3196884B1 (en) 2021-08-04
US9520196B1 (en) 2016-12-13
CN106981311A (zh) 2017-07-25
CN106981299A (zh) 2017-07-25
TW201727649A (zh) 2017-08-01
US20170206969A1 (en) 2017-07-20
US20170206941A1 (en) 2017-07-20
US10121550B2 (en) 2018-11-06
US10262746B2 (en) 2019-04-16
EP3196883A1 (en) 2017-07-26
US9812212B2 (en) 2017-11-07
US20170206976A1 (en) 2017-07-20
CN108154898A (zh) 2018-06-12
TWI630615B (zh) 2018-07-21
EP3410440A1 (en) 2018-12-05
EP3197051A1 (en) 2017-07-26
CN108206186B (zh) 2020-10-13
TW201740374A (zh) 2017-11-16
EP3410440B1 (en) 2020-05-13
CN107017023B (zh) 2020-05-05
TW201801084A (zh) 2018-01-01
TWI646665B (zh) 2019-01-01
US10096368B2 (en) 2018-10-09
JP6285001B2 (ja) 2018-02-28
US9786340B2 (en) 2017-10-10
US20170206968A1 (en) 2017-07-20
CN106981299B (zh) 2019-10-18
US20170206975A1 (en) 2017-07-20
TW201822212A (zh) 2018-06-16
CN106981311B (zh) 2019-08-30
US20170207230A1 (en) 2017-07-20
US9847133B2 (en) 2017-12-19
CN108206186A (zh) 2018-06-26
JP6566975B2 (ja) 2019-08-28
TWI578322B (zh) 2017-04-11
US9805776B2 (en) 2017-10-31
TW201830665A (zh) 2018-08-16
JP2017130646A (ja) 2017-07-27
JP2017139045A (ja) 2017-08-10
US20170206945A1 (en) 2017-07-20
EP3196885B1 (en) 2019-03-27
EP3196883B1 (en) 2019-09-04
TW201727838A (zh) 2017-08-01
US10255980B2 (en) 2019-04-09
TW201727651A (zh) 2017-08-01
TWI621123B (zh) 2018-04-11
EP3196886B1 (en) 2021-03-31
JP6122531B1 (ja) 2017-04-26
CN106981307A (zh) 2017-07-25
CN106981492A (zh) 2017-07-25
CN106981309B (zh) 2020-02-14
CN106981309A (zh) 2017-07-25
TWI587455B (zh) 2017-06-11
TWI613672B (zh) 2018-02-01

Similar Documents

Publication Publication Date Title
TWI613654B (zh) 記憶體單元及記憶體陣列
US7573742B2 (en) Nonvolatile semiconductor memory
JP3884397B2 (ja) 不揮発性半導体記憶装置
TWI699769B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
JP4338656B2 (ja) 半導体記憶装置の書き込み方法
JP2018517223A (ja) フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置
JP4223859B2 (ja) 不揮発性半導体記憶装置
US20110199830A1 (en) Flotox-based, bit-alterable, combo flash and eeprom memory
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
JP2007026519A (ja) 半導体装置
US6185131B1 (en) Nonvolatile semiconductor storage device capable of electrically isolating dummy cell array region from memory cell array region
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2013109824A (ja) 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
JP2011198436A (ja) 半導体記憶装置
JP5422886B2 (ja) 半導体装置
KR100365872B1 (ko) 비휘발성 반도체 메모리
JP5101401B2 (ja) 半導体記憶装置
JP5572953B2 (ja) 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置
JP5045696B2 (ja) 半導体記憶装置及びその書き込み方法
CN114023363A (zh) Eeprom电路
JPH0385770A (ja) 不揮発性半導体メモリ