CN108154898B - 存储单元 - Google Patents

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Abstract

本发明公开了一种存储单元，包括耦合装置、读取晶体管、第一读取选择晶体管、第二读取选择晶体管、抹除装置、写入晶体管、及写入选择晶体管。耦合装置形成于第一掺杂区。抹除装置形成于第二掺杂区。读取晶体管、第一读取选择晶体管、第二读取选择晶体管、写入晶体管、及写入选择晶体管形成于第三掺杂区。耦合装置的栅极端耦接于共浮动栅极。抹除装置的栅极端耦接于共浮动栅极。在写入操作期间内，电子会由写入晶体管注入至共浮动栅极。在抹除操作期间内，电子会由共浮动栅极注入至抹除装置。

Description

存储单元
技术领域
本发明涉及一种存储单元，特别是涉及一种将写入的操作路径与读取的操作路径分离，且具有高耐久度的存储单元。
背景技术
非易失存储器(Non-Volatile Memory，NVM)是一种在没有电力供应至内存区块的情况下，仍然能够维持原本储存的数据的内存。非易失存储器可应用于许多设备，例如磁性装置、光盘片、闪存或是其它半导体制程的存储装置。非易失存储器可分为电子式寻址***(Electrically Addressed Systems)的内存，例如只读存储器(Read-Only Memory)，以及机械式寻址***(Mechanically Addressed Systems)的内存，例如硬盘、光盘、磁带等装置。并且，非易失存储器不需要将本身储存的数据做周期性地更新。因此，非易失存储器常被用来当成备份数据的装置或是能长时间储存数据的装置。
因为科技的进步，为了存取巨量数据，高密度以及高容量的非易失存储器是不可或缺的电路组件。因为非易失存储器可以执行数据的写入操作以及读取操作，故内存的使用次数会与写入操作次数和读取操作次数有关。在传统的非易失存储器中，当使用次数增加时，跨导劣化(Transconductance Degradation)的现象(一般也可称为Gm Degradation)将很严重，这将导致抹除状态的电流值劣化(一般也可称为ERS Ion Degradation)。换句话说，在传统的非易失存储器中，当使用次数增加时，将产生抹除状态的电流值劣化现象，导致侦测边界的电压降低。因此，当非易失存储器的使用次数上升时，数据存取的效能会降低。
发明内容
本发明实施例提出一种种存储单元，包括耦合装置、读取晶体管、第一读取选择晶体管、第二读取选择晶体管、抹除装置、写入晶体管、及写入选择晶体管。耦合装置包括用以接收控制线信号的第一端、及第二端。读取晶体管包括第一端、耦接于耦合装置的第二端的控制端、及第二端。第一读取选择晶体管包括耦接于读取晶体管的第二端的第一端、用以接收字符线信号的控制端、及用以接收位线信号的第二端。第二读取选择晶体管包括用以接收读取来源线信号的第一端、用以接收读取选择栅极信号的控制端、及耦接于读取晶体管的第一端的第二端。抹除装置包括用以接收抹除线信号的第一端、及耦接于耦合装置的第二端的第二端。写入晶体管包括第一端、及耦接于耦合装置的第二端的控制端。写入选择晶体管包括用以接收写入来源线信号的第一端、用以接收写入选择栅极信号的控制端、及耦接于写入晶体管的第一端的第二端。
附图说明
图1是本发明的存储单元的实施例的电路架构图。
图2是图1的存储单元在写入操作期间内，各信号状态的示意图。
图3是图1的存储单元在写入禁止操作期间内，各信号状态的示意图。
图4是在读取操作期间且图1的存储单元被选择时，各信号状态的示意图。
图5是在读取操作期间且图1的存储单元未被选择时，各信号状态的示意图。
图6是图1的存储单元在抹除操作期间内，各信号状态的示意图。
图7是图1的存储单元的布局架构的示意图。
图8是本发明的内存数组的架构图。
图9是扩充图8的内存数组的示意图。
其中，附图标记说明如下：
100 存储单元
Reg1 第一掺杂区
Reg2 第二掺杂区
Reg3 第三掺杂区
CD 耦合装置
RT 读取晶体管
RST1 第一读取选择晶体管
RST2 第二读取选择晶体管
ED 抹除装置
PT 写入晶体管
PST 写入选择晶体管
CL 控制线信号
EL 抹除线信号
WL 字符线信号
BL 位线信号
SL 读取来源线信号
SG 读取选择栅极信号
VB 写入来源线信号
VA 写入选择栅极信号
Ic1及Ic2 电子流
Iread 电流
L1、L2、L3 布局层
PC及PE 接点
M1及M2 金属层
Cell1,1、Cell2,1、Cell3,1、Celln,1、Cell1,2、
Cell2,2、Cell3,2、Celln,2、Cell1,m、Cell2,m、 存储单元
Cell3,3、Celln,m
200 内存数组
PAGE1、PAGE2、PAGEm、PACER、 分页单元
PAGEC
WL1、WL2、WLm 字符线
SG1、SG2、SGm 读取选择栅极线
CL1、CL2、CLm 控制线
EL1、EL2、ELm 抹除线
VA1、VA2、VAm 写入选择栅极线
SL1、SL2、SLm 读取来源线
BL1、BL2、BLn 位线
VB1、VB2、VBn 写入来源线
具体实施方式
图1是本发明的存储单元100的实施例的电路架构图。存储单元100包括耦合装置CD、读取晶体管RT、第一读取选择晶体管RST1、第二读取选择晶体管RST2、抹除装置ED、写入晶体管PT、及写入选择晶体管PST。耦合装置CD包括用以接收控制线信号CL的第一端、及第二端。耦合装置CD的第二端可为耦合装置CD的栅极端。读取晶体管RT包括第一端、耦接于耦合装置CD的第二端的控制端、及第二端。第一读取选择晶体管RST1包括耦接于读取晶体管RT的第二端的第一端、用以接收字符线信号WL的控制端、及用以接收位线信号BL的第二端。第二读取选择晶体管RST2包括用以接收读取来源线信号SL的第一端、用以接收读取选择栅极信号SG的控制端、及耦接于读取晶体管RT的第一端的第二端。抹除装置ED包括用以接收抹除线信号EL的第一端、及耦接于耦合装置CD的第二端的第二端。写入晶体管PT包括第一端、及耦接于耦合装置CD的第二端的控制端。写入晶体管PT还可包括第二端，且第二端保持在浮接状态。写入选择晶体管PST包括用以接收写入来源线信号VB的第一端、用以接收写入选择栅极信号VA的控制端、及耦接于写入晶体管PT的第一端的第二端。并且，耦合装置CD可形成于第一掺杂区(Doped Region)Reg1。抹除装置ED可形成于第二掺杂区Reg2。读取晶体管RT、第一读取选择晶体管RST1、第二读取选择晶体管RST2、写入晶体管PT、及写入选择晶体管PST可形成于第三掺杂区Reg3。在存储单元100中，第一掺杂区Reg1可为N型井。第二掺杂区Reg2可为N型井。第三掺杂区Reg3可为P型井。并且，第一掺杂区Reg1与第二掺杂区Reg2可为两各自的掺杂区。读取晶体管RT及写入晶体管PT可为两浮动栅极晶体管(FloatingGate Transistors)。耦合装置CD及抹除装置ED可为两金属氧化半导体电容(Metal-Oxide-Semiconductor Capacitors)。耦合装置CD的第二端、抹除装置ED的第二端、读取晶体管RT及写入晶体管PT的栅极端可耦接于共浮动栅极(Common Floating Gate)。不同于传统的存储单元使用相同路径来执行写入操作以及读取操作，存储单元100可利用不同路径来执行写入操作、抺除操作以及读取操作，因此可以达到提升耐久度的功效。以下将描述存储单元100在各种操作模式下的状态。
图2是存储单元100在写入操作期间内，各信号状态的示意图。在图2中，存储单元100的控制线信号CL可为在18伏特的第一电压(后文称为，第一电压VPGM)。读取来源线信号SL可为在5伏特的第二电压(后文称为，第二电压VDD)。读取选择栅极信号SG可为在第二电压VDD。字符线信号WL可为在5伏特的第二电压VDD。位线信号BL可为在第二电压VDD。抹除线信号EL可为在18伏特的第一电压VPGM。写入选择栅极信号VA可为在第二电压VDD。写入来源线信号VB可为接地电压(0伏特)。第三掺杂区Reg3(例如P型井)的电压为0伏特。由于抹除装置ED的第一端与第二端的跨压趋近于0伏特，因此电子不会由抹除装置ED的第二端(耦接于共浮动栅极)注入至第一端。并且，由于写入选择晶体管PST的第一端与控制端(源极端与栅极端)的跨压趋近于5伏特，因此写入选择晶体管PST会在导通状态。由于写入选择晶体管PST为导通，因此，写入选择晶体管PST的第一端与第二端的电压会在0伏特。因此，由于耦接于写入晶体管PT的控制端的共浮动栅极会接收到趋近于18伏特的偏压，且写入晶体管PT的源极/漏极区域会被汇入趋近于0伏特的电压，因此电子流Ic1将会根据FN穿隧(Fowler-Nordheim)效应，由写入晶体管PT注入至共浮动栅极。
图3是存储单元100在写入禁止操作期间内，各信号状态的示意图。在图3中，存储单元100的控制线信号CL、读取来源线信号SL、读取选择栅极信号SG、字符线信号WL、位线信号BL、抹除线信号EL、及写入选择栅极信号VA的电压状态相似于存储单元100在写入操作期间内的电压状态。因此，第一读取选择晶体管RST1、第二读取选择晶体管RST2、读取晶体管RT、及抹除装置ED的操作模式也类似于存储单元100在写入操作期间内的操作模式。然而，不同的是，写入来源线信号VB可为在5伏特的第二电压VDD。因此，由于写入选择晶体管PST的第一端与控制端(源极端与栅极端)的跨压趋近于0伏特，因此写入选择晶体管PST会是截止状态。这将导致写入晶体管PT的源极/漏极的信道电压会被升压至60％至80％的控制线信号CL的电压(18伏特)。换句话说，写入晶体管PT的氧化层的电场将不足以触发FN穿隧效应。因此，存储单元100于写入禁止操作期间内，可视为未被选择的存储单元。
图4是在读取操作期间且存储单元100被选择时，各信号状态的示意图。在图4中，控制线信号CL可为在0伏特的接地电压。读取来源线信号SL可为在0伏特的接地电压。读取选择栅极信号SG可为在1.8伏特的第三电压(后文称为，第三电压VG)。字符线信号WL可为第三电压VG。位线信号BL可为在1.2伏特的第四电压VBL。抹除线信号可为在0伏特的接地电压。写入选择栅极信号VA可为第三电压VG。写入来源线信号VB可为在0伏特的接地电压。第三掺杂区Reg3的电压为0伏特。在上述的电压设定条件下，第一读取选择晶体管RST1以及第二读取选择晶体管会是导通状态。读取电压Iread会被产生。换句话说，在读取操作期间内，读取电压Iread的强度会取决于储存于读取晶体管RT的控制端所耦接的共浮动栅极内的电子数量(因为这些电子数量会控制读取晶体管RT的电导率)。并且，写入选择栅极信号VA、读取选择栅极信号SG、及字符线信号WL可耦接在一起形成共端点，原因为写入选择栅极信号VA、读取选择栅极信号SG、及字符线信号WL在每一种操作模式的电压是相同的(在在图4中可为在1.8伏特的第三电压VG)。
图5是在读取操作期间且存储单元100未被选择时，各信号状态的示意图。在图5中，存储单元100的控制线信号CL、读取来源线信号SL、读取选择栅极信号SG、字符线信号WL、抹除线信号EL、写入选择栅极信号VA、及写入来源线信号VB的电压状态相似于存储单元100在读取操作期间且存储单元100被选择时的电压状态(如图4所示)。因此，抹除装置ED、写入晶体管PT、及写入选择晶体管PST的操作模式也类似于存储单元100在图4的操作模式。然而，不同的是，位线信号BL可为浮接状态下的信号。因此，不同于图4，在图5中，第二读取选择晶体管RST2与第一读取选择晶体管RST1不会产生读取电流。
图6是存储单元100在抹除操作期间内，各信号状态的示意图。在图6中，控制线信号CL可为在0伏特的接地电压。读取来源线信号SL可为在0伏特的接地电压。读取选择栅极信号SG可为在5伏特的第二电压VDD。字符线信号WL可为在5伏特的第二电压VDD。位线信号BL可为在0伏特的接地电压。抹除线信号EL可为在18伏特的第五电压(后文称为，第五电压VERS)。写入选择栅极信号VA可为在5伏特的第二电压VDD。写入来源线信号VB可为在0伏特的接地电压。并且，由于第一读取选择晶体管RST1的源极端与栅极端的跨压、第二读取选择晶体管RST2的源极端与栅极端的跨压、以及写入选择晶体管PST的源极端与栅极端的跨压够大，因此，第一读取选择晶体管RST1、第二读取选择晶体管RST2、以及写入选择晶体管PST会是导通状态。因此，写入晶体管PT以及读取晶体管RT的源极/漏极区域将会接收到0伏特的电压。然而，因为抹除操作的时间点是在写入操作完成后，因此，当存储单元100执行抹除操作的期间，共浮动栅极的初始化条件可视为已经注入了电子的状态。因此，耦合装置CD的第二端的电压会取决于耦合装置CD的第一端的电压以及共浮动栅极被注入电子数量的多寡。举例而言，耦合装置CD的第二端的电压可为-2伏特。如前述提及，当第一读取选择晶体管RST1、第二读取选择晶体管RST2、以及写入选择晶体管PST是导通状态时，写入晶体管PT以及读取晶体管RT的源极/漏极区域将会接收到0伏特的电压。换句话说，写入晶体管PT以及读取晶体管RT在源极与漏极间形成的信道电压会趋近于0伏特。由于耦接于写入晶体管PT的控制端的共浮动栅极与信道电压的跨压不足，因此FN的穿隧效应将不会被触发，亦即，电子不会由写入晶体管PT移动至共浮动栅极。类似地，由于耦接于读取晶体管RT的控制端的共浮动栅极与信道电压的跨压不足，因此FN的穿隧效应将不会被触发，亦即，电子不会由读取晶体管RT移动至共浮动栅极。然而，由于抹除装置ED的第一端接收了18伏特的电压，因此耦接于抹除装置ED的第二端的共浮动栅极与第一端的跨压将达到20伏特。因此，抹除装置ED将会产生穿隧效应。换句话说，电子流Ic2会由耦接于抹除装置ED的第二端的共浮动栅极流向抹除装置ED的第一端。
简单来说，存储单元100可执行许多的操作模式，例如写入操作、写入禁止操作、读取操作(包括了存储单元100被选择以及未被选择)，以及抹除操作。在写入操作期间内，耦合装置CD的第一端会接收到高电压，写入选择晶体管PST会被导通，电子会由写入晶体管PT注入至共浮动栅极。在抹除操作期间内，抹除装置ED的第一端会接收到高电压，电子会由共浮动栅极注入至抹除装置ED。在读取操作且存储单元100被选择时，第一读取选择晶体管RST1以及第二读取选择晶体管RST2会被导通，以产生读取电流Iread，并藉由侦测读取电流Iread的大小可以辨识出共浮动栅极内电子的多寡(对应存储单元100的状态)。换句话说，在存储单元100中，读取操作、抹除操作以及写入操作所使用的操作路径是不同的(也可以说，是利用不同的晶体管运作)。在写入操作的期间内，存储单元100主要运作的晶体管为写入晶体管PT。在抹除操作的期间内，存储单元100主要运作的晶体管为抹除装置ED。在读取操作的期间内，存储单元100主要运作的晶体管为读取晶体管RT。举例而言，由于读取晶体管RT不会被连续地操作在不同模式(写入模式以及抹除模式)，因此，读取晶体管RT较不会受到电压准位发生劣化的效应。因此，存储单元100可提供很高的操作耐久度。为了描述简洁，上述存储单元100所有模式下的电压状态可用表A来呈现。在表A中，”PGM”表示写入操作。”PGMI”表示写入禁止操作。”ERS”表示抹除操作。”READ”表示存储单元100被选择的写入操作。”READI”表示存储单元100未被选择的写入操作。”F”表示浮接状态。
表A可表示为下。
CL SL SG WL BL EL VA VB
PGM VPGM VDD VDD VDD VDD VPGM VDD 0
PGMI VPGM VDD VDD VDD VDD VPGM VDD VDD
ERS 0 0 VDD VDD 0 VERS VDD 0
READ 0 0 VG VG VBL 0 VG 0
READI 0 0 VG VG F 0 VG 0
表A
表A中列出了存储单元100在上述每一种操作模式下的各信号电压。然而，上述实施例中，任何合理修改存储单元100所用的电压范围都属于本发明所揭露的范畴。举例而言，第一电压VPGM可为范围在7伏特至24伏特中所选择的电压。第二电压VDD可为范围在1.2伏特至6.6伏特中所选择的电压。第三电压VG可为范围在1.2伏特至6.6伏特中所选择的电压。第四电压VBL可为范围在0.8伏特至2.5伏特中所选择的电压。第五电压VERS可为范围在7伏特至24伏特中所选择的电压。并且，在读取操作期间内且存储单元100被选择时，控制线信号CL以及抹除线信号EL可在第六电压，其中第六电压可为大于或等于接地电压。并且，在读取操作期间内且存储单元100未被选择时，控制线信号CL以及抹除线信号EL可在第六电压，并且位线信号BL可在第七电压，其中第七电压可等于接地电压或在第三电压VG与接地电压间。任何合理的电压组合都属于本发明的范畴。
图7是存储单元100的布局架构的示意图。如图7所示，耦合装置CD可形成于第一掺杂区Reg1。抹除装置ED可形成于第二掺杂区Reg2。读取晶体管RT、第一读取选择晶体管RST1、第二读取选择晶体管RST2、写入晶体管PT、及写入选择晶体管PST形成于第三掺杂区Reg3。读取晶体管RT及写入晶体管PT可为两浮动栅极晶体管。布局层L1、布局层L2、及布局层L3可为三个多晶硅层。在存储单元100中，布局层L1可为耦接于耦合装置CD的栅极端(第二端)、抹除装置ED的栅极端(控制端)、写入晶体管PT的栅极端(控制端)、以及读取晶体管的栅极端(控制端)的共浮动栅极层。并且，在耦合装置CD中，布局层L1没有直接接收到偏压(因为布局层L1即为共浮动栅极层，为了简化描述，后文的”布局层L1”以”浮动栅极层L1”称呼)。于此，掺杂态样为P型的区域与掺杂态样为N型的区域透过金属层M1连接，且被植入于第一掺杂区Reg1。控制线信号CL可透过接点PC输入至耦合装置CD中。在第二读取选择晶体管RST2及写入选择晶体管PST中，控制端利用共多晶硅层实现，例如利用布局层L2实现。原因为第二读取选择晶体管RST2及写入选择晶体管PST的控制端，无论存储单元100操作在哪一种模式，都会接收到相同的电压。这种特性可以参阅表A，在表A中，读取选择栅极信号SG以及写入选择栅极信号VA在所有的模式下都相同。写入晶体管PT的源极/漏极接面耦接于写入选择晶体管PST的源极/漏极接面。在抹除装置ED中，掺杂态样为P型的区域与掺杂态样为N型的区域透过金属层M2连接，且被植入于第二掺杂区Reg2。抹除线信号EL可透过接点PE输入至抹除装置ED中。然而，本发明的存储单元100的布局架构并非被地7图所局限。举例而言，字符线信号WL、读取选择栅极信号SG、写入选择栅极信号VA可由多晶硅层上的共节点产生。此外，如同前述提及，第一掺杂区Reg1可为N型井。第二掺杂区Reg2可为N型井。第三掺杂区Reg3可为P型井。然而，当存储单元100使用了深度N型井(Deep N Well、DNW)的制程时，第一掺杂区Reg1以及第二掺杂区Reg2的掺杂态样组合也可以变动。举例而言，第一掺杂区Reg1以及第二掺杂区Reg2可为两N型井或是两P型井。
图8是内存数组200的架构图，内存数组200可包括前述的存储单元100。如前述提及，存储单元100会接收字符线信号WL、读取选择栅极信号SG、写入选择栅极信号VA、控制线信号CL、抹除线信号EL、位线信号BL、读取来源线信号SL、及写入来源线信号VB以执行各种操作模式。并且，字符线信号WL、读取选择栅极信号SG、及写入选择栅极信号VA可包括选择信息。控制线信号CL及抹除线信号EL可包括状态控制信息。位线信号BL、读取来源线信号SL、及写入来源线信号VB可包括地址信息。在此，内存数组200包括(n×m)个存储单元，其中n与m为两个正整数。也可以说，在内存数组200中的(n×m)个存储单元，每一个存储单元都可与存储单元100相同的电路架构。在此，存储单元Cell1,1至存储单元Cell1,m组成了内存数组200中第一行的存储单元。存储单元Cell2,1至存储单元Cell2,m组成了内存数组200中第二行的存储单元。存储单元Celln,1至存储单元Celln,m组成了内存数组200中第n行的存储单元。并且，存储单元Cell1,1至存储单元Celln,1组成了内存数组200中第一列的存储单元。内存数组200中，第一分页单元(Page Unit)PAGE1定义为包括第一列的存储单元。存储单元Cell1,2至存储单元Celln,2组成了内存数组200中第二列的存储单元。第二分页单元PAGE2定义为包括第二列的存储单元。存储单元Cell1,m至存储单元Celln,m组成了内存数组200中第m列的存储单元。第m分页单元PAGEm定义为包括第m列的存储单元。当内存数组200的每一个存储单元都与存储单元100相同的电路架构时，每一个存储单元所接收的信号可用有线的方式传输。举例来说，对于内存数组200中的存储单元Cell1,1而言，字符线信号可用字符线WL1传递、读取选择栅极信号可用读取选择栅极线SG1传递、写入选择栅极信号可用写入选择栅极线VA1传递、控制线信号可用控制线CL1传递、抹除线信号可用抹除线EL1传递、读取来源线信号可用读取来源线SL1传递。并且，字符线WL1、读取选择栅极线SG1、写入选择栅极线VA1、控制线CL1、抹除线EL1、及读取来源线SL1可用于输入信号至第一分页单元PAGE1。并且，位线信号可用位线BL1传递、写入来源线信号可用写入来源线VB1传递。位线BL1以及写入来源线VB1可耦接于内存数组200中同一行的多个存储单元(例如存储单元Cell1,1至存储单元Cell1,m)。内存数组200中所有的存储单元的耦接规则皆类似。换句话说，内存数组200中，每一行以及每一列的存储单元的连接架构可遵循如图8所示的架构。
在内存数组200中，也可执行以分页单元为单位的操作模式。举例而言，第一分页单元PAGE1可先被选择以准备写入操作。此时，第二分页单元PAGE2至第m分页单元PAGEm将不会被选择。类似地，第一分页单元PAGE1可先被选择以准备读取操作。此时，第二分页单元PAGE2至第m分页单元PAGEm将不会被选择。为了清楚呈现各分页单元的状态，表B将列出分页单元被选择以及未被选择时的所有信号的电压状态。
Figure BDA0001245695370000111
表B
在表B中，”READ”表示读取状态，而"PGM"表示写入状态。第一电压VPGM、第二电压VDD、第三电压VG、第四电压VBL、以及浮接状态F的定义和电压范围已于前文详述，于此将不再赘述。在写入状态时，对于被选择的分页单元，写入来源线信号VB的电压值会有两种可能。可一并参阅表A，针对单一的存储单元而言，在写入操作期间内，写入来源线信号VB可在0伏特的接地电压。而在写入禁止操作期间，写入来源线信号VB可在第二电压VDD。其他的信号在写入操作期间以及写入禁止操作期间均相同。因此，针对包括同一列的分页单元而言，表B中的写入来源线信号VB可呈现"0/VDD"的电压状态以表示内部的存储单元处于写入操作期间或是写入禁止操作期间的可能。如图8所示，内存数组200中同一行的存储单元会接收到相同的来源线信号。换句话说，内存数组200中使用写入来源线(例如VB1)所耦接的所有同一行的存储单元(例如存储单元Cell1,1至存储单元Cell1,m)将会接收到电压状态为"0/VDD"的写入来源线信号。然而，同一行的存储单元(例如存储单元Cell1,1至存储单元Cell1,m)会对应不同的分页单元。因此，由于写入来源线信号VB会被不同的分页单元共享，因此对于未被选择的分页单元而言，写入来源线信号VB的电压状态也会为"0/VDD"。
并且，在读取状态时，对于被选择的分页单元，位线信号BL的电压值会有两种可能。可一并参阅表A，针对单一的存储单元而言，在读取操作期间且存储单元被选择时，位线信号BL可在第四电压VBL。在读取操作期间且存储单元未被选择时，位线信号BL可为浮接状态F的电压。其他的信号在读取操作期间内，无论存储单元是否被选择均相同。因此，针对包括同一列的分页单元而言，表B中的位线信号BL可呈现"VBL/F"的电压状态以表示内部的存储单元处于读取操作期间内，存储单元被选择以及未被选择的可能。如图8所示，内存数组200中同一行的存储单元会接收到相同的位线信号。换句话说，内存数组200中使用位线(例如BL1)所耦接的所有同一行的存储单元(例如存储单元Cell1,1至存储单元Cell1,m)将会接收到电压状态为"VBL/F"的位线信号。然而，同一行的存储单元(例如存储单元Cell1,1至存储单元Cell1,m)会对应不同的分页单元。因此，由于位线信号BL会被不同的分页单元共享，因此对于未被选择的分页单元而言，位线信号BL的电压状态也会为"VBL/F"。并且，当分页单元未被选择时，控制线信号CL、读取来源线信号SL、读取选择栅极信号SG、字符线信号WL、抹除线信号EL、及写入选择栅极信号VA可在接地电压。
图9是扩展内存数组200的示意图。为了描述简化，在图9中，内存数组200内引入了原有的第一分页单元PAGE1。并且，列扩充分页单元PAGER以及行扩充分页单元PAGEC也一并引入了图9中以用来描述内存数组200如何扩充两个轴向的维度。如图9所示，对于列方向的维度扩充而言，当列扩充分页单元PAGER准备与第一分页单元PAGE1合并以扩充列方向的维度时，第一分页单元PAGE1与列扩充分页单元PAGER内的存储单元可用字符线WL1、读取来源线SL1、写入选择栅极线VA1、及读取栅极线SG1耦接。而控制线CL1以及抹除线EL1可选择性地耦接于第一分页单元PAGE1与列扩充分页单元PAGER内的存储单元。对于行方向的维度扩充而言，当行扩充分页单元PAGEC准备与第一分页单元PAGE1合并以扩充行方向的维度时，第一分页单元PAGE1与行扩充分页单元PAGEC内的存储单元可用位线BL1以及写入来源线VB1耦接(例如第一行)、可用位线BL2以及写入来源线VB2耦接(例如第二行)，依此类推。简单来说，对于列方向的维度扩充而言，同一列(例如第一列)的内存必须要用字符线WL1、读取来源线SL1、写入选择栅极线VA1、及读取栅极线SG1耦接。对于行方向的维度扩充而言，同一行(例如第一行)的内存必须要用位线BL1以及写入来源线VB1耦接。其他行的存储单元的耦接情况也是类似的结构。因此，内存数组200可以根据上述的两个轴向的维度扩充而增加存储单元的数量。此外，针对行方向的维度扩充而言，字符线WL1、读取选择栅极线SG1、写入选择栅极线VA1、及读取来源线SL1也可以连接于同一行的存储单元(同一行但是隶属于不同分页单元PAGE及PAGEC的存储单元)。
综上所述，本发明描述了一种存储单元。存储单元可操作并执行写入功能、读取功能、及抹除功能。不同于传统存储单元使用单一的操作路径，本发明的存储单元使用不同的写入操作路径以及读取操作路径，因此可达到高耐久度的功效。举例而言，存储单元内的读取晶体管在写入操作期间以及抹除操作期间内几乎不会受到电压驱动，因此耐久度将提高。此外，本发明也揭露了包括许多存储单元的内存数组的扩充方法。对于列方向的维度扩充而言，同一列的存储单元可以共享一些带有选择信息及地址信息的信号。对于行方向的维度扩充而言，同一行的存储单元可以共享一些带有地址信息的信号。因此，本发明的存储单元能增加其耐久度以及防止侦测边界的电压劣化。设计人员也可轻易地将多个存储单元以简单且具有设计弹性的方式组合成任何维度的内存数组。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (21)

1.一种存储单元，其特征在于，包括：
耦合装置，包括：
第一端，用以接收控制线信号；及
第二端；
读取晶体管，包括：
第一端；
控制端，耦接于所述耦合装置的所述第二端；及
第二端；
第一读取选择晶体管，包括：
第一端，耦接于所述读取晶体管的所述第二端；
控制端，用以接收字符线信号；及
第二端，用以接收位线信号；
第二读取选择晶体管，包括：
第一端，用以接收读取来源线信号；
控制端，用以接收读取选择栅极信号；及
第二端，耦接于所述读取晶体管的所述第一端；抹除装置，包括：
第一端，用以接收抹除线信号；及
第二端，耦接于所述耦合装置的所述第二端；
写入晶体管，包括：
第一端；及
控制端，耦接于所述耦合装置的所述第二端；及
写入选择晶体管，包括：
第一端，用以接收写入来源线信号；
控制端，用以接收写入选择栅极信号；及
第二端，耦接于所述写入晶体管的所述第一端；
其中在写入禁止操作期间内，所述写入来源线信号的电压等于所述写入选择栅极信号的电压，所述写入选择晶体管是截止，以使所述写入晶体管的源极/漏极电压无法触发穿隧效应，在抹除操作期间内，所述第二读取选择晶体管是导通状态，在读取操作期间内，在所述读取晶体管的读取电压是由共浮动栅极(Common Floating Gate)内的电子数量决定；及
其中所述存储单元属于非易失存储器，所述读取晶体管及所述写入晶体管是两浮动栅极晶体管(Floating Gate Transistors)，所述耦合装置及所述抹除装置是两金属氧化半导体电容(Metal-Oxide-Semiconductor Capacitors)，所述耦合装置的所述第二端耦接于所述共浮动栅极，且所述抹除装置的所述第二端耦接于所述共浮动栅极。
2.如权利要求1所述的存储单元，其特征在于，所述写入晶体管还包括第二端，且所述第二端保持在浮接状态。
3.如权利要求1所述的存储单元，其特征在于，所述耦合装置形成于第一掺杂区(DopedRegion)，且所述抹除装置形成于第二掺杂区。
4.如权利要求1所述的存储单元，其特征在于，所述读取晶体管、所述第一读取选择晶体管、所述第二读取选择晶体管、所述写入晶体管、及所述写入选择晶体管形成于第三掺杂区。
5.如权利要求1所述的存储单元，其特征在于，所述字符线信号、所述读取选择栅极信号、及所述写入选择栅极信号是在多晶硅层(Polycrystalline Layer)上的共节点产生。
6.如权利要求1所述的存储单元，其特征在于，在写入操作期间内，所述第一读取选择晶体管及所述第二读取选择晶体管是截止。
7.如权利要求6所述的存储单元，其特征在于，所述控制线信号是在第一电压，所述读取来源线信号是在第二电压，所述读取选择栅极信号是在所述第二电压，所述字符线信号是在所述第二电压，所述位线信号是在所述第二电压，所述抹除线信号是在所述第一电压，所述写入选择栅极信号是在所述第二电压，所述写入来源线信号是在接地电压，所述第一电压大于所述第二电压，且所述第二电压大于所述接地电压。
8.如权利要求1所述的存储单元，其特征在于，所述控制线信号是在第一电压，所述读取来源线信号是在第二电压，所述读取选择栅极信号是在所述第二电压，所述字符线信号是在所述第二电压，所述位线信号是在所述第二电压，所述抹除线信号是在所述第一电压，所述写入选择栅极信号是在所述第二电压，所述写入来源线信号是在第二电压，且所述第一电压大于所述第二电压。
9.如权利要求1所述的存储单元，其特征在于，在读取操作期间内且所述存储单元被选择时，所述控制线信号是在第六电压，所述读取来源线信号是在接地电压，所述读取选择栅极信号是在第三电压，所述字符线信号是在所述第三电压，所述位线信号是在第四电压，所述抹除线信号是在所述第六电压，所述写入选择栅极信号是在所述第三电压，所述写入来源线信号是在所述接地电压，所述第三电压及所述第四电压大于所述接地电压，且所述第六电压大于或等于所述接地电压。
10.如权利要求1所述的存储单元，其特征在于，在读取操作期间内且所述存储单元未被选择时，所述控制线信号是在第六电压，所述读取来源线信号是在接地电压，所述读取选择栅极信号是在第三电压，所述字符线信号是在所述第三电压，所述位线信号是在第七电压或在浮接状态，所述抹除线信号是在所述第六电压，所述写入选择栅极信号是在所述第三电压，所述写入来源线信号是在所述接地电压，所述第三电压大于所述接地电压，所述第六电压大于或等于所述接地电压，且所述第七电压等于所述接地电压或在所述第三电压与所述接地电压间。
11.如权利要求1所述的存储单元，其特征在于，在抹除操作期间内，所述控制线信号是在接地电压，所述读取来源线信号是在所述接地电压，所述读取选择栅极信号是在第二电压，所述字符线信号是在所述第二电压，所述位线信号是在所述接地电压，所述抹除线信号是在第五电压，所述写入选择栅极信号是在所述第二电压，所述写入来源线信号是在所述接地电压，所述第五电压大于所述第二电压，且所述第二电压大于所述接地电压。
12.如权利要求11所述的存储单元，其特征在于，所述第一读取选择晶体管、所述第二读取选择晶体管、及所述写入选择晶体管是导通。
13.如权利要求1所述的存储单元，其特征在于，在写入操作期间内，所述耦合装置的所述第一端接收高电压，所述写入选择晶体管是导通，且电子会由所述写入晶体管注入至所述共浮动栅极。
14.如权利要求1所述的存储单元，其特征在于，所述读取晶体管的源极/漏极接面耦接于所述第一读取选择晶体管的源极/漏极接面或所述第二读取选择晶体管的源极/漏极接面。
15.如权利要求1所述的存储单元，其特征在于，在抹除操作期间内，所述抹除装置的所述第一端接收高电压，且电子会由所述共浮动栅极注入至所述抹除装置。
16.如权利要求1所述的存储单元，其特征在于，所述写入晶体管的源极/漏极接面耦接于所述写入选择晶体管的源极/漏极接面。
17.如权利要求1所述的存储单元，其特征在于，所述字符线信号、所述读取选择栅极信号、及所述写入选择栅极信号包括选择信息，所述控制线信号及所述抹除线信号包括状态控制信息，且所述位线信号、所述读取来源线信号、及所述写入来源线信号包括地址信息。
18.如权利要求1所述的存储单元，其特征在于，所述字符线信号是用字符线传递、所述读取选择栅极信号是用读取选择栅极线传递、所述写入选择栅极信号是用写入选择栅极线传递、所述控制线信号是用控制线传递、所述抹除线信号是用抹除线传递、所述读取来源线信号是用读取来源线传递，且所述字符线、所述读取选择栅极线、所述写入选择栅极线、所述控制线、所述抹除线、及所述读取来源线耦接于内存数组中同一列的多个存储单元，以形成分页单元。
19.如权利要求18所述的存储单元，其特征在于，当所述分页单元未被选择时，所述控制线信号、所述读取来源线信号、所述读取选择栅极信号、所述字符线信号、所述抹除线信号、及所述写入选择栅极信号是在接地电压。
20.如权利要求18所述的存储单元，其特征在于，还包括多个位线，用以传送多个位线信号，以及多个写入来源线，用以传送多个写入来源线信号，且所述多个位线及所述多个写入来源线耦接于所述内存数组中同一行的多个存储单元。
21.如权利要求1所述的存储单元，其特征在于，所述位线信号是用位线传递、所述写入来源线信号是用写入来源线传递，且所述位线及所述写入来源线耦接于内存数组中同一行的多个存储单元。
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