CN1224106C - 只读存储器及其制作方法 - Google Patents
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Abstract
本发明公开了一种只读存储器及其制造方法，其可与标准逻辑工艺兼容，包括彼此串接的第一和第二PMOS晶体管，以储存二进制编码数据。该第一、第二PMOS晶体管形成于P型衬底的N型阱上。该第一PMOS选择晶体管包括电连接字线的选择栅极，电连接源极线的第一P+源极掺杂区，以及第一P+漏极掺杂区。该第二PMOS晶体管包括浮置栅、电连接第一P+漏极掺杂区的第二P+源极掺杂区，以及电连接位线的第二P+漏极掺杂区，且第二P+源极掺杂区和第二P+漏极掺杂区定义一浮置栅极P型沟道区。当该存储器单元需写入数据“1”时，P型杂质在定义浮置栅极之前被预先利用一额外的掩模注入该浮置栅极P型沟道区，使该PMOS浮置栅极晶体管成为耗尽模式操作。
Description
技术领域
本发明涉及一种半导体存储器件，特别涉及一种只读存储器(Read OnlyMemory，ROM)及其制作方法。此外，本发明还提供一种将单层多晶硅一次写入存储器(single-poly one-time programming memory)，不需经过重新设计，即可转换制作成非易失性只读存储器的方法。
背景技术
只读存储器(ROM)是一种用来长期储存数据或程序的半导体存储元件，特别是应用在需要预先将程序以非易失方式烧录在其中的电子设备上，例如冷气、电扇、或汽车的微控单元(micro-controller unit，MCU)。对于现有的只读存储器装置，程序的写入是以二进制编码(binary code)或所谓的只读码(ROM code)利用离子注入方式将存储器阵列中的晶体管选择性地改变其启始电压值，使其分别代表0与1的数据。这种需要以一程序码掩模进行离子注入的程序写入的存储器装置又称为掩模式只读存储器(mask ROM)。
一般，半导体只读存储器是将数据储存于以阵列排列的存储单元中，而每一存储单元为单一晶体管所构成。然而，在某些情况下，双晶体管的只读存储器却有其使用的必要。举例而言，对于芯片制造者而言，他们可以不必重新设计存储器以及周边电路，而仅需改变一道或两道掩模，即可将原本为内嵌有双晶体管可编程逻辑元件(field programmable logic device，FPLD)的集成电路，直接转换成内嵌有已烧录好常驻程序的非易失性只读存储器的集成电路。
现有进行***IC的发展阶段时，在烧录程序码(firmware or programcode)以前，必须先进行几个步骤：(1)使用外部快闪存储器储存该程序码，以方便侦错与除错(debug)进行；(2)完成硬件设计后，使用嵌入快闪存储器工艺制作单一芯片IC，并将程序码储存于嵌入快闪存储器中，以方便侦错与除错进行；(3)最后，当所有硬件及软件除错后，为降低生产成本，该嵌入快闪存储器将会被以嵌入只读存储器取代。然而，上述将嵌入快闪存储器转换成嵌入只读存储器的做法却会产生以下几个问题：首先，不同工艺技术的影响，造成产品交货周期延长。此外，由于IC改为嵌入只读存储器，必须重新设计。再者，后续IC测试也必须重新更正。由此可知，传统将嵌入快闪存储器以嵌入只读存储器取代的方式十分昂贵且耗时。
发明内容
据此，本发明的主要目的即在于提供一种双晶体管非易失性只读存储器结构，以及利用双晶体管可编程逻辑元件(FPLD)制作成嵌入非易失性只读存储器的方法。
本发明的另一目的在于提供一种在程序码决定之后，可直接将可编程逻辑元件(FPLD)不需经过重新设计或改变工艺，而可直接转换成嵌入只读存储器的方法，以加速芯片制作过程。
在本发明的优选实施例中，公开了一种非易失性只读存储器单元，包括有一P型衬底；一N型阱，设于该P型衬底中；一PMOS选择晶体管，形成于该N型阱上，该PMOS选择晶体管包括有一选择栅极，电连接一字线，一第一P+源极掺杂区，电连接一源极线，以及一第一P+漏极掺杂区；以及一PMOS浮置栅极晶体管，形成于该N型阱上，并串接该PMOS选择晶体管，该PMOS浮置栅极晶体管包括有一浮置栅、一电连接该第一P+漏极掺杂区的第二P+源极掺杂区，以及一第二P+漏极掺杂区，电连接一位线，且该第二P+源极掺杂区以及该第二P+漏极掺杂区定义一浮置栅极P型沟道。当该只读存储器单元需写入逻辑数据“1”时，P型杂质被注入该浮置栅极P型沟道，使该PMOS浮置栅极晶体管成为耗尽模式(depletion mode)操作。
在本发明的优选实施例中，公开了一种只读存储器单元，包括有：一MOS选择晶体管，包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；以及一MOS浮置栅极晶体管，串接该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道，其中当该只读存储器单元需写入逻辑数据“1”时，杂质被注入该浮置栅极沟道，使该MOS浮置栅极晶体管成为耗尽模式操作。
在本发明的优选实施例中，公开了一种已烧录有二进制编码的只读存储器，包括有：以阵列排列的可编程逻辑元件，包括有位于同一行的MOS选择晶体管，该MOS选择晶体管包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；其中该只读存储器在写入逻辑数据“0”的位址，另包括有：一MOS浮置栅极晶体管，串接相对应的该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；而该只读存储器在写入逻辑数据“1”的位址，包括有一在浮置栅极下的电阻，电连接相对应的该MOS选择晶体管的第一漏极掺杂区以及该源极线。
在本发明的优选实施例中，公开了一种已烧录有二进制编码的只读存储器，包括有：以阵列排列的可编程逻辑元件，包括有位于同一行的MOS选择晶体管，各该MOS选择晶体管包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；其中该只读存储器在写入逻辑数据“0”的位址，另包括有：一MOS浮置栅极晶体管，串接相对应的该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；而该只读存储器在写入逻辑数据“1”的位址，包括有一电性及形成过程与该第二漏极掺杂区相同的离子注入区域，电连接相对应的该MOS选择晶体管的第一漏极掺杂区以及该源极线，其中该离子注入区域上方无浮置栅极。
附图说明
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
图1为依据本发明第一优选实施例的非易失性只读存储器阵列的部分布局放大上视图；
图2为图1中沿着AA′切线的非易失性存储器单元的剖面示意图；
图3为依据本发明第二优选实施例的非易失性只读存储器阵列的部分布局放大上视图；
图4为图3中沿着BB′切线的非易失性存储器单元的剖面示意图；以及
图5为本发明非易失性只读存储器的部分电路图。
附图中的附图标记说明如下：
1 只读存储器阵列 1a 只读存储器阵列
10 存储器单元(“1”) 11 存储器单元(“0”)
10a 存储器单元(“1”) 30 字线
100 N型阱 101 PMOS晶体管
102 PMOS晶体管 201 P+源极掺杂区
202 P+掺杂区 203 P+漏极掺杂区
501 接触孔 502 接触孔
6 只读存储器
600a 代表逻辑数据“1”的位址
600b 代表逻辑数据“0”的位址
601 选择晶体管 602 电阻
603 选择晶体管 604 浮置栅极晶体管
301 选择栅极 302 浮置栅极
401 浮置栅极沟道
具体实施方式
请参阅图1，图1为依据本发明第一优选实施例的非易失性只读存储器阵列1的部分布局放大上视图。如图1所示，非易失性只读存储器阵列1包括有一存储器单元10，其形成于一N型阱100上。N型阱100可以是形成于一P型硅衬底(未显示)中。非易失性只读存储器阵列1另包括有字线30与位线(未显示)，以正交方式互相交错排列。存储器单元10由两个单层多晶硅(single-poly)PMOS晶体管101与102串接而成，其中PMOS晶体管101包括有一选择栅极301，电连接字线30，一P+源极掺杂区201以及一P+漏极掺杂区202，PMOS晶体管102包括有一浮置栅极302、一P+源极掺杂区202及一P+漏极掺杂区203。PMOS晶体管101与102共用P+掺杂区202，并构成串接，亦即，掺杂区202同时当作PMOS晶体管101的漏极以及PMOS晶体管102的源极。PMOS晶体管101的P+源极掺杂区201通过一接触孔501与一源极线(未显示)电连接，以提供存储器单元10一源极线电压VSL，PMOS晶体管102的P+漏极掺杂区203则通过一接触孔502与一位线(未显示)电连接，以提供存储器单元10一位线电压VSL。
PMOS晶体管102的P+源极掺杂区202以及P+漏极掺杂区203定义一浮置栅极沟道区401(如斜线区域所示)，当存储器单元10需写入逻辑数据“1”时，则需在浮置栅极沟道区401内注入适当浓度的P型杂质，例如硼，使PMOS晶体管102能在耗尽状态(depletion mode)下操作。硼离子的注入，可以在浮置栅极以及栅极氧化层形成前进行。只读存储器阵列1另包括有未在浮置栅极沟道区内注入杂质的其它存储器单元11，其操作在加强模式(enhancement mode)下，代表逻辑数据“0”。
请参阅图2，图2为图1中沿着AA′切线的非易失性存储器单元10的剖面示意图。如图2所示，单层多晶硅PMOS晶体管101与102互相串接而成，形成于N型阱100上。将硼离子选择性地注入存储器单元10的浮置栅极沟道区401，使存储器单元10代表逻辑数据“1”。建议P型杂质的掺杂浓度只要大于N型阱100的杂质浓度即可。一般约1016cm-3至1018cm-3。硼离子注入可以利用只读码掩模(未显示)进行，该掩模上在预定注入P型杂质处有开口，以允许P型杂质顺利注入浮置栅极下方的沟道区。
请参阅图3，图3为依据本发明第二优选实施例的非易失性只读存储器阵列1a的部分布局放大上视图。如图3所示，只读存储器阵列1a包括有一存储器单元10a，其处于逻辑状态“1”。存储器单元10a形成于一N型阱100上，N型阱100可以是形成于一P型硅衬底(未显示)中。只读存储器阵列1a另包括有字线30与位线(未显示)，以正交方式互相交错排列。存储器单元10a包括有单层多晶硅PMOS晶体管101。PMOS晶体管101包括有一选择栅极301，电连接字线30，一P+源极掺杂区201以及一P+漏极掺杂区202。PMOS晶体管101的P+漏极掺杂区201通过一接触孔501与一源极线(未显示)电连接，以提供存储器单元10a一源极线电压VSL，P+漏极掺杂区203则通过一接触孔502与一位线(未显示)电连接，以提供存储器单元10a一位线电压VBL。与图1中所示本发明第一优选实施例的存储器单元10相比，处于逻辑状态“1”的存储器单元10a并无浮置栅极(如虚线所示)。亦即，将定义栅极的掩模结合只读码，在预定写入逻辑数据“1”的位址上的浮置栅极取消。由于原先为浮置栅极沟道区之处在后续漏极/源极掺杂过程中，将同样注入相同浓度的P型杂质，等同于将PMOS晶体管101的P+漏极掺杂区202电连接一电阻。同样地，只读存储器阵列1a另包括有未在浮置栅极沟道区内注入杂质的其它存储器单元11，其操作在加强模式(enhancement mode)下，代表逻辑数据“0”。需注意的是，代表逻辑数据“0”的存储器单元11仍然由两个串接PMOS晶体管所构成。
请参阅图4，图4为图3中沿着BB′切线的非易失性存储器单元10a的剖面示意图。如图4所示，单层多晶硅PMOS晶体管101形成于N型阱100上，与图1中所示本发明第一优选实施例的存储器单元10不同的是，代表逻辑状态“1”的存储器单元10a并无浮置栅极结构。如此一来，在进行源极/漏极注入时，硼离子将直接注入存储器单元10a的无浮置栅极遮蔽(如虚线所示)的区域，使存储器单元10a代表逻辑数据“1”。
如图5所示，图5为本发明非易失性只读存储器6的部分电路图。如图5所示，本发明的只读存储器，在代表逻辑数据“1”的位址600a，选择晶体管601串接一电阻602，而在代表逻辑数据“0”的位址600b，选择晶体管603串接一在加强模式下操作的浮置栅极晶体管604。需注意，图中所示的电阻602是由于P型掺杂造成耗尽模式而成，或者，将定义为逻辑数据“1”位址的浮置栅图案由掩模布局中取消，藉此自然形成一电阻，并非额外以电路外加的。
如前所述，本发明还提供一种快速将FPLD转换成ROM的方法。本发明以FPLD储存程序码，并藉由将部分FPLD以VT离子注入转变成耗尽操作模式，达到将FPLD转换成ROM的目的。在实施上，本发明快速将FPLD转换成ROM的方法包括有下列步骤：(1)以逻辑工艺建立FPLD；(2)建立并执行软硬件(software/firmware)侦错除错；(3)确定已除错并且正确无误的软件码；(4)依据最后确定的软件码，选择必需进行离子注入或取消浮置栅极位址的FPLD，这些位址的FPLD将被转换成耗尽操作模式，而其它未被选择的FPLD则维持在加强模式(enhancement mode)。若采用上述方法，则快速转换FPLD成为嵌入只读存储器可在不经过修改工艺的情况下完成。此外，后段的测试工艺也不需修改，并可进一步缩减测试项，可因此节省研发时间以及芯片制作过程。
根据以上所述，与现有技术相比，本发明可以利用改变定义多晶硅(栅极)掩模的方式，将只读码写入双晶体管可编程逻辑元件(FPLD)为结构的存储器中，构成非易失性只读存储器。或者，不改变定义多晶硅(栅极)掩模，增加一道只读码掩模，进行硼离子注入，将只读码写入。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所作的均等变化与修饰，皆属本发明专利的涵盖范围。
Claims (10)
1.一种只读存储器单元，包括有：
一P型衬底；
一N型阱，设于该P型衬底中；
一PMOS选择晶体管，形成于该N型阱上，该PMOS选择晶体管包括有一选择栅极，电连接一字线，一第一P+源极掺杂区，电连接一源极线，以及一第一P+漏极掺杂区；以及
一PMOS浮置栅极晶体管，形成于该N型阱上，并串接该PMOS选择晶体管，该PMOS浮置栅极晶体管包括有一浮置栅、一电连接该第一P+漏极掺杂区的第二P+源极掺杂区，以及一第二P+漏极掺杂区，电连接一位线，且该第二P+源极掺杂区以及该第二P+漏极掺杂区定义一浮置栅极P型沟道；
其中当该只读存储器单元需写入逻辑数据“1”时，P型杂质被注入该浮置栅极P型沟道，使该PMOS浮置栅极晶体管成为耗尽模式操作。
2.如权利要求1所述的只读存储器单元，其中注入该P型杂质的浓度约介于1016～1018cm-3左右。
3.如权利要求1所述的只读存储器单元，其中该P型杂质为硼。
4.一种只读存储器单元，包括有：
一MOS选择晶体管，包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；以及
一MOS浮置栅极晶体管，串接该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道，
其中当该只读存储器单元需写入逻辑数据“1”时，杂质被注入该浮置栅极沟道，使该MOS浮置栅极晶体管成为耗尽模式操作。
5.如权利要求4所述的只读存储器单元，其中该只读存储器单元是一掩模式只读存储器。
6.如权利要求4所述的只读存储器单元，其中注入该杂质的浓度约介于1016～1018cm-3。
7.如权利要求4所述的只读存储器单元，其中该MOS选择晶体管以及该MOS浮置栅极晶体管皆为单层多晶硅PMOS晶体管。
8.一种已烧录有二进制编码的只读存储器，包括有：
以阵列排列的可编程逻辑元件，包括有位于同一行的MOS选择晶体管，该MOS选择晶体管包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；
其中该只读存储器在写入逻辑数据“0”的位址，另包括有：
一MOS浮置栅极晶体管，串接相对应的该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；
而该只读存储器在写入逻辑数据“1”的位址，包括有一在浮置栅极下的电阻，电连接相对应的该MOS选择晶体管的第一漏极掺杂区以及该源极线。
9.如权利要求8所述的只读存储器单元，其中该浮置栅极下的电阻是一离子掺杂区，其掺杂电性与该第一源极掺杂区、该第一漏极掺杂区的电性相同。
10.一种已烧录有二进制编码的只读存储器，包括有：
以阵列排列的可编程逻辑元件，包括有位于同一行的MOS选择晶体管，各该MOS选择晶体管包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；
其中该只读存储器在写入逻辑数据“0”的位址，另包括有：
一MOS浮置栅极晶体管，串接相对应的该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一第二源极掺杂区电连接该第一漏极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；
而该只读存储器在写入逻辑数据“1”的位址，包括有一电性及形成过程与该第二漏极掺杂区相同的离子注入区域，电连接相对应的该MOS选择晶体管的第一漏极掺杂区以及该源极线，其中该离子注入区域上方无浮置栅极。
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