JP2000021183A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JP2000021183A JP2000021183A JP18414198A JP18414198A JP2000021183A JP 2000021183 A JP2000021183 A JP 2000021183A JP 18414198 A JP18414198 A JP 18414198A JP 18414198 A JP18414198 A JP 18414198A JP 2000021183 A JP2000021183 A JP 2000021183A
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Abstract
(57)【要約】
【課題】フラッシュ・メモリのデータ書き換え時におけ
るシステム的な制御の繁雑さを低減することが可能であ
り、電子機器の小型化及び軽量化を図ることができる構
成とされた半導体不揮発性メモリを提供する。 【解決手段】本発明に係る半導体不揮発性メモリは、フ
ラッシュ・メモリ・セル１と、このフラッシュ・メモリ
・セル１に直列接続されたＮチャネルＭＯＳトランジス
タで形成されるビット選択トランジスタ２と、フラッシ
ュ・メモリ・セル１及びビット選択トランジスタ２で１
個のユニットとなり、かつ、８個のユニットでもって１
バイトとなる際に共通接続されたフラッシュ・メモリ・
セル１のゲート同士に直列接続されたＰチャネルＭＯＳ
トランジスタで形成されるバイト選択トランジスタ３と
を具備してなるバイト消去可能なＥＥＰＲＯＭセル・ア
レイが設けられていることを特徴とする。
るシステム的な制御の繁雑さを低減することが可能であ
り、電子機器の小型化及び軽量化を図ることができる構
成とされた半導体不揮発性メモリを提供する。 【解決手段】本発明に係る半導体不揮発性メモリは、フ
ラッシュ・メモリ・セル１と、このフラッシュ・メモリ
・セル１に直列接続されたＮチャネルＭＯＳトランジス
タで形成されるビット選択トランジスタ２と、フラッシ
ュ・メモリ・セル１及びビット選択トランジスタ２で１
個のユニットとなり、かつ、８個のユニットでもって１
バイトとなる際に共通接続されたフラッシュ・メモリ・
セル１のゲート同士に直列接続されたＰチャネルＭＯＳ
トランジスタで形成されるバイト選択トランジスタ３と
を具備してなるバイト消去可能なＥＥＰＲＯＭセル・ア
レイが設けられていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体不揮発性メモ
リに係り、詳しくは、全ビット一括消去あるいはブロッ
ク消去が可能なフラッシュ・メモリと、バイト消去が可
能なＥＥＰＲＯＭとを同一のチップ上に設けてなる半導
体不揮発性メモリに関する。
リに係り、詳しくは、全ビット一括消去あるいはブロッ
ク消去が可能なフラッシュ・メモリと、バイト消去が可
能なＥＥＰＲＯＭとを同一のチップ上に設けてなる半導
体不揮発性メモリに関する。
【０００２】
【従来の技術】近年、電気的なデータの書き換えが可能
なフラッシュ・メモリが半導体不揮発性メモリとして幅
広い分野で利用されているが、この種のフラッシュ・メ
モリは以下に説明するようなものとなっている。
なフラッシュ・メモリが半導体不揮発性メモリとして幅
広い分野で利用されているが、この種のフラッシュ・メ
モリは以下に説明するようなものとなっている。
【０００３】すなわち、図８はフラッシュ・メモリ・セ
ルの断面構造及び消去時、書き込み時、読み出し時にお
けるバイアス条件を示す説明図であり、消去はメモリ・
セルのゲート（Ｇ）とＰウェル（ＰＷ）との間に電圧を
印加し、Ｐウェルからフローティング・ゲートへと電子
を注入することによって実行され、消去後におけるしき
い値電圧は高い状態となる。また、書き込みはメモリ・
セルのドレイン（Ｄ）とゲートとの間に電圧を印加し、
フローティング・ゲートからドレインへと電子を放出す
ることによって実行されており、書き込み後におけるし
きい値電圧は低い状態となる。さらに、読み出しはソー
ス（Ｓ）及びドレイン間にドレイン電流（Ｉｄ）を流す
ことによって実行されており、ドレイン電流の電流量に
よってフラッシュ・メモリ・セルが消去状態であるか、
書き込み状態であるかが識別されることになっている。
なお、第８図で示す電圧値は一例であり、製造条件等に
よって電圧値が変化することは勿論である。
ルの断面構造及び消去時、書き込み時、読み出し時にお
けるバイアス条件を示す説明図であり、消去はメモリ・
セルのゲート（Ｇ）とＰウェル（ＰＷ）との間に電圧を
印加し、Ｐウェルからフローティング・ゲートへと電子
を注入することによって実行され、消去後におけるしき
い値電圧は高い状態となる。また、書き込みはメモリ・
セルのドレイン（Ｄ）とゲートとの間に電圧を印加し、
フローティング・ゲートからドレインへと電子を放出す
ることによって実行されており、書き込み後におけるし
きい値電圧は低い状態となる。さらに、読み出しはソー
ス（Ｓ）及びドレイン間にドレイン電流（Ｉｄ）を流す
ことによって実行されており、ドレイン電流の電流量に
よってフラッシュ・メモリ・セルが消去状態であるか、
書き込み状態であるかが識別されることになっている。
なお、第８図で示す電圧値は一例であり、製造条件等に
よって電圧値が変化することは勿論である。
【０００４】一方、図９はフラッシュ・メモリ・セル・
アレイにおける消去時のバイアス条件を示す説明図であ
り、図からも分かるように、消去時には、全ビットのメ
モリ・セルに対して消去条件のバイアス電圧が印加され
るため、全てのメモリ・セルでフローティング・ゲート
へと電子が注入されることになる。なお、場合によって
は、メモリ・セル・アレイをある所定単位のブロック毎
に分割しておいたうえで消去することも行われるが、い
ずれにしても、フラッシュ・メモリにおけるデータの消
去は全ビット一括あるいはブロック単位でもって実行さ
れるため、一部のデータを書き換えるだけであっても、
チップあるいはブロック毎の全データをバッファ・メモ
リに待避させたうえで消去しなければならず、システム
的な制御の煩雑さを伴うことになっていた。
アレイにおける消去時のバイアス条件を示す説明図であ
り、図からも分かるように、消去時には、全ビットのメ
モリ・セルに対して消去条件のバイアス電圧が印加され
るため、全てのメモリ・セルでフローティング・ゲート
へと電子が注入されることになる。なお、場合によって
は、メモリ・セル・アレイをある所定単位のブロック毎
に分割しておいたうえで消去することも行われるが、い
ずれにしても、フラッシュ・メモリにおけるデータの消
去は全ビット一括あるいはブロック単位でもって実行さ
れるため、一部のデータを書き換えるだけであっても、
チップあるいはブロック毎の全データをバッファ・メモ
リに待避させたうえで消去しなければならず、システム
的な制御の煩雑さを伴うことになっていた。
【０００５】そのため、従来の電子機器においては、頻
繁に書き換える必要がないマイクロ・コンピュータのプ
ラグラム等のような情報（以下、プログラムという）に
ついてはフラッシュ・メモリでもって記憶し、かつ、書
き換え頻度の高い各種のデータについてはＥＥＰＲＯＭ
でもって記憶するという方法が採用され、電子機器へと
組み込まれる基板に対しては、フラッシュ・メモリとＥ
ＥＰＲＯＭとの２個の半導体素子を実装しておくことが
行われている。
繁に書き換える必要がないマイクロ・コンピュータのプ
ラグラム等のような情報（以下、プログラムという）に
ついてはフラッシュ・メモリでもって記憶し、かつ、書
き換え頻度の高い各種のデータについてはＥＥＰＲＯＭ
でもって記憶するという方法が採用され、電子機器へと
組み込まれる基板に対しては、フラッシュ・メモリとＥ
ＥＰＲＯＭとの２個の半導体素子を実装しておくことが
行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、フラッ
シュ・メモリ及びＥＥＰＲＯＭと２個の半導体素子を実
装するのでは、電子機器の小型化及び軽量化が阻害され
ることになり、製品価格の上昇を招くことになってしま
う。そこで、２個の半導体素子が必要となる不都合を解
消するため、以下のような方法が採用されている。すな
わち、１個のフラッシュ・メモリにおけるメモリ・セル
・アレイを２個に分割しておき、一方のメモリ・セル・
アレイから読み出しながら他方のメモリ・セル・アレイ
には書き込むという方法であり、具体的には、一方のメ
モリ・セル・アレイにプログラムを書き込んでおき、そ
のデータを読み出してマイクロ・コンピュータを動作さ
せつつ、他方のメモリ・セル・アレイに対してデータを
書き込むことが実行される。
シュ・メモリ及びＥＥＰＲＯＭと２個の半導体素子を実
装するのでは、電子機器の小型化及び軽量化が阻害され
ることになり、製品価格の上昇を招くことになってしま
う。そこで、２個の半導体素子が必要となる不都合を解
消するため、以下のような方法が採用されている。すな
わち、１個のフラッシュ・メモリにおけるメモリ・セル
・アレイを２個に分割しておき、一方のメモリ・セル・
アレイから読み出しながら他方のメモリ・セル・アレイ
には書き込むという方法であり、具体的には、一方のメ
モリ・セル・アレイにプログラムを書き込んでおき、そ
のデータを読み出してマイクロ・コンピュータを動作さ
せつつ、他方のメモリ・セル・アレイに対してデータを
書き込むことが実行される。
【０００７】そして、このような方法を採用すれば、１
個のフラッシュ・メモリであるにも拘わらず、プログラ
ムとデータとを記憶することが可能になる。ところが、
データの書き換え時には、やはり、全データを他のバッ
ファ・メモリへと待避させたうえで全ビットを消去して
書き換える必要があり、そのシステム的な制御が煩雑で
あることには変わりがない。なお、特に、一部のデータ
のみを書き換える場合にあっては、時間的な損失も非常
に大きくなっているのが現状である。
個のフラッシュ・メモリであるにも拘わらず、プログラ
ムとデータとを記憶することが可能になる。ところが、
データの書き換え時には、やはり、全データを他のバッ
ファ・メモリへと待避させたうえで全ビットを消去して
書き換える必要があり、そのシステム的な制御が煩雑で
あることには変わりがない。なお、特に、一部のデータ
のみを書き換える場合にあっては、時間的な損失も非常
に大きくなっているのが現状である。
【０００８】本発明は、これらの不都合に鑑みて創案さ
れたものであって、フラッシュ・メモリのデータ書き換
え時におけるシステム的な制御の繁雑さを低減すること
が可能であり、電子機器の小型化及び軽量化を図ること
ができる構成とされた半導体不揮発性メモリの提供を目
的としている。
れたものであって、フラッシュ・メモリのデータ書き換
え時におけるシステム的な制御の繁雑さを低減すること
が可能であり、電子機器の小型化及び軽量化を図ること
ができる構成とされた半導体不揮発性メモリの提供を目
的としている。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
半導体不揮発性メモリは、フラッシュ・メモリ・セル
と、このフラッシュ・メモリ・セルに直列接続されたＮ
チャネルＭＯＳトランジスタで形成されるビット選択ト
ランジスタと、フラッシュ・メモリ・セル及びビット選
択トランジスタで１個のユニットとなり、かつ、８個の
ユニットでもって１バイトとなる際に共通接続されたフ
ラッシュ・メモリ・セルのゲート同士に直列接続された
ＰチャネルＭＯＳトランジスタで形成されるバイト選択
トランジスタとを具備してなるバイト消去可能なＥＥＰ
ＲＯＭセル・アレイが設けられていることを特徴とす
る。このような構成とした際には、フラッシュ・メモリ
・セルを用いたうえでバイト消去可能なＥＥＰＲＯＭセ
ル・アレイが構成されるので、全ビット一括消去あるい
はブロック消去が可能なフラッシュ・メモリとバイト消
去が可能なＥＥＰＲＯＭとを同一のチップ上に設けるこ
とが可能になる。
半導体不揮発性メモリは、フラッシュ・メモリ・セル
と、このフラッシュ・メモリ・セルに直列接続されたＮ
チャネルＭＯＳトランジスタで形成されるビット選択ト
ランジスタと、フラッシュ・メモリ・セル及びビット選
択トランジスタで１個のユニットとなり、かつ、８個の
ユニットでもって１バイトとなる際に共通接続されたフ
ラッシュ・メモリ・セルのゲート同士に直列接続された
ＰチャネルＭＯＳトランジスタで形成されるバイト選択
トランジスタとを具備してなるバイト消去可能なＥＥＰ
ＲＯＭセル・アレイが設けられていることを特徴とす
る。このような構成とした際には、フラッシュ・メモリ
・セルを用いたうえでバイト消去可能なＥＥＰＲＯＭセ
ル・アレイが構成されるので、全ビット一括消去あるい
はブロック消去が可能なフラッシュ・メモリとバイト消
去が可能なＥＥＰＲＯＭとを同一のチップ上に設けるこ
とが可能になる。
【００１０】本発明の請求項２に係る半導体不揮発性メ
モリは請求項１に記載したものであって、ＥＥＰＲＯＭ
セル・アレイと同一のチップ上にはフラッシュ・メモリ
・セル・アレイが設けられており、ＥＥＰＲＯＭセル・
アレイ及びフラッシュ・メモリ・セル・アレイのそれぞ
れは制御回路、電源回路、書き込み回路、デコーダ回
路、Ｙゲート、入出力回路、センス・アンプを具備して
独立動作が可能なものであることを特徴としている。こ
の構成によれば、全ビット一括消去あるいはブロック消
去が可能なフラッシュ・メモリ・セル・アレイとバイト
消去が可能なＥＥＰＲＯＭセル・アレイとが同一のチッ
プ上に設けられており、かつ、これらの各々を周辺回路
でもって独立的に動作させることが可能となるので、フ
ラッシュ・メモリに書き込んだプログラムによってマイ
クロ・コンピュータを動作させながらＥＥＰＲＯＭのデ
ータを書き換えることが可能となる。なお、この際にお
いては、当然に逆動作も可能であることになる。
モリは請求項１に記載したものであって、ＥＥＰＲＯＭ
セル・アレイと同一のチップ上にはフラッシュ・メモリ
・セル・アレイが設けられており、ＥＥＰＲＯＭセル・
アレイ及びフラッシュ・メモリ・セル・アレイのそれぞ
れは制御回路、電源回路、書き込み回路、デコーダ回
路、Ｙゲート、入出力回路、センス・アンプを具備して
独立動作が可能なものであることを特徴としている。こ
の構成によれば、全ビット一括消去あるいはブロック消
去が可能なフラッシュ・メモリ・セル・アレイとバイト
消去が可能なＥＥＰＲＯＭセル・アレイとが同一のチッ
プ上に設けられており、かつ、これらの各々を周辺回路
でもって独立的に動作させることが可能となるので、フ
ラッシュ・メモリに書き込んだプログラムによってマイ
クロ・コンピュータを動作させながらＥＥＰＲＯＭのデ
ータを書き換えることが可能となる。なお、この際にお
いては、当然に逆動作も可能であることになる。
【００１１】本発明の請求項３に係る半導体不揮発性メ
モリは請求項２に記載したものであって、置換アドレス
記憶用ＥＥＰＲＯＭブロックとアドレス比較回路とが設
けられており、置換アドレス記憶用ＥＥＰＲＯＭブロッ
クに記憶されているフラッシュ・メモリのアドレスが指
定された際には、アドレス比較回路によってフラッシュ
・メモリあるいはＥＥＰＲＯＭの別に指定されたアドレ
スが選択される機能を有していることを特徴とする。こ
のような構成であれば、フラッシュ・メモリの一部だけ
を書き換える際には全ビットのデータを消去する必要が
ないため、必要なビットのみを消去したうえで書き換え
ることが可能になる。さらには、フラッシュ・メモリに
おける一部のアドレスが別のフラッシュ・メモリの指定
されたアドレスと置換されるので、フラッシュ・メモリ
・セルにおいて製造上の欠陥が発生した場合には、アド
レスの正常な別のフラッシュ・メモリ・セルに置換する
ことが可能になるという利点も確保される。
モリは請求項２に記載したものであって、置換アドレス
記憶用ＥＥＰＲＯＭブロックとアドレス比較回路とが設
けられており、置換アドレス記憶用ＥＥＰＲＯＭブロッ
クに記憶されているフラッシュ・メモリのアドレスが指
定された際には、アドレス比較回路によってフラッシュ
・メモリあるいはＥＥＰＲＯＭの別に指定されたアドレ
スが選択される機能を有していることを特徴とする。こ
のような構成であれば、フラッシュ・メモリの一部だけ
を書き換える際には全ビットのデータを消去する必要が
ないため、必要なビットのみを消去したうえで書き換え
ることが可能になる。さらには、フラッシュ・メモリに
おける一部のアドレスが別のフラッシュ・メモリの指定
されたアドレスと置換されるので、フラッシュ・メモリ
・セルにおいて製造上の欠陥が発生した場合には、アド
レスの正常な別のフラッシュ・メモリ・セルに置換する
ことが可能になるという利点も確保される。
【００１２】
【発明の実施の形態】（実施の形態１）図１は本実施の
形態に係る半導体不揮発性メモリに設けられたＥＥＰＲ
ＯＭセル・アレイを示す説明図であり、図２はメモリ・
セルの消去時、書き込み時、読み出し時におけるバイア
ス条件を示す説明図である。また、図３は消去時におけ
るＥＥＰＲＯＭセル・アレイの断面構造及びバイアス条
件を示す説明図、図４は書き込み時におけるＥＥＰＲＯ
Ｍセル・アレイの断面構造及びバイアス条件を示す説明
図であり、図５は読み出し時におけるＥＥＰＲＯＭセル
・アレイの断面構造及びバイアス条件を示す説明図であ
る。
形態に係る半導体不揮発性メモリに設けられたＥＥＰＲ
ＯＭセル・アレイを示す説明図であり、図２はメモリ・
セルの消去時、書き込み時、読み出し時におけるバイア
ス条件を示す説明図である。また、図３は消去時におけ
るＥＥＰＲＯＭセル・アレイの断面構造及びバイアス条
件を示す説明図、図４は書き込み時におけるＥＥＰＲＯ
Ｍセル・アレイの断面構造及びバイアス条件を示す説明
図であり、図５は読み出し時におけるＥＥＰＲＯＭセル
・アレイの断面構造及びバイアス条件を示す説明図であ
る。
【００１３】なお、これらの図１ないし図５における符
号Ｇはゲート、Ｓはソース、Ｄはドレイン、ＣＧはコン
トロール・ゲート、ＰＷはＰウェル、ＮＷはＮウェル、
ｐ＋はＰ型拡散、ｎ＋はＮ型拡散、Ｐ−ｓｕｂはＰ型基
板、ＷＬはワード線、ＢＬはビット線、ＳＬはソース
線、ＳＧはセレクトゲート線、Ｉｄはドレイン電流、×
はオープン状態をそれぞれ示している。
号Ｇはゲート、Ｓはソース、Ｄはドレイン、ＣＧはコン
トロール・ゲート、ＰＷはＰウェル、ＮＷはＮウェル、
ｐ＋はＰ型拡散、ｎ＋はＮ型拡散、Ｐ−ｓｕｂはＰ型基
板、ＷＬはワード線、ＢＬはビット線、ＳＬはソース
線、ＳＧはセレクトゲート線、Ｉｄはドレイン電流、×
はオープン状態をそれぞれ示している。
【００１４】本実施の形態に係る半導体不揮発性メモリ
は、図１で示すように、フラッシュ・メモリ・セル１
と、ビット選択トランジスタ２と、バイト選択トランジ
スタ３とを具備してなるＥＥＰＲＯＭセル・アレイが設
けられたものであり、この際におけるビット選択トラン
ジスタ２は、フラッシュ・メモリ・セル１に対して直列
接続されたＮチャネルＭＯＳトランジスタでもって形成
されている。一方、ここでのバイト選択トランジスタ３
は、フラッシュ・メモリ・セル１及びビット選択トラン
ジスタ２でもって１個のユニットとなり、かつ、８個の
ユニットでもって１バイトとなる際に共通接続されたフ
ラッシュ・メモリ・セル１のゲート同士に直列接続され
たＰチャネルＭＯＳトランジスタでもって形成されたも
のとなっている。
は、図１で示すように、フラッシュ・メモリ・セル１
と、ビット選択トランジスタ２と、バイト選択トランジ
スタ３とを具備してなるＥＥＰＲＯＭセル・アレイが設
けられたものであり、この際におけるビット選択トラン
ジスタ２は、フラッシュ・メモリ・セル１に対して直列
接続されたＮチャネルＭＯＳトランジスタでもって形成
されている。一方、ここでのバイト選択トランジスタ３
は、フラッシュ・メモリ・セル１及びビット選択トラン
ジスタ２でもって１個のユニットとなり、かつ、８個の
ユニットでもって１バイトとなる際に共通接続されたフ
ラッシュ・メモリ・セル１のゲート同士に直列接続され
たＰチャネルＭＯＳトランジスタでもって形成されたも
のとなっている。
【００１５】つぎに、以上のような構成とされたＥＥＰ
ＲＯＭセル・アレイの消去時、書き込み時、読み出し時
における動作を、図２ないし図５に基づきながら説明す
る。
ＲＯＭセル・アレイの消去時、書き込み時、読み出し時
における動作を、図２ないし図５に基づきながら説明す
る。
【００１６】まず、データの消去時には、消去時のバイ
アス条件を示す図３のように、Ｐウェル（ＰＷ）に対し
て０Ｖ、選択されたバイト４を構成しているフラッシュ
・メモリ・セル１のゲート（Ｇ）に対して１３Ｖの電圧
が印加されることになり、ＰＷからフローティング・ゲ
ートへと電子が注入されることによって消去が実行され
る。そして、消去後におけるフラッシュ・メモリ・セル
１のしきい値電圧は、高い状態となる。一方、選択され
なかったバイトのフラッシュ・メモリ・セル１に対して
は、電子の注入・放出を引き起こす電圧が印加されない
ため、しきい値電圧は変化しないことになる。すなわ
ち、ここでは選択されたバイト４のみの消去が実行され
ており、ＥＥＰＲＯＭセル・アレイはバイト消去可能な
ものであることになっている。
アス条件を示す図３のように、Ｐウェル（ＰＷ）に対し
て０Ｖ、選択されたバイト４を構成しているフラッシュ
・メモリ・セル１のゲート（Ｇ）に対して１３Ｖの電圧
が印加されることになり、ＰＷからフローティング・ゲ
ートへと電子が注入されることによって消去が実行され
る。そして、消去後におけるフラッシュ・メモリ・セル
１のしきい値電圧は、高い状態となる。一方、選択され
なかったバイトのフラッシュ・メモリ・セル１に対して
は、電子の注入・放出を引き起こす電圧が印加されない
ため、しきい値電圧は変化しないことになる。すなわ
ち、ここでは選択されたバイト４のみの消去が実行され
ており、ＥＥＰＲＯＭセル・アレイはバイト消去可能な
ものであることになっている。
【００１７】そして、データの書き込みに際しては、書
き込み時のバイアス条件を示す図４からも分かるよう
に、選択されたバイト４のうちで書き込もうとするビッ
トのビット線（ＢＬ）に対して４．５Ｖ、書き込まない
ビットのビット線に対して０Ｖを印加し、かつ、選択さ
れたバイト４のフラッシュ・メモリ・セル１のゲートに
対して−８Ｖを印加することが実行される。従って、選
択されたバイト４の書き込もうとするビットでは、フロ
ーティング・ゲートからドレイン（Ｄ）へと電子が放出
されることになり、書き込み後におけるフラッシュ・メ
モリ・セル１のしきい値電圧は低い状態となる。しかし
ながら、選択されたバイト４のうちで書き込まないビッ
トと選択されなかったバイトのフラッシュ・メモリ・セ
ル１とに対しては、電子の注入・放出を引き起こす電圧
が印加されないので、これらのしきい値電圧は変化しな
いままとなる。
き込み時のバイアス条件を示す図４からも分かるよう
に、選択されたバイト４のうちで書き込もうとするビッ
トのビット線（ＢＬ）に対して４．５Ｖ、書き込まない
ビットのビット線に対して０Ｖを印加し、かつ、選択さ
れたバイト４のフラッシュ・メモリ・セル１のゲートに
対して−８Ｖを印加することが実行される。従って、選
択されたバイト４の書き込もうとするビットでは、フロ
ーティング・ゲートからドレイン（Ｄ）へと電子が放出
されることになり、書き込み後におけるフラッシュ・メ
モリ・セル１のしきい値電圧は低い状態となる。しかし
ながら、選択されたバイト４のうちで書き込まないビッ
トと選択されなかったバイトのフラッシュ・メモリ・セ
ル１とに対しては、電子の注入・放出を引き起こす電圧
が印加されないので、これらのしきい値電圧は変化しな
いままとなる。
【００１８】さらに、データの読み出し時には、読み出
し時のバイアス条件を示す図５のように、選択されたバ
イト４のフラッシュ・メモリ・セル１におけるソース
（Ｓ）及びドレイン間にドレイン電流（Ｉｄ）を流すこ
とが実行され、ドレイン電流の電流量によってフラッシ
ュ・メモリ・セル１が消去状態であるか、書き込み状態
であるかが識別される。すなわち、本実施の形態によれ
ば、フラッシュ・メモリ・セル１を用いたうえでバイト
消去可能なＥＥＰＲＯＭセル・アレイが構成されてお
り、このＥＥＰＲＯＭセル・アレイによってはバイト単
位の書き込み動作及び読み出し動作も何らの不都合なく
実行可能であることになる。なお、本実施の形態におけ
る電圧値は一つの代表例であるに過ぎず、製造条件等に
よって電圧値が変化することはいうまでもない。
し時のバイアス条件を示す図５のように、選択されたバ
イト４のフラッシュ・メモリ・セル１におけるソース
（Ｓ）及びドレイン間にドレイン電流（Ｉｄ）を流すこ
とが実行され、ドレイン電流の電流量によってフラッシ
ュ・メモリ・セル１が消去状態であるか、書き込み状態
であるかが識別される。すなわち、本実施の形態によれ
ば、フラッシュ・メモリ・セル１を用いたうえでバイト
消去可能なＥＥＰＲＯＭセル・アレイが構成されてお
り、このＥＥＰＲＯＭセル・アレイによってはバイト単
位の書き込み動作及び読み出し動作も何らの不都合なく
実行可能であることになる。なお、本実施の形態におけ
る電圧値は一つの代表例であるに過ぎず、製造条件等に
よって電圧値が変化することはいうまでもない。
【００１９】（実施の形態２）図６は実施の形態２に係
る半導体不揮発性メモリ、つまり、同一のチップ上にフ
ラッシュ・メモリ・セル・アレイとＥＥＰＲＯＭセル・
メモリとが設けられた半導体不揮発性メモリの構成を模
式化して示す説明図であり、実施の形態１を採用した際
にはフラッシュ・メモリ・セル・アレイとＥＥＰＲＯＭ
セル・アレイとを同一の製造技術によって同一のチップ
上に設けることが可能となる。なお、図６における符号
５はフラッシュ・メモリ・セル・アレイを示し、６はＥ
ＥＰＲＯＭセル・アレイを示している。
る半導体不揮発性メモリ、つまり、同一のチップ上にフ
ラッシュ・メモリ・セル・アレイとＥＥＰＲＯＭセル・
メモリとが設けられた半導体不揮発性メモリの構成を模
式化して示す説明図であり、実施の形態１を採用した際
にはフラッシュ・メモリ・セル・アレイとＥＥＰＲＯＭ
セル・アレイとを同一の製造技術によって同一のチップ
上に設けることが可能となる。なお、図６における符号
５はフラッシュ・メモリ・セル・アレイを示し、６はＥ
ＥＰＲＯＭセル・アレイを示している。
【００２０】すなわち、実施の形態２に係る半導体不揮
発性メモリは、従来の形態で説明したと同様のフラッシ
ュ・メモリ・セル・アレイ５が実施の形態１で説明した
ＥＥＰＲＯＭセル・アレイ６と同一のチップ上に設けら
れたものであり、フラッシュ・メモリ・セル・アレイ５
及びＥＥＰＲＯＭセル・アレイ６のそれぞれは、図６で
示すように、制御回路７、電源回路８、書き込み回路
９、デコーダ回路１０、Ｙゲート１１、入出力回路１
２、センス・アンプ等からなる周辺回路を具備してい
る。そして、この際におけるフラッシュ・メモリ・セル
・アレイ５とＥＥＰＲＯＭセル・アレイ６とのそれぞれ
は、各々毎に専用の周辺回路を具備しているため、互い
に独立した動作が可能であることになり、このような構
成であれば、フラッシュ・メモリを読み出しながら同じ
チップ内に設けられたＥＥＰＲＯＭに対してデータを書
き込むことが可能となる。
発性メモリは、従来の形態で説明したと同様のフラッシ
ュ・メモリ・セル・アレイ５が実施の形態１で説明した
ＥＥＰＲＯＭセル・アレイ６と同一のチップ上に設けら
れたものであり、フラッシュ・メモリ・セル・アレイ５
及びＥＥＰＲＯＭセル・アレイ６のそれぞれは、図６で
示すように、制御回路７、電源回路８、書き込み回路
９、デコーダ回路１０、Ｙゲート１１、入出力回路１
２、センス・アンプ等からなる周辺回路を具備してい
る。そして、この際におけるフラッシュ・メモリ・セル
・アレイ５とＥＥＰＲＯＭセル・アレイ６とのそれぞれ
は、各々毎に専用の周辺回路を具備しているため、互い
に独立した動作が可能であることになり、このような構
成であれば、フラッシュ・メモリを読み出しながら同じ
チップ内に設けられたＥＥＰＲＯＭに対してデータを書
き込むことが可能となる。
【００２１】そこで、フラッシュ・メモリにプログラム
を記憶しておき、このプログラムによってマイクロ・コ
ンピュータを動作させながら同一のチップ上に設けられ
たＥＥＰＲＯＭに対してデータを書き込むという動作、
つまり、従来の形態ではフラッシュ・メモリとＥＥＰＲ
ＯＭとの２個を必要とすることになっていた動作を１個
の半導体不揮発性メモリでもって実行することが可能と
なる。従って、本実施の形態に係る半導体不揮発性メモ
リを２個の半導体素子と代えて使用することとすれば、
電子機器へと組み込まれる基板における実装面積を容易
に低減できることとなる。なお、ここでは、フラッシュ
・メモリにプログラムを記憶し、ＥＥＰＲＯＭにデータ
を書き込むとしているが、このような構成に限られるこ
とはないのであり、ＥＥＰＲＯＭにプログラムを記憶し
ておき、このＥＥＰＲＯＭのプログラムによってフラッ
シュ・メモリを書き換えることも可能となることは勿論
である。
を記憶しておき、このプログラムによってマイクロ・コ
ンピュータを動作させながら同一のチップ上に設けられ
たＥＥＰＲＯＭに対してデータを書き込むという動作、
つまり、従来の形態ではフラッシュ・メモリとＥＥＰＲ
ＯＭとの２個を必要とすることになっていた動作を１個
の半導体不揮発性メモリでもって実行することが可能と
なる。従って、本実施の形態に係る半導体不揮発性メモ
リを２個の半導体素子と代えて使用することとすれば、
電子機器へと組み込まれる基板における実装面積を容易
に低減できることとなる。なお、ここでは、フラッシュ
・メモリにプログラムを記憶し、ＥＥＰＲＯＭにデータ
を書き込むとしているが、このような構成に限られるこ
とはないのであり、ＥＥＰＲＯＭにプログラムを記憶し
ておき、このＥＥＰＲＯＭのプログラムによってフラッ
シュ・メモリを書き換えることも可能となることは勿論
である。
【００２２】（実施の形態３）図７は実施の形態３に係
る半導体不揮発性メモリの構成を模式化して示す説明図
であり、この実施の形態３に係る半導体不揮発性メモリ
では、フラッシュ・メモリ・セル・アレイ５とＥＥＰＲ
ＯＭセル・アレイ６とが設けられた同一のチップ上に、
置換アドレス記憶用ＥＥＰＲＯＭブロック１３とアドレ
ス比較回路１４とを設けることが行われている。そし
て、この際の置換アドレス記憶用ＥＥＰＲＯＭブロック
１３に記憶されているフラッシュ・メモリ・セル・アレ
イ５のアドレスが指定された際には、アドレス比較回路
１４によってフラッシュ・メモリあるいはＥＥＰＲＯＭ
の別に指定されたアドレスを選択する機能が発揮される
ことになっている。
る半導体不揮発性メモリの構成を模式化して示す説明図
であり、この実施の形態３に係る半導体不揮発性メモリ
では、フラッシュ・メモリ・セル・アレイ５とＥＥＰＲ
ＯＭセル・アレイ６とが設けられた同一のチップ上に、
置換アドレス記憶用ＥＥＰＲＯＭブロック１３とアドレ
ス比較回路１４とを設けることが行われている。そし
て、この際の置換アドレス記憶用ＥＥＰＲＯＭブロック
１３に記憶されているフラッシュ・メモリ・セル・アレ
イ５のアドレスが指定された際には、アドレス比較回路
１４によってフラッシュ・メモリあるいはＥＥＰＲＯＭ
の別に指定されたアドレスを選択する機能が発揮される
ことになっている。
【００２３】すなわち、同一のチップ上にフラッシュ・
メモリ・セル・アレイ５とＥＥＰＲＯＭセル・アレイ６
とが設けられた実施の形態２に係る半導体不揮発性メモ
リにおいても、フラッシュ・メモリのデータを書き換え
る際には、全てのデータを他のバッファ・メモリに待避
させたうえで全ビットを消去した後、書き換える必要が
あることになる。これに対し、実施の形態３に係る不揮
発性メモリであれば、フラッシュ・メモリにおける一部
のデータを書き換える際には、そのアドレスを置換アド
レス記憶用ＥＥＰＲＯＭブロック１３に記憶しておき、
書き換えるデータをＥＥＰＲＯＭの別に指定されたアド
レスに置換して書き込むことが行われることになり、Ｅ
ＥＰＲＯＭセル・アレイ６がバイト単位での消去が可能
なものであるため、フラッシュ・メモリのデータを見か
け上はバイト単位で書き換えることが可能となる。
メモリ・セル・アレイ５とＥＥＰＲＯＭセル・アレイ６
とが設けられた実施の形態２に係る半導体不揮発性メモ
リにおいても、フラッシュ・メモリのデータを書き換え
る際には、全てのデータを他のバッファ・メモリに待避
させたうえで全ビットを消去した後、書き換える必要が
あることになる。これに対し、実施の形態３に係る不揮
発性メモリであれば、フラッシュ・メモリにおける一部
のデータを書き換える際には、そのアドレスを置換アド
レス記憶用ＥＥＰＲＯＭブロック１３に記憶しておき、
書き換えるデータをＥＥＰＲＯＭの別に指定されたアド
レスに置換して書き込むことが行われることになり、Ｅ
ＥＰＲＯＭセル・アレイ６がバイト単位での消去が可能
なものであるため、フラッシュ・メモリのデータを見か
け上はバイト単位で書き換えることが可能となる。
【００２４】なお、読み出しに際してもアドレスが置換
されることになり、置換したデータが出力されることに
なっている。つまり、このような構成であれば、フラッ
シュ・メモリの一部だけを書き換える際には全ビットの
データを消去する必要がなくなるため、必要なビットの
みを消去したうえで書き換えることが可能となるのであ
る。また、本実施の形態に係る半導体不揮発性メモリに
おいては、フラッシュ・メモリを別のアドレスのフラッ
シュ・メモリに置き換えることも可能であることにな
り、このことを利用すれば、フラッシュ・メモリ・セル
において製造上の欠陥が発生した場合には、該当するア
ドレスを正常なフラッシュ・メモリ・セルに置換し得る
という利点が確保される。
されることになり、置換したデータが出力されることに
なっている。つまり、このような構成であれば、フラッ
シュ・メモリの一部だけを書き換える際には全ビットの
データを消去する必要がなくなるため、必要なビットの
みを消去したうえで書き換えることが可能となるのであ
る。また、本実施の形態に係る半導体不揮発性メモリに
おいては、フラッシュ・メモリを別のアドレスのフラッ
シュ・メモリに置き換えることも可能であることにな
り、このことを利用すれば、フラッシュ・メモリ・セル
において製造上の欠陥が発生した場合には、該当するア
ドレスを正常なフラッシュ・メモリ・セルに置換し得る
という利点が確保される。
【００２５】
【発明の効果】本発明に係る半導体不揮発性メモリによ
れば、バイト消去可能なＥＥＰＲＯＭセル・アレイがフ
ラッシュ・メモリ・セルを用いたうえで構成されてお
り、全ビット一括消去あるいはブロック消去が可能なフ
ラッシュ・メモリとバイト消去が可能なＥＥＰＲＯＭと
を同一のチップ上に設けておくことが可能となるので、
電子機器の小型化及び軽量化を実現しながら製品価格の
低下を図ることができるという効果が得られる。また、
フラッシュ・メモリのデータ書き換え時におけるシステ
ム的な制御の繁雑さを低減することも可能であり、さら
には、フラッシュ・メモリ・セルにおける製造上の欠陥
が発生した場合にはアドレスの正常な別のフラッシュ・
メモリ・セルに置換することができるという利点も確保
される。
れば、バイト消去可能なＥＥＰＲＯＭセル・アレイがフ
ラッシュ・メモリ・セルを用いたうえで構成されてお
り、全ビット一括消去あるいはブロック消去が可能なフ
ラッシュ・メモリとバイト消去が可能なＥＥＰＲＯＭと
を同一のチップ上に設けておくことが可能となるので、
電子機器の小型化及び軽量化を実現しながら製品価格の
低下を図ることができるという効果が得られる。また、
フラッシュ・メモリのデータ書き換え時におけるシステ
ム的な制御の繁雑さを低減することも可能であり、さら
には、フラッシュ・メモリ・セルにおける製造上の欠陥
が発生した場合にはアドレスの正常な別のフラッシュ・
メモリ・セルに置換することができるという利点も確保
される。
【図１】実施の形態１に係る半導体不揮発性メモリに設
けられたＥＥＰＲＯＭセル・アレイを示す説明図であ
る。
けられたＥＥＰＲＯＭセル・アレイを示す説明図であ
る。
【図２】メモリ・セルの消去時、書き込み時、読み出し
時におけるバイアス条件を示す説明図である。
時におけるバイアス条件を示す説明図である。
【図３】消去時におけるＥＥＰＲＯＭセル・アレイの断
面構造及びバイアス条件を示す説明図である。
面構造及びバイアス条件を示す説明図である。
【図４】書き込み時におけるＥＥＰＲＯＭセル・アレイ
の断面構造及びバイアス条件を示す説明図である。
の断面構造及びバイアス条件を示す説明図である。
【図５】読み出し時におけるＥＥＰＲＯＭセル・アレイ
の断面構造及びバイアス条件を示す説明図である。
の断面構造及びバイアス条件を示す説明図である。
【図６】実施の形態２に係る半導体不揮発性メモリの構
成を模式化して示す説明図である。
成を模式化して示す説明図である。
【図７】実施の形態３に係る半導体不揮発性メモリの構
成を模式化して示す説明図である。
成を模式化して示す説明図である。
【図８】従来の形態に係るフラッシュ・メモリ・セルの
断面構造及び消去時、書き込み時、読み出し時における
バイアス条件を示す説明図である。
断面構造及び消去時、書き込み時、読み出し時における
バイアス条件を示す説明図である。
【図９】従来の形態に係るフラッシュ・メモリ・セル・
アレイにおける消去時のバイアス条件を示す説明図であ
る。
アレイにおける消去時のバイアス条件を示す説明図であ
る。
１ フラッシュ・メモリ・セル ２ ビット選択トランジスタ ３ バイト選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AC02 AD08 5F001 AA25 AB08 AD05 AD41 AD44 AE02 AE03 AE08 AG40 AH07 5F083 EP02 EP23 ER03 ER09 ER14 ER15 ER22 ER23 ER30 LA04 LA05 LA10 LA12 LA16 LA18
Claims (3)
- 【請求項１】 フラッシュ・メモリ・セルと、このフラ
ッシュ・メモリ・セルに直列接続されたＮチャネルＭＯ
Ｓトランジスタで形成されるビット選択トランジスタ
と、フラッシュ・メモリ・セル及びビット選択トランジ
スタで１個のユニットとなり、かつ、８個のユニットで
もって１バイトとなる際に共通接続されたフラッシュ・
メモリ・セルのゲート同士に直列接続されたＰチャネル
ＭＯＳトランジスタで形成されるバイト選択トランジス
タとを具備してなるバイト消去可能なＥＥＰＲＯＭセル
・アレイが設けられていることを特徴とする半導体不揮
発性メモリ。 - 【請求項２】 請求項１に記載した半導体不揮発性メモ
リであって、 ＥＥＰＲＯＭセル・アレイと同一のチップ上にはフラッ
シュ・メモリ・セル・アレイが設けられており、ＥＥＰ
ＲＯＭセル・アレイ及びフラッシュ・メモリ・セル・ア
レイのそれぞれは制御回路、電源回路、書き込み回路、
デコーダ回路、Ｙゲート、入出力回路、センス・アンプ
を具備して独立動作が可能なものであることを特徴とす
る半導体不揮発性メモリ。 - 【請求項３】 請求項２に記載した半導体不揮発性メモ
リであって、 置換アドレス記憶用ＥＥＰＲＯＭブロックとアドレス比
較回路とが設けられており、置換アドレス記憶用ＥＥＰ
ＲＯＭブロックに記憶されているフラッシュ・メモリ・
セル・アレイのアドレスが指定された際には、アドレス
比較回路によってフラッシュ・メモリあるいはＥＥＰＲ
ＯＭの別に指定されたアドレスが選択される機能を有し
ていることを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414198A JP2000021183A (ja) | 1998-06-30 | 1998-06-30 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414198A JP2000021183A (ja) | 1998-06-30 | 1998-06-30 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021183A true JP2000021183A (ja) | 2000-01-21 |
Family
ID=16148095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18414198A Pending JP2000021183A (ja) | 1998-06-30 | 1998-06-30 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021183A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1381055A2 (en) * | 2002-07-10 | 2004-01-14 | Saifun Semiconductors Ltd. | A multiple use memory chip |
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-
1998
- 1998-06-30 JP JP18414198A patent/JP2000021183A/ja active Pending
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