CN106981304B - 非易失性存储器的驱动电路 - Google Patents

非易失性存储器的驱动电路 Download PDF

Info

Publication number
CN106981304B
CN106981304B CN201710026008.9A CN201710026008A CN106981304B CN 106981304 B CN106981304 B CN 106981304B CN 201710026008 A CN201710026008 A CN 201710026008A CN 106981304 B CN106981304 B CN 106981304B
Authority
CN
China
Prior art keywords
type transistor
supply voltage
node
signal
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710026008.9A
Other languages
English (en)
Other versions
CN106981304A (zh
Inventor
柏正豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN106981304A publication Critical patent/CN106981304A/zh
Application granted granted Critical
Publication of CN106981304B publication Critical patent/CN106981304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种驱动电路包括驱动级，内有第一电平切换器与第二电平切换器。第一电平切换器，具有第一输入端接收第一控制信号，第一反相输入端接收反相的第一控制信号，第一输出端与第二输出端。第二电平切换器，具有第二输入端接收第二控制信号，第二反相输入端接收反相的第二控制信号，第三输出端与第四输出端。其中该第一输出端直接连接至该第三输出端，用以产生输出信号，且该第二输出端直接连接至该第四输出端，用以产生反相的输出信号。其中，该第一电平切换器与该第二电平切换器的其中之一根据致能信号组，操作于第一操作模式。

Description

非易失性存储器的驱动电路
技术领域
本发明涉及一种驱动电路，且特别涉及一种运用于非易失性存储器的驱动电路。
背景技术
众所周知，非易失性存储器可在电源消失之后，仍可保存数据，因此非易失性存储器已经广泛的运用于电子产品中。再者，非易失性存储器中包括多个非易失性存储单元(non-volatile cell)排列而成非易失性存储单元阵列(non-volatile cell array)，而每个非易失性存储单元中皆包含浮动栅晶体管(floating gate transistor)。
另外，非易失性存储器中还包括电压供应电路(voltage supplying circuit) 与驱动电路(driving circuit)。为了让非易失性存储器具备极低功耗(ultra low powerconsumption)的性能，因此电压供应电路需要在非易失性存储器的各操作模式(operationmode)下提供适当的***电压至驱动电路，使得驱动电路提供适当的逻辑电平至非易失性存储单元阵列。
举例来说，根据非易失性存储单元阵列的操作模式，驱动电路提供适当的逻辑电平来操控非易失性存储单元阵列进行读取操作(read operation)或者编程操作(programoperation)。
发明内容
本发明的主要目的是提出一种运用于非易失性存储器中的驱动电路，根据非易失性存储器的工作模式，提供对应的操作电压至非易失性存储器的存储单元阵列。
本发明有关于一种驱动电路，连接至非易失性存储单元阵列，该驱动电路包括驱动级，该驱动级包括：第一电平切换器，具有第一输入端接收第一控制信号，第一反相输入端接收反相的第一控制信号，第一输出端与第二输出端；以及第二电平切换器，具有第二输入端接收第二控制信号，第二反相输入端接收反相的第二控制信号，第三输出端与第四输出端，其中该第一输出端直接连接至该第三输出端，用以产生输出信号，且该第二输出端直接连接至该第四输出端，用以产生反相的输出信号；其中，该第一电平切换器与该第二电平切换器根据致能信号组，于第一操作模式时，致能该第一电平切换器，且于第二操作模式时，致能该第二电平切换器。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1所示为本发明运用于非易失性存储器的驱动电路方块图的一个实施例。
图2A与图2B所示为本发明实施例中驱动电路内驱动级的第一个范例，及驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
图3A与图3B所示为本发明实施例中驱动电路内驱动级的第二个范例，及驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
图4A与图4B所示为本发明实施例中驱动电路内驱动级的第三个范例，及驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
图5A所示为本发明实施例中驱动电路内驱动级的第四个范例。
图5B与图5C为第一下拉电路与第二下拉电路示意图。
符号说明
100：驱动电路
102、104：控制电路
106：致能电路
110：控制级
120：驱动级
122、124：电平切换器
125、126：下拉电路
130：非易失性存储单元阵列
具体实施方式
请参照图1，其所示为本发明运用于非易失性存储器的驱动电路方块图的一个实施例。如图1所示，非易失性存储单元阵列130连接至驱动电路100 用以接收输出信号OUT与反相的输出信号ZOUT。
驱动电路100包括：控制级(control stage)110与驱动级(driving stage)120。控制级110包括第一控制电路(control circuit)102、第二控制电路104与致能电路(enabling circuit)106。再者，驱动级120包括：第一电平切换器(level shifter)122与第二电平切换器124。
另外，非易失性存储器中还包括电压供应电路(voltage supplying circuit，未示出)可提供多个供应电压至驱动电路100。举例来说，电压供应电路提供第一供应电压Vdd、第二供应电压Vpp、第三供应电压Vnn、第四供应电压 Vm至驱动电路100。
第一控制电路102连接至第一供应电压Vdd，且第一控制电路102接收第一输入信号IN1与反相的第一输入信号ZIN1，并转换为第一控制信号Ctl1A 与反相的第一控制信号Ctl1B。第二控制电路104连接至第一供应电压Vdd，且第二控制电路104接收第二输入信号IN2与反相的第二输入信号ZIN2，并转换为第二控制信号Ctl2A与反相的第二控制信号Ctl2B。其中，第一控制信号Ctl1A、反相的第一控制信号Ctl1B、第二控制信号Ctl2A与反相的第二控制信号Ctl2B的信号范围介于第一供应电压Vdd与接地电压Gnd(0V)之间。
致能电路106接收第一输入信号IN1、反相的第一输入信号ZIN1、第二输入信号IN2与反相的第二输入信号ZIN2并产生致能信号组。其中，致能信号组包括第一致能信号EN1、第二致能信号EN2、第三致能信号EN3、反相的第三致能信号EN3I与第四致能信号EN4。致能电路106连接至电压供应电路以接收第一供应电压Vdd、第二供应电压Vpp、第三供应电压Vnn、第四供应电压Vm。
再者，驱动级120中的第一电平切换器122具有第一输出端与第二输出端，而第二电平切换器124具有第一输出端与第二输出端。第一电平切换器 122的第一输出端直接连接(directly connected)至第二电平切换器124的第一输出端，并可产生输出信号OUT。第一电平切换器122的第二输出端直接连接至第二电平切换器124的第二输出端，并可产生反相的输出信号ZOUT。另外，驱动级120接收致能信号组、第一控制信号Ctl1A、反相的第一控制信号Ctl1B、第二控制信号Ctl2A与反相的第二控制信号Ctl2B。
在正常操作时，致能信号组可以致能第一电平切换器122与第二电平切换器124其中之一。举例来说，当第一电平切换器122被致能时，第一电平切换器122根据第一控制信号Ctl1A与反相的第一控制信号Ctl1B产生输出信号OUT与反相的输出信号ZOUT。当第二电平切换器124被致能时，第二电平切换器124根据第二控制信号Ctl2A与反相的第二控制信号Ctl2B产生输出信号OUT与反相的输出信号ZOUT。
当驱动电路100操作于第一操作模式时，第一控制电路102动作而第二控制电路104不动作。此时，第一控制电路102将第一输入信号IN1与反相的第一输入信号ZIN1转换为第一控制信号Ctl1A与反相的第一控信号Ctl1B；而第二控制电路104不会将第二输入信号IN2与反相的第二输入信号ZIN2 转换为第二控制信号Ctl2A与反相的第二控信号Ctl2B。另外，致能电路106 根据第一输入信号IN1与反相的第一输入信号ZIN1而产生致能信号组至驱动级120，使得第一电平切换器122被致能(enable)而产生输出信号OUT与反相的输出信号ZOUT，而第二电平切换器124则被禁能(disable)。
当驱动电路100操作于第二操作模式时，第二控制电路104动作而第一控制电路102不动作。此时，第二控制电路104将第二输入信号IN2与反相的第二输入信号ZIN2转换为第二控制信号Ctl2A与反相的第二控信号Ctl2B；而第一控制电路102不会将第一输入信号IN1与反相的第一输入信号ZIN1 转换为第一控制信号Ctl1A与反相的第一控信号Ctl1B。另外，致能电路106 根据第二输入信号IN2与反相的第二输入信号ZIN2而产生致能信号组至驱动级120，使得第二电平切换器124被致能(enable)而产生输出信号OUT与反相的输出信号ZOUT，而第一电平切换器122则被禁能(disable)。
请参照图2A，其所示为本发明实施例中驱动电路内驱动级的第一个范例。
第一电平切换器122包括多个p型晶体管Mpz1、Mpz2、Mpz3、Mpz4、 Mpz5、Mpz6，以及多个n型晶体管Mnz1、Mnz2、Mnz3、Mnz4。其中，晶体管Mpz1源极连接至第二供应电压Vpp、栅极连接至节点z1；晶体管Mpz3 源极连接至晶体管Mpz1漏极、栅极接收第一致能信号EN1、漏极连接至节点z2；晶体管Mpz5源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点z2；晶体管Mnz3漏极连接至节点z2、栅极接收第三致能信号EN3；晶体管Mnz1漏极连接至晶体管Mnz3源极、栅极接收第一控制信号Ctl1A、源极连接至第三供应电压Vnn。
再者，晶体管Mpz2源极连接至第二供应电压Vpp、栅极连接至节点z2；晶体管Mpz4源极连接至晶体管Mpz2漏极、栅极接收第一致能信号EN1、漏极连接至节点z1；晶体管Mpz6源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点z1；晶体管Mnz4漏极连接至节点z1、栅极接收第三致能信号EN3；晶体管Mnz2漏极连接至晶体管Mnz4源极、栅极接收反相的第一控制信号Ctl1B、源极连接至第三供应电压Vnn。
第二电平切换器124包括多个p型晶体管Mpy1、Mpy2、Mpy3、Mpy4、 Mpy5、Mpy6、Mpy7、Mpy8，以及多个n型晶体管Mny1、Mny2、Mny3、 Mny4。其中，晶体管Mpy1源极连接至第二供应电压Vpp、栅极连接至节点 y1；晶体管Mpy3源极连接至晶体管Mpy1漏极、栅极接收第二致能信号EN2、漏极连接至节点y2；晶体管Mpy7源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点y2；晶体管Mpy5源极连接至节点y2、栅极接收反相的第四致能信号EN4；晶体管Mny3漏极连接至晶体管Mpy5漏极、栅极接收第三致能信号EN3；晶体管Mny1漏极连接至晶体管Mny3源极、栅极接收第二控制信号Ctl2A、源极连接至第三供应电压Vnn。
再者，晶体管Mpy2源极连接至第二供应电压Vpp、栅极连接至节点y2；晶体管Mpy4源极连接至晶体管Mpy2漏极、栅极接收第二致能信号EN2、漏极连接至节点y1；晶体管Mpy8源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点y1；晶体管Mpy6源极连接至节点y1、栅极接收第四致能信号EN4；晶体管Mny4漏极连接至晶体管Mpy6漏极、栅极接收第三致能信号EN3；晶体管Mny2漏极连接至晶体管Mny4源极、栅极接收反相的第二控制信号Ctl2B、源极连接至第三供应电压Vnn。
再者，节点z1与节点y1直接连接，并成为驱动级120的输出端，以产生输出信号OUT；节点z2与节点y2直接连接，并成为驱动级120的反相输出端，以产生反相的输出信号ZOUT。
由于本发明的驱动电路100可控制具备极低功耗的非易失性存储器阵列 130。因此，需要进一步地设计二个电平切换器中p型晶体管与n型晶体管之间的尺寸比例(sizeratio)。举例来说，于第一操作模式时，第一电平切换器122 产生的输出信号OUT与反相的输出信号ZOUT操作在较低的信号范围。于第二操作模式时，第二电平切换器124产生的输出信号OUT与反相的输出信号ZOUT操作在较高的信号范围。因此，假设第一电平切换器122中p型晶体管与n型晶体管之间的尺寸比例为第一尺寸比例；第二电平切换器124中 p型晶体管与n型晶体管之间的尺寸比例为第二尺寸比例。则第一尺寸比例大于第二尺寸比例。
另外，当驱动电路100操作在不同的操作模式时，电压供应电路会提供不同大小(magnitude)的第一供应电压Vdd、第二供应电压Vpp与第三供应电压Vnn与第四供应电压Vm。
请参照图2B，其所示为图2A驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
于第一操作模式时，电压供应电路提供的第一供应电压Vdd小于 (Vthn+|Vthp|)，例如0.8V的第一供应电压Vdd。其中，Vthn为n型晶体管的阈值电压(threshold voltage)，Vthp为p型晶体管的阈值电压。再者，第二供应电压Vpp等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压Vnn等于接地电压(Vnn＝0V)。
再者，第一致能信号EN1、反相的第三致能信号EN3I、第四致能信号 EN4为低电平(0V)；第二致能信号EN2与第三致能信号EN3为高电平(Vdd)。因此，第一电平切换器122被致能，第二电平切换器124被禁能。
于正常操作时，当第一控制信号Ctl1A为高电平(Vdd)且反相的第一控制信号Ctl1B为低电平(0V)时，晶体管Mnz1、Mnz3、Mnz4、Mpz2、Mpz3、 Mpz4开启(turn on)，晶体管Mpz1、Mpz5、Mpz6、Mnz2关闭(turn off)。使得节点z1为第二供应电压Vpp(Vpp＝Vdd)，输出信号OUT为Vdd，节点z2为第三供应电压Vnn(Vnn＝0)，反相的输出信号ZOUT为0V。
当第一控制信号Ctl1A为低电平(0V)且反相的第一控制信号Ctl1B为高电平(Vdd)时，晶体管Mnz2、Mnz3、Mnz4、Mpz1、Mpz3、Mpz4开启(turn on)，晶体管Mpz2、Mpz5、Mpz6、Mnz1关闭(turn off)。使得节点z1为第三供应电压Vnn(Vnn＝0V)，输出信号OUT为0V，节点z2为第二供应电压 Vpp(Vpp＝Vdd)，反相的输出信号ZOUT为Vdd。明显地，由于第一供应电压Vdd的大小为0.8V，因此输出信号OUT与反相的输出信号ZOUT的信号范围在0V～0.8V之间。
驱动电路100于第二操作模式时包括三个相位(phase)。于第二操作模式的第一相位(I)时，电压供应电路提供的第一供应电压Vdd大于或等于 (Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压 Vpp的大小等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压Vnn等于0V。再者，第一致能信号EN1、第二致能信号EN2、第三致能信号EN3、第四致能信号EN4为低电平(0V)；反相的第三致能信号EN3I为高电平(Vdd)。因此，第一电平切换器122与第二电平切换器124皆被禁能。
于第二操作模式的第一相位(I)时，二极管式(diode connected)连接的晶体管Mpx7、Mpx8、Mpy7、Mpy8几乎可以将输出信号OUT与反相的输出信号 ZOUT预充电(precharge)至高电平(Vdd)。因此，第二操作模式的第一相位(I) 可称为预充电相位(precharge phase)。
于第二操作模式的第二相位(II)时，电压供应电路提供的第一供应电压Vdd大于或等于(Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压Vpp的大小等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压 Vnn等于0V。再者，第一致能信号EN1、第二致能信号EN2、反相的第三致能信号EN3I、第四致能信号EN4为低电平(0V)；第三致能信号EN3为高电平(Vdd)。因此，第一电平切换器122与第二电平切换器124皆被致能。
于第二操作模式的第二相位(II)时，第一电平切换器122与第二电平切换器124会初始化(initialize)内部节点的偏压(bias voltage)。因此，第二操作模式的第二相位(II)可称为初始化相位(initialization phase)。
于第二操作模式的第三相位(III)时，电压供应电路提供的第一供应电压 Vdd大于或等于(Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压Vpp的大小会提高至V1，其为供应电压Vdd的N倍 (Vpp＝V1＝N×Vdd)。第三供应电压Vnn等于0V。第四供应电压Vm的大小会提高至V2，其为供应电压Vdd的M倍(Vm＝V2＝M×Vdd)。在本发明的实施例中，且N大于M。举例来说，N为3且M为2时，第二供应电压Vpp即为3V(Vpp＝V1＝3×1V＝3V)，第四供应电压Vm即为2V(Vm＝V2＝2×1V＝2V)。
再者，第一致能信号EN1、第三致能信号EN3为高电平(V1)；第二致能信号EN2、反相的第三致能信号EN3I、第四致能信号EN4为低电平(V2)。因此，第一电平切换器122被禁能，第二电平切换器124被致能。
于第二操作模式的第三相位(III)为正常操作相位。当第二控制信号Ctl2A 为高电平(Vdd)且反相的第二控制信号Ctl2B为低电平(0V)时，晶体管Mny1、 Mny3、Mny4、Mpy2、Mpy3、Mpy4、Mpy5、Mpy6、Mpy7开启(turn on)，晶体管Mpy1、Mpy8、Mny2关闭(turn off)。使得节点y1为第二供应电压 Vpp(Vpp＝V1)，输出信号OUT为V1；节点y2为第四供应电压Vm(Vm＝V2)，反相的输出信号ZOUT为V2。
当第二控制信号Ctl2A为低电平(0V)且反相的第二控制信号Ctl2B为高电平(Vdd)时，晶体管Mny2、Mny3、Mny4、Mpy1、Mpy3、Mpy4、Mpy5、 Mpy6、Mpy8开启(turn on)，晶体管Mpy2、Mpy7、Mny1关闭(turn off)。使得节点y1为第四供应电压Vm(Vm＝V2)，输出信号OUT为V2；节点y2为第二供应电压Vpp(Vpp＝V1)，反相的输出信号ZOUT为V1。由于第二供应电压Vpp为3V且第四供应电压Vm为2V，所以输出信号OUT与反相的输出信号ZOUT的信号范围在2V～3V之间。
请参照图3A，其所示为本发明实施例中驱动电路内驱动级的第二个范例。其中，第二电平切换器124与图2A相同，不再赘述。
第一电平切换器122包括多个p型晶体管Mpw1、Mpw2、Mpw3、Mpw4，以及多个n型晶体管Mnw1、Mnw2、Mnw3、Mnw4。其中，晶体管Mpw1 源极连接至第二供应电压Vpp、栅极连接至节点w1、漏极连接至节点w2；晶体管Mpw3源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点 w2；晶体管Mnw3漏极连接至节点w2、栅极接收第三致能信号EN3；晶体管Mnw1漏极连接至晶体管Mnw3源极、栅极接收第一控制信号Ctl1A、源极连接至第三供应电压Vnn。
再者，晶体管Mpw2源极连接至第二供应电压Vpp、栅极连接至节点w2、漏极连接至节点w1；晶体管Mpw4源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点w1；晶体管Mnw4漏极连接至节点w1、栅极接收第三致能信号EN3；晶体管Mnw2漏极连接至晶体管Mnw4源极、栅极接收反相的第一控制信号Ctl1B、源极连接至第三供应电压Vnn。
再者，节点w1与节点y1直接连接，并成为驱动级120的输出端，以产生输出信号OUT；节点w2与节点y2直接连接，并成为驱动级120的反相输出端，以产生反相的输出信号ZOUT。
同理，由于本发明的驱动电路100可控制具备极低功耗的非易失性存储器阵列130。因此，需要进一步地设计二个电平切换器中p型晶体管与n型晶体管之间的尺寸比例。也即，第一电平切换器122中p型晶体管与n型晶体管之间的尺寸比例为第一尺寸比例；第二电平切换器124中p型晶体管与 n型晶体管之间的尺寸比例为第二尺寸比例。则第一尺寸比例大于第二尺寸比例。
另外，当驱动电路100操作在不同的操作模式时，电压供应电路会提供不同大小(magnitude)的第一供应电压Vdd、第二供应电压Vpp与第三供应电压Vnn与第四供应电压Vm。
请参照图3B，其所示为图3A驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
于第一操作模式时，电压供应电路提供的第一供应电压Vdd小于 (Vthn+|Vthp|)，例如0.8V的第一供应电压Vdd。其中，Vthn为n型晶体管的阈值电压(threshold voltage)，Vthp为p型晶体管的阈值电压。再者，第二供应电压Vpp等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压Vm等于接地电压(Vm＝0V)。
再者，第一致能信号EN1无作用(don’t care)。反相的第三致能信号EN3I 与第四致能信号EN4为低电平(0V)，且第二致能信号EN2与第三致能信号 EN3为高电平(Vdd)。因此，第二电平切换器124被禁能。
再者，当第一控制信号Ctl1A为高电平(Vdd)且反相的第一控制信号Ctl1B 为低电平(0V)时，晶体管Mnw1、Mnw3、Mnw4、Mpw2开启(turn on)，晶体管Mpw1、Mpw3、Mpw4、Mnw2关闭(turn off)。使得节点w1为第二供应电压Vpp(Vpp＝Vdd)，输出信号OUT为Vpp，节点w2为第三供应电压 Vnn(Vnn＝0)，反相的输出信号ZOUT为0V。
当第一控制信号Ctl1A为低电平(0V)且反相的第一控制信号Ctl1B为高电平(Vdd)时，晶体管Mnw2、Mnw3、Mnw4、Mpw1开启(turn on)，晶体管 Mpw2、Mpw3、Mpw4、Mnw1关闭(turnoff)。使得节点w1为第三供应电压 Vnn(Vnn＝0)，输出信号OUT为0V，节点w2为第二供应电压Vpp(Vpp＝Vdd)，反相的输出信号ZOUT为Vdd。明显地，由于第一供应电压Vdd的大小为0.8V，因此输出信号OUT与反相的输出信号ZOUT的信号范围在0V～0.8V 之间。
驱动电路100于第二操作模式时包括三个相位(phase)。于第二操作模式的第一相位(I)时，电压供应电路提供的第一供应电压Vdd大于或等于 (Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压 Vpp的大小等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压Vnn等于0V。再者，第二致能信号EN2、第三致能信号EN3、第四致能信号EN4为低电平 (0V)；反相的第三致能信号EN3I为高电平(Vdd)。因此，第二电平切换器124 被禁能。再者，第一控制信号Ctl1A与反相的第一控制信号Ctl1B会维持在低电平(0V)。
于第二操作模式的第一相位(I)时，二极管式(diode connected)连接的晶体管Mpw3、Mpw4、Mpy7、Mpy8几乎可以将输出信号OUT与反相的输出信号ZOUT预充电(precharge)至高电平(Vdd)。因此，第二操作模式的第一相位 (I)可称为预充电相位(prechargephase)。
于第二操作模式的第二相位(II)时，电压供应电路提供的第一供应电压 Vdd大于或等于(Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压Vpp的大小等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压 Vnn等于0V。再者，第一致能信号EN1无作用(don’t care)；第二致能信号 EN2、反相的第三致能信号EN3I、第四致能信号EN4为低电平(0V)；第三致能信号EN3为高电平(Vdd)。因此，第二电平切换器124被致能。再者，第一控制信号Ctl1A与反相的第一控制信号Ctl1B会维持在低电平(0V)。
于第二操作模式的第二相位(II)时，第一电平切换器122与第二电平切换器124会初始化(initialize)内部节点的偏压(bias voltage)。因此，第二操作模式的第二相位(II)可称为初始化相位(initialization phase)。
于第二操作模式的第三相位(III)时，电压供应电路提供的第一供应电压 Vdd大于或等于(Vthn+|Vthp|)，例如1.0V的第一供应电压Vdd(Vdd＝1V)。第二供应电压Vpp的大小会提高至V1，其为供应电压Vdd的N倍 (Vpp＝V1＝N×Vdd)。第三供应电压Vnn等于0V。第四供应电压Vm的大小会提高至V2，其为供应电压Vdd的M倍(Vm＝V2＝M×Vdd)。在本发明的实施例中，且N大于M。举例来说，N为3且M为2时，第二供应电压Vpp即为3V(Vpp＝V1＝3×1V＝3V)，第四供应电压Vm即为2V(Vm＝V2＝2×1V＝2V)。
再者，第一致能信号EN1无作用(don’t care)；第三致能信号EN3为高电平(V1)；第二致能信号EN2、反相的第三致能信号EN3I、第四致能信号EN4 为低电平(V2)。因此，第二电平切换器124被致能。再者，第一控制信号Ctl1A 与反相的第一控制信号Ctl1B会维持在低电平(0V)。
于第二操作模式的第三相位(III)为正常操作相位。当第二控制信号Ctl2A 为高电平(Vdd)且反相的第二控制信号Ctl2B为低电平(0V)时，晶体管Mny1、 Mny3、Mny4、Mpy2、Mpy3、Mpy4、Mpy5、Mpy6、Mpy7开启(turn on)，晶体管Mpy1、Mpy8、Mny2关闭(turn off)。使得节点y1为第二供应电压 Vpp(Vpp＝V1)，输出信号OUT为V1；节点y2为第四供应电压Vm(Vm＝V2)，反相的输出信号ZOUT为V2。
当第二控制信号Ctl2A为低电平(0V)且反相的第二控制信号Ctl2B为高电平(Vdd)时，晶体管Mny2、Mny3、Mny4、Mpy1、Mpy3、Mpy4、Mpy5、 Mpy6、Mpy8开启(turn on)，晶体管Mpy2、Mpy7、Mny1关闭(turn off)。使得节点y1为第四供应电压Vm(Vm＝V2)，输出信号OUT为V2；节点y2为第二供应电压Vpp(Vpp＝V1)，反相的输出信号ZOUT为V1。由于第二供应电压Vpp为3V且第四供应电压Vm为2V，所以输出信号OUT与反相的输出信号ZOUT的信号范围在2V～3V之间。
请参照图4A，其所示为本发明实施例中驱动电路内驱动级的第三个范例。其中，第二电平切换器124与图2A相同，不再赘述。
第一电平切换器122包括多个p型晶体管Mpx1、Mpx2、Mpx3、Mpx4、 Mpx5、Mpx6、Mpx7、Mpx8，以及多个n型晶体管Mnx1、Mnx2、Mnx3、 Mnx4。其中，晶体管Mpx1源极连接至第二供应电压Vpp、栅极连接至节点 x1；晶体管Mpx3源极连接至晶体管Mpx1漏极、栅极接收第一致能信号EN1、漏极连接至节点x2；晶体管Mpx7源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点x2；晶体管Mpx5源极连接至节点x2、栅极接收第四致能信号EN4；晶体管Mnx3漏极连接至晶体管Mpx5漏极、栅极接收第三致能信号EN3；晶体管Mnx1漏极连接至晶体管Mnx3源极、栅极接收第一控制信号Ctl1A、源极连接至第三供应电压Vnn。
再者，晶体管Mpx2源极连接至第二供应电压Vpp、栅极连接至节点x2；晶体管Mpx4源极连接至晶体管Mpx2漏极、栅极接收第一致能信号EN1、漏极连接至节点x1；晶体管Mpx8源极接收反相的第三致能信号EN3I、栅极与漏极连接至节点x1；晶体管Mpx6源极连接至节点x1、栅极接收第四致能信号EN4；晶体管Mnx4漏极连接至晶体管Mpx6漏极、栅极接收第三致能信号EN3；晶体管Mnx2漏极连接至晶体管Mnx4源极、栅极接收反相的第一控制信号Ctl1B、源极连接至第三供应电压Vnn。
再者，节点x1与节点y1直接连接，并成为驱动级120的输出端，以产生输出信号OUT；节点x2与节点y2直接连接，并成为驱动级120的反相输出端，以产生反相的输出信号ZOUT。
由于本发明的驱动电路100可控制具备极低功耗的非易失性存储器阵列 130。因此，需要进一步地设计二个电平切换器中p型晶体管与n型晶体管之间的尺寸比例。亦即，第一电平切换器122中p型晶体管与n型晶体管之间的尺寸比例为第一尺寸比例；第二电平切换器124中p型晶体管与n型晶体管之间的尺寸比例为第二尺寸比例。则第一尺寸比例大于第二尺寸比例。
另外，当驱动电路100操作在不同的操作模式时，电压供应电路会提供不同大小(magnitude)的第一供应电压Vdd、第二供应电压Vpp与第三供应电压Vnn与第四供应电压Vm。
请参照图4B，其所示为图4A驱动电路于各种操作模式下的供应电压及其相关信号的信号范围示意图。
于第一操作模式时，电压供应电路提供的第一供应电压Vdd小于 (Vthn+|Vthp|)，例如0.8V的第一供应电压Vdd。其中，Vthn为n型晶体管的阈值电压(threshold voltage)，Vthp为p型晶体管的阈值电压。再者，第二供应电压Vpp等于第一供应电压Vdd(Vpp＝Vdd)。第三供应电压Vnn等于接地电压(Vnn＝0V)。
再者，第一致能信号EN1、反相的第三致能信号EN3I、第四致能信号 EN4为低电平(0V)；第二致能信号EN2与第三致能信号EN3为高电平(Vdd)。因此，第一电平切换器122被致能，第二电平切换器124被禁能。
于正常操作时，当第一控制信号Ctl1A为高电平(Vdd)且反相的第一控制信号Ctl1B为低电平(0V)时，晶体管Mnx1、Mnx3、Mnx4、Mpx2、Mpx3、 Mpx4、Mpx6开启(turn on)，晶体管Mpx1、Mpx7、Mpx8、Mnx2关闭(turn off)。使得节点x1为第二供应电压Vpp(Vpp＝Vdd)，输出信号OUT为Vdd，节点 x2为第三供应电压Vnn(Vnn＝0)，反相的输出信号ZOUT为0V。
当第一控制信号Ctl1A为低电平(0V)且反相的第一控制信号Ctl1B为高电平(Vdd)时，晶体管Mnx2、Mnx3、Mnx4、Mpx1、Mpx3、Mpx4、Mpx5、 Mpx6开启(turn on)，晶体管Mpx2、Mpx7、Mpx8、Mnx1关闭(turn off)。使得节点x1为第三供应电压Vnn(Vnn＝0V)，输出信号OUT为0V，节点x2为第二供应电压Vpp(Vpp＝Vdd)，反相的输出信号ZOUT为Vdd。明显地，由于第一供应电压Vdd的大小为0.8V，因此输出信号OUT与反相的输出信号 ZOUT的信号范围在0V～0.8V之间。
相同地，驱动电路100于第二操作模式时包括三个相位(phase)。驱动级 120中第二电平切换器124的操作与前述第一个范例的驱动级相同，因此不再赘述。
由以上的说明可知，本发明的驱动电路100根据不同的操作模式，提供不同的逻辑电平来操控非易失性存储单元阵列130。举例来说，本发明的第一操作模式利用信号范围较窄的逻辑电平来进行读取操作(read operation)；而第二操作模式利用信号范围较宽的逻辑电平来进行读取操作编程操作 (program operation)。
再者，驱动电路100的驱动级120中，利用第一电平切换器122与第二电平切换器124来操作。众所周知，第一电平切换器122与第二电平切换器 124属于一种交叉栓锁器(cross couple latch)。换句话说，在此领域的技术人员也可以利用第一交叉栓锁器(cross couple latch)与第二交叉栓锁器来取代电平切换器并实现本发明的驱动级。
再者，由于驱动级120中的第一电平切换器122是运在第一操作模式，用以产生信号范围较窄的逻辑电平。因此，可在第一电平切换器122中增加下拉电路(pull downcircuit)，使得输出信号OUT与反相的输出信号ZOUT提供准确的接地电压(0V)。
请参照图5A，其所示为本发明实施例中驱动电路内驱动级的第四个范例。相较于图4A的第三范例，仅有在第一电平切换器122中增加第一下拉电路125与第二下拉电路126。
第一下拉电路125连接于节点x2与第三供应电压Vnn之间。第二下拉电路126连接于节点x1与第三供应电压Vnn之间。在第一操作模式时，当输出信号OUT为Vpp且反相的输出信号ZOUT为0V时，第一下拉电路125 会动作而第二下拉电路126不会动作。如此，可以使得节点x2被下拉至0V 而使得晶体管Mpx2完全开启，并提供Vpp至节点x1。
再者，当输出信号OUT为0V且反相的输出信号ZOUT为Vpp时，第二下拉电路126会动作而第一下拉电路125不会动作。如此，可以使得节点x1 被下拉至0V而使得晶体管Mpx1完全开启，并提供Vpp至节点x2。
请参照图5B与图5C，其为第一下拉电路与第二下拉电路示意图。第一下拉电路125包括n型晶体管Mnx5、Mnx6。晶体管Mnx5漏极连接至节点 x2、栅极接收第三致能信号EN3；晶体管Mnx6漏极连接至晶体管Mnx5源极、栅极接收第一控制信号Ctl1A、源极接收第三供应电压Vnn。
第二下拉电路126包括n型晶体管Mnx7、Mnx8。晶体管Mnx7漏极连接至节点x1、栅极接收第三致能信号EN3；晶体管Mnx8漏极连接至晶体管 Mnx7源极、栅极接收反相的第一控制信号Ctl1B、源极接收第三供应电压 Vnn。
相同地，图5A中的第一下拉电路125与第二下拉电路126也可以运用于图2A或者图2A中的第一电平切换器122。此处不再赘述。
由以上说明可知，本发明的优点是提出一种运用于非易失性存储器的驱动电路。本发明的驱动电路100根据不同的操作模式，提供不同的逻辑电平来操控非易失性存储单元阵列130。因此，可以让非易失性存储器具备极低功耗(ultra low power consumption)的性能。
综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识的技术人员，在不脱离本发明的精神和范围内，应当可以作各种更动与润饰。因此，本发明的保护范围应当视所附权利要求所界定的为准。

Claims (20)

1.一种驱动电路，连接至非易失性存储单元阵列，该驱动电路包括驱动级，该驱动级包括：
第一电平切换器，具有第一输入端接收第一控制信号，第一反相输入端接收反相的第一控制信号，第一输出端与第二输出端；以及
第二电平切换器，具有第二输入端接收第二控制信号，第二反相输入端接收反相的第二控制信号，第三输出端与第四输出端，其中该第一输出端直接连接至该第三输出端，用以产生输出信号，且该第二输出端直接连接至该第四输出端，用以产生反相的输出信号；
其中，该第一电平切换器与该第二电平切换器根据致能信号组，于第一操作模式时，致能该第一电平切换器以及禁能该第二电平切换器，且于第二操作模式时，致能该第二电平切换器以及禁能该第一电平切换器。
2.如权利要求1所述的驱动电路，其中该第一电平切换器为第一交叉栓锁器，且该第二电平切换器为第二交叉栓锁器。
3.如权利要求1所述的驱动电路，还具有控制级，该控制级包括：
第一控制电路，接收第一输入信号与反相的第一输入信号并转换为该第一控制信号与该反相的第一控制信号；
第二控制电路，接收第二输入信号与反相的第二输入信号并转换为该第二控制信号与该反相的第二控制信号；以及
致能电路，接收该第一输入信号、该反相的第一输入信号、该第二输入信号与该反相的第二输入信号并产生该致能信号组，用以禁能该第一电平转换器或者该第二电平转换器。
4.如权利要求3所述的驱动电路，其中该第一控制电路与该第二控制电路接收第一供应电压，使得该第一控制信号、该反相的第一控制信号、该第二控制信号与该反相的第二控制信号的信号范围在该第一供应电压与接地电压之间。
5.如权利要求4所述的驱动电路，其中该致能信号组包括第一致能信号、第二致能信号、第三致能信号、反相的第三致能信号与第四致能信号，且该第二电平切换器包括：
第一p型晶体管，具有源极连接至第二供应电压、栅极连接至节点y1；
第二p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点y2；
第三p型晶体管，具有源极连接至该第一p型晶体管的漏极、栅极接收该第二致能信号、漏极连接至该节点y2；
第四p型晶体管，具有源极连接至该第二p型晶体管的漏极、栅极接收该第二致能信号、漏极连接至该节点y1；
第五p型晶体管，具有源极连接至该节点y2、栅极接收该第四致能信号；
第六p型晶体管，具有源极连接至该节点y1、栅极接收该第四致能信号；
第七p型晶体管，具有源极连接至该第二供应电压、栅极与漏极连接至该节点y2；
第八p型晶体管，具有源极连接至该第二供应电压、栅极与漏极连接至该节点y1；
第一n型晶体管，具有源极连接至第三供应电压、栅极接收该第二控制信号；
第二n型晶体管，具有源极连接至该第三供应电压、栅极接收该反相的第二控制信号；
第三n型晶体管，具有源极连接至该第一n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该第五p型晶体管的漏极；以及
第四n型晶体管，具有源极连接至该第二n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该第六p型晶体管的漏极。
6.如权利要求5所述的驱动电路，其中该第一电平切换器包括：
第九p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点x1；
第十p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点x2；
第十一p型晶体管，具有源极连接至该第九p型晶体管的漏极、栅极接收该第一致能信号、漏极连接至该节点x2；
第十二p型晶体管，具有源极连接至该第十p型晶体管的漏极、栅极接收该第一致能信号、漏极连接至该节点x1；
第十三p型晶体管，具有源极连接至该节点x2、栅极接收该第四致能信号；
第十四p型晶体管，具有源极连接至该节点x1、栅极接收该第四致能信号；
第十五p型晶体管，具有源极连接至该第二供应电压、栅极与漏极连接至该节点x2；
第十六p型晶体管，具有源极连接至该第二供应电压、栅极与漏极连接至该节点x1；
第五n型晶体管，具有源极连接至该第三供应电压、栅极接收该第一控制信号；
第六n型晶体管，具有源极连接至该第三供应电压、栅极接收该反相的第一控制信号；
第七n型晶体管，具有源极连接至该第五n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该第十三p型晶体管的漏极；以及
第八n型晶体管，具有源极连接至该第六n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该第十四p型晶体管的漏极；
其中，该节点x1直接连接至该节点y1，以产生该输出信号；该节点x2直接连接至该节点y2，以产生该反相的输出信号。
7.如权利要求6所述的驱动电路，其中该第一电平切换器中的p型晶体管与n型晶体管具有第一尺寸比例，该第二电平切换器中的p型晶体管与n型晶体管具有第二尺寸比例，且该第一尺寸比例大于该第二尺寸比例。
8.如权利要求6所述的驱动电路，其中于该第一操作模式时，该第一供应电压具有第一电压值、该第二供应电压等于该第一电压值，该第三供应电压等于该接地电压；且于该第二操作模式时，该第一供应电压具有第二电压值、该第二供应电压等于N倍的该第二电压值，该第三供应电压等于该接地电压，第四供应电压等于M倍的该第二电压值，且N大于M。
9.如权利要求6所述的驱动电路，其中该第一电平切换器包括：
第一下拉电路，连接于该节点x2与该第三供应电压之间；以及
第二下拉电路，连接于该节点x1与该第三供应电压之间；
其中，当该输出信号为该第二供应电压且该反相的输出信号为该第三供应电压时，该第一下拉电路动作且该第二下拉电路不动作；以及，当该输出信号为该第三供应电压且该反相的输出信号为该第二供应电压时，该第一下拉电路不动作且该第二下拉电路动作。
10.如权利要求9所述的驱动电路，其中该第一下拉电路包括：第九n型晶体管具有漏极连接至该节点x2、栅极接收该第三致能信号；第十n型晶体管，具有漏极连接至该第九n型晶体管的源极、栅极接收该第一控制信号、源极连接至该第三供应电压；以及，该第二下拉电路包括：第十一n型晶体管具有漏极连接至该节点x1、栅极接收该第三致能信号；第十二n型晶体管，具有漏极连接至该第十一n型晶体管的源极、栅极接收该反相的第一控制信号、源极连接至该第三供应电压。
11.如权利要求5所述的驱动电路，其中该第一电平切换器包括：
第九p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点z1；
第十p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点z2；
第十一p型晶体管，具有源极连接至该第九p型晶体管的漏极、栅极接收该第一致能信号、漏极连接至该节点z2；
第十二p型晶体管，具有源极连接至该第十p型晶体管的漏极、栅极接收该第一致能信号、漏极连接至该节点z1；
第十三p型晶体管，具有源极连接至该反相的第三致能信号、栅极与漏极连接至该节点z2；
第十四p型晶体管，具有源极连接至该反相的第三致能信号、栅极与漏极连接至该节点z1；
第五n型晶体管，具有源极连接至该第三供应电压、栅极接收该第一控制信号；
第六n型晶体管，具有源极连接至该第三供应电压、栅极接收该反相的第一控制信号；
第七n型晶体管，具有源极连接至该第五n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该节点z2；以及
第八n型晶体管，具有源极连接至该第六n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该节点z1；
其中，该节点z1直接连接至该节点y1，以产生该输出信号；该节点z2直接连接至该节点y2，以产生该反相的输出信号。
12.如权利要求11所述的驱动电路，其中该第一电平切换器中的p型晶体管与n型晶体管具有第一尺寸比例，该第二电平切换器中的p型晶体管与n型晶体管具有第二尺寸比例，且该第一尺寸比例大于该第二尺寸比例。
13.如权利要求11所述的驱动电路，其中于该第一操作模式时，该第一供应电压具有第一电压值、该第二供应电压等于该第一电压值，该第三供应电压等于该接地电压；且于该第二操作模式时，该第一供应电压具有第二电压值、该第二供应电压等于N倍的该第二电压值，该第三供应电压等于该接地电压，第四供应电压等于M倍的该第二电压值，且N大于M。
14.如权利要求11所述的驱动电路，其中该第一电平切换器包括：
第一下拉电路，连接于该节点z2与该第三供应电压之间；以及
第二下拉电路，连接于该节点z1与该第三供应电压之间；
其中，当该输出信号为该第二供应电压且该反相的输出信号为该第三供应电压时，该第一下拉电路动作且该第二下拉电路不动作；以及，当该输出信号为该第三供应电压且该反相的输出信号为该第二供应电压时，该第一下拉电路不动作且该第二下拉电路动作。
15.如权利要求14所述的驱动电路，其中该第一下拉电路包括：第九n型晶体管具有漏极连接至该节点z2、栅极接收该第三致能信号；第十n型晶体管，具有漏极连接至该第九n型晶体管的源极、栅极接收该第一控制信号、源极连接至该第三供应电压；以及，该第二下拉电路包括：第十一n型晶体管具有漏极连接至该节点z1、栅极接收该第三致能信号；第十二n型晶体管，具有漏极连接至该第十一n型晶体管的源极、栅极接收该反相的第一控制信号、源极连接至该第三供应电压。
16.如权利要求5所述的驱动电路，其中该第一电平切换器包括：
第九p型晶体管，具有源极连接至该第二供应电压、栅极连接至节点w1、漏极连接至节点w2；
第十p型晶体管，具有源极连接至该第二供应电压、栅极连接至该节点w2、漏极连接至该节点w1；
第十一p型晶体管，具有源极连接至该反相的第三致能信号、栅极与漏极连接至该节点w2；
第十二p型晶体管，具有源极连接至该反相的第三致能信号、栅极与漏极连接至该节点w1；
第五n型晶体管，具有源极连接至该第三供应电压、栅极接收该第一控制信号；
第六n型晶体管，具有源极连接至该第三供应电压、栅极接收该反相的第一控制信号；
第七n型晶体管，具有源极连接至该第五n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该节点w2；以及
第八n型晶体管，具有源极连接至该第六n型晶体管的漏极、栅极接收该第三致能信号、漏极连接至该节点w1；
其中，该节点w1直接连接至该节点y1，以产生该输出信号；该节点w2直接连接至该节点y2，以产生该反相的输出信号。
17.如权利要求16所述的驱动电路，其中该第一电平切换器中的p型晶体管与n型晶体管具有第一尺寸比例，该第二电平切换器中的p型晶体管与n型晶体管具有第二尺寸比例，且该第一尺寸比例大于该第二尺寸比例。
18.如权利要求16所述的驱动电路，其中于该第一操作模式时，该第一供应电压具有第一电压值、该第二供应电压等于该第一电压值，该第三供应电压等于该接地电压；且于该第二操作模式时，该第一供应电压具有第二电压值、该第二供应电压等于N倍的该第二电压值，该第三供应电压等于该接地电压，第四供应电压等于M倍的该第二电压值，且N大于M。
19.如权利要求16所述的驱动电路，其中该第一电平切换器包括：
第一下拉电路，连接于该节点w2与该第三供应电压之间；以及
第二下拉电路，连接于该节点w1与该第三供应电压之间；
其中，当该输出信号为该第二供应电压且该反相的输出信号为该第三供应电压时，该第一下拉电路动作且该第二下拉电路不动作；以及，当该输出信号为该第三供应电压且该反相的输出信号为该第二供应电压时，该第一下拉电路不动作且该第二下拉电路动作。
20.如权利要求19所述的驱动电路，其中该第一下拉电路包括：第九n型晶体管具有漏极连接至该节点w2、栅极接收该第三致能信号；第十n型晶体管，具有漏极连接至该第九n型晶体管的源极、栅极接收该第一控制信号、源极连接至该第三供应电压；以及，该第二下拉电路包括：第十一n型晶体管具有漏极连接至该节点w1、栅极接收该第三致能信号；第十二n型晶体管，具有漏极连接至该第十一n型晶体管的源极、栅极接收该反相的第一控制信号、源极连接至该第三供应电压。
CN201710026008.9A 2016-01-19 2017-01-13 非易失性存储器的驱动电路 Active CN106981304B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662280683P 2016-01-19 2016-01-19
US62/280,683 2016-01-19

Publications (2)

Publication Number Publication Date
CN106981304A CN106981304A (zh) 2017-07-25
CN106981304B true CN106981304B (zh) 2020-02-07

Family

ID=56137184

Family Applications (10)

Application Number Title Priority Date Filing Date
CN201610555070.2A Active CN106981311B (zh) 2016-01-19 2016-07-14 电压切换电路
CN201610628752.1A Active CN106981309B (zh) 2016-01-19 2016-08-03 存储阵列
CN201610976441.4A Active CN106981492B (zh) 2016-01-19 2016-11-03 非挥发性存储器结构和阵列
CN201710026008.9A Active CN106981304B (zh) 2016-01-19 2017-01-13 非易失性存储器的驱动电路
CN201710036121.5A Active CN106981299B (zh) 2016-01-19 2017-01-17 运用于非易失性存储器的电源切换电路
CN201710040607.6A Active CN107017023B (zh) 2016-01-19 2017-01-18 存储阵列
CN201710044103.1A Active CN106981307B (zh) 2016-01-19 2017-01-19 存储器装置、其***电路及其单字节数据写入方法
CN201710135824.3A Active CN108206186B (zh) 2016-01-19 2017-03-08 具有擦除元件的单层多晶硅非易失性存储单元结构
CN201710151469.9A Active CN108154898B (zh) 2016-01-19 2017-03-14 存储单元
CN201710290037.6A Active CN108320772B (zh) 2016-01-19 2017-04-27 存储单元及存储阵列

Family Applications Before (3)

Application Number Title Priority Date Filing Date
CN201610555070.2A Active CN106981311B (zh) 2016-01-19 2016-07-14 电压切换电路
CN201610628752.1A Active CN106981309B (zh) 2016-01-19 2016-08-03 存储阵列
CN201610976441.4A Active CN106981492B (zh) 2016-01-19 2016-11-03 非挥发性存储器结构和阵列

Family Applications After (6)

Application Number Title Priority Date Filing Date
CN201710036121.5A Active CN106981299B (zh) 2016-01-19 2017-01-17 运用于非易失性存储器的电源切换电路
CN201710040607.6A Active CN107017023B (zh) 2016-01-19 2017-01-18 存储阵列
CN201710044103.1A Active CN106981307B (zh) 2016-01-19 2017-01-19 存储器装置、其***电路及其单字节数据写入方法
CN201710135824.3A Active CN108206186B (zh) 2016-01-19 2017-03-08 具有擦除元件的单层多晶硅非易失性存储单元结构
CN201710151469.9A Active CN108154898B (zh) 2016-01-19 2017-03-14 存储单元
CN201710290037.6A Active CN108320772B (zh) 2016-01-19 2017-04-27 存储单元及存储阵列

Country Status (5)

Country Link
US (13) US9847133B2 (zh)
EP (6) EP3196883B1 (zh)
JP (4) JP6122531B1 (zh)
CN (10) CN106981311B (zh)
TW (11) TWI578322B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9965267B2 (en) 2015-11-19 2018-05-08 Raytheon Company Dynamic interface for firmware updates
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US10332597B2 (en) * 2017-11-08 2019-06-25 Globalfoundries Singapore Pte. Ltd. Floating gate OTP/MTP structure and method for producing the same
JP7143326B2 (ja) 2017-12-20 2022-09-28 タワー パートナーズ セミコンダクター株式会社 半導体装置
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
US10522202B2 (en) * 2018-04-23 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and compensation method therein
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
CN108986866B (zh) * 2018-07-20 2020-12-11 上海华虹宏力半导体制造有限公司 一种读高压传输电路
TWI659502B (zh) * 2018-08-02 2019-05-11 旺宏電子股份有限公司 非揮發性記憶體結構
CN110828464A (zh) * 2018-08-08 2020-02-21 旺宏电子股份有限公司 非易失性存储器结构
US11176969B2 (en) 2018-08-20 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit including a first program device
DE102019120605B4 (de) 2018-08-20 2022-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Speicherschaltung und verfahren zu deren herstellung
CN109147851B (zh) * 2018-08-31 2020-12-25 上海华力微电子有限公司 一种锁存电路
KR20200031894A (ko) * 2018-09-17 2020-03-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
CN109524042B (zh) * 2018-09-21 2020-03-17 浙江大学 一种基于反型模式阻变场效应晶体管的与非型存储阵列
TWI708253B (zh) 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
CN111342541B (zh) * 2018-12-19 2021-04-16 智原微电子(苏州)有限公司 电源切换电路
KR20200104669A (ko) * 2019-02-27 2020-09-04 삼성전자주식회사 집적회로 소자
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US11508719B2 (en) 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器***
CN112131037B (zh) * 2019-06-24 2023-11-14 华邦电子股份有限公司 存储器装置
JP2021048230A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
US11521980B2 (en) * 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
US11217281B2 (en) * 2020-03-12 2022-01-04 Ememory Technology Inc. Differential sensing device with wide sensing margin
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
US11373715B1 (en) * 2021-01-14 2022-06-28 Elite Semiconductor Microelectronics Technology Inc. Post over-erase correction method with auto-adjusting verification and leakage degree detection
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11854647B2 (en) * 2021-07-29 2023-12-26 Micron Technology, Inc. Voltage level shifter transition time reduction
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array
US12014783B2 (en) 2022-01-10 2024-06-18 Ememory Technology Inc. Driving circuit for non-volatile memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573869A (zh) * 2006-11-08 2009-11-04 精工电子有限公司 电压切换电路
CN105097033A (zh) * 2014-05-09 2015-11-25 力晶科技股份有限公司 非易失性半导体存储装置与写入方法

Family Cites Families (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617652A (en) 1979-01-24 1986-10-14 Xicor, Inc. Integrated high voltage distribution and control systems
JP2685966B2 (ja) 1990-06-22 1997-12-08 株式会社東芝 不揮発性半導体記憶装置
US5331590A (en) 1991-10-15 1994-07-19 Lattice Semiconductor Corporation Single poly EE cell with separate read/write paths and reduced product term coupling
JP3180608B2 (ja) 1994-03-28 2001-06-25 松下電器産業株式会社 電源選択回路
JP3068752B2 (ja) 1994-08-29 2000-07-24 松下電器産業株式会社 半導体装置
US5648669A (en) * 1995-05-26 1997-07-15 Cypress Semiconductor High speed flash memory cell structure and method
US5742542A (en) * 1995-07-03 1998-04-21 Advanced Micro Devices, Inc. Non-volatile memory cells using only positive charge to store data
US5640344A (en) * 1995-07-25 1997-06-17 Btr, Inc. Programmable non-volatile bidirectional switch for programmable logic
US6005806A (en) * 1996-03-14 1999-12-21 Altera Corporation Nonvolatile configuration cells and cell arrays
JP4659662B2 (ja) 1997-04-28 2011-03-30 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
FR2767219B1 (fr) * 1997-08-08 1999-09-17 Commissariat Energie Atomique Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi
JP3037236B2 (ja) * 1997-11-13 2000-04-24 日本電気アイシーマイコンシステム株式会社 レベルシフタ回路
US5959889A (en) * 1997-12-29 1999-09-28 Cypress Semiconductor Corp. Counter-bias scheme to reduce charge gain in an electrically erasable cell
DE19808525A1 (de) 1998-02-27 1999-09-02 Siemens Ag Integrierte Schaltung
JP2000021183A (ja) 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
US5999451A (en) 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
JP3344331B2 (ja) 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
JP2000276889A (ja) 1999-03-23 2000-10-06 Toshiba Corp 不揮発性半導体メモリ
WO2001017030A1 (en) * 1999-08-27 2001-03-08 Macronix America, Inc. Non-volatile memory structure for twin-bit storage and methods of making same
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
KR100338772B1 (ko) * 2000-03-10 2002-05-31 윤종용 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법
US6370071B1 (en) * 2000-09-13 2002-04-09 Lattice Semiconductor Corporation High voltage CMOS switch
KR20040068552A (ko) * 2001-11-27 2004-07-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스
TW536818B (en) 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US6621745B1 (en) * 2002-06-18 2003-09-16 Atmel Corporation Row decoder circuit for use in programming a memory device
US6774704B2 (en) 2002-10-28 2004-08-10 Tower Semiconductor Ltd. Control circuit for selecting the greater of two voltage signals
US7038947B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
CN1224106C (zh) * 2003-03-05 2005-10-19 力旺电子股份有限公司 只读存储器及其制作方法
JP2004326864A (ja) 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ
FR2856185A1 (fr) 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash programmable par mot
US6963503B1 (en) 2003-07-11 2005-11-08 Altera Corporation. EEPROM with improved circuit performance and reduced cell size
JP2005051227A (ja) * 2003-07-17 2005-02-24 Nec Electronics Corp 半導体記憶装置
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US7081774B2 (en) * 2003-07-30 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Circuit having source follower and semiconductor device having the circuit
US7145370B2 (en) 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US20050134355A1 (en) 2003-12-18 2005-06-23 Masato Maede Level shift circuit
US20050205969A1 (en) * 2004-03-19 2005-09-22 Sharp Laboratories Of America, Inc. Charge trap non-volatile memory structure for 2 bits per transistor
US7580311B2 (en) * 2004-03-30 2009-08-25 Virage Logic Corporation Reduced area high voltage switch for NVM
US7629640B2 (en) * 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
EP1610343B1 (en) * 2004-06-24 2007-12-19 STMicroelectronics S.r.l. An improved page buffer for a programmable memory device
US6992927B1 (en) 2004-07-08 2006-01-31 National Semiconductor Corporation Nonvolatile memory cell
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
KR100633332B1 (ko) * 2004-11-09 2006-10-11 주식회사 하이닉스반도체 음의 전압 공급회로
KR100642631B1 (ko) * 2004-12-06 2006-11-10 삼성전자주식회사 전압 발생회로 및 이를 구비한 반도체 메모리 장치
US7369438B2 (en) 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US7193265B2 (en) 2005-03-16 2007-03-20 United Microelectronics Corp. Single-poly EEPROM
US7263001B2 (en) 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7288964B2 (en) 2005-08-12 2007-10-30 Ememory Technology Inc. Voltage selective circuit of power source
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2007149997A (ja) 2005-11-29 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7773416B2 (en) * 2006-05-26 2010-08-10 Macronix International Co., Ltd. Single poly, multi-bit non-volatile memory device and methods for operating the same
JP4901325B2 (ja) 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7768059B2 (en) 2006-06-26 2010-08-03 Ememory Technology Inc. Nonvolatile single-poly memory device
US20070296034A1 (en) 2006-06-26 2007-12-27 Hsin-Ming Chen Silicon-on-insulator (soi) memory device
TWI373127B (en) * 2006-06-26 2012-09-21 Ememory Technology Inc Nonvolatile single-poly memory device
JP5005970B2 (ja) 2006-06-27 2012-08-22 株式会社リコー 電圧制御回路及び電圧制御回路を有する半導体集積回路
CN100508169C (zh) * 2006-08-02 2009-07-01 联华电子股份有限公司 单层多晶硅可电除可程序只读存储单元的制造方法
US7586792B1 (en) * 2006-08-24 2009-09-08 National Semiconductor Corporation System and method for providing drain avalanche hot carrier programming for non-volatile memory applications
KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
US7483310B1 (en) * 2006-11-02 2009-01-27 National Semiconductor Corporation System and method for providing high endurance low cost CMOS compatible EEPROM devices
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7755941B2 (en) * 2007-02-23 2010-07-13 Panasonic Corporation Nonvolatile semiconductor memory device
US7436710B2 (en) 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
JP4855514B2 (ja) * 2007-03-16 2012-01-18 富士通セミコンダクター株式会社 電源スイッチ回路及び半導体集積回路装置
US7663916B2 (en) 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
JP4455621B2 (ja) * 2007-07-17 2010-04-21 株式会社東芝 エージングデバイス
US8369155B2 (en) * 2007-08-08 2013-02-05 Hynix Semiconductor Inc. Operating method in a non-volatile memory device
JP2009049182A (ja) 2007-08-20 2009-03-05 Toyota Motor Corp 不揮発性半導体記憶素子
US7700993B2 (en) * 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
KR101286241B1 (ko) 2007-11-26 2013-07-15 삼성전자주식회사 최대 전압 선택회로
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US8576628B2 (en) * 2008-01-18 2013-11-05 Sharp Kabushiki Kaisha Nonvolatile random access memory
US7639536B2 (en) 2008-03-07 2009-12-29 United Microelectronics Corp. Storage unit of single-conductor non-volatile memory cell and method of erasing the same
US7800426B2 (en) 2008-03-27 2010-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Two voltage input level shifter with switches for core power off application
JP5266443B2 (ja) * 2008-04-18 2013-08-21 インターチップ株式会社 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ
US8344443B2 (en) 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US8218377B2 (en) * 2008-05-19 2012-07-10 Stmicroelectronics Pvt. Ltd. Fail-safe high speed level shifter for wide supply voltage range
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory
US8295087B2 (en) * 2008-06-16 2012-10-23 Aplus Flash Technology, Inc. Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS
KR101462487B1 (ko) * 2008-07-07 2014-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7983081B2 (en) 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8189390B2 (en) * 2009-03-05 2012-05-29 Mosaid Technologies Incorporated NAND flash architecture with multi-level row decoding
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
KR101020298B1 (ko) 2009-05-28 2011-03-07 주식회사 하이닉스반도체 레벨 시프터 및 반도체 메모리 장치
CN101650972B (zh) * 2009-06-12 2013-05-29 东信和平科技股份有限公司 智能卡的非易失性存储器数据更新方法
JP2011009454A (ja) * 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置
FR2952227B1 (fr) 2009-10-29 2013-09-06 St Microelectronics Rousset Dispositif de memoire du type electriquement programmable et effacable, a deux cellules par bit
EP2323135A1 (en) * 2009-11-12 2011-05-18 SiTel Semiconductor B.V. Method and apparatus for emulating byte wise programmable functionality into sector wise erasable memory
KR101071190B1 (ko) * 2009-11-27 2011-10-10 주식회사 하이닉스반도체 레벨 쉬프팅 회로 및 이를 이용한 비휘발성 반도체 메모리 장치
IT1397229B1 (it) * 2009-12-30 2013-01-04 St Microelectronics Srl Dispositivo di memoria ftp programmabile e cancellabile a livello di cella
WO2011097592A1 (en) * 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US8284600B1 (en) 2010-02-08 2012-10-09 National Semiconductor Corporation 5-transistor non-volatile memory cell
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
WO2011118076A1 (ja) 2010-03-23 2011-09-29 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
KR101653262B1 (ko) * 2010-04-12 2016-09-02 삼성전자주식회사 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템
US8217705B2 (en) 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
US8258853B2 (en) * 2010-06-14 2012-09-04 Ememory Technology Inc. Power switch circuit for tracing a higher supply voltage without a voltage drop
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8355282B2 (en) 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US9042174B2 (en) 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8279681B2 (en) 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell
US20120014183A1 (en) * 2010-07-16 2012-01-19 Pavel Poplevine 3 transistor (n/p/n) non-volatile memory cell without program disturb
US8044699B1 (en) * 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
KR101868332B1 (ko) * 2010-11-25 2018-06-20 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치
US8461899B2 (en) * 2011-01-14 2013-06-11 Stmicroelectronics International N.V. Negative voltage level shifter circuit
JP5685115B2 (ja) * 2011-03-09 2015-03-18 セイコーインスツル株式会社 電源切換回路
DE112012002622B4 (de) * 2011-06-24 2017-01-26 International Business Machines Corporation Aufzeichnungseinheit für lineare Aufzeichnung zum Ausführen optimalen Schreibens beim Empfangen einer Reihe von Befehlen, darunter gemischte Lese- und Schreibbefehle, sowie Verfahren und Programm für dessen Ausführung
US9455021B2 (en) 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
KR20130022743A (ko) * 2011-08-26 2013-03-07 에스케이하이닉스 주식회사 고전압 생성회로 및 이를 구비한 반도체 장치
US8999785B2 (en) * 2011-09-27 2015-04-07 Tower Semiconductor Ltd. Flash-to-ROM conversion
CN103078618B (zh) * 2011-10-26 2015-08-12 力旺电子股份有限公司 电压开关电路
JP2013102119A (ja) 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US8508971B2 (en) 2011-11-08 2013-08-13 Wafertech, Llc Semiconductor device with one-time programmable memory cell including anti-fuse with metal/polycide gate
US9165661B2 (en) * 2012-02-16 2015-10-20 Cypress Semiconductor Corporation Systems and methods for switching between voltages
US9048137B2 (en) 2012-02-17 2015-06-02 Flashsilicon Incorporation Scalable gate logic non-volatile memory cells and arrays
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
TWI467744B (zh) * 2012-03-12 2015-01-01 Vanguard Int Semiconduct Corp 單層多晶矽可電抹除可程式唯讀記憶裝置
US8787092B2 (en) 2012-03-13 2014-07-22 Ememory Technology Inc. Programming inhibit method of nonvolatile memory apparatus for reducing leakage current
US9390799B2 (en) * 2012-04-30 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cell devices and methods, having a storage cell with two sidewall bit cells
TWI469328B (zh) 2012-05-25 2015-01-11 Ememory Technology Inc 具可程式可抹除的單一多晶矽層非揮發性記憶體
TWI498901B (zh) * 2012-06-04 2015-09-01 Ememory Technology Inc 利用程式化禁止方法減少漏電流的非揮發性記憶體裝置
US9729145B2 (en) * 2012-06-12 2017-08-08 Infineon Technologies Ag Circuit and a method for selecting a power supply
KR101334843B1 (ko) * 2012-08-07 2013-12-02 주식회사 동부하이텍 전압 출력 회로 및 이를 이용한 네거티브 전압 선택 출력 장치
KR102038041B1 (ko) 2012-08-31 2019-11-26 에스케이하이닉스 주식회사 전원 선택 회로
CN104521146B (zh) * 2012-09-06 2017-09-22 松下知识产权经营株式会社 半导体集成电路
US9130553B2 (en) 2012-10-04 2015-09-08 Nxp B.V. Low/high voltage selector
JP5556873B2 (ja) * 2012-10-19 2014-07-23 株式会社フローディア 不揮発性半導体記憶装置
JP6053474B2 (ja) * 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
JP2014116547A (ja) 2012-12-12 2014-06-26 Renesas Electronics Corp 半導体装置
JP6078327B2 (ja) * 2012-12-19 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US8963609B2 (en) * 2013-03-01 2015-02-24 Arm Limited Combinatorial circuit and method of operation of such a combinatorial circuit
US9275748B2 (en) * 2013-03-14 2016-03-01 Silicon Storage Technology, Inc. Low leakage, low threshold voltage, split-gate flash cell operation
KR102095856B1 (ko) * 2013-04-15 2020-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 바디 바이어스 방법
US9197200B2 (en) 2013-05-16 2015-11-24 Dialog Semiconductor Gmbh Dynamic level shifter circuit
US9362374B2 (en) * 2013-06-27 2016-06-07 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9520404B2 (en) 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
CN103456359A (zh) * 2013-09-03 2013-12-18 苏州宽温电子科技有限公司 基于串联晶体管型的改进的差分架构Nor flash存储单元
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9019780B1 (en) * 2013-10-08 2015-04-28 Ememory Technology Inc. Non-volatile memory apparatus and data verification method thereof
KR20150042041A (ko) * 2013-10-10 2015-04-20 에스케이하이닉스 주식회사 전압발생기, 집적회로 및 전압 발생 방법
FR3012673B1 (fr) * 2013-10-31 2017-04-14 St Microelectronics Rousset Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
KR102072767B1 (ko) * 2013-11-21 2020-02-03 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
US9159425B2 (en) * 2013-11-25 2015-10-13 Stmicroelectronics International N.V. Non-volatile memory with reduced sub-threshold leakage during program and erase operations
KR102157875B1 (ko) * 2013-12-19 2020-09-22 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
JP6235901B2 (ja) * 2013-12-27 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
US9331699B2 (en) 2014-01-08 2016-05-03 Micron Technology, Inc. Level shifters, memory systems, and level shifting methods
KR20160132405A (ko) * 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103943570A (zh) * 2014-03-20 2014-07-23 上海华力微电子有限公司 一种一次性编程存储器中金属硅化物掩膜的制备方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
FR3021806B1 (fr) * 2014-05-28 2017-09-01 St Microelectronics Sa Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee
FR3021804B1 (fr) * 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
JP6286292B2 (ja) 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置
US20160006348A1 (en) 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
CN104112472B (zh) * 2014-07-22 2017-05-03 中国人民解放军国防科学技术大学 兼容标准cmos工艺的超低功耗差分结构非易失性存储器
CN104361906B (zh) * 2014-10-24 2017-09-19 中国人民解放军国防科学技术大学 基于标准cmos工艺的超低功耗非易失性存储器
US9514820B2 (en) * 2014-11-19 2016-12-06 Stmicroelectronics (Rousset) Sas EEPROM architecture wherein each bit is formed by two serially connected cells
JP6340310B2 (ja) 2014-12-17 2018-06-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびウェラブル装置
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
JP6457829B2 (ja) 2015-02-05 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置
CN104900266B (zh) * 2015-06-10 2018-10-26 上海华虹宏力半导体制造有限公司 Eeprom存储单元门极控制信号产生电路
US9799395B2 (en) 2015-11-30 2017-10-24 Texas Instruments Incorporated Sense amplifier in low power and high performance SRAM
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573869A (zh) * 2006-11-08 2009-11-04 精工电子有限公司 电压切换电路
CN105097033A (zh) * 2014-05-09 2015-11-25 力晶科技股份有限公司 非易失性半导体存储装置与写入方法

Also Published As

Publication number Publication date
TW201727838A (zh) 2017-08-01
JP2017130247A (ja) 2017-07-27
US20170206975A1 (en) 2017-07-20
CN106981492B (zh) 2020-10-20
CN108320772B (zh) 2020-07-10
JP6285001B2 (ja) 2018-02-28
US10038003B2 (en) 2018-07-31
EP3410440B1 (en) 2020-05-13
TW201828302A (zh) 2018-08-01
EP3196883B1 (en) 2019-09-04
TWI587455B (zh) 2017-06-11
US10096368B2 (en) 2018-10-09
TW201727649A (zh) 2017-08-01
JP6122531B1 (ja) 2017-04-26
CN108154898A (zh) 2018-06-12
US20170207230A1 (en) 2017-07-20
CN106981307B (zh) 2020-04-07
JP2017130646A (ja) 2017-07-27
JP2017139045A (ja) 2017-08-10
EP3196883A1 (en) 2017-07-26
CN108206186A (zh) 2018-06-26
US20170207228A1 (en) 2017-07-20
US9805776B2 (en) 2017-10-31
US9812212B2 (en) 2017-11-07
CN106981311A (zh) 2017-07-25
EP3196885B1 (en) 2019-03-27
EP3197051B1 (en) 2020-01-15
US10262746B2 (en) 2019-04-16
CN107017023A (zh) 2017-08-04
TWI613654B (zh) 2018-02-01
TW201740374A (zh) 2017-11-16
US10255980B2 (en) 2019-04-09
TWI621123B (zh) 2018-04-11
US20170206941A1 (en) 2017-07-20
US20170206976A1 (en) 2017-07-20
EP3196886B1 (en) 2021-03-31
US9786340B2 (en) 2017-10-10
CN106981309B (zh) 2020-02-14
JP6566975B2 (ja) 2019-08-28
EP3197051A1 (en) 2017-07-26
TW201727651A (zh) 2017-08-01
EP3196884B1 (en) 2021-08-04
US9792993B2 (en) 2017-10-17
CN107017023B (zh) 2020-05-05
TW201830665A (zh) 2018-08-16
US9847133B2 (en) 2017-12-19
EP3196886A1 (en) 2017-07-26
CN106981307A (zh) 2017-07-25
CN106981492A (zh) 2017-07-25
US20170206969A1 (en) 2017-07-20
JP6392379B2 (ja) 2018-09-19
US20170206970A1 (en) 2017-07-20
EP3196885A1 (en) 2017-07-26
TW201727632A (zh) 2017-08-01
CN106981311B (zh) 2019-08-30
TWI578322B (zh) 2017-04-11
CN106981299B (zh) 2019-10-18
CN108154898B (zh) 2021-02-02
TW201824520A (zh) 2018-07-01
TWI613672B (zh) 2018-02-01
EP3410440A1 (en) 2018-12-05
CN108320772A (zh) 2018-07-24
US9653173B1 (en) 2017-05-16
US9941011B2 (en) 2018-04-10
TWI613659B (zh) 2018-02-01
CN106981304A (zh) 2017-07-25
TWI646665B (zh) 2019-01-01
US20180190357A1 (en) 2018-07-05
CN108206186B (zh) 2020-10-13
US20170206968A1 (en) 2017-07-20
US20180261294A1 (en) 2018-09-13
TW201822212A (zh) 2018-06-16
JP2018101767A (ja) 2018-06-28
TW201737256A (zh) 2017-10-16
TWI641115B (zh) 2018-11-11
TWI614763B (zh) 2018-02-11
CN106981309A (zh) 2017-07-25
US20170206945A1 (en) 2017-07-20
CN106981299A (zh) 2017-07-25
TW201801084A (zh) 2018-01-01
EP3196884A1 (en) 2017-07-26
TWI630615B (zh) 2018-07-21
US9520196B1 (en) 2016-12-13
TWI618072B (zh) 2018-03-11
US10121550B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
CN106981304B (zh) 非易失性存储器的驱动电路
US9224490B1 (en) Voltage switch circuit
CN107026642B (zh) 用于在低电压下操作的发射器电路和接收器电路
US8368425B2 (en) Level shifter
US9633734B1 (en) Driving circuit for non-volatile memory
US9882566B1 (en) Driving circuit for non-volatile memory
CN109215702B (zh) 选择电路、可配置的存储器存储***及其操作方法
KR101505396B1 (ko) 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로
US8922273B2 (en) Internal voltage generator
US8531229B2 (en) Level shifting circuit
US8791722B2 (en) Output buffer, operating method thereof and devices including the same
KR20160121246A (ko) 전원 제어장치
US8283971B2 (en) Internal voltage generation circuit and semiconductor apparatus using the same
JP2008118582A (ja) 電圧切替回路
KR20160025938A (ko) 전원 제어장치
KR100801031B1 (ko) 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법
US20180069552A1 (en) Low power general purpose input/output level shifting driver
JP2004040262A (ja) レベルシフタ、半導体集積回路及び情報処理システム
US20120044009A1 (en) Level-Shifting Latch
US20130222036A1 (en) Voltage level converting circuit
KR102050013B1 (ko) 스위칭가능 파워 서플라이
US10103732B1 (en) Low power voltage level shifter circuit
CN107086045B (zh) 产生施加给非易失性存储单元的电压的电压供应器件
US8779842B2 (en) Voltage output circuit and apparatus for selectively outputting negative voltage using the same
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant