JP5422886B2 - 半導体装置 - Google Patents
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Description
請求項2記載の発明は、前記不揮発性半導体メモリ素子の前記第1のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が1:8であることを特徴とする。
請求項4記載の発明は、前記不揮発性半導体メモリ素子の前記第1のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が1:8であることを特徴とする。
[実施形態1]
図1(a)に、本発明の実施の形態である不揮発性半導体メモリ素子を構成する1個のトランジスタの平面図を、(b)には断面図を、(c)には等価回路図を示す。図1(a)〜(c)に示す不揮発性半導体メモリ素子は、1層ポリシリコンのセル構造を用いて半導体基板SUB(電位Vsub)上に形成されたフローティングゲートFG、ドレインD及びソースSから構成される。このフローティングゲートFGが電荷保持領域となるものであり、電極は設けられておらず、基板SUB上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートFGが形成されている。また、ドレインD及びソースSは、それぞれ基板SUB上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図6に、図1などを参照して説明した実施形態1の応用例を示す。図6(a)はこの実施の形態の不揮発性半導体メモリ素子(以下ではメモリセルとも称する)の平面図、(b)は等価回路を示す。図1に示すトランジスタと同じフローティングゲートを有するフローティングゲートトランジスタ1と、フローティングゲートトランジスタ1を選択又は非選択するためのセレクトトランジスタである2との直列接続された構成である。セレクトトランジスタ2のゲート(セレクトゲートと称する)SGの電位を制御することで、この不揮発性半導体メモリ素子を構成するフローティングゲートトランジスタ1の選択、非選択を決定する。セレクトトランジスタ2のドレインをD端子、フローティングゲートトランジスタ1のソースをS端子とし、さらに、セレクトトランジスタ2のゲート電位をVSG、D端子の電位をVD、S端子の電位をVSとして、消去、書き込み、“0”読み出し、“1”読み出し、及びトランジスタ1を非選択とする場合の動作を図7に示す。選択される場合は、セレクトゲートSGに例えば書き込み、消去時は10V、読み出し時は3Vを印加してトランジスタ2を十分オンさせる。基本的な動作は図5と同じである。また、非選択の場合は、SGを0Vにする。
図8には、図6の不揮発性半導体メモリ素子をメモリアレイに構成した実施形態を示す。M11は図6のフローティングゲートトランジスタ1とセレクトトランジスタ2を直列接続して構成したひとつの不揮発性半導体メモリ素子である。100はM11と同じ不揮発性半導体メモリ素子がm×n個で構成されるマトリックスアレイを示す。不揮発性半導体メモリ素子M11〜Mmnの各セレクトトランジスタ2のドレインはビット線Bit1〜Bitnに接続され、すべてのフローティングゲートトランジスタ1のソースは、共通ソースSに接続される。また、各セレクトトランジスタ2のセレクトゲートは行デコーダ300の出力WL1〜WLmに接続される。200はBit1〜Bitnをトランジスタ201〜20nで選択するカラムゲート、300は、行線WL1〜WLmを選択する行デコーダ、400はカラムゲート200の各トランジスタ201〜20nを列線C1〜Cnで選択する列デコーダ、500は入力データDinに応じてデータ線Dataに書き込み、消去の電圧を印加する書き込み/消去制御回路、600はデータ線Data上に現れる不揮発性半導体メモリ素子M11〜Mmnのデータを読み出すためのセンスアンプであり、不揮発性半導体メモリ素子M11〜Mmnの各メモリセルのデータDoutを出力する。
図11にさらに別の実施形態を示す。図8の実施形態のソースSを行方向に分離してソース線S1〜Smとしたものである。すなわち、この実施の形態では、図8のマトリックスアレイ100に対して、各メモリセルM11〜Mmnのソースを行ごとに分離してソース線S1〜Smとしたマトリックスアレイ100aを用いている。図12に動作を示す。
図13に、図8に示す実施形態3の変形して、書き込み、消去が同時に行えるようにした別の実施形態を示す。この実施の形態では、図8のマトリックスアレイ100に対して、各メモリセルM11〜Mmnのソースを列ごとに分離してソース線S1〜Snとしたマトリックスアレイ100bを用いている。またこの実施の形態のカラムゲート200bには、各ソース線S1、S2、…、SnとVS線とを接続・非接続するトランジスタ711、712、…、71nと、各ビット線Bit1、Bit2、…、BitnとVE線とを接続・非接続するトランジスタ721、722、…、72nと、各ビット線Bit1、Bit2、…、BitnとVW/R線とを接続・非接続するトランジスタ731、732、…、73nとが設けられている。
S…ソース
FG…フローティングゲート
SG…セレクトゲート
M11〜Mmn…不揮発性半導体メモリ素子(メモリセル)
1…フローティングゲートトランジスタ
2…セレクトトランジスタ
100、100a、100b…マトリックスアレイ
200、200b…カラムゲート
300…行デコーダ
400、400b…列デコーダ
500…書き込み/消去制御回路
500b…カラム電圧制御回路
Claims (4)
- 半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第1のトランジスタと、前記第1のトランジスタと直列接続され、オン又はオフすることで前記第1のトランジスタの選択又は非選択を制御する第2のトランジスタとからなる不揮発性半導体メモリ素子であって、
前記第2のトランジスタをオン状態として、前記第1のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
前記第1のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第1のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、
複数の前記第1のトランジスタのソースを行毎に接続する複数のソース線と、
複数の前記第2のトランジスタのゲートを行毎に接続する複数の行線と、
複数の前記第2のトランジスタのドレインを列毎に接続する複数のビット線と、
前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ビット線を選択する列線選択手段と、
前記行線を選択する行線選択手段と、
前記列線選択手段によって選択されたビット線に所定の電圧を印加する電圧印加手段と、
前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段と
を備え、
前記ソース線に印加する電圧を書き込み時と消去時で同一とし、書き込み時に前記不揮発性半導体メモリ素子の第2のトランジスタのドレインに接続されたビット線と第1のトランジスタのソースに接続されたソース線との間に電圧を印加し、消去時に前記不揮発性半導体メモリ素子の第2のトランジスタのドレインに接続されたビット線を開放として第1のトランジスタのソースに接続されたソース線と前記半導体基板間に電圧を印加する
ことを特徴とする半導体装置。 - 前記不揮発性半導体メモリ素子の前記第1のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が1:8である
ことを特徴とする請求項1に記載の半導体装置。 - 半導体基板上に形成されたフローティングゲート、ドレイン及びソースからなる第1のトランジスタと、前記第1のトランジスタと直列接続され、オン又はオフすることで前記第1のトランジスタの選択又は非選択を制御する第2のトランジスタとからなる不揮発性半導体メモリ素子であって、
前記第2のトランジスタをオン状態として、前記第1のトランジスタのソース・ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、
前記第1のトランジスタのフローティングゲートに蓄積された電荷の消去時に、前記半導体基板と前記第1のトランジスタのドレイン又はソース間に電圧を印加し、バンド・バンド間によるホットホールを前記半導体基板中に発生させ、該ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子を、複数個、行及び列方向に配列したマトリックスアレイと、
複数の前記第1のトランジスタのソースを列毎に接続する複数のソース線と、
複数の前記第2のトランジスタのゲートを行毎に接続する複数の行線と、
複数の前記第2のトランジスタのドレインを列毎に接続する複数のビット線と、
前記各ソース線及び前記各ビット線に接続された複数のトランジスタを複数の列線によって選択することで前記各ソース線及び前記各ビット線を選択する列線選択手段と、
前記行線を選択する行線選択手段と、
前記列線選択手段によって選択されたソース線及びビット線に所定の電圧を印加する電圧印加手段と、
前記列線選択手段及び行線選択手段によって選択された不揮発性半導体メモリ素子のフローティングゲートに蓄積された電荷の状態を読み出す読み出し手段と
を備え、
書き込み時に、前記不揮発性半導体メモリ素子の前記第2のトランジスタのドレインに接続されたビット線に所定の書込電圧を印加し、前記第1のトランジスタのソースに接続されたソース線を接地し、前記第2のトランジスタのドレインと前記第1のトランジスタのソースとの間に電圧を印加し、消去時に、前記不揮発性半導体メモリ素子の第2のトランジスタのドレインに接続されたビット線に所定の消去電圧を印加し、前記第1のトランジスタのソースに接続されたソース線を開放し、前記第1のトランジスタのドレインと前記半導体基板との間に電圧を印加する
ことを特徴とする半導体装置。 - 前記不揮発性半導体メモリ素子の前記第1のトランジスタ構成において、前記フローティングゲートと前記ソース又は前記ドレイン間の容量と前記フローティングゲートとチャネル間の容量との比が1:8である
ことを特徴とする請求項3に記載の半導体装置。
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