JP6053474B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP6053474B2
JP6053474B2 JP2012259128A JP2012259128A JP6053474B2 JP 6053474 B2 JP6053474 B2 JP 6053474B2 JP 2012259128 A JP2012259128 A JP 2012259128A JP 2012259128 A JP2012259128 A JP 2012259128A JP 6053474 B2 JP6053474 B2 JP 6053474B2
Authority
JP
Japan
Prior art keywords
transistor
memory
region
source
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012259128A
Other languages
English (en)
Other versions
JP2014107406A5 (ja
JP2014107406A (ja
Inventor
谷口　泰弘
泰弘 谷口
奥山　幸祐
幸祐 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to JP2012259128A priority Critical patent/JP6053474B2/ja
Priority to US14/647,009 priority patent/US9646979B2/en
Priority to PCT/JP2013/079512 priority patent/WO2014083997A1/ja
Priority to TW102139904A priority patent/TWI582909B/zh
Publication of JP2014107406A publication Critical patent/JP2014107406A/ja
Publication of JP2014107406A5 publication Critical patent/JP2014107406A5/ja
Application granted granted Critical
Publication of JP6053474B2 publication Critical patent/JP6053474B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、不揮発性半導体記憶装置に関し、例えばデータを書き込む際にソースサイド注入（SSI：Source Side Injection）によりフローティングゲートに電荷を注入する不揮発性半導体記憶装置に適用して好適なものである。
近年、標準的なCMOS（Complementary Metal Oxide Semiconductor）プロセスにより容易に製造できる不揮発性半導体記憶装置の研究が盛んに行われている。このような不揮発性半導体記憶装置は、データを書き込む際の書き込み手法により大きく分類することができ、主なものとして、FN（Fowler Nordheim）トンネル注入と、チャネルホットエレクトロン注入と、ソースサイド注入とが知られている。
これらの書き込み手法の中でソースサイド注入は、チャネルのソース領域でホットキャリアを得てこれをフローティングゲートに注入する方式であり、例えば特許文献1に示すものが知られている。このようなソースサイド注入によるデータの書き込みは、比較的低電圧で行うことができ、書き込み時における消費電力も低減できることが知られており、LSIにおいて混載によるメリットが期待されている。
特公平7-60864号公報
しかしながら、ソースサイド注入によってデータを書き込む不揮発性半導体記憶装置としては、特許文献1に示すように、ゲートとなるポリシリコンを重ねた2層ポリシリコン構造が一般的であり、例えば単層ポリシリコン構造でソースサイド注入によるデータ書き込みを行う不揮発性半導体記憶装置については未だ研究段階にある。
そこで、本発明は以上の点を考慮してなされたもので、単層ゲート構造でもソースサイド注入によってフローティングゲートに電荷を注入し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の不揮発性半導体記憶装置は、フローティングゲートを備えた単層ゲート構造のメモリトランジスタと、スイッチゲート電極を備えた単層ゲート構造のスイッチトランジスタとを有するメモリセルを備え、前記メモリセルは、前記メモリトランジスタの一端のメモリセルトランジスタ一端側ソースドレイン領域にソース線が接続されているとともに、前記スイッチトランジスタの一端のスイッチトランジスタ一端側ソースドレイン領域にビット線が接続されており、前記メモリトランジスタの他端と前記スイッチトランジスタの他端とが他端側ソースドレイン領域を介して電気的に接続され、該メモリトランジスタおよび該スイッチトランジスタが直列に配置された構成を有し、前記メモリトランジスタは、前記フローティングゲートの下部領域と前記他端側ソースドレイン領域との間に、前記フローティングゲートの下部領域と前記メモリセルトランジスタ一端側ソースドレイン領域との間の抵抗値よりも高い抵抗値を有する高抵抗領域を備えることを特徴とする。
本発明によれば、メモリトランジスタおよびスイッチトランジスタを全て単層ゲート構造としつつも、データ書き込み時、ソース線からメモリトランジスタの一端に高電圧が印加され、かつビット線からスイッチトランジスタの一端に低電圧が印加されてオン状態になることで、ソース線およびビット線間にあるメモリトランジスタの高抵抗領域で電圧降下を生じさせて強電界を発生させ、この強電界を利用してソースサイド注入によって電荷をフローティングゲートに注入し得る。
本発明の不揮発性半導体記憶装置の回路構成を示す回路図である。 図１に示したメモリセルの回路構成のレイアウトを示す概略図である。 図２に示すA-A´部分の断面構造、B-B´部分の断面構造を示す側断面図である。 データの読み出し時における各部位の電圧値を示す回路図である。 データの消去時における各部位の電圧値を示す回路図である。 他の実施の形態による不揮発性半導体記憶装置の回路構成を示す回路図である。 図６に示したメモリセルの回路構成のレイアウトを示す概略図である。 図７に示すA-A´部分の断面構造、C-C´部分の断面構造を示す側断面図である。 ＳＲＡＭセルを備えたメモリセルの回路構成を示す回路図である。 図９に示すメモリセルにおいて、データのプログラム時、消去時、データロード時、書き込み時、読み出し時、およびVthモニターロード時における各部位の電圧値を示す表である。 他の実施の形態による不揮発性半導体記憶装置の断面構造を示す側断面図である。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）不揮発性半導体記憶装置の回路構成
図１において、1は例えば4つのメモリセル2a,2b,2c,2dが2行2列に配置された不揮発性半導体記憶装置を示し、これらメモリセル2a,2b,2c,2dのうち例えば任意に選択されたメモリセル2aに対しソースサイド注入によってデータを書き込み得るようになされている。この場合、不揮発性半導体記憶装置1は、2本のビット線BL1,BL2が設けられているとともに、2本のワード線WL1,WL2が設けられており、ビット線BL1,BL2およびワード線WL1,WL2が交差する位置にメモリセル2a,2b,2c,2dが配置されている。
また、不揮発性半導体記憶装置1は、イレース線（消去線）ELがメモリセル2a,2b,2c,2dに接続されており、当該イレース線ELによって各メモリセル2a,2b,2c,2dに所定の電圧を一律に印加し得るようになされている。さらに、不揮発性半導体記憶装置1は、ソース線SLがメモリセル2a,2b,2c,2dに接続されており、当該ソース線SLによって各メモリセル2a,2b,2c,2dに所定の電圧を一律に印加し得るようになされている。
この実施の形態の場合、これらメモリセル2a,2b,2c,2dは全て同一構成を有していることから、説明の重複を避けるため、以下1つのメモリセル2aに着目して説明する。メモリセル2aは、Ｎ型ＭＯＳのメモリＭＯＳトランジスタ（以下、メモリトランジスタと呼ぶ）MGA1と、Ｐ型ＭＯＳのイレース（消去）ＭＯＳトランジスタ（以下、イレーストランジスタと呼ぶ）MGA2と、Ｎ型ＭＯＳのスイッチＭＯＳトランジスタ（以下、スイッチトランジスタと呼ぶ）SGAとを備えており、メモリトランジスタMGA1およびイレーストランジスタMGA2で1つのフローティングゲートFGを共有している。
フローティングゲートFGは、メモリトランジスタMGA1およびイレーストランジスタMGA2の各活性領域（後述する）に延在しており、メモリトランジスタMGA1のゲート電極MG1と、イレーストランジスタMGA2のイレースゲート電極MG2となり得る。また、メモリセル2aは、他のメモリセル2b,2c,2dにも接続されているソース線SLがメモリトランジスタMGA1の一端に接続されているとともに、同じく他のメモリセル2b,2c,2dにも接続されているイレース線ELがイレーストランジスタMGA2の一端に接続されている。
スイッチトランジスタSGAには、一方向に並ぶ他のメモリセル2cにも接続されたビット線BL1が一端に接続され、他方向に並ぶ他のメモリセル2bにも接続されたワード線WL1がスイッチゲート電極SGに接続されており、ビット線BL1およびワード線WL1の電圧差によりオンオフ動作し得るようになされている。また、スイッチトランジスタSGAは、他端がメモリトランジスタMGA1の他端と電気的に接続されており、メモリトランジスタMGA1と直列に配置されている。
なお、イレーストランジスタMGA2の他端は後述する第2活性領域と短絡（ショート）している。また、図１では、メモリトランジスタMGA1のゲート電極MG1の面積が、イレーストランジスタMGA2のイレースゲート電極MG2の面積よりも大きく形成されており、メモリトランジスタMGA1のゲート電極MG1の面積を大きくした分だけ、メモリトランジスタMGA1からの電位がフローティングゲートFGへ伝わり易くなり、データを書き込む際、当該メモリトランジスタMGA1にて大容量の電流を発生させ、活性領域からフローティングゲートFGへ多くの電荷を注入し得るようになされている。
ここで、図２は、図１に示したメモリセル2aの回路構成を実現するレイアウトの一例を示す概略図である。この場合、メモリセル2aには、例えばＰ型の第1活性領域ER1が形成されており、フローティングゲートFGを構成するメモリトランジスタMGA1のゲート電極MG1と、スイッチトランジスタSGAのスイッチゲート電極SGとが第1活性領域ER1に配置され、これらメモリトランジスタMGA1およびスイッチトランジスタSGAが直列に配置されている。また、メモリセル2aには、例えばＮ型の第2活性領域ER2が形成されており、メモリトランジスタMGA1のゲート電極MG1に接続されたイレーストランジスタMGA2のイレースゲート電極MG2が第2活性領域ER2に配置されている。
ここで、図３は、図２のA-A´部分（図３中、右側）およびB-B´部分（図３中、左側）の側断面構成を示す断面図である。スイッチトランジスタSGAは、第1活性領域ER1にソースドレイン領域SD2,SD3が間隔を空けて形成された構成を有し、このうち一端となるソースドレイン領域SD3にビット線BL1が接続されている。また、ソースドレイン領域SD2,SD3間の第1活性領域ER1上面には、これらソースドレイン領域SD2,SD3の側面と接するようにエクステンション領域ET3,ET4が形成され、エクステンション領域ET3,ET4間にチャネル領域CH3が形成されている。スイッチトランジスタSGAは、エクステンション領域ET3,ET4間のチャネル領域上にゲート酸化膜G3を介してスイッチゲート電極SGを有しており、当該スイッチゲート電極SGにワード線WL1が接続された構成を有する。また、各エクステンション領域ET3,ET4の上面には、スイッチゲート電極SGの側面を覆うサイドウォールSWが形成されている。
一方、メモリトランジスタMGA1は、ソースドレイン領域SD2をスイッチトランジスタSGAと共有しており、隣接するスイッチトランジスタSGAと直列に配置されている。また、メモリトランジスタMGA1は、このソースドレイン領域SD2と所定間隔を空けて第1活性領域ER1に形成されたソースドレイン領域SD1を有し、この一端のソースドレイン領域SD1にソース線SLが接続された構成を有しており、当該ソース線SLを介してソースドレイン領域SD1に書き込み電圧等が印加され得る。
これに加えて、このメモリトランジスタMGA1には、一端のソースドレイン領域SD1の側面に接したエクステンション領域ET1と、他端のソースドレイン領域SD2の側面に接したエクステンション領域（以下、低濃度不純物エクステンション領域と呼ぶ）ET2とが第1活性領域ER1の上面に形成されている。また、メモリトランジスタMGA1には、エクステンション領域ET1および低濃度不純物エクステンション領域ET2間の第1活性領域ER1上面にゲート酸化膜G1を介してフローティングゲートFGとなるゲート電極MG1が形成されており、エクステンション領域ET1および低濃度不純物エクステンション領域ET2の各上面にゲート電極MG1の両側面を覆うサイドウォールSWが形成されている。
ここで本発明は、メモリトランジスタMGA1において、スイッチトランジスタSGA側のサイドウォール下部領域（フローティングゲートFGの下部領域と、他端側のソースドレイン領域SD2との間の領域）に形成された低濃度不純物エクステンション領域ET2が、フローティングゲートFGの下部領域および一端側のソースドレイン領域SD1間にあるエクステンション領域ET1よりも不純物濃度が低濃度に選定され、低濃度不純物エクステンション領域ET2がソース線SL側のエクステンション領域ET1の抵抗値よりも高い抵抗値を有している点に特徴を有する。この実施の形態の場合、高抵抗領域としての低濃度不純物エクステンション領域ET2は、不純物ドープ量が1E18/cm3以下であることが好まい。
このような構成を有するメモリトランジスタMGA1は、後述するデータ書き込み時に、ソース線SLおよびビット線BL1間で大きな電位差が生じたとき、抵抗値を高くした低濃度不純物エクステンション領域ET2で最も大きな電位降下が生じ得るようになされている。
また、これに加えてこの実施の形態の場合、エクステンション領域ET1および低濃度不純物エクステンション領域ET2間の第1活性領域ER1上面には、エクステンション領域ET1の側面と接するデプリート型チャネル領域CH1と、このデプリート型チャネル領域CH1および低濃度不純物エクステンション領域ET2に両端が接するエンハンスメント型のチャネル領域CH2とが形成されている点にも特徴を有する。デプリート型チャネル領域CH1は、例えばヒ素やリン等の不純物がドープされてデプリート状態となっている。一方、このデプリート型チャネル領域CH1と隣接するチャネル領域CH2はボロン等の不純物がドープされてエンハンスメント状態になっている。このような構成を有するメモリトランジスタMGA1は、後述するデータ書き込み時に、ソース線SLからソースドレイン領域SD1に書き込み電圧が印加されたとき、デプリート型チャネル領域CH1およびゲート電極MG1の電圧が相乗的に上昇してゆき、最終的に低濃度不純物エクステンション領域ET2の末端に印加される電圧値をソース線SLに印加された電圧値まで上昇させ得るようになされている（詳細については後述する）。
因みに、イレーストランジスタMGA2は、図３に示すように、第1活性領域ER1とは別に形成された第2活性領域ER2にソースドレイン領域SD4,SD5が間隔を空けて形成された構成を有し、このうち少なくとも一端側のソースドレイン領域SD4にイレース線ELが接続されている。ソースドレイン領域SD4,SD5間の第2活性領域ER2上面には、当該ソースドレイン領域SD4の側面と接するようにエクステンション領域ET5が形成されているとともに、他端のソースドレイン領域SD5にも側面と接するようにエクステション領域ET6が形成されている。また、イレーストランジスタMGA2には、エクステンション領域ET5,ET6間のチャネル領域上にゲート酸化膜G2を介してフローティングゲートFGとなるイレースゲート電極MG2が形成されており、当該イレースゲート電極MG2がメモリトランジスタMGA1のゲート電極MG1と接続されている。なお、これらエクステンション領域ET5,ET6の上面には、イレースゲート電極MG2の両側面を覆うようにしてサイドウォールSWが形成されている。
（２）データの書き込み動作
次に本発明の不揮発性半導体記憶装置1においてデータの書き込み動作について以下説明する。図１は、複数のメモリセル2a,2b,2c,2dのうち、1行1列目のメモリセル2aにのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、データの書き込みが行われるメモリセル2aを選択メモリセル3aと呼び、データの書き込みを行わないメモリセル2b,2c,2dを非選択メモリセル3bと呼ぶ。
この場合、図１に示すように、不揮発性半導体記憶装置1は、データ書き込み時、イレース線ELに0[V]の低電圧が印加されるとともに、ソース線SLに高電圧の6[V]の書き込み電圧が印加され得る。これにより不揮発性半導体記憶装置1は、メモリセル2a,2b,2c,2dの各イレーストランジスタMGA2にイレース線ELから0[V]の電圧が一律に印加されるとともに、メモリセル2a,2b,2c,2dの各メモリトランジスタMGA1にソース線SLから6[V]の書き込み電圧が一律に印加され得る。
一方、選択メモリセル3aのスイッチトランジスタSGAには、ワード線WL1からスイッチゲート電極SGに1.5[V]が印加されるとともに、ビット線BL1から一端に0[V]の書き込み電圧が印加されてオン状態となり得る。図３に示すように、スイッチトランジスタSGAは、オン状態になると、メモリトランジスタMGA1と共有しているソースドレイン領域SD2がビット線BL1と同じ0[V]となる。この際、スイッチトランジスタSGAと直列に配置されたメモリトランジスタMGA1では、ソース線SLから一端のソースドレイン領域SD1に6[V]の書き込み電圧が印加され、チャネル電位が上昇してゆき、チャネル領域CH2が書き込み電圧まで上昇し得る。
実際上、この実施の形態の場合、メモリトランジスタMGA1は、エクステンション領域ET1の側面と接するようにデプリート型チャネル領域CH1が形成されていることから、データ書き込み時、デプリート型チャネル領域CH1においてデプリート状態の閾値電圧Vth（Vth＜0）までチャネル電圧が上昇し得るようになされている。例えばフローティングゲートFGとなるゲート電極MG1に電荷がなく、デプリート型チャネル領域CH1の濃度が閾値電圧Vthで‐2[V]とした場合には、データ書き込み時、ソース線SLに6[V]が印加されると、先ずデプリート型チャネル領域CH1が2[V]まで上昇し得る。そのときゲート電極MG1の電位は、容量結合によりデプリート型チャネル領域CH1の電位に比例して上昇する。
例えば、ゲート電極MG1の全容量に対する容量比（ゲート電極MG1およびデプリート型チャネル領域CH1間の容量比）が0.5とした場合、ゲート電極MG1は、デプリート型チャネル領域CH1が電圧2[V]まで上昇することで、その電位が0[V]から1[V]に上昇する。なお、この際、容量比が大きいほどゲート電極MG1の電圧上昇の効率が良くなることからメモリトランジスタMGA1のゲート電極MG1の面積を、イレーストランジスタMGA2のイレースゲート電極MG2よりも大きく形成することが望ましい。
次いで、メモリトランジスタMGA1では、ゲート電極MG1の電位が上昇して1[V]となると、デプリート型チャネル領域CH1に印加できる許容電位も上昇し、デプリート型チャネル領域CH1の電位が更に1[V]上昇して3[V]となる。これによりメモリトランジスタMGA1のゲート電極MG1の電位は、容量結合によりデプリート型チャネル領域CH1の電位に比例して変化し、デプリート型チャネル領域CH1が電圧3[V]となることで、電位が1[V]から1.5[V]に上昇する。
メモリトランジスタMGA1では、デプリート型チャネル領域CH1がゲート電極MG1の電位に相乗して上昇してゆき、更にチャネル領域CH2もオン状態となればその電位も容量結合に寄与し、ゲート電極MG1の電位が更に上昇して、最終的にはチャネル領域CH2の電位がソース線SLに印加された6[V]に近い値にまで到達し得る。
これにより低濃度不純物エクステンション領域ET2では、チャネル領域CH2と接する端部が書き込み電圧である6[V]となるとともに、ソースドレイン領域SD2と接する端部が0[V]となり、両端に6[V]の高い電圧差が生じて強電界が発生する。これによりメモリトランジスタMGA1では、低濃度不純物エクステンション領域ET2で発生した強電界により低濃度不純物エクステンション領域ET2内の電荷を加速させ、当該電荷から発生した2次電荷の一部をフローティングゲートFGとなるゲート電極MG1に注入させ得る。その結果、選択メモリセル3aでは、フローティングゲートFG中に電荷が蓄積して、データが書き込まれた状態となり得る。
このように選択メモリセル3aでは、メモリトランジスタMGA1のゲート電極MG1や、イレーストランジスタMGA2のイレースゲート電極MG2、スイッチトランジスタSGAのスイッチゲート電極SGを全て単層で設けた単層ゲート構造としつつ、データ書き込み時、低濃度不純物エクステンション領域ET2にて強電界を発生させることで、この強電界によって電荷をフローティングゲートFGに注入し得、単層ゲート構造でソースサイド注入によるデータ書き込みを実現し得る。
また、低濃度不純物エクステンション領域ET2では、不純物濃度を低濃度として高い抵抗値を有しており、データ書き込み時、大きな電圧降下が生じるものの、隣接するソースドレイン領域SD2を0[V]近くまで抑えることができ、スイッチトランジスタSGAに高電圧の書き込み電圧が印加されることを防止し得るようになされている。かくして、スイッチトランジスタSGAは、ゲート酸化膜G3の膜厚を、メモリトランジスタMGA1のゲート酸化膜G1（膜厚7[nm]程度）のように厚くする必要がなく、例えば膜厚を3〜4[nm]と薄く形成し得、不揮発性メモリで一般的に用いられているゲート酸化膜が薄いコアＭＯＳをそのまま用いることができる。
因みにこのとき、図１に示したように、不揮発性半導体記憶装置1では、非選択メモリセル3bだけが接続されているビット線BL2に1.5［V］の書き込み禁止電圧が印加されるとともに、非選択メモリセル3bだけが接続されているワード線WL2に0[V]の電圧が印加される。これによりこのビット線BL2に接続された非選択メモリセル3b（メモリセル2b,2d）では、スイッチトランジスタSGAのスイッチゲート電極SGにワード線WL1,WL2から1.5[V]または0[V]が印加され、ビット線BL2からスイッチトランジスタSGAの一端に1.5[V]が印加されることで当該スイッチトランジスタSGAがオフ状態となり、メモリトランジスタMGA1の低濃度不純物エクステンション領域ET2において電荷が加速されることはなく、電荷がフローティングゲートFGに注入され得ない。
また、0[V]の書き込み電圧が印加されるビット線BL1に接続された非選択メモリセル3b（メモリセル2c）でも、スイッチトランジスタSGAのスイッチゲート電極SGにワード線WL2から0[V]が印加されることからスイッチトランジスタSGAがオフ状態となり、メモリトランジスタMGA1の低濃度不純物エクステンション領域ET2において電荷が加速されることはなく、電荷がフローティングゲートFGに注入され得ない。
かくして、この不揮発性半導体記憶装置1では、非選択メモリセル3bのスイッチトランジスタSGAをオフさせることで非選択メモリセル3bのフローティングゲートFGに電荷が注入されることがなく、所望の選択メモリセル3aのフローティングゲートFGにだけソースサイド注入により電荷を注入してデータを書き込むことができる。
ここで、上述した実施の形態においては、メモリトランジスタMGA1のチャネル層に、デプリート型チャネル領域CH1の他、エンハンスメント型のチャネル領域CH2をも形成するようにした場合について述べたが、本発明はこれに限らず、例えばメモリトランジスタMGA1のチャネル層全てをデプリート型チャネル領域CH1で形成するようにしてもよい。但し、デプリート型チャネル領域CH1をチャネル層全域に形成した場合には、短チャネル効果を考慮して、ゲート電極MG1のゲート長を長くする必要がある。
またチャネル全体をデプリート型にする場合においても、エクステンション領域ET1に近い側のチャネル濃度と、低濃度不純物エクステンション領域ET2に近い側のチャネル濃度を変更してもよい。
なお、デプリート型チャネル領域CH1とエンハンスメント型のチャネル領域CH2とを形成する場合には、デプリート型チャネル領域CH1をチャネル領域CH2よりもチャネル長方向に長く選定することが好ましく、例えばゲート全長においてデプリート型チャネル領域CH1：チャネル領域CH2が、Ｘ：１（Ｘ＞１）が望ましい。このようにデプリート型チャネル領域CH1をチャネル領域CH2よりもチャネル長方向に長く選定した場合には、書込み動作時のフローティング電位がより上昇するため、チャネル領域でのソース電位の下降が低減され、低濃度不純物エクステンション領域ET2で発生する電界をより高めることによりインジェクションの効率をより高めることができる。
（３）データの読み出し動作
次に、不揮発性半導体記憶装置1において、データを読み出す際の電圧印加について以下説明する。図１との対応部分に同一符号を付して示す図４は、メモリセル2a,2b,2c,2dのうち、1行目のメモリセル2a,2bのデータを読み出す際の各部位の電圧値を示している。なお、ここでは、データを読み出すメモリセル2a,2bを読み出しメモリセル6aと呼び、データを読み出さないメモリセル2c,2dを非読み出しメモリセル6bと呼ぶ。また、この場合、メモリセル2a,2b,2c,2dのうちメモリセル2bにだけデータが書き込まれ、その他のメモリセル2a,2c,2dにはデータが書き込まれていないものとする。さらに、ここでは、フローティングゲートFGに電荷が蓄積された状態（データが書き込まれているとき）を例えば「0」とし、フローティングゲートFGに電荷が蓄積されてない状態（データが書き込まれていないとき）を「1」とする。
この場合、不揮発性半導体記憶装置1は、読み出しメモリセル6aに接続されたビット線BL1,BL2に、例えば1.5[V]の読み出し電圧を印加してプリチャージするとともに、読み出しメモリセル6aに接続されたワード線WL1に1.5[V]を印加し、スイッチトランジスタSGAをオン状態とし、これらビット線BL1,BL2の読み出し電圧の変化を基にデータの書き込み有無を判断し得る。
例えば、フローティングゲートFGに電荷が蓄積された（データが書き込まれた）読み出しメモリセル6a（メモリセル2b）では、メモリトランジスタMGA1がオフ動作し、ビット線BL2での読み出し電圧が1.5[V]のままとなる。一方、フローティングゲートFGに電荷が蓄積されていない（データが書き込まれていない）他方の読み出しメモリセル6a（メモリセル2a）では、メモリトランジスタMGA1がオン動作し、これによりビット線BL1の読み出し電圧が変化し1.5[V]よりも低い電圧値（例えば0[V]）になる。不揮発性半導体記憶装置1は、ビット線BL1,BL2の読み出し電圧の変化を検知し、読み出し電圧が変化しない1.5[V]のビット線BL2を「0」とし、読み出し電圧が変化した他方のビット線BL1を「1」とし、読み出し情報を確定し得る。
（４）データの消去動作
次に、この不揮発性半導体記憶装置1において、メモリセル2a,2b,2c,2dのデータを消去する際の電圧印加について以下説明する。不揮発性半導体記憶装置1におけるデータの消去動作としては、例えばバンド間トンネル電流に起因するホール注入を用いた消去方法や、フローティングゲートFGとなるメモリトランジスタMGA1のゲート電極MG1エッジおよびソースドレイン領域SD1,SD2（図３）間のエッジトンネル放出を用いた消去方法、チャネル層全面を用いたFNトンネル放出を用いた消去方法等、フローティングゲートFGから電子を放出させるか、或いはフローティングゲートFGに正孔（ホール）を注入する技術であれば種々の消去方法を用いても良い。
図１との対応部分に同一符号を付して示す図５は、このうちバンド間トンネル電流に起因するホール注入を用いた場合について各部位の電圧値を示しており、この場合、イレーストランジスタMGA2を用い、イレース線ELに正電圧の消去電圧7[V]を印加し、ソース線SLに低電圧の0[V]を印加し、さらにビット線BL1,BL2をオープンとする。
このように不揮発性半導体記憶装置1では、イレース線ELを介してメモリセル2a,2b,2c,2dの各イレーストランジスタMGA2にマット一括で消去電圧を印加し、例えばフローティングゲートに電荷が蓄積されたメモリセル2bにおいて、イレーストランジスタMGA2のチャネル層からフローティングゲートFG中にホールを注入し、マット一括処理でメモリセル2a,2b,2c,2dのデータ消去を行い得る。
なお、この実施の形態の場合、メモリトランジスタMGA1のゲート電極MG1、およびイレーストランジスタMGA2のイレースゲート電極MG2は、通常、ポリシリコンにより形成しているが、本発明はこれに限らず、例えばメモリトランジスタMGA1のゲート電極MG1にリン等の不純物をドープしてＮ型のゲート電極MG1とし、その一方、バンド間トンネルを起こすイレーストランジスタMGA2のイレースゲート電極MG2にボロン等の不純物をドープしてＰ型のイレースゲート電極MG2としてもよい。
この場合、Ｎ型のゲート電極MG1と、Ｐ型のイレースゲート電極MG2とでは、仕事関数の差が1[V]以上あることから、フローティングゲートFGにおいてＮ型のゲート電極MG1とＰ型のイレースゲート電極MG2との間で約1[V]の電位降下を生むことができ、Ｎ型のゲート電極だけでフローティングゲートを構成する場合に比して、イレーストランジスタMGA2にてバンド間トンネル電流の発生効率が向上し、フローティングゲートFGに対するホール注入を行い易くなる。
（５）動作及び効果
以上の構成において、メモリセル2aでは、フローティングゲートFGを備えた単層ゲート構造のメモリトランジスタMGA1と、スイッチゲート電極SGを備えた単層ゲート構造のスイッチトランジスタSGAとを有し、メモリトランジスタMGA1の一端にソース線SLが接続され、スイッチトランジスタSGAの一端にビット線BL1が接続されており、メモリトランジスタMGA1の他端と、スイッチトランジスタの他端とでソースドレイン領域SD2を共有させ、当該メモリトランジスタMGA1と当該スイッチトランジスタSGAとを直列に配置させるようにした。また、メモリトランジスタMGA1では、一端のソースドレイン領域SD1の側面にエクステンション領域ET1を形成し、スイッチトランジスタSGAと電気的に接続した他端側のソースドレイン領域SD2の側面に低濃度不純物エクステンション領域ET2を形成し、この低濃度不純物エクステンション領域ET2の不純物濃度をエクステンション領域ET1よりも低くして、低濃度不純物エクステンション領域ET2の抵抗値を高くした。
これにより選択メモリセル3aでは、データの書き込み時、ソース線SLからメモリトランジスタMGA1の一端に6[V]の書き込み電圧が印加され、かつビット線BL1からスイッチトランジスタSGAの一端に0[V]が印加されてオン状態になることで、メモリトランジスタMGA1において、当該スイッチトランジスタSGAと隣接する側の低濃度不純物エクステンション領域ET2で6[V]の電圧降下を生じさせて強電界を発生させ、この強電界により電荷をフローティングゲートFGに注入する、いわゆるソースサイド注入によってデータを書き込むことができる。
特にこの実施の形態の場合、メモリトランジスタMGA1は、エクステンション領域ET1および低濃度不純物エクステンション領域ET2間にデプリート型チャネル領域CH1が形成されており、データの書き込み時、一端に6[V]の書き込み電圧を印加されると、フローティングゲートFGとなるゲート電極MG1の電圧と、デプリート型チャネル領域CH1の電圧とが相乗的に上昇してゆき、最終的に他端側の低濃度不純物エクステンション領域ET2に対し、ソース線SLに印加された書き込み電圧と同じ6[V]を印加することができ、低濃度不純物エクステンション領域ET2にてソースサイド注入に必要な高い電圧降下を発生させることができる
このようにしてメモリセル2aでは、低濃度不純物エクステンション領域ET2だけに高い電圧降下が生じ、メモリトランジスタMGA1に隣接したスイッチトランジスタSGAを低電圧に抑えることができ、かくしてスイッチトランジスタSGAのゲート酸化膜G3を膜厚3〜4[nm]程度に薄くし得、ゲート酸化膜の薄い一般的なコアＭＯＳの構成をそのまま用いることができる。
また、この不揮発性半導体記憶装置1では、データの書き込み時、ビット線BL1,BL2およびワード線WL1,WL2にそれぞれ印加される電圧を1.5[V]以下に抑えることができるので、これらビット線BL1,BL2およびワード線WL1,WL2を制御する行列選択回路（図示せず）を、低電圧を前提としたコアＭＯＳ（1.5V‐MOS）で設計することができ、またスイッチトランジスタSGAのゲート酸化膜G3も薄くできる分、高速動作が図れ、回路面積も小さくし得る。
以上の構成によれば、メモリセル2aでは、メモリトランジスタMGA1およびスイッチトランジスタSGAを全て単層ゲート構造としつつも、データ書き込み時、ソース線SLからメモリトランジスタMGA1の一端に高電圧が印加され、かつビット線BL1からスイッチトランジスタSGAの一端に低電圧が印加されてオン状態になることで、ソース線SLおよびビット線BL1間にあるメモリトランジスタMGA1の低濃度不純物エクステンション領域ET2で電圧降下を生じさせて強電界を発生させ、この強電界を利用してソースサイド注入によって電荷をフローティングゲートFGに注入し得る。
（６）他の実施の形態
なお、上述した実施の形態においては、メモリトランジスタMGA1のチャネル層にデプリート型チャネル領域CH1を形成し、フローティングゲートFGとデプリート型チャネル領域CH1との相乗効果でチャネル層の電圧を次第に上昇させてゆく場合について述べたが、本発明はこれに限らず、図１との対応部分に同一符号を付して示す図６のように、フローティングゲートFGが延在するカップリングキャパシタMGA3を設け、カップリングキャパシタMGA3を高電位にすることによってフローティングゲートFGの電位を上昇させ、これによりメモリトランジスタMGA1のチャネル層をオンさせるようにしても良い。この場合、メモリトランジスタMGA1のチャネル層には、図３に示すようなデプリート型チャネル領域CH1を形成することなく、単なるエンハンスメント型のチャネル領域CH4（図８にて後述する）のみとしても、カップリングキャパシタMGA3からの高電位によりメモリトランジスタMGA1のチャネル領域CH4をオン状態にし得る。
実際上、このような構成を有する不揮発性半導体記憶装置11は、図６に示すように、カップリングゲート線CGが各メモリセル12a,12b,12c,12dのカップリングキャパシタMGA3の一端に接続されており、当該カップリングゲート線CGによって各カップリングキャパシタMGA3に所定の電圧が一律に印加され得る。ここで、図２との対応部分に同一符号を付して示す図７は、図６に示したメモリセル12aの回路構成を実現するレイアウトの一例を示す概略図である。この場合、メモリセル12aには、Ｎ型の第3活性領域ER3が形成されており、カップリングキャパシタMGA3のカップリングゲート電極MG3が第3活性領域ER3に形成されているとともに、当該カップリングゲート電極MG3がイレーストランジスタMGA2のイレースゲート電極MG2に連接され、ゲート電極MG1、イレースゲート電極MG2、およびカップリングゲート電極MG3によりフローティングゲートFGが形成されている。
図３との対応部分に同一符号を付して示す図８は、図７のA-A´部分（図８中、右側）およびC-C´部分（図８中、左側）の側断面構成を示す断面図である。但し、この図８は、図７の各部位の面積に合わせ各部位を表記しておらず（例えば、カップリングゲート電極MG3はゲート電極MG1よりも大きいが、図８では小さく表記されている）、あくまで各部位の側断面構成を概略的に示したものである。
図８に示すように、この場合、メモリトランジスタMGA1には、上述した実施の形態と異なり、エクステンション領域ET1および低濃度不純物エクステンション領域ET2間に、デプリート型チャネル領域CH1（図３）が形成されておらず、チャネル層が全てエンハンスメント型のチャネル領域CH4のみで形成されている。なお、カップリングキャパシタMGA3は、例えばＮ型の第3活性領域ER3にＰ型のソースドレイン領域SD7,SD8が間隔を空けて形成され、一端のソースドレイン領域SD7にカップリングゲート線CGが接続されている。なお、このカップリングゲート線CGは、素子分離層15を介して形成された隣接する他のカップリングキャパシタ(図示せず)のソースドレイン領域SD7にも接続されている。因みに、SD6は、Ｎ型でなり、ウェルへの給電領域である。
なお、カップリングキャパシタMGA3は、ソースドレイン領域SD7,SD8間の第3活性領域ER3上面に、一端のソースドレイン領域SD7の側面と接したエクステンション領域ET8と、他端のソースドレイン領域SD8の側面と接したエクステション領域ET9とが形成されている。また、カップリングキャパシタMGA3には、Ｐ型のエクステンション領域ET8,ET9間のチャネル層上にフローティングゲートFGとなるカップリングゲート電極MG3がゲート酸化膜G4を介して形成され、エクステンション領域ET8,ET9の上面に、ゲート電極MG3の両側面を覆うようにしてサイドウォールSWが形成されている。
次にこの不揮発性半導体記憶装置11においてデータの書き込み動作について以下説明する。図６は、複数のメモリセル12a,12b,12c,12dのうち、1行1列目のメモリセル12aにのみデータを書き込む際の各部位の電圧値を示している。実際上、この不揮発性半導体記憶装置11は、データの書き込み時、カップリングゲート線CGによって各メモリセル12a,12b,12c,12dのカップリングキャパシタMGA3に8[V]の書き込み電圧を一律に印加し、イレース線ELをオープンにする。
これにより、図８に示すように、データが書き込まれる選択メモリセル13aは、カップリングゲート線CGに8[V]の書き込み電圧が印加されると、カップリングキャパシタMGA3およびフローティングゲートFG間に生じる容量結合によってフローティングゲートFGの電位が容量比分だけ上昇し、これによってソース線SLが接続されたメモリトランジスタMGA1がオン状態となり、ソース線SLの電位をメモリトランジスタMGA1のチャネル領域CH4に伝える。その結果、ビット線BL1から0[V]が印加されているスイッチトランジスタSGAに隣接したメモリトランジスタMGA1では、上述した実施の形態と同様に、低濃度不純物エクステンション領域ET2にソースサイド注入に必要な強電界が発生し、この強電界により電荷をフローティングゲートFGに注入させ、データの書き込みを行い得る。
なお、カップリングキャパシタMGA3のカップリングゲート電極MG3は、図７に示すように、メモリトランジスタMGA1のゲート電極MG1やイレーストランジスタMGA2のイレースゲート電極MG2よりも面積が大きく形成することにより容量比を上げることができる。これによりメモリセル12aでは、カップリングゲート線CGの電位を低減しても、メモリトランジスタMGA1において低濃度不純物エクステンション領域ET2と接するチャネル領域CH4端部の電位をソース線SLの電位と同程度まで高めることが可能となる。
以上の構成において、このメモリトランジスタMGA1でも、データの書き込み時、ソース線SLから一端に6[V]の書き込み電圧が印加され、かつビット線BL1からスイッチトランジスタSGAの一端に0[V]が印加されてオン状態になり、さらにカップリングゲート線CGからカップリングキャパシタMGA3に8[V]の書き込み電圧が印加されることで、ソース線SLおよびビット線BL1間のメモリトランジスタMGA1の低濃度不純物エクステンション領域ET2で6[V]の電圧降下を生じさせて強電界を発生させ、この強電界を利用してソースサイド注入により電荷をフローティングゲートFGに注入してデータを書き込むことができる。
（７）ＳＲＡＭセルを備える不揮発性半導体記憶装置について
次にＳＲＡＭ（Static Random Access Memory）セルとメモリセルとを組み合わせた不揮発性半導体記憶装置について以下説明する。図１との対応部分に同一符号を付して示す図９は、本発明による不揮発性半導体記憶装置31を示し、メモリセル2a,2bからなる不揮発メモリ部33にＳＲＡＭセル32が接続されている点に特徴を有する。この場合、不揮発メモリ部33は、メモリセル2aおよびメモリセル2bにより、2セル/1ビットの相補型セルを構成している。
ここでＳＲＡＭセル32は、Ｎ型ＭＯＳトランジスタからなるアクセストランジスタ35a,35bと、Ｐ型ＭＯＳトランジスタからなるロードトランジスタ36a,36bと、Ｎ型ＭＯＳトランジスタからなるドライブトランジスタ37a,37bとを備え、合計6個のＭＯＳトランジスタで構成されている。ロードトランジスタ36a（36b）は、ドレインがドライブトランジスタ37a（37b）のドレインに接続され、ソースが電源線Vppに接続されており、さらにゲートがドライブトランジスタ37a（37b）のゲートに接続されている。また、ドライブトランジスタ37a（37b）はソースがグランド線GNDに接続されている。
アクセストランジスタ35aは、相補型第1ビット線BLTにドレインが接続され、ロードトランジスタ36aおよびドライブトランジスタ37a間のストレージノードCaと、ロードトランジスタ36bおよびドライブトランジスタ37bのゲートとにソースが接続されている。一方、他方のアクセストランジスタ35bも同様に、相補型第2ビット線BLBにドレインが接続され、ロードトランジスタ36bおよびドライブトランジスタ37b間のストレージノードCbと、ロードトランジスタ36aおよびドライブトランジスタ37aのゲートとにソースが接続されている。さらに、これらアクセストランジスタ35a,35bは共通のワード線WLにゲートが接続され、相補型第1ビット線BLTおよび相補型第2ビット線BLB間には、図示しないラッチタイプのセンスアンプが接続されている。
かかる構成に加えてＳＲＡＭセル32には、一方のストレージノードCaに一方のメモリセル2aのビット線BL1が接続されているとともに、他方のストレージノードCbに他方のメモリセル2bのビット線BL2が接続されている。なお、ここで不揮発メモリ部33は、上述した実施の形態で説明した図１に示すメモリセル2a,2bとほぼ同一構成を有するが、ここではスイッチトランジスタSGA,SGAb毎にそれぞれ個別のスイッチゲート線RG1,RG2を設けており、各スイッチトランジスタSGA,SGAbをそれぞれ別々にオンオフ制御し得るように構成されている。
不揮発性半導体記憶装置31では、ＳＲＡＭセル32と不揮発メモリ部33間をスイッチトランジスタSGA,SGAbにより遮断できるため、外部からＳＲＡＭセル32への書き込み動作時や読み出し動作時に不揮発メモリ部33をスイッチトランジスタSGA,SGAbにより切り離し、一般的なＳＲＡＭセル32として使用することもできる。また、このＳＲＡＭセル32はVddのみで動作でき、通常のコアＭＯＳを用いて構築できるため、高速動作が可能である。
このような構成を有する不揮発性半導体記憶装置31は、外部からのデータの書き込みや読み出しをＳＲＡＭセル32で行うようになされている。不揮発メモリ部33へのデータ書き込み時には、メモリセル2a,2bに書き込むデータが、当該メモリセル2a,2bと直結したＳＲＡＭセル32に格納されているので、データが格納された先をアドレス等で選択する必要がなく、また、不揮発メモリ部33で行うソースサイド注入は消費電力が小さいため、書き込み電位制御をマット一括で行うことができる。因みに、不揮発性半導体記憶装置31において消費電力を一段と低減させる場合には、スイッチゲート線RG1,RG2に印加する電圧を変えてスイッチトランジスタSGA,SGAbのいずれか一方だけをオン状態とすることで、消費電力を低減させることができる。更には、不揮発性半導体記憶装置31が行列状に配置された記憶装置において、選択した行のみ、スイッチゲート線RG1およびスイッチゲート線RG2、もしくはスイッチゲート線RG1またはスイッチゲート線RG2に印加する電圧を必要に応じて変え、オン状態となるスイッチトランジスタSGA,SGAbの数を減らし、書込み時の消費電力を低減することもできる。
ここで、図１０は、不揮発性半導体記憶装置31において、ＳＲＡＭセル32から不揮発メモリ部33へデータを取り込むプログラム時（図１０中、「プログラム」と表記）、不揮発メモリ部33でのデータ消去時（図１０中、「消去」と表記）、不揮発メモリ部33からＳＲＡＭセル32へのデータを再び取り込むデータロード時（図１０中、「データロード」と表記）、ＳＲＡＭセル32へのデータ書き込み時（図１０中、「書き込み」と表記）、ＳＲＡＭセル32からのデータ読み出し時（図１０中、「読み出し」と表記）、メモリセル2aまたはメモリセル2bのVthモニター時（図１０中、「Vthモニターロード」と表記）の各部位の電圧値をそれぞれ示す。なお、図１０中、任意の電圧値に設定できる部位には「Don´t care」と表記している。
因みに、メモリセル2aおよびメモリセル2bでは、2セル/1ビットの相補型セルで構成されているため、各スイッチトランジスタSGA,SGAbを双方ともオン動作させると、相補側のセルの状態によって相補側のビット線の電位が変化することから、図示しないラッチ回路によって、例えば、より早く電圧が下がった側のビット線BL1を「1」とし、これに伴い他方のビット線BL2側を強制的に「0」としてしまい、メモリトランジスタMGA1,MGA1bのVthの正常なモニターを行えないという問題がある。
そこで、本発明では、図９に示すように、相補型セルを構成するメモリセル2a,2bにおいて、各スイッチトランジスタSGA,SGAb毎にスイッチゲート線RG1,RG2を設け、各スイッチトランジスタSGA,SGAbを個別にオンオフ動作させ、メモリセル2aおよびメモリセル2bの各メモリトランジスタMGA1,MGA1bのVthを個別にモニターし得るようになされている。
（７‐１）ＳＲＡＭセルへのデータ書き込み
この場合、ＳＲＡＭセル32へのデータ書き込みは、ワード線WLにVddの所定電圧が印加され、ワード線WLに接続されたアクセストランジスタ35a,35bを双方ともオン動作させる。また、この際、電源線VppにもVddの所定電圧が印加され得る。ＳＲＡＭセル32は、例えば一方の相補型第1ビット線BLTに書き込み電圧としてVddが印加されると、他方の相補型第2ビット線BLBに書き込み禁止電圧として0［V］が印加され得る。
これにより、一方のロードトランジスタ36aおよびドライブトランジスタ37aでは、他方のアクセストランジスタ35bを介して相補型第2ビット線BLBとゲートが電気的に接続することによりゲートに0[V]が印加され、その結果、ロードトランジスタ36aがオン動作するとともに、ドライブトランジスタ37aがオフ動作する。かくして、これらロードトランジスタ36aおよびドライブトランジスタ37a間のストレージノードCaは、ロードトランジスタ36aを介して電源線Vppと電気的に接続して電圧がHigh（「1」）となる。
このとき、他方のロードトランジスタ36bおよびドライブトランジスタ37bでは、一方のアクセストランジスタ35aを介して相補型第1ビット線BLTとゲートが電気的に接続することによりゲートにVddが印加され、その結果、ロードトランジスタ36bがオフ動作するとともに、ドライブトランジスタ37bがオン動作する。かくして、これらロードトランジスタ36bおよびドライブトランジスタ37b間のストレージノードCbは、ドライブトランジスタ37bを介してグランド線GNDと電気的に接続して電圧がLow（「0」）となる。以上によりＳＲＡＭセル32データが書き込まれた状態となる。
（７‐２）ＳＲＡＭセルからのデータ読み出し
ＳＲＡＭセル32のデータを読み出す際は、ワード線WLにVddの所定電圧が印加され、ワード線WLに接続されたアクセストランジスタ35a,35bを双方ともオン動作する。これにより不揮発性半導体記憶装置31では、相補型第1ビット線BLTを介して一方のストレージノードCaの電位を読み出すとともに、相補型第2ビット線BLBを介して他方のストレージノードCbの電位を読み出すことで、センスアンプによってストレージノードCa,Cbに記録されたデータの「0」「1」を判定し得る。
（７‐３）不揮発メモリ部へのプログラム
本発明では、上述したＳＲＡＭセル32に記録したデータを、上述した「（２）データの書き込み動作」の原理を基に、マット一括処理で不揮発メモリ部33に取り込むことができる。なお、ここでの説明では、ＳＲＡＭセル32において一方のストレージノードCaの電位が高いHigh状態にあり、他方のストレージノードCbの電位が低いLow状態にあるとする。
この場合、不揮発メモリ部33では、イレース線ELに0［V］が印加され、ソース線SLに6［V］が印加され、さらにスイッチゲート線RG1,RG2にそれぞれVddが印加されて各スイッチトランジスタSGA,SGAbがオン状態となっている。不揮発メモリ部33は、データが書き込まれた一方のストレージノードCaに、一方のビット線BL1を介してメモリセル2aのスイッチトランジスタSGAが電気的に接続されていることから、スイッチトランジスタSGAの一端がストレージノードCaと同じHighの電位になる。これによりメモリトランジスタMGA1では、スイッチトランジスタSGA側とソース線SL側との電位差が小さくなることから強電界が発生することなく、フローティングゲートFGに電荷が注入され得ない。
一方、この不揮発メモリ部33は、データが書き込まれていない他方のストレージノードCbに、他方のビット線BL2を介して他方のメモリセル2bのスイッチトランジスタSGAbが電気的に接続されていることから、スイッチトランジスタSGAbの一端がストレージノードCbと同じLowの電位になる。これによりメモリトランジスタMGA1bでは、スイッチトランジスタSGAb側とソース線SL側との電位差が大きくなることから強電界が発生してフローティングゲートFGに電荷が注入され得る。
このようにして不揮発性半導体記憶装置31では、ＳＲＡＭセル32に記録したデータを、マット一括処理で不揮発メモリ部33に取り込むことができ、かくして周辺回路の制御を簡素化させることもできる。
（７‐４）不揮発メモリ部からのデータロード
また、本発明では、上述したように不揮発メモリ部33に一旦取り込んだデータを、上述した「（３）データの読み出し動作」の原理を基に、マット一括処理でＳＲＡＭセル32に再び書き込むことができる。ここでは、不揮発メモリ部33においてメモリセル2bのフローティングゲートFGに電荷が蓄積してデータが書き込まれた状態とし、メモリセル2aのフローティングゲートFGに電荷が蓄積されておらずデータが書き込まれていない状態とする。また、この際、ストレージノードCa,Cbにはデータが書き込まれていないものとする。
この場合、ＳＲＡＭセル32では、ワード線WLに0[V]が印加され、アクセストランジスタ35a,35bがオフ状態となっている。また、不揮発メモリ部33では、イレース線ELに0［V］が印加され、ソース線SLに3［V］が印加され、さらにスイッチゲート線RG1,RG2にそれぞれVddが印加されて各スイッチトランジスタSGA,SGAbがオン状態となっている。
これにより不揮発メモリ部33は、メモリトランジスタMGA1およびビット線BL1間が電気的に接続され、フローティングゲートFGの高電位（電子が蓄積されていない状態）に伴ってＳＲＡＭセル32の一方のストレージノードCaを高電位にしてデータが書き込まれた状態（「1」）に復元し得る。
また、不揮発メモリ部33は、メモリトランジスタMGAbおよびビット線BL2間も電気的に接続され、フローティングゲートFGの低電位（電子が蓄積されている状態）に伴ってＳＲＡＭセル32の他方のストレージノードCbを低電位にしてデータが書き込まれない状態（「0」）に復元し得る。さらに、この不揮発メモリ部33では、ＳＲＡＭセル32へのデータロードをマット一括処理で行うことができることから、周辺回路の制御も簡素化させることができる。
（７‐５）不揮発メモリ部におけるデータ消去
さらに、本発明では、上述した「（４）データの消去動作」の原理を基に、不揮発メモリ部33においてデータを消去させることもできる。この場合、不揮発メモリ部33では、イレース線ELに7［V］のイレース電圧が印加され、ソース線SL、スイッチゲート線RG1,RG2に0［V］が印加され得る。不揮発メモリ部33は、イレース線ELに接続されたイレーストランジスタMGA2,MGA2bのゲート電極にのみ強い電界が印加されることで、イレーストランジスタMGA2,MGA2bのチャネル層によって各フローティングゲートFG中の電荷を引き抜き、マット一括処理で不揮発メモリ部33のデータ消去を行い得る。
（７‐６）不揮発メモリ部に1つのメモリセルだけを設けた場合
因みに、上述した実施の形態においては、相補型の不揮発性半導体記憶装置31において2セル/1ビットの相補型セルとして2つのメモリセル2a,2bを設けるようにした場合について述べたが、本発明はこれに限らず、相補型の不揮発性半導体記憶装置において例えば1つのメモリセル2aだけを設けるようにしてもよい。以下、図９において、他のメモリセル2bが設けられておらず、一のメモリセル2aだけが設けられているとして以下説明する。
例えば、ＳＲＡＭセル32において一方のストレージノードCaの電位が高いHigh状態にあり、他方のストレージノードCbの電位が低いLow状態にあるとした場合、不揮発メモリ部33へのプログラムは以下のようにして行われる。1つのメモリセル2aだけが設けられた不揮発メモリ部33では、イレース線ELに0［V］が印加され、ソース線SLに6［V］が印加され、さらにスイッチゲート線RG1にVddが印加されてスイッチトランジスタSGAがオン状態となっている。
不揮発メモリ部33は、データが書き込まれた一方のストレージノードCaに、一方のビット線BL1を介してメモリセル2aのスイッチトランジスタSGAが電気的に接続されていることから、スイッチトランジスタSGAの一端がストレージノードCaと同じHighの電位になる。これによりメモリトランジスタでは、スイッチトランジスタSGA側とソース線SL側との電位差が小さくなることから強電界が発生することなく、フローティングゲートFGに電荷が注入され得ない。このようにして不揮発メモリ部33では、ＳＲＡＭセル32に記録したデータを1つのメモリセル2aだけに取り込む。
次に、このようにしてデータを取り込んだ不揮発メモリ部33からＳＲＡＭセル32へのデータロードについて以下説明する。この際、メモリセル2aには、フローティングゲートFGに電荷が蓄積されておらずデータが書き込まれていない状態となっており、また、ストレージノードCa,Cbにはデータが書き込まれていないものとする。
この場合、ＳＲＡＭセル32では、ワード線WLに0[V]が印加され、アクセストランジスタ35a,35bがオフ状態となっている。また、不揮発メモリ部33では、イレース線ELに0［V］が印加され、ソース線SLに3［V］が印加され、さらにスイッチゲート線RG1にVddが印加されてスイッチトランジスタSGAがオン状態となっている。
これによりメモリセル2aは、メモリトランジスタMGA1およびビット線BL1間が電気的に接続され、フローティングゲートFGの高電位（電子が蓄積されていない状態）に伴ってＳＲＡＭセル32の一方のストレージノードCaを高電位にしてデータが書き込まれた状態（「1」）に復元し得る。また、この際、ＳＲＡＭセル32では、ストレージノードCaが高電位であることから、このストレージノードCaに接続されたロードトランジスタ36aがオフ状態となり、一方、ドライブトランジスタ37bがオン状態となることでストレージノードCaがゲート線GNDと接続して低電位となり、ストレージノードCbをデータが書き込まれない状態（「0」）に復元し得る。
このように、相互型の不揮発性半導体記憶装置では、ＳＲＡＭセル32の一方のストレージノードCaについてデータの書き込みの状態が決まれば、他方のストレージノードCbについてもデータの書き込み状態が決まることから、不揮発メモリ部33に設けた1つのメモリセル2aだけでＳＲＡＭセル32へのデータロードを行うことができ、かくして他方のメモリセル2bを設けない分、さらに一段と回路構成を簡素化させることができる。
なお、本発明は、本実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、図８に示した他の実施の形態によるメモリセルにおいて、メモリトランジスタMGA1のチャネル層に、図３に示したようなデプリート型チャネル領域CH1と、エンハンスメント型のチャネル領域CH2とを形成するようにしてもよい。
また、図９に示す不揮発性半導体記憶装置31では、図１に示したメモリセル2a,2bを適用した不揮発メモリ部33を設けるようにした場合について述べたが、本発明はこれに限らず、図６に示したカップリングキャパシタMGA3を設けたメモリセル12a,12bを適用した不揮発メモリ部を設けるようにしてもよい。
なお、図１、図３〜６、図８〜図１０において、データ書き込み時や、データ消去時、データ読み出し時等における各電圧値をそれぞれ明記しているが、本発明はこれに限らず、種々の電圧値を適用してもよい。例えば、上述した実施の形態においては、スイッチトランジスタSGAをオンオフ制御するために、ビット線BL1,BL2およびワード線WL1,WL2に1.5[V]の電圧を印加するようにした場合について述べたが、本発明はこれに限らず、スイッチトランジスタSGAをオンオフ制御できればよいことから、ビット線BL1,BL2およびワード線WL1,WL2に1.2[V]を印加しても、この場合、1.2[V]用のコアＭＯＳ（1.2V‐MOS）をスイッチトランジスタSGAとして用いることができる。
さらに、上述した実施の形態においては、イレーストランジスタMGA2をＰ型の第2活性領域に形成し、メモリトランジスタMGA1およびスイッチトランジスタSGAをＰ型の第1活性領域に形成した場合について述べたが、本発明はこれに限らず、イレーストランジスタMGA2をＮ型の第2活性領域に形成し、メモリトランジスタMGA1およびスイッチトランジスタSGAをＮ型の第1活性領域に形成してもよく、また、図７に示すカップリングキャパシタMGA3をＰ型の第3活性領域に形成するようにしてもよい。
また、上述した実施形態においては、メモリセル2aがイレーストランジスタMGA2を備えており、メモリセル2aのデータを消去可能な構成とした場合について述べたが、本発明はこれに限らず、例えば、メモリセル2aにイレーストランジスタMGA2を設けずに、スイッチトランジスタSGAおよびメモリトランジスタMGA1のみで構成したメモリセルとしてもよい。このようなメモリセルを備えた不揮発性半導体記憶装置は、メモリトランジスタMGA1に対して一回のみ書込み可能な不揮発性素子となり得る。
（８）低濃度不純物エクステンション領域を設けずに高抵抗領域を有するメモリセル
上述した実施の形態においては、フローティングゲートFGの下部領域と、スイッチトランジスタSGAに電気的に接続された他端側のソースドレイン領域SD2との間に高抵抗領域として、低濃度不純物エクステンション領域ET2を設けた場合について述べたが、本発明はこれに限らず、メモリセルにおいてデータの読み出し動作が可能であれば、図３との対応部分に同一符号を付した図１１のように、メモリセル42aにおいて、フローティングゲートFGの下部領域と、他端側のソースドレイン領域SD2との間に低濃度不純物エクステンション領域ET2を設けずに、エンハンスメント型のチャネル領域CH2をそのままソースドレイン領域SD2まで形成し、フローティングゲートFGの下部領域と、他端側のソースドレイン領域SD2との間にあるチャネル領域CH2の一部を高抵抗領域WAとしてもよい。
このような構成を有するメモリセル42aでも、上述した実施の形態と同様に、データの書き込み時、ソース線SLからメモリトランジスタMGA1の一端に6[V]の書き込み電圧が印加され、かつビット線BL1からスイッチトランジスタSGAの一端に0[V]が印加されてオン状態になることで、メモリトランジスタMGA1において、当該スイッチトランジスタSGAと隣接する側の高抵抗領域WAで6[V]の電圧降下を生じさせて強電界を発生させ、この強電界により電荷をフローティングゲートFGに注入する、いわゆるソースサイド注入によってデータを書き込むことができる。
なお、サイドウォールSWの下部領域まで延びたチャネル領域CH2を設けた場合には、当該チャネル領域CH2の不純物濃度を1E18/cm3以下とするのが望ましい。
因みに、このように低濃度不純物エクステンション領域ET2を設けずにチャネル領域をソースドレイン領域SD2まで形成し、サイドウォールSWの下部領域にあるチャネル領域を高抵抗領域WAとした構成については、図８に示すメモリトランジスタMGA1においても適用でき、この場合、チャネル領域CH4がそのままソースドレイン領域SD2まで延在した構成となり得る。
また、他のメモリトランジスタMGA1としては、上述したようにフローティングゲートFGの下部領域からソースドレイン領域SD2までチャネル領域CH2を形成した構成に加え、このような他端側と同様に、一端側のエクステンション領域ET1を設けずにデプリート型チャネル領域CH1をそのままソースドレイン領域SD1まで形成した構成としてもよい。
また、チャネル領域CH2をエンハンス型ではなくデプリート型のチャネル領域とし、このデプリート型のチャネル領域をそのままソースドレイン領域SD2まで形成して、フローティングゲートFGの下部領域と、他端側のソースドレイン領域SD2との間にあるデプリート型のチャネル領域の一部を高抵抗領域WAとしても良い。
このとき高抵抗領域WAの抵抗値は、一端側のエクステンション領域ET1が形成されている場合、当該エクステンション領域ET1の抵抗値よりも高くなるように形成され得る。また、一端側のエクステンション領域ET1を設けずにデプリート型チャネル領域CH1をフローティングゲートFGの下部領域からそのままソースドレイン領域SD1まで形成した場合でも、フローティングゲートFGの下部領域およびソースドレイン領域SD2間のデプリート型のチャネル領域の抵抗値は、一端側のデプリート型チャネル領域CH1の抵抗値よりも高くなるように形成され得る。
1,11,31 不揮発性半導体記憶装置
2a,2b,2c,2d メモリセル
BL1,BL2 ビット線
CH1 デプリート型チャネル領域
ET1,ET3,ET4,ET5,ET6 エクステンション領域
ET2 低濃度不純物エクステンション領域（高抵抗領域）
FG フローティングゲート
MGA1 メモリトランジスタ
MGA2 イレーストランジスタ
MGA3 カップリングキャパシタ
MG1 ゲート電極
SGA スイッチトランジスタ
SG スイッチゲート電極
SL ソース線
WL1,WL2 ワード線
WA 高抵抗領域

Claims (9)

  1. フローティングゲートを備えた単層ゲート構造のメモリトランジスタと、スイッチゲート電極を備えた単層ゲート構造のスイッチトランジスタとを有するメモリセルを備え、
    前記メモリセルは、
    前記メモリトランジスタの一端のメモリセルトランジスタ一端側ソースドレイン領域にソース線が接続されているとともに、前記スイッチトランジスタの一端のスイッチトランジスタ一端側ソースドレイン領域にビット線が接続されており、前記メモリトランジスタの他端と前記スイッチトランジスタの他端とが他端側ソースドレイン領域を介して電気的に接続され、該メモリトランジスタおよび該スイッチトランジスタが直列に配置された構成を有し、
    前記メモリトランジスタは、
    前記フローティングゲートの下部領域と前記他端側ソースドレイン領域との間に、前記フローティングゲートの下部領域と前記メモリセルトランジスタ一端側ソースドレイン領域との間の抵抗値よりも高い抵抗値を有する高抵抗領域を備え、
    前記メモリトランジスタには、前記フローティングゲートの下部領域の両側にエクステンション領域が形成されており、前記高抵抗領域として、前記一端側のエクステンション領域よりも不純物濃度が低い低濃度不純物エクステンション領域が形成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記フローティングゲートの下部の活性領域上面には、
    前記エクステンション領域と接してデプリート型チャネル領域が形成されている
    ことを特徴する請求項１記載の不揮発性半導体記憶装置。
  3. 前記フローティングゲートの電位を調整するカップリングキャパシタを備え、
    前記フローティングゲートは、前記メモリトランジスタおよび前記カップリングキャパシタに延在している
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記スイッチトランジスタは、
    前記スイッチゲート電極の下部に形成されたゲート酸化膜の膜厚が、前記メモリトランジスタの前記フローティングゲートの下部に形成されたゲート酸化膜の膜厚よりも薄く形成されている
    ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記フローティングゲートから電荷を引き抜くイレーストランジスタを備えており、
    前記フローティングゲートは、前記メモリトランジスタおよび前記イレーストランジスタに延在している
    ことを特徴とする請求項１〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
  6. 前記フローティングゲートは、前記メモリトランジスタとの対向領域がＮ型で形成され、前記イレーストランジスタとの対向領域がＰ型で形成されている
    ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記メモリセルが行列状に配置されており、
    前記ソース線は、前記メモリセル毎に設けた前記メモリトランジスタに共通の電圧を一律に印加する
    ことを特徴とする請求項１〜６のうちいずれか１項記載の不揮発性半導体記憶装置。
  8. ＳＲＡＭセルと、一の前記メモリセルおよび他の前記メモリセルとで1ビットを構成し、
    前記一のメモリセルに接続された一のビット線がＳＲＡＭセルの一のストレージノードに接続され、前記他のメモリセルに接続された他のビット線が前記ＳＲＡＭセルの前記一のストレージノードと相補的な他のストレージノードに接続されている、
    ことを特徴とする請求項１〜６のうちいずれか１項記載の不揮発性半導体記憶装置。
  9. 前記メモリセル毎に設けられた各前記スイッチトランジスタには個別にゲート線が接続されており、各前記スイッチトランジスタが独立にオンオフ制御される
    ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
JP2012259128A 2012-11-27 2012-11-27 不揮発性半導体記憶装置 Active JP6053474B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012259128A JP6053474B2 (ja) 2012-11-27 2012-11-27 不揮発性半導体記憶装置
US14/647,009 US9646979B2 (en) 2012-11-27 2013-10-31 Non-volatile semiconductor storage device
PCT/JP2013/079512 WO2014083997A1 (ja) 2012-11-27 2013-10-31 不揮発性半導体記憶装置
TW102139904A TWI582909B (zh) 2012-11-27 2013-11-04 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012259128A JP6053474B2 (ja) 2012-11-27 2012-11-27 不揮発性半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2014107406A JP2014107406A (ja) 2014-06-09
JP2014107406A5 JP2014107406A5 (ja) 2015-11-05
JP6053474B2 true JP6053474B2 (ja) 2016-12-27

Family

ID=50827643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012259128A Active JP6053474B2 (ja) 2012-11-27 2012-11-27 不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US9646979B2 (ja)
JP (1) JP6053474B2 (ja)
TW (1) TWI582909B (ja)
WO (1) WO2014083997A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6306466B2 (ja) 2014-07-31 2018-04-04 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
US9450052B1 (en) * 2015-07-01 2016-09-20 Chengdu Monolithic Power Systems Co., Ltd. EEPROM memory cell with a coupler region and method of making the same
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US10892266B2 (en) * 2016-01-19 2021-01-12 Ememory Technology Inc. Nonvolatile memory structure and array
US11361215B2 (en) * 2017-11-29 2022-06-14 Anaflash Inc. Neural network circuits having non-volatile synapse arrays
JP7245171B2 (ja) * 2017-12-20 2023-03-23 タワー パートナーズ セミコンダクター株式会社 半導体装置及びその動作方法
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN114005477B (zh) * 2021-11-03 2023-03-10 中国电子科技集团公司第五十八研究所 一种高可靠共浮栅型Flash存内计算器件及阵列结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0760864B2 (ja) 1984-07-13 1995-06-28 株式会社日立製作所 半導体集積回路装置
JPS6414798A (en) * 1987-07-09 1989-01-18 Fujitsu Ltd Non-volatile memory device
US5181188A (en) * 1989-07-07 1993-01-19 Sharp Kabushiki Kaisha Semiconductor memory device
US5331188A (en) * 1992-02-25 1994-07-19 International Business Machines Corporation Non-volatile DRAM cell
US5592415A (en) * 1992-07-06 1997-01-07 Hitachi, Ltd. Non-volatile semiconductor memory
JPH11186416A (ja) * 1997-12-19 1999-07-09 Rohm Co Ltd 不揮発性半導体記憶装置およびその製造方法
US6114724A (en) * 1998-03-31 2000-09-05 Cypress Semiconductor Corporation Nonvolatile semiconductor memory cell with select gate
JP3906177B2 (ja) * 2002-05-10 2007-04-18 株式会社東芝 不揮発性半導体記憶装置
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
KR100795907B1 (ko) * 2006-09-07 2008-01-21 삼성전자주식회사 이이피롬 소자 및 그 형성 방법
JP5265898B2 (ja) * 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2009194140A (ja) * 2008-02-14 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
EP2264756B1 (en) * 2008-03-31 2012-08-29 Fujitsu Semiconductor Limited Semiconductor device
JP2009267185A (ja) * 2008-04-28 2009-11-12 Sharp Corp 不揮発性半導体記憶装置
US8674422B2 (en) * 2012-01-30 2014-03-18 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9001580B1 (en) * 2013-12-04 2015-04-07 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor

Also Published As

Publication number Publication date
US9646979B2 (en) 2017-05-09
WO2014083997A1 (ja) 2014-06-05
TW201448122A (zh) 2014-12-16
TWI582909B (zh) 2017-05-11
JP2014107406A (ja) 2014-06-09
US20150311219A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
JP6053474B2 (ja) 不揮発性半導体記憶装置
US7382658B2 (en) Non-volatile memory embedded in a conventional logic process and methods for operating same
US9362374B2 (en) Simple and cost-free MTP structure
KR101670619B1 (ko) 불휘발성 반도체 기억 장치
US8552763B2 (en) Switch array including active regions being adjacent to each other in channel width direction of memory cell transistor
US7675779B2 (en) Non-volatile memory devices and methods of operating the same
US8144514B2 (en) One-transistor floating-body DRAM cell device with non-volatile function
KR102512901B1 (ko) 불휘발성 sram 메모리 셀, 및 불휘발성 반도체 기억 장치
JP6069137B2 (ja) 不揮発性半導体記憶装置
JP6383280B2 (ja) 不揮発性半導体記憶装置
JP6069054B2 (ja) 不揮発性半導体記憶装置
JP6232200B2 (ja) 不揮発性半導体記憶装置
JP2016189233A (ja) 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150909

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161012

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161129

R150 Certificate of patent or registration of utility model

Ref document number: 6053474

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250