JP2001068650A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 安定したクロック発生動作、高精度で低消費
電力のＤＬＬを用いたクロック発生回路を備えた半導体
集積回路装置を提供する。 【解決手段】 外部端子から入力された入力クロック信
号を可変遅延回路で遅延した遅延信号に基づいた信号
と、上記入力クロック信号とを位相比較回路で位相比較
し、両者が一致するように制御回路により上記可変遅延
回路の遅延時間を制御して内部クロック信号を形成する
クロック発生回路において、上記クロック発生回路とそ
れにより形成されたクロック信号により動作する内部回
路を共通の半導体基板上に形成し、上記クロック発生回
路が形成される素子形成領域と、上記半導体基板上に形
成される上記デジタル回路を構成する素子形成領域とを
素子分離技術により電気的分離する。電源経路も他のデ
ジタル回路と独立させる。
電力のＤＬＬを用いたクロック発生回路を備えた半導体
集積回路装置を提供する。 【解決手段】 外部端子から入力された入力クロック信
号を可変遅延回路で遅延した遅延信号に基づいた信号
と、上記入力クロック信号とを位相比較回路で位相比較
し、両者が一致するように制御回路により上記可変遅延
回路の遅延時間を制御して内部クロック信号を形成する
クロック発生回路において、上記クロック発生回路とそ
れにより形成されたクロック信号により動作する内部回
路を共通の半導体基板上に形成し、上記クロック発生回
路が形成される素子形成領域と、上記半導体基板上に形
成される上記デジタル回路を構成する素子形成領域とを
素子分離技術により電気的分離する。電源経路も他のデ
ジタル回路と独立させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、外部端子から供給されるクロック信号に対
応したクロック信号を発生させるクロック発生回路を備
えた半導体集積回路装置、主にシンクロナスのダイナミ
ック型ＲＡＭ（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
装置に関し、外部端子から供給されるクロック信号に対
応したクロック信号を発生させるクロック発生回路を備
えた半導体集積回路装置、主にシンクロナスのダイナミ
ック型ＲＡＭ（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
【０００２】
【従来の技術】外部端子から供給されたクロック信号で
動作するデジタル回路を備えた半導体集積回路装置にお
いて、上記外部端子から供給されるクロック信号と、内
部回路に供給されるクロック信号との遅延によるタイミ
ングマージンの劣化を防止し、上記クロック信号の高周
波数化を実現するために、上記外部端子から供給される
クロック信号と内部クロック信号との同期化を図る回路
として、ＤＬＬ( DelayLocked Loop ）が知られてい
る。このＤＬＬは、遅延量を変化する可変遅延回路と、
遅延量を制御する制御回路から構成される。
動作するデジタル回路を備えた半導体集積回路装置にお
いて、上記外部端子から供給されるクロック信号と、内
部回路に供給されるクロック信号との遅延によるタイミ
ングマージンの劣化を防止し、上記クロック信号の高周
波数化を実現するために、上記外部端子から供給される
クロック信号と内部クロック信号との同期化を図る回路
として、ＤＬＬ( DelayLocked Loop ）が知られてい
る。このＤＬＬは、遅延量を変化する可変遅延回路と、
遅延量を制御する制御回路から構成される。
【０００３】
【発明が解決しようとする課題】上記ＤＬＬの可変遅延
回路には、回路の段数を切り替えることにより遅延量を
変化するデジタル可変遅延回路と、遅延素子の駆動電流
や負荷を変化させることにより遅延量を変化するアナロ
グ可変遅延回路が考えられる。また、上記アナログ可変
遅延回路を使用するアナログＤＬＬの遅延量を制御する
回路として、デジタル制御を行うデジタル方式と、チャ
ージポンプなどを使用するアナログ方式が考えられる。
各組み合わせによるＤＬＬの性能はおおよそ以下のよう
な傾向になる。
回路には、回路の段数を切り替えることにより遅延量を
変化するデジタル可変遅延回路と、遅延素子の駆動電流
や負荷を変化させることにより遅延量を変化するアナロ
グ可変遅延回路が考えられる。また、上記アナログ可変
遅延回路を使用するアナログＤＬＬの遅延量を制御する
回路として、デジタル制御を行うデジタル方式と、チャ
ージポンプなどを使用するアナログ方式が考えられる。
各組み合わせによるＤＬＬの性能はおおよそ以下のよう
な傾向になる。
【０００４】デジタル制御デジタルＤＬＬ: 消費電力
大 精度粗 ロックインサイクル短ノイズ耐性中 デジタル制御アナログＤＬＬ: 消費電力大 精度細
ロックインサイクル短ノイズ耐性中 アナログ制御アナログＤＬＬ: 消費電力小 精度細
ロックインサイクル長ノイズ耐性悪
大 精度粗 ロックインサイクル短ノイズ耐性中 デジタル制御アナログＤＬＬ: 消費電力大 精度細
ロックインサイクル短ノイズ耐性中 アナログ制御アナログＤＬＬ: 消費電力小 精度細
ロックインサイクル長ノイズ耐性悪
【０００５】上記３種類のＤＬＬにはおおよそ上記のよ
うな特徴があり、消費電力と精度の性能を追っていくと
アナログ制御アナログＤＬＬということになる。しか
し、アナログ制御ＤＬＬにはロックインサイクルが長
く、ノイズ耐性も相対的に悪いという問題がある。ただ
し、デジタル制御ＤＬＬにおいても、可変遅延回路はノ
イズによる変動を受けるものであるのでノイズ耐性が格
別に良いというわけではなくそれを改善することは有益
である。アナログ制御では制御回路もノイズの影響を受
けるのでデジタル制御に比べてノイズ耐性に劣ると推測
される。
うな特徴があり、消費電力と精度の性能を追っていくと
アナログ制御アナログＤＬＬということになる。しか
し、アナログ制御ＤＬＬにはロックインサイクルが長
く、ノイズ耐性も相対的に悪いという問題がある。ただ
し、デジタル制御ＤＬＬにおいても、可変遅延回路はノ
イズによる変動を受けるものであるのでノイズ耐性が格
別に良いというわけではなくそれを改善することは有益
である。アナログ制御では制御回路もノイズの影響を受
けるのでデジタル制御に比べてノイズ耐性に劣ると推測
される。
【０００６】今後、シンクロナスＤＲＡＭ（ダイナミッ
ク型ランダム・アクセス・メモリ）を代表とするよう
に、外部端子から供給されるクロック信号で内部のデジ
タル回路の動作が行われる半導体集積回路装置において
は、バンド幅つまりデータの入出力動作の高速化が求め
られるようになるため、上記のいずれの方式を採用する
ＤＬＬに対しても精度とノイズ耐性およびロックインサ
イクルについて改善する余地がある。
ク型ランダム・アクセス・メモリ）を代表とするよう
に、外部端子から供給されるクロック信号で内部のデジ
タル回路の動作が行われる半導体集積回路装置において
は、バンド幅つまりデータの入出力動作の高速化が求め
られるようになるため、上記のいずれの方式を採用する
ＤＬＬに対しても精度とノイズ耐性およびロックインサ
イクルについて改善する余地がある。
【０００７】この発明の目的は、安定したクロック発生
動作を実現したＤＬＬを備えた半導体集積回路装置を提
供することにある。この発明の他の目的は、高精度で低
消費電力のＤＬＬを用いたクロック発生回路を備えた半
導体集積回路装置を提供することにある。この発明の他
の目的は、高精度で低消費電力を図りつつ、ロックイン
を短くしたＤＬＬを用いて構成されたクロック発生回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
動作を実現したＤＬＬを備えた半導体集積回路装置を提
供することにある。この発明の他の目的は、高精度で低
消費電力のＤＬＬを用いたクロック発生回路を備えた半
導体集積回路装置を提供することにある。この発明の他
の目的は、高精度で低消費電力を図りつつ、ロックイン
を短くしたＤＬＬを用いて構成されたクロック発生回路
を備えた半導体集積回路装置を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子から入力された入力クロック
信号を可変遅延回路で遅延した遅延信号に基づいた信号
と、上記入力クロック信号とを位相比較回路で位相比較
し、両者が一致するように制御回路により上記可変遅延
回路の遅延時間を制御して内部クロック信号を形成する
クロック発生回路において、上記クロック発生回路とそ
れにより形成されたクロック信号により動作する内部回
路を共通の半導体基板上に形成し、上記クロック発生回
路が形成される素子形成領域と、上記半導体基板上に形
成される上記デジタル回路を構成する素子形成領域とを
素子分離技術により電気的分離する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子から入力された入力クロック
信号を可変遅延回路で遅延した遅延信号に基づいた信号
と、上記入力クロック信号とを位相比較回路で位相比較
し、両者が一致するように制御回路により上記可変遅延
回路の遅延時間を制御して内部クロック信号を形成する
クロック発生回路において、上記クロック発生回路とそ
れにより形成されたクロック信号により動作する内部回
路を共通の半導体基板上に形成し、上記クロック発生回
路が形成される素子形成領域と、上記半導体基板上に形
成される上記デジタル回路を構成する素子形成領域とを
素子分離技術により電気的分離する。
【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。外部端子から入力された入力クロック信号を可変遅
延回路で遅延した遅延信号と、上記入力クロック信号と
を位相比較回路で位相比較し、両者が一致するように制
御回路により上記可変遅延回路の遅延時間を制御して内
部クロック信号を形成するクロック発生回路において、
上記クロック発生回路とそれにより形成されたクロック
信号により動作する内部回路を共通の半導体基板上に形
成し、上記内部回路に動作電圧を供給する電源供給経路
とは異なる専用のボンディングパッド及びリードを用い
て上記クロック発生回路に対する動作電圧の供給を行
う。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。外部端子から入力された入力クロック信号を可変遅
延回路で遅延した遅延信号と、上記入力クロック信号と
を位相比較回路で位相比較し、両者が一致するように制
御回路により上記可変遅延回路の遅延時間を制御して内
部クロック信号を形成するクロック発生回路において、
上記クロック発生回路とそれにより形成されたクロック
信号により動作する内部回路を共通の半導体基板上に形
成し、上記内部回路に動作電圧を供給する電源供給経路
とは異なる専用のボンディングパッド及びリードを用い
て上記クロック発生回路に対する動作電圧の供給を行
う。
【００１０】本願において開示される発明のうち更に他
の代表的なものの概要を簡単に説明すれば、下記の通り
である。外部端子から入力された入力クロック信号を可
変遅延回路で遅延した遅延信号と、上記入力クロック信
号とを位相比較回路で位相比較し、両者が一致するよう
に制御回路により上記可変遅延回路の遅延時間を制御し
て内部クロック信号を形成するクロック発生回路におい
て、上記制御回路は、上記可変遅延時間が目標値を超え
た時点でその遅延量を逆方向に戻すように上記可変遅延
回路を制御するようにする。
の代表的なものの概要を簡単に説明すれば、下記の通り
である。外部端子から入力された入力クロック信号を可
変遅延回路で遅延した遅延信号と、上記入力クロック信
号とを位相比較回路で位相比較し、両者が一致するよう
に制御回路により上記可変遅延回路の遅延時間を制御し
て内部クロック信号を形成するクロック発生回路におい
て、上記制御回路は、上記可変遅延時間が目標値を超え
た時点でその遅延量を逆方向に戻すように上記可変遅延
回路を制御するようにする。
【００１１】
【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。同図の各回路
は、上記半導体基板上での幾何学的な配置にほぼ合わせ
て描かれている。この実施例では、メモリセルアレイ
（Memoey Cell Array)１は、前記同様に全体として４個
に分けられて、メモリバンク（Ｂａｎｋ０〜Ｂａｎｋ
３）を構成するようにされる。
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。同図の各回路
は、上記半導体基板上での幾何学的な配置にほぼ合わせ
て描かれている。この実施例では、メモリセルアレイ
（Memoey Cell Array)１は、前記同様に全体として４個
に分けられて、メモリバンク（Ｂａｎｋ０〜Ｂａｎｋ
３）を構成するようにされる。
【００１２】上記チップの一方向に沿った中央部分にア
ドレス入力回路やデコーダ回路及び制御回路等を含む周
辺回路（Peripheral Circuits)１２、データ入力回路
（DinBuffer）１０、データ出力回路（Dout Buffer)
７、ＤＱＳバッファ（DQS Buffer）８及びボンディング
パッド列１１が設けられる。上記データ入力回路１０や
データ出力回路７等も広い意味では周辺回路１２に含ま
れる。つまり、上記データ入力回路１０、データ出力回
路７、ＤＱＳバッファ８は、周辺回路の代表として例示
的にしめされたものであると理解されたい。この実施例
では、上記のような広い意味での周辺回路は、ランダム
・ロジック回路等からなる上記各回路のレイアウトを合
理的にするために、周辺回路ととボンディングパッド列
とが並ぶように配置される。
ドレス入力回路やデコーダ回路及び制御回路等を含む周
辺回路（Peripheral Circuits)１２、データ入力回路
（DinBuffer）１０、データ出力回路（Dout Buffer)
７、ＤＱＳバッファ（DQS Buffer）８及びボンディング
パッド列１１が設けられる。上記データ入力回路１０や
データ出力回路７等も広い意味では周辺回路１２に含ま
れる。つまり、上記データ入力回路１０、データ出力回
路７、ＤＱＳバッファ８は、周辺回路の代表として例示
的にしめされたものであると理解されたい。この実施例
では、上記のような広い意味での周辺回路は、ランダム
・ロジック回路等からなる上記各回路のレイアウトを合
理的にするために、周辺回路ととボンディングパッド列
とが並ぶように配置される。
【００１３】例えば、ボンディングバット列と周辺回路
とを半導体チップの一方向に沿った中央部分に直線的に
並んで配置した場合には、ボンディングパッド数が限ら
れてしまうし、ボンディングパッドと周辺回路との接続
が距離が長くなる。この実施例では、上記周辺回路とボ
ンディングパッド列とが並んで配置される。この構成で
は、ボンディングパッド列は、半導体チップの一方向に
沿った中心線から偏った位置に配置される。この結果、
半導体チップの上記一方向に沿った中央部分には、比較
的大きな纏まったエリアを確保することができ、回路素
子のレイアウト設計を行うにおいて好都合となる。つま
り、本願と同じく周辺回路とボンディングパッド列とが
並んで配置させる構成でも、ボンディングパッドを中心
にして、周辺回路を左右に振り分けて配置するようにし
た場合に比べて高集積化や高速化に適したものとなる。
とを半導体チップの一方向に沿った中央部分に直線的に
並んで配置した場合には、ボンディングパッド数が限ら
れてしまうし、ボンディングパッドと周辺回路との接続
が距離が長くなる。この実施例では、上記周辺回路とボ
ンディングパッド列とが並んで配置される。この構成で
は、ボンディングパッド列は、半導体チップの一方向に
沿った中心線から偏った位置に配置される。この結果、
半導体チップの上記一方向に沿った中央部分には、比較
的大きな纏まったエリアを確保することができ、回路素
子のレイアウト設計を行うにおいて好都合となる。つま
り、本願と同じく周辺回路とボンディングパッド列とが
並んで配置させる構成でも、ボンディングパッドを中心
にして、周辺回路を左右に振り分けて配置するようにし
た場合に比べて高集積化や高速化に適したものとなる。
【００１４】この実施例のダイナミック型ＲＡＭは、後
述するようなダブル・データ・レート（ＤＤＲ）シンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）に向けられており、上記
周辺回路１２には、上記のように代表として例示的に示
されているデータ出力回路７、ＤＱＳ出力回路８及びデ
ータ入力回路１０の他に以下のような各回路が含まれ
る。昇圧回路は、チャージポンプ回路を利用して電源電
圧ＶＤＤ以上にされた昇圧電圧ＶＰＰを形成するもので
あり、メモリセルが接続されたワード線の選択回路や、
シェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧
に用いられて選択レベルを決定し、その昇圧回路の動作
を制御する制御回路も含まれる。
述するようなダブル・データ・レート（ＤＤＲ）シンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）に向けられており、上記
周辺回路１２には、上記のように代表として例示的に示
されているデータ出力回路７、ＤＱＳ出力回路８及びデ
ータ入力回路１０の他に以下のような各回路が含まれ
る。昇圧回路は、チャージポンプ回路を利用して電源電
圧ＶＤＤ以上にされた昇圧電圧ＶＰＰを形成するもので
あり、メモリセルが接続されたワード線の選択回路や、
シェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧
に用いられて選択レベルを決定し、その昇圧回路の動作
を制御する制御回路も含まれる。
【００１５】ＶＤＤ／２回路は、電源電圧ＶＤＤを１／
２に分圧した電圧を形成し差動回路で構成された入力バ
ッファの参照電圧を形成する。出力制御回路は、上記デ
ータ出力回路７のＣＡＳレイテンシに対応した動作制御
を行う。Ｙプリデコーダは、Ｙアドレス信号を解読して
プリデコード信号を形成する。リード／ライトバッファ
は、メインアンプの動作制御及びラントアンプの動作を
行う。
２に分圧した電圧を形成し差動回路で構成された入力バ
ッファの参照電圧を形成する。出力制御回路は、上記デ
ータ出力回路７のＣＡＳレイテンシに対応した動作制御
を行う。Ｙプリデコーダは、Ｙアドレス信号を解読して
プリデコード信号を形成する。リード／ライトバッファ
は、メインアンプの動作制御及びラントアンプの動作を
行う。
【００１６】アドレス系の入力回路には、アドレスバッ
ファとＸアドレスラッチ回路及びＹアドレスラッチ回路
が設けられる。Ｙクロック発生回路は、外部端子から供
給されたクロック信号を受けてＹ系の動作に対応したク
ロック信号を発生する。モードデコーダ／クロックバッ
ファとコマンド回路は、動作制御信号を形成する。Ｙカ
ンウタとその制御回路が設けられてバートスモードでの
Ｙ系アドレス信号を生成する。リフレッシュ制御回路は
オート／セルフのリフレッシュ動作を行うものであり、
リフレッシュアドレスカウンタを含む。また、ボンディ
ングオプション回路や電源投入検出回路も設けられる。
ファとＸアドレスラッチ回路及びＹアドレスラッチ回路
が設けられる。Ｙクロック発生回路は、外部端子から供
給されたクロック信号を受けてＹ系の動作に対応したク
ロック信号を発生する。モードデコーダ／クロックバッ
ファとコマンド回路は、動作制御信号を形成する。Ｙカ
ンウタとその制御回路が設けられてバートスモードでの
Ｙ系アドレス信号を生成する。リフレッシュ制御回路は
オート／セルフのリフレッシュ動作を行うものであり、
リフレッシュアドレスカウンタを含む。また、ボンディ
ングオプション回路や電源投入検出回路も設けられる。
【００１７】上記のような複数からなる回路ブロックに
沿って、ボンディングパッドがほぼ直線的に並べられて
形成される。この構成では、ボンディングパッドを挟ん
で、周辺回路が左右に分離して配置されしまうものに比
べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、
短い長さで形成することができるから動作の高速化が可
能になる。そして、１つの回路ブロックを纏まったエリ
アに集中して形成できるために、後述するような自動配
線を考慮した回路素子のレイアウトを容易にするもので
ある。
沿って、ボンディングパッドがほぼ直線的に並べられて
形成される。この構成では、ボンディングパッドを挟ん
で、周辺回路が左右に分離して配置されしまうものに比
べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、
短い長さで形成することができるから動作の高速化が可
能になる。そして、１つの回路ブロックを纏まったエリ
アに集中して形成できるために、後述するような自動配
線を考慮した回路素子のレイアウトを容易にするもので
ある。
【００１８】この実施例では、クロック発生回路（DLL
Analog) ３がほぼメモリチップの中央部に設けられる。
このクロック発生回路３は、後述するようなアナログ回
路により構成され、かかるアナログ回路に対して入力信
号や制御信号を供給する回路や、内部クロック信号を出
力させるデジタル回路４が設けられる。
Analog) ３がほぼメモリチップの中央部に設けられる。
このクロック発生回路３は、後述するようなアナログ回
路により構成され、かかるアナログ回路に対して入力信
号や制御信号を供給する回路や、内部クロック信号を出
力させるデジタル回路４が設けられる。
【００１９】この実施例において、斜線を付したように
上記のような４つからなる各メモリセルアレイ（Memory
Cell Array ）１は、それぞれが３重ＷＥＬＬ内部に設
けられることによって、周辺回路１２等とは別に基板電
圧を設定し、メモリセルアレイ１内のメモリセルのアド
レス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳ
ＦＥＴの閾値電圧を制御し、リーク電流を低減させてメ
モリセルのデータ保持時間を確保するとともにその変動
を押さえようにするものである。
上記のような４つからなる各メモリセルアレイ（Memory
Cell Array ）１は、それぞれが３重ＷＥＬＬ内部に設
けられることによって、周辺回路１２等とは別に基板電
圧を設定し、メモリセルアレイ１内のメモリセルのアド
レス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳ
ＦＥＴの閾値電圧を制御し、リーク電流を低減させてメ
モリセルのデータ保持時間を確保するとともにその変動
を押さえようにするものである。
【００２０】上記のようなメモリセルアレイ１には、セ
ンスアンプ（Sense AMP ）２が設けるられており、この
センスアンプ２も上記メモリセルアレイ１が形成される
３重ＷＥＬＬ内部に存在するようにされる。上記センス
アンプの半導体基板上の幾何学的な位置は、同図のよう
に１箇所にあるのではなく、実際には階層ワード線及び
階層ＩＯ線方式に対応してメモリセルアレイが複数に分
割され、分割された各サブアレイに対応してセンスアン
プが分散して配置される。上記メモリチップ中央部の３
重ＷＥＬＬ内部には、上記ＤＬＬアナログ部３が設けら
れる。このＤＬＬアナログ部３の３重ＷＥＬＬは、メモ
リセルアレイ１およびセンスアンプ２を含む３重ＷＥＬ
Ｌとは分離している。このＤＬＬアナログ部３に隣接し
てＤＬＬデジタル部４が設けられ、上記３重ＷＥＬＬ外
部に存在するようにされる。
ンスアンプ（Sense AMP ）２が設けるられており、この
センスアンプ２も上記メモリセルアレイ１が形成される
３重ＷＥＬＬ内部に存在するようにされる。上記センス
アンプの半導体基板上の幾何学的な位置は、同図のよう
に１箇所にあるのではなく、実際には階層ワード線及び
階層ＩＯ線方式に対応してメモリセルアレイが複数に分
割され、分割された各サブアレイに対応してセンスアン
プが分散して配置される。上記メモリチップ中央部の３
重ＷＥＬＬ内部には、上記ＤＬＬアナログ部３が設けら
れる。このＤＬＬアナログ部３の３重ＷＥＬＬは、メモ
リセルアレイ１およびセンスアンプ２を含む３重ＷＥＬ
Ｌとは分離している。このＤＬＬアナログ部３に隣接し
てＤＬＬデジタル部４が設けられ、上記３重ＷＥＬＬ外
部に存在するようにされる。
【００２１】この実施例では、ＤＬＬアナログ部３近傍
に一対からなるＤＬＬ専用電源パッド５が設けられてい
る。本ＤＬＬ専用電源パッド５はＤＬＬアナログ部３に
のみ接続されて他の回路ブロックからの電源供給経路を
介した電源ノイズの侵入を防ぐようにされる。つまり、
上記ＤＬＬ専用電源パッド５はＤＬＬアナログ部３だけ
に接続されるので、上記周辺回路１２、データ出力回路
７及びセンスアンプ２等の他の回路の動作電圧を供給す
る電源配線, ＧＮＤ配線からのノイズの進入を防ぐよう
にされる。
に一対からなるＤＬＬ専用電源パッド５が設けられてい
る。本ＤＬＬ専用電源パッド５はＤＬＬアナログ部３に
のみ接続されて他の回路ブロックからの電源供給経路を
介した電源ノイズの侵入を防ぐようにされる。つまり、
上記ＤＬＬ専用電源パッド５はＤＬＬアナログ部３だけ
に接続されるので、上記周辺回路１２、データ出力回路
７及びセンスアンプ２等の他の回路の動作電圧を供給す
る電源配線, ＧＮＤ配線からのノイズの進入を防ぐよう
にされる。
【００２２】上記データ出力回路（Dout Buffer)７に隣
接してＤＱＳバッファ８が設けられる。出力バッファ７
に隣接してレプリカ遅延回路（Replica Delay)９が設け
られる。このレプリカ回路は、後述するように上記ＤＱ
Ｓバッファを通したクロック信号と外部端子から供給さ
れたクロック信号とを精度よく同期化させるための遅延
回路として用いられる。
接してＤＱＳバッファ８が設けられる。出力バッファ７
に隣接してレプリカ遅延回路（Replica Delay)９が設け
られる。このレプリカ回路は、後述するように上記ＤＱ
Ｓバッファを通したクロック信号と外部端子から供給さ
れたクロック信号とを精度よく同期化させるための遅延
回路として用いられる。
【００２３】図２には、上記ＤＬＬアナログ部３の一実
施例のレイアウト図が示されている。ＤＬＬアナログ部
３は、独立した３重ウェルに形成される。同図ではＤＬ
Ｌアナログ部３の周辺部に斜線を付すことによって、そ
れが１個の３重ウェル内に形成されていることを表して
いる。かかるＤＬＬアナログ部３には、ＶＤＤとＶＳＳ
のような動作電圧を供給する専用の電源パッドＶＤＤ
ＤＬＬ（ＰＡＤ）とＶＳＳ ＤＬＬ（ＰＡＤ）とが設け
られ、前記図１のバッド５に対応している。
施例のレイアウト図が示されている。ＤＬＬアナログ部
３は、独立した３重ウェルに形成される。同図ではＤＬ
Ｌアナログ部３の周辺部に斜線を付すことによって、そ
れが１個の３重ウェル内に形成されていることを表して
いる。かかるＤＬＬアナログ部３には、ＶＤＤとＶＳＳ
のような動作電圧を供給する専用の電源パッドＶＤＤ
ＤＬＬ（ＰＡＤ）とＶＳＳ ＤＬＬ（ＰＡＤ）とが設け
られ、前記図１のバッド５に対応している。
【００２４】可変遅延回路３０３は、特に制限されない
が、アナログ制御電圧により動作電流が変化させられる
ことによって遅延時間が変化させられるというアナログ
遅延回路により構成される。上記可変遅延回路３０３
は、複数段の遅延回路からなり、出力アンプ（AMP)３０
５が設けられる。上記可変遅延回路３０３は出力タップ
を６組備えており、それぞれが別の出力アンプ３０５の
入力端子に接続されている。上記出力アンプ３０５は、
６つのうち常に１つだけが動作しており、動作していな
い時の出力アンプ３０５の出力はハイインピーダンスと
なる。よって、上記６つの出力アンプ３０５の出力端子
は共通に接続されており、動作している出力アンプ３０
５の出力信号のみが有効になる。上記出力タップと出力
アンプの数は上記ように６に限定されるものではなく任
意に設定できる。
が、アナログ制御電圧により動作電流が変化させられる
ことによって遅延時間が変化させられるというアナログ
遅延回路により構成される。上記可変遅延回路３０３
は、複数段の遅延回路からなり、出力アンプ（AMP)３０
５が設けられる。上記可変遅延回路３０３は出力タップ
を６組備えており、それぞれが別の出力アンプ３０５の
入力端子に接続されている。上記出力アンプ３０５は、
６つのうち常に１つだけが動作しており、動作していな
い時の出力アンプ３０５の出力はハイインピーダンスと
なる。よって、上記６つの出力アンプ３０５の出力端子
は共通に接続されており、動作している出力アンプ３０
５の出力信号のみが有効になる。上記出力タップと出力
アンプの数は上記ように６に限定されるものではなく任
意に設定できる。
【００２５】この実施例では、特に制限されないが、Ｄ
ＬＬアナログ部３の外周部にはＰチャンネル型ＭＯＳＦ
ＥＴを用いて構成されたＰＭＯＳ容量が複数個設けられ
る。これらのＰＭＯＳ容量は制御電圧保持用, 電源ＶＤ
Ｄ−ＧＮＤ平滑化, 予備用に使用される。つまり、同図
において、可変遅延回路３０３と出力アンプ３０５とを
挟むように形成されたＰＭＯＳ容量は、同図で実線で示
された配線により並列接続されて、チャージポンプ３０
７によって充放電が行われて制御電圧ＶＢを形成する容
量として用いられ、かかる制御電圧ＶＢによって可変遅
延回路の遅延時間が制御される。
ＬＬアナログ部３の外周部にはＰチャンネル型ＭＯＳＦ
ＥＴを用いて構成されたＰＭＯＳ容量が複数個設けられ
る。これらのＰＭＯＳ容量は制御電圧保持用, 電源ＶＤ
Ｄ−ＧＮＤ平滑化, 予備用に使用される。つまり、同図
において、可変遅延回路３０３と出力アンプ３０５とを
挟むように形成されたＰＭＯＳ容量は、同図で実線で示
された配線により並列接続されて、チャージポンプ３０
７によって充放電が行われて制御電圧ＶＢを形成する容
量として用いられ、かかる制御電圧ＶＢによって可変遅
延回路の遅延時間が制御される。
【００２６】上記チャージポンプ３０７に用いられるＰ
ＭＯＳ容量を除いて上記ＤＬＬアナログ部３の外側に設
けられるＰＭＯＳ容量は、上記電源ＶＤＤ−ＶＳＳ（Ｇ
ＮＤ）の平滑化容量として用いられる。これにより、Ｄ
ＬＬアナログ部３を構成する各回路に与えられる電源電
圧ＶＤＤ及び接地電位ＶＳＳの安定化を図ることができ
る。つまり、ＤＬＬ専用電源パッドは、ＶＤＤ＿ＤＬＬ
パッドと、ＶＳＳ＿ＤＬＬパッドとの間に上記平滑容量
が接続される。
ＭＯＳ容量を除いて上記ＤＬＬアナログ部３の外側に設
けられるＰＭＯＳ容量は、上記電源ＶＤＤ−ＶＳＳ（Ｇ
ＮＤ）の平滑化容量として用いられる。これにより、Ｄ
ＬＬアナログ部３を構成する各回路に与えられる電源電
圧ＶＤＤ及び接地電位ＶＳＳの安定化を図ることができ
る。つまり、ＤＬＬ専用電源パッドは、ＶＤＤ＿ＤＬＬ
パッドと、ＶＳＳ＿ＤＬＬパッドとの間に上記平滑容量
が接続される。
【００２７】この実施例では、上記ＤＬＬアナログ部３
の外部から供給される制御信号を受ける入力バッファ３
０１が、上記３重ＷＥＬＬ内に設けられる。また、外部
端子から供給されるクロック入力信号ＥＣＬＫを上記可
変遅延回路３０３に供給される入力バッファ３０２も、
上記３重ＷＥＬＬ内に設けられる。そして、選択された
出力アンプ３０５からのクロック出力ＱＣＬＫを前記デ
ータ出力回路７へ出力するＣＬＫ出力バッファ３０４が
上記３重ウェル内に設けられる。上記の構成によって、
上記ＱＣＬＫの位相は、制御信号がチャージポンプ３０
７を駆動することによって出力される制御電圧ＶＢによ
って制御されることになる。
の外部から供給される制御信号を受ける入力バッファ３
０１が、上記３重ＷＥＬＬ内に設けられる。また、外部
端子から供給されるクロック入力信号ＥＣＬＫを上記可
変遅延回路３０３に供給される入力バッファ３０２も、
上記３重ＷＥＬＬ内に設けられる。そして、選択された
出力アンプ３０５からのクロック出力ＱＣＬＫを前記デ
ータ出力回路７へ出力するＣＬＫ出力バッファ３０４が
上記３重ウェル内に設けられる。上記の構成によって、
上記ＱＣＬＫの位相は、制御信号がチャージポンプ３０
７を駆動することによって出力される制御電圧ＶＢによ
って制御されることになる。
【００２８】この実施例では、ノイズに弱い可変遅延回
路３０３やチャージポンプ３０７は３重ＷＥＬＬの中央
部に配置され、周囲のノイズ源から距離を離されノイズ
の侵入を防いでいる。外部からの制御信号はＤＬＬアナ
ログ部３の内部で一旦バッファリングすることにより、
制御信号から伝わるノイズの侵入を防いでいる。そし
て、ＤＬＬ専用電源はＤＬＬアナログ部３だけに接続さ
れるので電源配線、ＶＳＳ（ＧＮＤ）配線からのノイズ
の侵入を防ぐことができる。そして、上記のように可変
遅延回路３０３には、６つの出力タップを設けて６つの
出力アンプ３０５のいずれか１つを選択することによ
り、可変遅延回路の可変段数を選択することができる。
これにより、可変遅延範囲が設計値から外れても調整す
ることができる。
路３０３やチャージポンプ３０７は３重ＷＥＬＬの中央
部に配置され、周囲のノイズ源から距離を離されノイズ
の侵入を防いでいる。外部からの制御信号はＤＬＬアナ
ログ部３の内部で一旦バッファリングすることにより、
制御信号から伝わるノイズの侵入を防いでいる。そし
て、ＤＬＬ専用電源はＤＬＬアナログ部３だけに接続さ
れるので電源配線、ＶＳＳ（ＧＮＤ）配線からのノイズ
の侵入を防ぐことができる。そして、上記のように可変
遅延回路３０３には、６つの出力タップを設けて６つの
出力アンプ３０５のいずれか１つを選択することによ
り、可変遅延回路の可変段数を選択することができる。
これにより、可変遅延範囲が設計値から外れても調整す
ることができる。
【００２９】図３には、この発明に係る半導体集積回路
装置の一実施例の概略素子構造断面図が示されている。
同図は、図１のａ−ａ’断面図が示されている。同図に
示されているように、メモリセルアレイ１を含むＤＷＥ
ＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬとはＰＮ接
合分離によって電気的に絶縁されている。これにより、
同一のＰ基板ＰＳＵＢに上記各回路が形成されるにもか
かわらず、例えば大きなノイズ源であるセンスアンプ２
からのノイズが基板ＰＳＵＢを介して侵入することを防
ぐことができる。
装置の一実施例の概略素子構造断面図が示されている。
同図は、図１のａ−ａ’断面図が示されている。同図に
示されているように、メモリセルアレイ１を含むＤＷＥ
ＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬとはＰＮ接
合分離によって電気的に絶縁されている。これにより、
同一のＰ基板ＰＳＵＢに上記各回路が形成されるにもか
かわらず、例えば大きなノイズ源であるセンスアンプ２
からのノイズが基板ＰＳＵＢを介して侵入することを防
ぐことができる。
【００３０】また、メモリセルアレイ１を含むＤＷＥＬ
ＬとＤＬＬアナログ部３を含むＤＷＥＬＬの基板電源は
ボンィングパッド及びリードもそれぞれ専用に設けられ
た別のものであり、かかる電源供給経路において発生す
るノイズが侵入することはない。具体的には、電源パッ
ド、ＶＳＳパッドは、ＤＬＬアナログ部３に専用に設け
られており、かかるバッドは専用の外部リードにワイヤ
ボンディングされている。上記ＤＬＬアナログ部３を降
圧電源を使う場合は、上記のような電源パッドやリード
に加えてＤＬＬアナログ部専用の電源回路を設けるよう
にするものである。
ＬとＤＬＬアナログ部３を含むＤＷＥＬＬの基板電源は
ボンィングパッド及びリードもそれぞれ専用に設けられ
た別のものであり、かかる電源供給経路において発生す
るノイズが侵入することはない。具体的には、電源パッ
ド、ＶＳＳパッドは、ＤＬＬアナログ部３に専用に設け
られており、かかるバッドは専用の外部リードにワイヤ
ボンディングされている。上記ＤＬＬアナログ部３を降
圧電源を使う場合は、上記のような電源パッドやリード
に加えてＤＬＬアナログ部専用の電源回路を設けるよう
にするものである。
【００３１】図４には、この発明に係る半導体集積回路
装置の一実施例の概略素子構造断面図が示されている。
同図は、図１のｂ−ｂ’断面図が示されている。ＤＬＬ
デジタル部４を含む周辺回路１２は３重ＷＥＬＬの外の
Ｐ型基板ＰＳＵＢ上のウェル領域ＮＷＥＬＬ，ＰＷＥＬ
Ｌに形成され、デジタル信号の動作によるノイズがＤＬ
Ｌアナログ部３に基板ＰＳＵＢを介して侵入するのを防
いでいる。この実施例では、ＤＬＬデジタル部４からＤ
ＬＬアナログ部３への信号はＤＬＬアナログ部の入力バ
ッファによりバッファリングされており、デジタル信号
に含まれノイズ成分がチャージポンプや可変遅延回路に
侵入するのを防いでいる。
装置の一実施例の概略素子構造断面図が示されている。
同図は、図１のｂ−ｂ’断面図が示されている。ＤＬＬ
デジタル部４を含む周辺回路１２は３重ＷＥＬＬの外の
Ｐ型基板ＰＳＵＢ上のウェル領域ＮＷＥＬＬ，ＰＷＥＬ
Ｌに形成され、デジタル信号の動作によるノイズがＤＬ
Ｌアナログ部３に基板ＰＳＵＢを介して侵入するのを防
いでいる。この実施例では、ＤＬＬデジタル部４からＤ
ＬＬアナログ部３への信号はＤＬＬアナログ部の入力バ
ッファによりバッファリングされており、デジタル信号
に含まれノイズ成分がチャージポンプや可変遅延回路に
侵入するのを防いでいる。
【００３２】図５には、この発明に係る半導体集積回路
装置の他の一実施例の概略素子構造断面図が示されてい
る。同図は、図１のｂ−ｂ’に対応された変形例であ
る。この実施例では、図４とは逆に、ＤＬＬデジタル部
４を含む周辺回路１２を３重ＷＥＬＬの内部に配置し、
ＤＬＬアナログ部３を３重ＷＥＬＬ外部に配置した例で
ある。上記周辺回路とＤＬＬアナログ部３の基板が上記
３重ウェルによる素子分離技術によって絶縁されている
ので、この場合もノイズの侵入を防ぐことができる。つ
まり、ＤＬＬデジタル部４を含む周辺回路とＤＬＬアナ
ログ部３とを３重ウェルによる素子分離技術を用いて電
気的に分離するいう意味では、上記両実施例は同じであ
る。この場合、メモリセルアレイ１を含む３重ＷＥＬＬ
は周辺回路を含む３重ＷＥＬＬとは切り離される。なぜ
なら、メモリセルアレイ１を３重ＷＥＬＬ内部に配置す
るのはノイズ対策よりも、基板電位を独立に与えるため
だからである。
装置の他の一実施例の概略素子構造断面図が示されてい
る。同図は、図１のｂ−ｂ’に対応された変形例であ
る。この実施例では、図４とは逆に、ＤＬＬデジタル部
４を含む周辺回路１２を３重ＷＥＬＬの内部に配置し、
ＤＬＬアナログ部３を３重ＷＥＬＬ外部に配置した例で
ある。上記周辺回路とＤＬＬアナログ部３の基板が上記
３重ウェルによる素子分離技術によって絶縁されている
ので、この場合もノイズの侵入を防ぐことができる。つ
まり、ＤＬＬデジタル部４を含む周辺回路とＤＬＬアナ
ログ部３とを３重ウェルによる素子分離技術を用いて電
気的に分離するいう意味では、上記両実施例は同じであ
る。この場合、メモリセルアレイ１を含む３重ＷＥＬＬ
は周辺回路を含む３重ＷＥＬＬとは切り離される。なぜ
なら、メモリセルアレイ１を３重ＷＥＬＬ内部に配置す
るのはノイズ対策よりも、基板電位を独立に与えるため
だからである。
【００３３】この実施例のようなアナログ制御アナログ
ＤＬＬにおいて、可変遅延回路３０３, チャージポンプ
(アナログ制御回路) ３０７はノイズに弱い。よって、
この２つの回路を中心として、周囲のノイズ源からから
隔離するものである。特にＤＲＡＭではセンスアンプ
（Sense AMP)をはじめとして、周囲にノイズ源が多いた
め、この実施例のようなノイズ隔離の効果が大きい。そ
して、後述するようにアナログ制御回路であるチャージ
ポンプの新しい駆動方式を採用し、従来の駆動方式であ
るＰＦＤの欠点である不感帯をなくし、ロックインサイ
クルを短くすることができるように工夫を行うものであ
る。
ＤＬＬにおいて、可変遅延回路３０３, チャージポンプ
(アナログ制御回路) ３０７はノイズに弱い。よって、
この２つの回路を中心として、周囲のノイズ源からから
隔離するものである。特にＤＲＡＭではセンスアンプ
（Sense AMP)をはじめとして、周囲にノイズ源が多いた
め、この実施例のようなノイズ隔離の効果が大きい。そ
して、後述するようにアナログ制御回路であるチャージ
ポンプの新しい駆動方式を採用し、従来の駆動方式であ
るＰＦＤの欠点である不感帯をなくし、ロックインサイ
クルを短くすることができるように工夫を行うものであ
る。
【００３４】上記ＤＬＬ回路の他回路との分離は、アナ
ログ制御アナログＤＬＬにおいて、特に著しい効果が期
待できるが、デジタル制御デジタルＤＬＬやデジタル制
御アナログＤＬＬにおいても、チップ内部で発生するノ
イズを効果的に遮断することができるためＤＬＬのノイ
ズ耐性が向上させることができる。つまり、デジタルＤ
ＬＬでも、遅延回路を構成するインバータ回路等に与え
られる動作電圧が上記電源ノイズによって変動すると、
それに対応して容量性負荷に対するチャージアップ電流
やディスチャージ電流が変化して遅延時間が変動してし
まう。
ログ制御アナログＤＬＬにおいて、特に著しい効果が期
待できるが、デジタル制御デジタルＤＬＬやデジタル制
御アナログＤＬＬにおいても、チップ内部で発生するノ
イズを効果的に遮断することができるためＤＬＬのノイ
ズ耐性が向上させることができる。つまり、デジタルＤ
ＬＬでも、遅延回路を構成するインバータ回路等に与え
られる動作電圧が上記電源ノイズによって変動すると、
それに対応して容量性負荷に対するチャージアップ電流
やディスチャージ電流が変化して遅延時間が変動してし
まう。
【００３５】つまり、上記電源電圧ＶＤＤや接地電圧Ｖ
ＳＳは、ＭＯＳＦＥＴの基板バイアス電圧とされるので
しきい値電圧を変化させるとともに、ＭＯＳＦＥＴのゲ
ートとソース間に供給される入力信号を変化させる。こ
のように入力電圧と上記のようなしきい値電圧との両方
が電源電圧や接地線のノイズによって変動を受けるもの
であるので、従来のデジタルＤＬＬにおいては遅延時間
が変動し、結果として出力クロック信号にジッタ（位相
のゆらぎ）を生じてしまうものである。したがって、本
願発明をＤＬＬを用いたクロック発生回路に適用するこ
とにより、ＤＬＬのノイズ耐性が向上し、同じノイズ条
件下でのＤＬＬのジッタを減少させることができ、ある
いは他の回路のジッタの増加を吸収することができる。
ＳＳは、ＭＯＳＦＥＴの基板バイアス電圧とされるので
しきい値電圧を変化させるとともに、ＭＯＳＦＥＴのゲ
ートとソース間に供給される入力信号を変化させる。こ
のように入力電圧と上記のようなしきい値電圧との両方
が電源電圧や接地線のノイズによって変動を受けるもの
であるので、従来のデジタルＤＬＬにおいては遅延時間
が変動し、結果として出力クロック信号にジッタ（位相
のゆらぎ）を生じてしまうものである。したがって、本
願発明をＤＬＬを用いたクロック発生回路に適用するこ
とにより、ＤＬＬのノイズ耐性が向上し、同じノイズ条
件下でのＤＬＬのジッタを減少させることができ、ある
いは他の回路のジッタの増加を吸収することができる。
【００３６】図６には、この発明が適用されるＤＤＲ
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic R
andom Access Memory ）の一実施例の全体ブロック図が
示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特
に制限されないが、４つのメモリバンクに対応して４つ
のメモリアレイ２００Ａ〜２００Ｄが設けられる。４つ
のメモリバンク０〜３にそれぞれ対応されたメモリアレ
イ２００Ａ〜２００Ｄは、マトリクス配置されたダイナ
ミック型メモリセルを備え、図に従えば同一列に配置さ
れたメモリセルの選択端子は列毎のワード線（図示せ
ず）に結合され、同一行に配置されたメモリセルのデー
タ入出力端子は行毎に相補データ線（図示せず）に結合
される。
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic R
andom Access Memory ）の一実施例の全体ブロック図が
示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特
に制限されないが、４つのメモリバンクに対応して４つ
のメモリアレイ２００Ａ〜２００Ｄが設けられる。４つ
のメモリバンク０〜３にそれぞれ対応されたメモリアレ
イ２００Ａ〜２００Ｄは、マトリクス配置されたダイナ
ミック型メモリセルを備え、図に従えば同一列に配置さ
れたメモリセルの選択端子は列毎のワード線（図示せ
ず）に結合され、同一行に配置されたメモリセルのデー
タ入出力端子は行毎に相補データ線（図示せず）に結合
される。
【００３７】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。
【００３８】メモリアレイ２００Ｂないし２００Ｄも同
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、上記
端子ＤＱから出力するデータのデータストローブ信号を
形成する。
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、上記
端子ＤＱから出力するデータのデータストローブ信号を
形成する。
【００３９】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。
【００４０】例えば、２５６Ｍビットのような記憶容量
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。
【００４１】カラムアドレスバッファ２０６の出力はカ
ラムアドレスカウンタ（Column Address Counter) ２０
７のプリセットデータとして供給され、列（カラム）ア
ドレスカウンタ２０７は後述のコマンドなどで指定され
るバーストモードにおいて上記プリセットデータとして
のカラムアドレス信号、又はそのカラムアドレス信号を
順次インクリメントした値を、カラムデコーダ２０３Ａ
〜２０３Ｄに向けて出力する。
ラムアドレスカウンタ（Column Address Counter) ２０
７のプリセットデータとして供給され、列（カラム）ア
ドレスカウンタ２０７は後述のコマンドなどで指定され
るバーストモードにおいて上記プリセットデータとして
のカラムアドレス信号、又はそのカラムアドレス信号を
順次インクリメントした値を、カラムデコーダ２０３Ａ
〜２０３Ｄに向けて出力する。
【００４２】モードレジスタ(Mode Register) ２１３
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。
【００４３】クロック信号ＣＬＫと／ＣＬＫは、クロッ
クバッファを介して前記説明したようなＤＬＬ回路２１
４に入力され、内部クロックが発生される。上記内部ク
ロックは、特に制限されないが、データ出力回路２１１
とＤＱＳバッファ２１５の入力信号として用いられる。
また、上記クロックバッファを介したクロック信号はデ
ータ入力回路２１０や、列アドレスカウンタ２０７に供
給されるクロック端子に供給される。
クバッファを介して前記説明したようなＤＬＬ回路２１
４に入力され、内部クロックが発生される。上記内部ク
ロックは、特に制限されないが、データ出力回路２１１
とＤＱＳバッファ２１５の入力信号として用いられる。
また、上記クロックバッファを介したクロック信号はデ
ータ入力回路２１０や、列アドレスカウンタ２０７に供
給されるクロック端子に供給される。
【００４４】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００４５】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。
【００４６】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
【００４７】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。
【００４８】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
【００４９】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライト
モードは、バーストライトとシングルライトとされる。
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライト
モードは、バーストライトとシングルライトとされる。
【００５０】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
【００５１】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
【００５２】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
【００５３】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。
【００５４】（４）カラムアドレス・ライトコマンド
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ９に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいてはバーストスタ
ートアドレスとしてカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。但し、
ライト動作にはＣＡＳレイテンシイはなく、ライトデー
タの取り込みは当該カラムアドレス・ライトコマンドサ
イクルの１クロック後から開始される。
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ９に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいてはバーストスタ
ートアドレスとしてカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。但し、
ライト動作にはＣＡＳレイテンシイはなく、ライトデー
タの取り込みは当該カラムアドレス・ライトコマンドサ
イクルの１クロック後から開始される。
【００５５】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【００５６】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【００５７】（７）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【００５８】ＤＤＲ ＳＤＲＡＭにおいては、１つのメ
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。
【００５９】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。
【００６０】ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。
【００６１】行アドレス入力から３ＣＬＫ後、ＣＡＳ＝
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。
【００６２】センスアンプ２０２から出力されたデータ
はデータ出力回路２１１からチップ外へ出力される。出
力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの
立上がり、立ち下がりの両エッジに同期する。この時、
上記のように２組分のデータはパラレル→シリアル変換
され、１組分×２のデータとなる。データ出力と同時
に、ＤＱＳバッファ２１５からデータストローブ信号Ｄ
ＱＳが出力される。モードレジスタ２１３に保存されて
いるバースト長が４以上の場合、カラムアドレスカウン
タ２０７は自動的にアドレスをインクリメントされて、
次の列データを読み出すようにされる。
はデータ出力回路２１１からチップ外へ出力される。出
力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの
立上がり、立ち下がりの両エッジに同期する。この時、
上記のように２組分のデータはパラレル→シリアル変換
され、１組分×２のデータとなる。データ出力と同時
に、ＤＱＳバッファ２１５からデータストローブ信号Ｄ
ＱＳが出力される。モードレジスタ２１３に保存されて
いるバースト長が４以上の場合、カラムアドレスカウン
タ２０７は自動的にアドレスをインクリメントされて、
次の列データを読み出すようにされる。
【００６３】上記ＤＬＬ２１４の役割は、データ出力回
路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣ
ＬＫを生成する。上記データ出力回路２１１とＤＱＳバ
ッファ２１５は、ＤＬＬ２１４で生成された内部クロッ
ク信号ＱＣＬＫが入力されてから、実際にデータ信号や
データストローブ信号が出力されるまでに時間がかか
る。そのため、後述するようなレプリカ回路を用いて内
部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進め
る事により、データ信号やデータストローブ信号の位相
を外部クロックＣＬＫに一致させる。したがって、この
場合、外部クロック信号と位相が一致させられるのは上
記データ信号やデータストローブ信号である。
路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣ
ＬＫを生成する。上記データ出力回路２１１とＤＱＳバ
ッファ２１５は、ＤＬＬ２１４で生成された内部クロッ
ク信号ＱＣＬＫが入力されてから、実際にデータ信号や
データストローブ信号が出力されるまでに時間がかか
る。そのため、後述するようなレプリカ回路を用いて内
部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進め
る事により、データ信号やデータストローブ信号の位相
を外部クロックＣＬＫに一致させる。したがって、この
場合、外部クロック信号と位相が一致させられるのは上
記データ信号やデータストローブ信号である。
【００６４】図７には、この発明に係るＤＬＬの一実施
例の全体ブロック図が示されている。同図には、ＤＬＬ
デジタル部４を中心としたＤＬＬの全体図が示されてい
る。ＤＬＬデジタル部４は、クロック入力回路２０９１
を介して入力された外部クロック信号ＥＣＬＫ＿Ｔと内
部クロック信号ＩＣＬＫとを同位相にするようにＤＬＬ
アナログ部３を制御する。
例の全体ブロック図が示されている。同図には、ＤＬＬ
デジタル部４を中心としたＤＬＬの全体図が示されてい
る。ＤＬＬデジタル部４は、クロック入力回路２０９１
を介して入力された外部クロック信号ＥＣＬＫ＿Ｔと内
部クロック信号ＩＣＬＫとを同位相にするようにＤＬＬ
アナログ部３を制御する。
【００６５】この実施例のＤＬＬでは、ハーモニックロ
ックを防ぐため上記外部クロック信号ＥＣＬＫ＿Ｔと内
部クロック信号ＩＣＬＫとは分周回路４０１でそれぞれ
４分周される。上記のように外部クロック信号ＥＣＬＫ
＿Ｔを４分周したＥＣＬＫ４と内部クロック信号ＩＣＬ
Ｋを４分周したＩＣＬＫ４の位相を位相比較器４０２で
比較する。ステート制御回路４０３は、上記位相比較を
行った結果であるＥＡＲＬＹ＿ＩＮＴの波形を見てＴＵ
ＲＢＯ信号とＴＵＲＢＯ１信号を出力する。パルス発生
回路４０４は、アップ（ＵＰ）信号とダウン（ＤＯＷ
Ｎ）信号を出力して、ＤＬＬアナログ部３に設けられた
チャージポンプの動作を制御する。
ックを防ぐため上記外部クロック信号ＥＣＬＫ＿Ｔと内
部クロック信号ＩＣＬＫとは分周回路４０１でそれぞれ
４分周される。上記のように外部クロック信号ＥＣＬＫ
＿Ｔを４分周したＥＣＬＫ４と内部クロック信号ＩＣＬ
Ｋを４分周したＩＣＬＫ４の位相を位相比較器４０２で
比較する。ステート制御回路４０３は、上記位相比較を
行った結果であるＥＡＲＬＹ＿ＩＮＴの波形を見てＴＵ
ＲＢＯ信号とＴＵＲＢＯ１信号を出力する。パルス発生
回路４０４は、アップ（ＵＰ）信号とダウン（ＤＯＷ
Ｎ）信号を出力して、ＤＬＬアナログ部３に設けられた
チャージポンプの動作を制御する。
【００６６】この実施例では、チャージポンプテストパ
ルス発生回路４０５が設けられており、この回路が出力
する後述するようなＣＰ＿ＰＵＬＳＥ信号が上記アップ
信号ＵＰ及びダウン信号ＤＯＷＮの代わりになって、Ｄ
ＬＬアナログ部３に設けられたチャージポンプの動作を
制御してそのテストを行うようにされる。なお、図面の
簡素化のために、この発明に直接関係のない細かな制御
信号などは省かれている。
ルス発生回路４０５が設けられており、この回路が出力
する後述するようなＣＰ＿ＰＵＬＳＥ信号が上記アップ
信号ＵＰ及びダウン信号ＤＯＷＮの代わりになって、Ｄ
ＬＬアナログ部３に設けられたチャージポンプの動作を
制御してそのテストを行うようにされる。なお、図面の
簡素化のために、この発明に直接関係のない細かな制御
信号などは省かれている。
【００６７】上記分周回路４０１には、上記クロック入
力回路２０９１を通したクロック信号ＥＣＬＫ Ｔと、
レプリカ（Replica Delay)４０６を通した内部クロック
信号ＩＣＬＫとが供給される。この結果、それぞれ４分
周されたＥＣＬＫ４とＩＣＬＫ４が位相比較器４０２で
位相比較される。上記レプリカ回路４０６は、上記クロ
ック入力回路２０９１と、上記データ出力回路２１１又
はＤＱＳバッファ（出力回路）２１５と同一の回路で構
成された遅延回路であり、これにより、ＤＬＬアナログ
部３では、クロック入力回路２０９１やデータ出力回路
２１１（又はＤＱＳバッファ２１５）分だけ進んだ位相
の内部クロック信号ＱＣＬＫを生成するので、外部クロ
ック信号ＣＬＫ Ｔと、例えば上記データ出力回路２１
１を通したデータ信号あるいはＤＱＳバッファ２１５を
通して出力されるクロック信号とが同位相にされる。
力回路２０９１を通したクロック信号ＥＣＬＫ Ｔと、
レプリカ（Replica Delay)４０６を通した内部クロック
信号ＩＣＬＫとが供給される。この結果、それぞれ４分
周されたＥＣＬＫ４とＩＣＬＫ４が位相比較器４０２で
位相比較される。上記レプリカ回路４０６は、上記クロ
ック入力回路２０９１と、上記データ出力回路２１１又
はＤＱＳバッファ（出力回路）２１５と同一の回路で構
成された遅延回路であり、これにより、ＤＬＬアナログ
部３では、クロック入力回路２０９１やデータ出力回路
２１１（又はＤＱＳバッファ２１５）分だけ進んだ位相
の内部クロック信号ＱＣＬＫを生成するので、外部クロ
ック信号ＣＬＫ Ｔと、例えば上記データ出力回路２１
１を通したデータ信号あるいはＤＱＳバッファ２１５を
通して出力されるクロック信号とが同位相にされる。
【００６８】図８には、上記ＤＬＬアナログ部３に含ま
れる可変遅延回路の一実施例の回路図が示されている。
可変遅延回路３０３は可変遅延素子とバイアス回路から
構成される。可変遅延素子は差動インバータを２つ直列
に接続した構成で、電流源の電流をＮＢＩＡＳで制御す
る事により遅延量を可変させる。上記２つの差動インバ
ータの回路が示されており、回路記号が付された前段の
回路を例にして説明すると、Ｎチャンネル型の差動ＭＯ
ＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地
電位との間に上記ＮＢＩＡＳで電流が変化させられる可
変電流源としてのＮチャンネル型ＭＯＳＦＥＴＱ７とＱ
８が並列形態に設けられる。
れる可変遅延回路の一実施例の回路図が示されている。
可変遅延回路３０３は可変遅延素子とバイアス回路から
構成される。可変遅延素子は差動インバータを２つ直列
に接続した構成で、電流源の電流をＮＢＩＡＳで制御す
る事により遅延量を可変させる。上記２つの差動インバ
ータの回路が示されており、回路記号が付された前段の
回路を例にして説明すると、Ｎチャンネル型の差動ＭＯ
ＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地
電位との間に上記ＮＢＩＡＳで電流が変化させられる可
変電流源としてのＮチャンネル型ＭＯＳＦＥＴＱ７とＱ
８が並列形態に設けられる。
【００６９】上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイ
ンと電源電圧ＶＤＤとの間には、負荷回路としてのダイ
オード接続のＰチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４が
それぞれ設けられる。また、差動出力信号の変化を急峻
にするために、ゲートとドレインとが相互に接続された
ラッチ形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６が
上記ダイオード接続のＭＯＳＦＥＴＱ３とＱ４に対して
並列形態に設けられる。上記差動ＭＯＳＦＥＴＱ１とＱ
２のドレイン出力が、次段回路の入力信号として差動Ｍ
ＯＳＦＥＴのゲートに供給される。上記のような２つの
差動インバータを複数段縦列形態に接続して、可変遅延
回路３０３が形成され、そのうち最終段から０ないしＮ
の複数に出力タップＴＡＰＮ０，ＴＡＰＰ０〜ＴＡＰＮ
Ｎ，ＴＡＰＰＮが設けられる。前記図２の実施例では、
上記出力タップは６つされる。
ンと電源電圧ＶＤＤとの間には、負荷回路としてのダイ
オード接続のＰチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４が
それぞれ設けられる。また、差動出力信号の変化を急峻
にするために、ゲートとドレインとが相互に接続された
ラッチ形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６が
上記ダイオード接続のＭＯＳＦＥＴＱ３とＱ４に対して
並列形態に設けられる。上記差動ＭＯＳＦＥＴＱ１とＱ
２のドレイン出力が、次段回路の入力信号として差動Ｍ
ＯＳＦＥＴのゲートに供給される。上記のような２つの
差動インバータを複数段縦列形態に接続して、可変遅延
回路３０３が形成され、そのうち最終段から０ないしＮ
の複数に出力タップＴＡＰＮ０，ＴＡＰＰ０〜ＴＡＰＮ
Ｎ，ＴＡＰＰＮが設けられる。前記図２の実施例では、
上記出力タップは６つされる。
【００７０】バイアス回路は、制御電圧ＶＢをＭＯＳＦ
ＥＴＱ９で電流信号に変換し、それを単純なカレントミ
ラーを用いて上記各差動インバータの電流源ＭＯＳＦＥ
Ｔと接続されているが、制御電圧−遅延量特性を補正す
るバッファ回路等を用いてもよい。可変遅延回路の出力
は、上記のように複数（例えば６組）の出力タップを設
けられており、これらの出力のうち１つの出力を選択す
る事によって、可変遅延回路の段数を変化する事が出来
る。
ＥＴＱ９で電流信号に変換し、それを単純なカレントミ
ラーを用いて上記各差動インバータの電流源ＭＯＳＦＥ
Ｔと接続されているが、制御電圧−遅延量特性を補正す
るバッファ回路等を用いてもよい。可変遅延回路の出力
は、上記のように複数（例えば６組）の出力タップを設
けられており、これらの出力のうち１つの出力を選択す
る事によって、可変遅延回路の段数を変化する事が出来
る。
【００７１】図９には、上記ＤＬＬアナログ部３に含ま
れるチャージポンプ回路の一実施例の回路図が示されて
いる。この実施例のチャージポンプ回路には、ＤＬＬの
ロックインサイクルが短くするために、信号ＥＮＢがゲ
ートに供給されるＰチャンネル型ＭＯＳＦＥＴＱ１１か
らなるΔDelay 小モード用電流源, ゲートに信号ＴＵＲ
ＢＯが供給されるＮチャンネル型ＭＯＳＦＥＴＱ２２か
らなるΔDelay 中モード用電流源, ゲートに信号ＴＵＲ
ＢＯ１Ｂが供給されるＰチャンネル型ＭＯＳＦＥＴＱ２
１からなるΔDelay 大モード用電流源と、上記ΔDelay
小モード用電流源の電流を伝えるカレントミラーバイア
スＱ１２〜Ｑ２０と双方向スイッチＱ２３〜Ｑ２６から
構成される。
れるチャージポンプ回路の一実施例の回路図が示されて
いる。この実施例のチャージポンプ回路には、ＤＬＬの
ロックインサイクルが短くするために、信号ＥＮＢがゲ
ートに供給されるＰチャンネル型ＭＯＳＦＥＴＱ１１か
らなるΔDelay 小モード用電流源, ゲートに信号ＴＵＲ
ＢＯが供給されるＮチャンネル型ＭＯＳＦＥＴＱ２２か
らなるΔDelay 中モード用電流源, ゲートに信号ＴＵＲ
ＢＯ１Ｂが供給されるＰチャンネル型ＭＯＳＦＥＴＱ２
１からなるΔDelay 大モード用電流源と、上記ΔDelay
小モード用電流源の電流を伝えるカレントミラーバイア
スＱ１２〜Ｑ２０と双方向スイッチＱ２３〜Ｑ２６から
構成される。
【００７２】信号ＥＮＢがハイレベルで、ＥＮＴがロウ
レベルにされるＤＬＬの非動作状態のときにスイッチＭ
ＯＳＦＥＴＱ１５とＱ１６がオフ状態に、スイッチＭＯ
ＳＦＥＴＱ１７とＱ１８がオン状態になって、ΔDelay
小モード用電流源とカレントミラー回路の動作を停止さ
せ、低消費電力動作にされる。このとき、信号ＴＵＲＢ
ＯとＴＵＲＢＯ１ＢによりＭＯＳＦＥＴＱ２２とＱ２１
はオフ状態にされる。これらの３つのΔDelay 小モード
用電流源, ΔDelay 中モード用電流源, ΔDelay 大モー
ド用電流源を用いた高速ロックインサイクル動作は波形
図を用いて後に説明する通りである。
レベルにされるＤＬＬの非動作状態のときにスイッチＭ
ＯＳＦＥＴＱ１５とＱ１６がオフ状態に、スイッチＭＯ
ＳＦＥＴＱ１７とＱ１８がオン状態になって、ΔDelay
小モード用電流源とカレントミラー回路の動作を停止さ
せ、低消費電力動作にされる。このとき、信号ＴＵＲＢ
ＯとＴＵＲＢＯ１ＢによりＭＯＳＦＥＴＱ２２とＱ２１
はオフ状態にされる。これらの３つのΔDelay 小モード
用電流源, ΔDelay 中モード用電流源, ΔDelay 大モー
ド用電流源を用いた高速ロックインサイクル動作は波形
図を用いて後に説明する通りである。
【００７３】図１０には、上記ＤＬＬアナログ部３に含
まれる出力アンプの一実施例の回路図が示されている。
前記図８に示したような差動インバータを用いた可変遅
延回路の出力信号は、振幅がＶＤＤではなく小さいた
め、振幅をＶＤＤのような動作電圧のフル振幅に増幅し
なければならない。そのために出力アンプ３０５が必要
になるものである。出力アンプはＭＯＳＦＥＴＱ３０〜
Ｑ３５からなるようなカレントミラーアンプとＭＯＳＦ
ＥＴＱ３７〜Ｑ４０からなるクロックドインバータの組
み合わせが２組で構成される。制御信号ＥＮＴ＝ＶＤ
Ｄ、ＥＮＢ＝０（ＶＳＳ又はＧＮＤ）の時はカレントミ
ラーアンプが動作して、出力が有効になるが、ＥＮＴ＝
０、ＥＮＢ＝ＶＣＣの時はカレントミラーアンプが動作
せず、出力はハイインピーダンスになる。
まれる出力アンプの一実施例の回路図が示されている。
前記図８に示したような差動インバータを用いた可変遅
延回路の出力信号は、振幅がＶＤＤではなく小さいた
め、振幅をＶＤＤのような動作電圧のフル振幅に増幅し
なければならない。そのために出力アンプ３０５が必要
になるものである。出力アンプはＭＯＳＦＥＴＱ３０〜
Ｑ３５からなるようなカレントミラーアンプとＭＯＳＦ
ＥＴＱ３７〜Ｑ４０からなるクロックドインバータの組
み合わせが２組で構成される。制御信号ＥＮＴ＝ＶＤ
Ｄ、ＥＮＢ＝０（ＶＳＳ又はＧＮＤ）の時はカレントミ
ラーアンプが動作して、出力が有効になるが、ＥＮＴ＝
０、ＥＮＢ＝ＶＣＣの時はカレントミラーアンプが動作
せず、出力はハイインピーダンスになる。
【００７４】前記図２では、６つの出力アンプの出力が
共通に接続されているが、６つの出力アンプのうち１つ
だけが上記のような信号ＥＮＴとＥＮＢにより有効出力
となっており、前記のような信号増幅とともに可変遅延
回路の段数切り替えを行うようにも用いられる。
共通に接続されているが、６つの出力アンプのうち１つ
だけが上記のような信号ＥＮＴとＥＮＢにより有効出力
となっており、前記のような信号増幅とともに可変遅延
回路の段数切り替えを行うようにも用いられる。
【００７５】図１１には、上記ＤＬＬアナログ部３に含
まれる制御電圧固定回路の一実施例の回路図が示されて
いる。前記のような可変遅延回路の制御電圧−遅延量特
性を測定する時、制御電圧の値を外部から与えなければ
ならない。プローブで外部から制御電圧を固定してもよ
いが、プローブ無しで測定できたほうが、大掛かりな装
置が必要ないし、実際の条件に合わせた測定が出来る
（パッケージング, 実装など）し、プローブからの雑音
が混入しない等の利点がある。
まれる制御電圧固定回路の一実施例の回路図が示されて
いる。前記のような可変遅延回路の制御電圧−遅延量特
性を測定する時、制御電圧の値を外部から与えなければ
ならない。プローブで外部から制御電圧を固定してもよ
いが、プローブ無しで測定できたほうが、大掛かりな装
置が必要ないし、実際の条件に合わせた測定が出来る
（パッケージング, 実装など）し、プローブからの雑音
が混入しない等の利点がある。
【００７６】制御電圧固定回路はスイッチＭＯＳＦＥＴ
Ｑ５０〜Ｑ５２、分圧抵抗回路、双方向スイッチから構
成される。ＯＮ信号がＶＤＤになると、ＭＯＳＦＥＴＱ
５２がオン状態となって、直列抵抗回路に電流が流れ抵
抗分圧により電圧Ｖ０〜Ｖ６が現れる。信号ＳＥＴ０−
６のうち、１つだけだけをＶＤＤのようなハイレベルに
して、双方向スイッチのうち１つをオン状態にして、電
圧Ｖ０〜Ｖ６を制御電圧ＶＢへ接続する事により可変遅
延回路に対する制御電圧ＶＢが固定できる。
Ｑ５０〜Ｑ５２、分圧抵抗回路、双方向スイッチから構
成される。ＯＮ信号がＶＤＤになると、ＭＯＳＦＥＴＱ
５２がオン状態となって、直列抵抗回路に電流が流れ抵
抗分圧により電圧Ｖ０〜Ｖ６が現れる。信号ＳＥＴ０−
６のうち、１つだけだけをＶＤＤのようなハイレベルに
して、双方向スイッチのうち１つをオン状態にして、電
圧Ｖ０〜Ｖ６を制御電圧ＶＢへ接続する事により可変遅
延回路に対する制御電圧ＶＢが固定できる。
【００７７】図１２には、この発明に係るクロック発生
回路の動作の一例を説明するための波形図が示されてい
る。ＤＬＬがリセットされた時、初期位相誤差は位相進
みになるようにされる。そのため、ΔDelay 大モードで
のチャージダウン制御が開始される。このΔDelay 大モ
ードでは、位相誤差が進みであるため、位相比較出力は
ハイレベルとなり、１回の位相比較動作に対して２個の
チャージアップ制御信号が形成される。このチャージア
ップ制御信号により、位相誤差は急峻に目標値に向かっ
て変化する。
回路の動作の一例を説明するための波形図が示されてい
る。ＤＬＬがリセットされた時、初期位相誤差は位相進
みになるようにされる。そのため、ΔDelay 大モードで
のチャージダウン制御が開始される。このΔDelay 大モ
ードでは、位相誤差が進みであるため、位相比較出力は
ハイレベルとなり、１回の位相比較動作に対して２個の
チャージアップ制御信号が形成される。このチャージア
ップ制御信号により、位相誤差は急峻に目標値に向かっ
て変化する。
【００７８】つまり、図９の回路で説明すると、信号Ｔ
ＵＲＢＯ１Ｂがロウレベルとなって大きな電流を流すＰ
チャンネル型ＭＯＳＦＥＴＱ２１がオン状態にされてい
る。そのため、ダウン信号ＤＯＷＮのハイレベルとＤＯ
ＷＮ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ２４とＰチャンネル型ＭＯＳＦＥＴＱ２６がオン
状態となって、上記信号ＤＯＷＮとＤＯＷＮ Ｂに対応
して段階的に制御電圧ＶＢを上昇させる。上記のような
制御電圧ＶＢの上昇に応じて、図８のＰチャンネル型Ｍ
ＯＳＦＥＴＱ９で形成される電流が減少し、可変遅延回
路を構成する差動インバータの動作電流が減少し、遅延
時間が増加して位相の進みを遅らせる方向に変化させ
る。
ＵＲＢＯ１Ｂがロウレベルとなって大きな電流を流すＰ
チャンネル型ＭＯＳＦＥＴＱ２１がオン状態にされてい
る。そのため、ダウン信号ＤＯＷＮのハイレベルとＤＯ
ＷＮ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ２４とＰチャンネル型ＭＯＳＦＥＴＱ２６がオン
状態となって、上記信号ＤＯＷＮとＤＯＷＮ Ｂに対応
して段階的に制御電圧ＶＢを上昇させる。上記のような
制御電圧ＶＢの上昇に応じて、図８のＰチャンネル型Ｍ
ＯＳＦＥＴＱ９で形成される電流が減少し、可変遅延回
路を構成する差動インバータの動作電流が減少し、遅延
時間が増加して位相の進みを遅らせる方向に変化させ
る。
【００７９】位相誤差が目標値である位相誤差０を超え
ると、ΔDelay 中モードに切り換えられる。上記ΔDela
y 大モードはチャージダウン制御のみであるため、ΔDe
lay中モードではチャージアップ制御のみとなる。この
ため、図９の実施例のようにΔDelay 大モード用チャー
ジアップ電流源とΔDelay 中モード用チャージダウン電
流源は用意されていない。もちろん初期位相誤差の与え
かたによっては両方とも必要になる事があるので、その
場合は用意する必要がある。
ると、ΔDelay 中モードに切り換えられる。上記ΔDela
y 大モードはチャージダウン制御のみであるため、ΔDe
lay中モードではチャージアップ制御のみとなる。この
ため、図９の実施例のようにΔDelay 大モード用チャー
ジアップ電流源とΔDelay 中モード用チャージダウン電
流源は用意されていない。もちろん初期位相誤差の与え
かたによっては両方とも必要になる事があるので、その
場合は用意する必要がある。
【００８０】図９の回路で説明すると、上記ΔDelay 大
モードにより遅延誤差０を超えて遅れになった位相誤差
を修正するために、信号ＴＵＲＢＯがハイレベルとなっ
て中電流を流すＮチャンネル型ＭＯＳＦＥＴＱ２２がオ
ン状態にされる。そのため、上記遅れを修正するために
位相比較出力がロウレベルとなり、それにより形成され
たアップ信号ＵＰのハイレベルとＵＰ Ｂのロウレベル
により、Ｎチャンネル型ＭＯＳＦＥＴＱ２３とＰチャン
ネル型ＭＯＳＦＥＴＱ２５がオン状態となって、上記信
号ＵＰとＵＰ Ｂに対応して段階的に制御電圧ＶＢを逆
に下降させる。上記のような制御電圧ＶＢの下降に応じ
て、図８のＰチャンネル型ＭＯＳＦＥＴＱ９で形成され
る電流が増加し、可変遅延回路を構成する差動インバー
タの動作電流を増加させて上記遅延時間を減少させて位
相の遅れを修正する方向に変化させる。
モードにより遅延誤差０を超えて遅れになった位相誤差
を修正するために、信号ＴＵＲＢＯがハイレベルとなっ
て中電流を流すＮチャンネル型ＭＯＳＦＥＴＱ２２がオ
ン状態にされる。そのため、上記遅れを修正するために
位相比較出力がロウレベルとなり、それにより形成され
たアップ信号ＵＰのハイレベルとＵＰ Ｂのロウレベル
により、Ｎチャンネル型ＭＯＳＦＥＴＱ２３とＰチャン
ネル型ＭＯＳＦＥＴＱ２５がオン状態となって、上記信
号ＵＰとＵＰ Ｂに対応して段階的に制御電圧ＶＢを逆
に下降させる。上記のような制御電圧ＶＢの下降に応じ
て、図８のＰチャンネル型ＭＯＳＦＥＴＱ９で形成され
る電流が増加し、可変遅延回路を構成する差動インバー
タの動作電流を増加させて上記遅延時間を減少させて位
相の遅れを修正する方向に変化させる。
【００８１】上記ΔDelay 中モードにより位相誤差が目
標値である位相誤差０を超えると、ΔDelay 小モードに
切り換えられる。ΔDelay 小モードはＭＯＳＦＥＴＱ１
１で形成された小さな電流によるチャージアップ制御と
チャージダウン制御が位相比較出力に対応して行われ
る。このとき、１回の位相比較結果に対して、ΔDelay
大モードやΔDelay 中モードのように２個のパルス（Ｕ
Ｐ／ＤＯＷＮ）を形成するのではなく、１個のパルスが
発生させられる。これにより、ΔDelay 小モードでは、
位相誤差０に対する誤差分を極力小さくしている。
標値である位相誤差０を超えると、ΔDelay 小モードに
切り換えられる。ΔDelay 小モードはＭＯＳＦＥＴＱ１
１で形成された小さな電流によるチャージアップ制御と
チャージダウン制御が位相比較出力に対応して行われ
る。このとき、１回の位相比較結果に対して、ΔDelay
大モードやΔDelay 中モードのように２個のパルス（Ｕ
Ｐ／ＤＯＷＮ）を形成するのではなく、１個のパルスが
発生させられる。これにより、ΔDelay 小モードでは、
位相誤差０に対する誤差分を極力小さくしている。
【００８２】この実施例では、上記のようにΔDelay 大
モードやΔDelay 中モードのようにモードによって、必
要とされない電流源やバイアス回路が存在するため、Ｔ
ＵＲＢＯ信号, ＴＵＲＢＯ＿Ｂ信号, ＴＵＲＢＯ１信
号, ＴＵＲＢＯ１＿Ｂ信号, ＥＮＴ信号, ＥＮＢ信号に
よって、回路のオン、オフを制御する。それぞれのモー
ドでの信号の値は以下の通りである。なお、パワーオフ
モードは、チャージポンプの動作を停止して電流消費を
抑えるモードである。
モードやΔDelay 中モードのようにモードによって、必
要とされない電流源やバイアス回路が存在するため、Ｔ
ＵＲＢＯ信号, ＴＵＲＢＯ＿Ｂ信号, ＴＵＲＢＯ１信
号, ＴＵＲＢＯ１＿Ｂ信号, ＥＮＴ信号, ＥＮＢ信号に
よって、回路のオン、オフを制御する。それぞれのモー
ドでの信号の値は以下の通りである。なお、パワーオフ
モードは、チャージポンプの動作を停止して電流消費を
抑えるモードである。
【００８３】 TURBO TURBO＿B TURBO1 TURBO1＿B ENT ENB 大モード VDD 0 VDD 0 VDD 0 中モード VDD 0 0 VDD VDD 0 小モード 0 VDD 0 VDD VDD 0 オフモード 0 VDD 0 VDD 0 VDD
【００８４】この実施例のＤＬＬではリセット直後に可
変遅延回路を最小遅延時間にするため、初期位相誤差は
必ず進み側に出てくるようにされる。リセット直後の初
期位相誤差をすばやく位相誤差０付近へ近づけるため、
位相比較時刻から次の位相比較時刻までの位相制御量Δ
Delay を大きく取るΔDelay 大モードにする。さらに、
位相制御量を大きくするために、チャージポンプの電流
を大きくするだけではなく、制御回数も２回にしてい
る。なお、初期位相誤差は進み側に出るため、位相比較
器の出力はＶＤＤのようなハイレベルである。ΔDelay
大モードで何回か制御を行うと、位相誤差は０を越えオ
ーバーシュートする。オーバーシュートした次の位相比
較時刻で、位相比較器の出力は０に変化する。この時Δ
Delay 大モードからΔDelay 中モードへ遷移する。
変遅延回路を最小遅延時間にするため、初期位相誤差は
必ず進み側に出てくるようにされる。リセット直後の初
期位相誤差をすばやく位相誤差０付近へ近づけるため、
位相比較時刻から次の位相比較時刻までの位相制御量Δ
Delay を大きく取るΔDelay 大モードにする。さらに、
位相制御量を大きくするために、チャージポンプの電流
を大きくするだけではなく、制御回数も２回にしてい
る。なお、初期位相誤差は進み側に出るため、位相比較
器の出力はＶＤＤのようなハイレベルである。ΔDelay
大モードで何回か制御を行うと、位相誤差は０を越えオ
ーバーシュートする。オーバーシュートした次の位相比
較時刻で、位相比較器の出力は０に変化する。この時Δ
Delay 大モードからΔDelay 中モードへ遷移する。
【００８５】ΔDelay 中モードではチャージポンプの電
流を若干絞り、制御回数は変化させずに動作させる。Δ
Delay 中モードで何回か制御を行うと、位相誤差は再び
０を越え今度はアンダーシュートする。アンダーシュー
トした次の位相比較時刻で、位相比較器の出力はＶＤＤ
に変化する。この時ΔDelay 中モードからΔDelay 小モ
ードへ遷移する。ΔDelay 小モードではチャージポンプ
の電流を絞り、制御回数も１回に減らす。これにより１
回の位相比較におけるDelay の制御量は最小設定にな
る。ΔDelay 小モードで、位相誤差が０を越えた後は、
チャージダウン制御信号とチャージアップ制御信号が、
ほぼ交互に出力され、位相誤差は０付近で振動する。こ
の状態がロックイン状態である。よって、位相比較器の
出力波形だけに注目すると、ＤＬＬリセットから位相比
較器出力が２回ＶＤＤから０へ遷移するまでがロックイ
ンサイクルとなる。
流を若干絞り、制御回数は変化させずに動作させる。Δ
Delay 中モードで何回か制御を行うと、位相誤差は再び
０を越え今度はアンダーシュートする。アンダーシュー
トした次の位相比較時刻で、位相比較器の出力はＶＤＤ
に変化する。この時ΔDelay 中モードからΔDelay 小モ
ードへ遷移する。ΔDelay 小モードではチャージポンプ
の電流を絞り、制御回数も１回に減らす。これにより１
回の位相比較におけるDelay の制御量は最小設定にな
る。ΔDelay 小モードで、位相誤差が０を越えた後は、
チャージダウン制御信号とチャージアップ制御信号が、
ほぼ交互に出力され、位相誤差は０付近で振動する。こ
の状態がロックイン状態である。よって、位相比較器の
出力波形だけに注目すると、ＤＬＬリセットから位相比
較器出力が２回ＶＤＤから０へ遷移するまでがロックイ
ンサイクルとなる。
【００８６】この実施例には、アナログ制御回路である
チャージポンプでの新しい駆動方式が示されている。従
来の駆動方式であるＰＦＤの欠点である不感帯をなく
し、ロックインサイクルを短くすることができる。不感
帯は、位相比較器により位相の進みと遅れのみを判定
し、その位相比較出力により上記のように制御電圧ＶＢ
が変化させられる結果、位相誤差０の目標値を超えた時
点で遅延量を逆方向に変化させるという単純な制御方法
により実現される。上記のような不感帯はトランジスタ
の性能, 配線長に左右されるため、かかる不感帯を無く
すことによりプロセス, レイアウトに左右されない設計
が容易になる。
チャージポンプでの新しい駆動方式が示されている。従
来の駆動方式であるＰＦＤの欠点である不感帯をなく
し、ロックインサイクルを短くすることができる。不感
帯は、位相比較器により位相の進みと遅れのみを判定
し、その位相比較出力により上記のように制御電圧ＶＢ
が変化させられる結果、位相誤差０の目標値を超えた時
点で遅延量を逆方向に変化させるという単純な制御方法
により実現される。上記のような不感帯はトランジスタ
の性能, 配線長に左右されるため、かかる不感帯を無く
すことによりプロセス, レイアウトに左右されない設計
が容易になる。
【００８７】図１３には、この発明に係るクロック発生
回路の動作の一例を説明するための波形図が示されてい
る。この実施例では、ΔDelay 一定方式におけるロック
イン中の様子が示されている。図１２では、チャージダ
ウン制御信号とチャージアップ制御信号はほぼ交互に出
力されると説明した。チャージポンプはアナログ回路で
あるので、チャージアップ量とチャージダウン量を正確
に一致させる事は出来ない。よって、ΔDelay(Down) と
ΔDelay(Up) には図のように若干のアンバランスがあ
る。このアンバランスが、時間とともに位相誤差を増大
させ、ついには片方の制御信号が２回連続で出力される
事になる( ２回連続した制御信号出力）。よって、ジッ
タ（Jitter) の大きさは２×ΔDelay となる。同図の例
ではΔDelay(Down) > ΔDelay(Up) の場合を取り上げた
が、逆の場合も同様である。
回路の動作の一例を説明するための波形図が示されてい
る。この実施例では、ΔDelay 一定方式におけるロック
イン中の様子が示されている。図１２では、チャージダ
ウン制御信号とチャージアップ制御信号はほぼ交互に出
力されると説明した。チャージポンプはアナログ回路で
あるので、チャージアップ量とチャージダウン量を正確
に一致させる事は出来ない。よって、ΔDelay(Down) と
ΔDelay(Up) には図のように若干のアンバランスがあ
る。このアンバランスが、時間とともに位相誤差を増大
させ、ついには片方の制御信号が２回連続で出力される
事になる( ２回連続した制御信号出力）。よって、ジッ
タ（Jitter) の大きさは２×ΔDelay となる。同図の例
ではΔDelay(Down) > ΔDelay(Up) の場合を取り上げた
が、逆の場合も同様である。
【００８８】図１４には、この発明に係るクロック発生
回路に含まれるステート制御回路のステート遷移図が示
されている。ステート制御回路４０３は、図７のＤＬＬ
デジタル回路部に含まれ、ＤＬＬアナログ部３に供給さ
れる信号ＴＲＢＯ、ＴＲＢＯ１を形成する。ＤＬＬ＿Ｅ
Ｎ＝０Ｖ（ＶＳＳ）の場合はＤＬＬを停止するステート
に入っており、ＤＬＬ＿ＥＮ＝ＶＤＤになると、位相比
較器４０２から出力される位相比較出力ＥＡＲＬＹ Ｉ
ＮＴの変化を見て次のようなステート制御を行う。
回路に含まれるステート制御回路のステート遷移図が示
されている。ステート制御回路４０３は、図７のＤＬＬ
デジタル回路部に含まれ、ＤＬＬアナログ部３に供給さ
れる信号ＴＲＢＯ、ＴＲＢＯ１を形成する。ＤＬＬ＿Ｅ
Ｎ＝０Ｖ（ＶＳＳ）の場合はＤＬＬを停止するステート
に入っており、ＤＬＬ＿ＥＮ＝ＶＤＤになると、位相比
較器４０２から出力される位相比較出力ＥＡＲＬＹ Ｉ
ＮＴの変化を見て次のようなステート制御を行う。
【００８９】 ΔDelay大モード TURBO = ＶＤＤ TURBO1 =ＶＤＤ ΔDelay中モード TURBO = ＶＤＤ TURBO1 =０ ΔDelay小モード TURBO = ０ TURBO1 =０
【００９０】図１５には、上記位相比較器とステート制
御回路の一実施例の回路図が示されている。位相比較器
４０２は図の通り一般的なフリップフロップ回路で構わ
ない。外部クロック信号ＥＣＬＫ４よりも先に内部クロ
ック信号ＩＣＬＫ４が立ち上がれば、位相比較出力ＥＡ
ＲＬＹ＿ＩＮＴはＶＤＤが出力され、内部クロック信号
ＩＣＬＫ４よりも先に外部クロック信号ＥＬＣＫ４が立
ち上がれば位相比較出力ＥＡＲＬＹ＿ＩＮＴは０（ロウ
レベル）が出力される。
御回路の一実施例の回路図が示されている。位相比較器
４０２は図の通り一般的なフリップフロップ回路で構わ
ない。外部クロック信号ＥＣＬＫ４よりも先に内部クロ
ック信号ＩＣＬＫ４が立ち上がれば、位相比較出力ＥＡ
ＲＬＹ＿ＩＮＴはＶＤＤが出力され、内部クロック信号
ＩＣＬＫ４よりも先に外部クロック信号ＥＬＣＫ４が立
ち上がれば位相比較出力ＥＡＲＬＹ＿ＩＮＴは０（ロウ
レベル）が出力される。
【００９１】ステート制御は、まずＤＬＬ＿ＥＮ信号が
０の時、すべてのフリップフロップ回路がＶＤＤ（ハイ
レベル）にセットされる。その後、ＥＡＲＬＹ＿ＩＮＴ
が変化するたびに、次々とフリップフロップ回路ＦＦ２
〜ＦＦ４の出力Ｑが０になってゆき、ＴＵＲＢＯ信号,
ＴＵＲＢＯ１信号が出力される。最後のＬＯＣＫ信号が
ＶＤＤになればＤＬＬはロック状態に移行したと判断で
きる。
０の時、すべてのフリップフロップ回路がＶＤＤ（ハイ
レベル）にセットされる。その後、ＥＡＲＬＹ＿ＩＮＴ
が変化するたびに、次々とフリップフロップ回路ＦＦ２
〜ＦＦ４の出力Ｑが０になってゆき、ＴＵＲＢＯ信号,
ＴＵＲＢＯ１信号が出力される。最後のＬＯＣＫ信号が
ＶＤＤになればＤＬＬはロック状態に移行したと判断で
きる。
【００９２】図１６には、前記パルス発生回路の一実施
例の回路図が示されている。パルス発生回路４０４は、
位相比較出力ＥＡＲＬＹ＿ＩＮＴ信号を基に、ＵＰ信号
及びＤＯＷＮ信号を発生する回路である。パルス発生回
路４０４はＥＣＬＫ＿Ｔで同期を取る事により安定した
パルス幅で出力する事が可能だが、反面クロック周期よ
り短いパルスを出力する事が出来ない。ＥＣＬＫ２はＥ
ＣＬＫ＿Ｔを２分周した信号である。
例の回路図が示されている。パルス発生回路４０４は、
位相比較出力ＥＡＲＬＹ＿ＩＮＴ信号を基に、ＵＰ信号
及びＤＯＷＮ信号を発生する回路である。パルス発生回
路４０４はＥＣＬＫ＿Ｔで同期を取る事により安定した
パルス幅で出力する事が可能だが、反面クロック周期よ
り短いパルスを出力する事が出来ない。ＥＣＬＫ２はＥ
ＣＬＫ＿Ｔを２分周した信号である。
【００９３】図１７には、前記パルス発生回路の他の一
実施例の回路図が示されている。この実施例では、Dela
y 回路を用いて、任意のパルス幅を出力するよう工夫さ
れている。あまり狭い幅のパルスでは初期位相誤差の引
き込みが遅くなるので、パルス幅を " 位相差＋３．０
ｎｓ" となるように設計されたものである。この実施例
のパルス発生回路ではΔDelay が一定ではなくなるが、
ΔDelay 一定制御の要点は、位相差＝０の地点でもΔDe
lay ≠０である事なので問題ない。
実施例の回路図が示されている。この実施例では、Dela
y 回路を用いて、任意のパルス幅を出力するよう工夫さ
れている。あまり狭い幅のパルスでは初期位相誤差の引
き込みが遅くなるので、パルス幅を " 位相差＋３．０
ｎｓ" となるように設計されたものである。この実施例
のパルス発生回路ではΔDelay が一定ではなくなるが、
ΔDelay 一定制御の要点は、位相差＝０の地点でもΔDe
lay ≠０である事なので問題ない。
【００９４】図１８には、前記４分周回路の一実施例の
回路図が示されている。この実施例の４分周回路は、１
ｃｋロック２ｃｋロック切り替え式とされる。この実施
例のＤＬＬは２ｃｋロックを採用するため、位相比較を
行う前にＥＣＬＫ＿ＴとＩＣＬＫを４分周して、ハーモ
ニックロックを防ぐ必要がある。よって、ＥＣＬＫ＿Ｔ
とＩＣＬＫの位相が同じならば、ＥＣＬＫ４よりＩＣＬ
Ｋ４が７２０°位相が進むようにリセットを行う。
回路図が示されている。この実施例の４分周回路は、１
ｃｋロック２ｃｋロック切り替え式とされる。この実施
例のＤＬＬは２ｃｋロックを採用するため、位相比較を
行う前にＥＣＬＫ＿ＴとＩＣＬＫを４分周して、ハーモ
ニックロックを防ぐ必要がある。よって、ＥＣＬＫ＿Ｔ
とＩＣＬＫの位相が同じならば、ＥＣＬＫ４よりＩＣＬ
Ｋ４が７２０°位相が進むようにリセットを行う。
【００９５】その後、可変遅延回路とレプリカ回路（Re
plica Delay)でＩＣＬＫの位相を７２０°（２ｃｋ）遅
らせる事により、ＥＣＬＫ４とＩＣＬＫ４が同位相にな
りロックする。このとき、ＩＣＬＫ４の位相進みが７２
０°ではなく、３６０°であれば、１ｃｋロックを行
う。よって、１つの回路で１ｃｋロックと２ｃｋロック
を行う事が可能である。上記４分周器に使用されるフリ
ップフロップ回路は、一般のフリップフロップ回路と違
い、セット端子とリセット端子の両方を備えている。１
ＣＫ＿ＬＯＣＫ信号により、リセット信号が立ち下がっ
た直後の位相を変化する事が出来る。１ＣＫ＿ＬＯＣＫ
の変化によるリセット直後の位相の変化は以下の通りで
ある。
plica Delay)でＩＣＬＫの位相を７２０°（２ｃｋ）遅
らせる事により、ＥＣＬＫ４とＩＣＬＫ４が同位相にな
りロックする。このとき、ＩＣＬＫ４の位相進みが７２
０°ではなく、３６０°であれば、１ｃｋロックを行
う。よって、１つの回路で１ｃｋロックと２ｃｋロック
を行う事が可能である。上記４分周器に使用されるフリ
ップフロップ回路は、一般のフリップフロップ回路と違
い、セット端子とリセット端子の両方を備えている。１
ＣＫ＿ＬＯＣＫ信号により、リセット信号が立ち下がっ
た直後の位相を変化する事が出来る。１ＣＫ＿ＬＯＣＫ
の変化によるリセット直後の位相の変化は以下の通りで
ある。
【００９６】 ＣＫ＿ＬＯＣＫの値 ＥＣＬＫ４の位相 ＩＣＬＫ４の位相 ０ ０° −７２０° １ ０° −３６０°
【００９７】図１９には、前記チャージポンプテストパ
ルス発生回路の一実施例の回路図が示されている。アナ
ログ制御方式のＤＬＬはデジタル制御方式と比較して、
内部回路の状態を外部からテストする事が困難である。
困難である事の１つにチャージポンプの動作がある。チ
ャージポンプが１回動作した時に、可変遅延回路のディ
レイ量がどの程度変化するかをテストするためにパルス
発生回路が必要になる。チャージポンプテストパルス発
生回路は、ＣＰ＿ＳＥＴ０−３で設定された回数のパル
スＣＰ＿ＰＵＬＳＥ（幅はｔＣＫ／２）を出力する回路
である。このパルスでチャージポンプを動作させる事に
より、外部設定であるＣＰ＿ＳＥＴ０−３でチャージポ
ンプの動作をテストする事が可能である。信号ＰＵＬＳ
ＥＥＮがハイレベルになることで、上記ＣＰ＿ＰＵＬＳ
Ｅの出力がはじまる。
ルス発生回路の一実施例の回路図が示されている。アナ
ログ制御方式のＤＬＬはデジタル制御方式と比較して、
内部回路の状態を外部からテストする事が困難である。
困難である事の１つにチャージポンプの動作がある。チ
ャージポンプが１回動作した時に、可変遅延回路のディ
レイ量がどの程度変化するかをテストするためにパルス
発生回路が必要になる。チャージポンプテストパルス発
生回路は、ＣＰ＿ＳＥＴ０−３で設定された回数のパル
スＣＰ＿ＰＵＬＳＥ（幅はｔＣＫ／２）を出力する回路
である。このパルスでチャージポンプを動作させる事に
より、外部設定であるＣＰ＿ＳＥＴ０−３でチャージポ
ンプの動作をテストする事が可能である。信号ＰＵＬＳ
ＥＥＮがハイレベルになることで、上記ＣＰ＿ＰＵＬＳ
Ｅの出力がはじまる。
【００９８】図２０には、この発明に係る半導体集積回
路装置におけるメモリチップとリードフレームとの関係
を示す一実施例の平面図が示されている。メモリチップ
には、いくつかのＶＤＤ、ＶＳＳパッドがあり、ＶＤＤ
ＤＬＬ，ＶＳＳ ＤＬＬもそのひとつである。ただ
し、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬには専用のボンデ
ィングパッドとリードフレームが割り当てられており、
電源配線からのノイズの周り込みを防止している。
路装置におけるメモリチップとリードフレームとの関係
を示す一実施例の平面図が示されている。メモリチップ
には、いくつかのＶＤＤ、ＶＳＳパッドがあり、ＶＤＤ
ＤＬＬ，ＶＳＳ ＤＬＬもそのひとつである。ただ
し、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬには専用のボンデ
ィングパッドとリードフレームが割り当てられており、
電源配線からのノイズの周り込みを防止している。
【００９９】図２１には、この発明に係る半導体集積回
路装置における静電保護回路の一実施例の回路図が示さ
れている。この実施例では、前記のように可変遅延回路
等のＤＬＬに動作電圧を供給する専用のパッドＶＤＤ＿
ＤＬＬとＶＳＳ＿ＤＬＬが設けられる。これらの専用の
パッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬに対するＥＳＤ
対策として、次の各素子が設けられる。
路装置における静電保護回路の一実施例の回路図が示さ
れている。この実施例では、前記のように可変遅延回路
等のＤＬＬに動作電圧を供給する専用のパッドＶＤＤ＿
ＤＬＬとＶＳＳ＿ＤＬＬが設けられる。これらの専用の
パッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬに対するＥＳＤ
対策として、次の各素子が設けられる。
【０１００】ＶＤＤ＿ＤＬＬパッドに対してはＶＳＳ配
線との間に、ダイオードＤ７０とダイオード接続のＭＯ
ＳＦＥＴＱ７０が並列形態に設けられ、ＶＤＤ配線との
間には、ダイオード形態のＭＯＳＦＥＴＱ７１とＱ７２
が並列形態に設けられる。同様に、ＶＳＳ ＤＬＬパッ
ドに対してはＶＳＳ配線との間に、ダイオードＤ７２と
Ｄ７３がが並列形態に設けられ、ＶＤＤ配線との間に、
ダイオード形態のＭＯＳＦＥＴＱ７３とダイオードＤ７
１が並列形態に設けられる。
線との間に、ダイオードＤ７０とダイオード接続のＭＯ
ＳＦＥＴＱ７０が並列形態に設けられ、ＶＤＤ配線との
間には、ダイオード形態のＭＯＳＦＥＴＱ７１とＱ７２
が並列形態に設けられる。同様に、ＶＳＳ ＤＬＬパッ
ドに対してはＶＳＳ配線との間に、ダイオードＤ７２と
Ｄ７３がが並列形態に設けられ、ＶＤＤ配線との間に、
ダイオード形態のＭＯＳＦＥＴＱ７３とダイオードＤ７
１が並列形態に設けられる。
【０１０１】このように半導体集積回路装置では、デバ
イスの搬送時や組み立て時等での取り扱い時に発生する
静電気によって内部素子が破壊されてしまうのを防ぐた
めに静電保護回路が設けられる。したがって、かかる静
電保護回路を介して、上記のような独立に形成された電
源バッドＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬも、他の内部
回路に動作電圧を供給するＶＤＤやＶＳＳと広い意味あ
るいは形式的には電気的に接続されているということが
できる。
イスの搬送時や組み立て時等での取り扱い時に発生する
静電気によって内部素子が破壊されてしまうのを防ぐた
めに静電保護回路が設けられる。したがって、かかる静
電保護回路を介して、上記のような独立に形成された電
源バッドＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬも、他の内部
回路に動作電圧を供給するＶＤＤやＶＳＳと広い意味あ
るいは形式的には電気的に接続されているということが
できる。
【０１０２】しかながら、これらの静電保護回路は、半
導体集積回路装置の通常の動作状態では電流が流れない
ので電気的に接続された状態とは言えない。つまり、上
記ＶＤＤやＶＳＳに発生した電源ノイズやその電圧変動
は、上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬに伝えられる
ことはない。したがって、本願発明に係るクロック発生
回路の動作でみた場合には、上記ＶＤＤやＶＳＳと上記
ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬは電気的に分離されて
いるということができる。
導体集積回路装置の通常の動作状態では電流が流れない
ので電気的に接続された状態とは言えない。つまり、上
記ＶＤＤやＶＳＳに発生した電源ノイズやその電圧変動
は、上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬに伝えられる
ことはない。したがって、本願発明に係るクロック発生
回路の動作でみた場合には、上記ＶＤＤやＶＳＳと上記
ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬは電気的に分離されて
いるということができる。
【０１０３】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子から入力された入力クロック信号を受
ける可変遅延回路を通した遅延信号に基づいて形成され
た信号と、上記入力クロック信号とを位相比較し、両者
が一致するように上記可変遅延回路の遅延時間を制御し
て内部クロック信号を形成する制御回路とを含むクロッ
ク発生回路を備えた半導体集積回路装置において、上記
クロック発生回路のうち、上記可変遅延回路とその遅延
制御信号を形成する回路とを構成する素子形成領域を、
同じ半導体基板上に形成されるデジタル回路を構成する
素子形成領域とを素子分離技術により電気的分離するこ
とによって、デジタル回路の動作により発生する基板電
位の変化の影響を得ることない安定して遅延動作による
高精度の位相同期化を実現することができるという効果
が得られる。
記の通りである。 （１） 外部端子から入力された入力クロック信号を受
ける可変遅延回路を通した遅延信号に基づいて形成され
た信号と、上記入力クロック信号とを位相比較し、両者
が一致するように上記可変遅延回路の遅延時間を制御し
て内部クロック信号を形成する制御回路とを含むクロッ
ク発生回路を備えた半導体集積回路装置において、上記
クロック発生回路のうち、上記可変遅延回路とその遅延
制御信号を形成する回路とを構成する素子形成領域を、
同じ半導体基板上に形成されるデジタル回路を構成する
素子形成領域とを素子分離技術により電気的分離するこ
とによって、デジタル回路の動作により発生する基板電
位の変化の影響を得ることない安定して遅延動作による
高精度の位相同期化を実現することができるという効果
が得られる。
【０１０４】（２） 上記に加えて、可変遅延回路、及
びチャージポンプ回路の各回路を、第１導電型にされた
共通の半導体基板上において、深い深さに形成された第
２導電型のウェル領域上にそれぞれ形成され、浅い深さ
に形成された第１導電型又は第２導電型のウェル領域に
形成されるという３重ウェルによる素子分離技術を用い
ることにより、簡単な製造プロセスにより実現できると
いう効果が得られる。
びチャージポンプ回路の各回路を、第１導電型にされた
共通の半導体基板上において、深い深さに形成された第
２導電型のウェル領域上にそれぞれ形成され、浅い深さ
に形成された第１導電型又は第２導電型のウェル領域に
形成されるという３重ウェルによる素子分離技術を用い
ることにより、簡単な製造プロセスにより実現できると
いう効果が得られる。
【０１０５】（３） 上記に加えて、可変遅延回路とチ
ャージポンプ回路を、上記デジタル回路に供給される動
作電圧を供給する電源端子とは異なる専用のボンディン
グパッド及びリードを介した動作電圧で動作させること
により、電源供給経路からのノイズや電圧変動の影響を
受けることがなく、より安定した可変遅延回路の遅延動
作によりいっそうの高精度化を実現することができると
いう効果が得られる。
ャージポンプ回路を、上記デジタル回路に供給される動
作電圧を供給する電源端子とは異なる専用のボンディン
グパッド及びリードを介した動作電圧で動作させること
により、電源供給経路からのノイズや電圧変動の影響を
受けることがなく、より安定した可変遅延回路の遅延動
作によりいっそうの高精度化を実現することができると
いう効果が得られる。
【０１０６】（４） 上記に加えて、上記深い深さに形
成された第２導電型のウェル領域の周辺部にＭＯＳ容量
素子を形成し、上記動作電圧の安定化容量として用いる
ことにより、半導体集積回路装置が搭載される実装基板
側の共通化された電源供給線を介したノイズも吸収する
ことができるから、より安定した可変遅延回路の遅延動
作によりいっそうの高精度化を実現することができると
いう効果が得られる。
成された第２導電型のウェル領域の周辺部にＭＯＳ容量
素子を形成し、上記動作電圧の安定化容量として用いる
ことにより、半導体集積回路装置が搭載される実装基板
側の共通化された電源供給線を介したノイズも吸収する
ことができるから、より安定した可変遅延回路の遅延動
作によりいっそうの高精度化を実現することができると
いう効果が得られる。
【０１０７】（５） 上記に加えて、上記可変遅延回路
に入力される入力クロック信号を取り込むクロック入力
バッファと、遅延信号を出力させるクロック出力バッフ
ァとを更に備え、上記クロック入力バッファと上記クロ
ック出力バッファとを上記深い深さに形成された第２導
電型のウェル領域上に形成することにより、信号伝達経
路に含まれるノイズによって、上記可変遅延回路やその
遅延制御信号が影響を受けることなく、より安定した可
変遅延回路の遅延動作によりいっそうの高精度化を実現
することができるという効果が得られる。
に入力される入力クロック信号を取り込むクロック入力
バッファと、遅延信号を出力させるクロック出力バッフ
ァとを更に備え、上記クロック入力バッファと上記クロ
ック出力バッファとを上記深い深さに形成された第２導
電型のウェル領域上に形成することにより、信号伝達経
路に含まれるノイズによって、上記可変遅延回路やその
遅延制御信号が影響を受けることなく、より安定した可
変遅延回路の遅延動作によりいっそうの高精度化を実現
することができるという効果が得られる。
【０１０８】（６） 上記に加えて、上記入力クロック
信号を分周する第１分周回路をクロック発生回路の動作
開始時にリセットし、上記内部クロック信号を分周する
第２分周回路は、選択的に所定の初期値を与えることに
より、位相の同期を採る外部クロックの２クロック遅れ
のクロック信号か１クロック遅れのクロック信号かのい
ずれかの選択を行うようにすることができるという効果
が得られる。
信号を分周する第１分周回路をクロック発生回路の動作
開始時にリセットし、上記内部クロック信号を分周する
第２分周回路は、選択的に所定の初期値を与えることに
より、位相の同期を採る外部クロックの２クロック遅れ
のクロック信号か１クロック遅れのクロック信号かのい
ずれかの選択を行うようにすることができるという効果
が得られる。
【０１０９】（７） 上記に加えて、上記第１、第２分
周回路及び上記レプリカ遅延回路、並びに上記位相比較
回路を、上記可変遅延回路やその遅延制御信号を形成す
る回路が形成される素子形成領域とは電気的に分離され
た素子形成領域に形成することにより、フル振幅で動作
するデジタル回路で発生する電源ノイズ等がアナログ回
路部に伝えられるのを防止することができ、より安定し
た可変遅延回路の遅延動作によりいっそうの高精度化を
実現することができるという効果が得られる。
周回路及び上記レプリカ遅延回路、並びに上記位相比較
回路を、上記可変遅延回路やその遅延制御信号を形成す
る回路が形成される素子形成領域とは電気的に分離され
た素子形成領域に形成することにより、フル振幅で動作
するデジタル回路で発生する電源ノイズ等がアナログ回
路部に伝えられるのを防止することができ、より安定し
た可変遅延回路の遅延動作によりいっそうの高精度化を
実現することができるという効果が得られる。
【０１１０】（８） 上記に加えて、複数からなるダイ
ナミック型メモリセルのアドレス選択端子がそれぞれに
接続されてなる複数のワード線と、複数からなるダイナ
ミック型メモリセルがそれぞれに接続されてなる複数対
の相補ビット線対と、動作タイミング信号に対応して動
作電圧が与えられ、上記相補ビット線対の信号をそれぞ
れ増幅する複数からなるラッチ回路からなるセンスアン
プとを含むダイナミック型ＲＡＭに上記クロック発生回
路を搭載し、上記クロック発生回路を構成する上記可変
遅延回路とその遅延制御信号を形成する回路を、上記セ
ンスアンプに供給される動作電圧を供給する電源端子と
は異なる専用のボンディングパッド及びリードが設けら
れて動作電圧が供給することにより、センスアンプから
の大きなノイズに影響されることなく、安定した可変遅
延回路の遅延動作によりいっそうの高精度化を実現する
ことができるという効果が得られる。
ナミック型メモリセルのアドレス選択端子がそれぞれに
接続されてなる複数のワード線と、複数からなるダイナ
ミック型メモリセルがそれぞれに接続されてなる複数対
の相補ビット線対と、動作タイミング信号に対応して動
作電圧が与えられ、上記相補ビット線対の信号をそれぞ
れ増幅する複数からなるラッチ回路からなるセンスアン
プとを含むダイナミック型ＲＡＭに上記クロック発生回
路を搭載し、上記クロック発生回路を構成する上記可変
遅延回路とその遅延制御信号を形成する回路を、上記セ
ンスアンプに供給される動作電圧を供給する電源端子と
は異なる専用のボンディングパッド及びリードが設けら
れて動作電圧が供給することにより、センスアンプから
の大きなノイズに影響されることなく、安定した可変遅
延回路の遅延動作によりいっそうの高精度化を実現する
ことができるという効果が得られる。
【０１１１】（９） 外部端子から入力された入力クロ
ック信号を遅延させる可変遅延回路の遅延信号に基づい
て形成された信号と、上記入力クロック信号とを位相比
較し、両者が一致するように上記可変遅延回路の遅延時
間を制御して内部クロック信号を形成する制御回路とを
備えたクロック発生回路を含む半導体集積回路装置にお
いて、上記クロック発生回路のうち少なくとも可変遅延
回路は、同じ基板上に形成されたデジタル回路の動作電
圧の供給経路とは異なる専用のボンディングパッド及び
リードを設けて動作電圧を供給することにより、デジタ
ル回路の動作により発生する電源電圧の変化の影響を得
ることない安定して遅延動作による高精度の位相同期化
を実現することができるという効果が得られる。
ック信号を遅延させる可変遅延回路の遅延信号に基づい
て形成された信号と、上記入力クロック信号とを位相比
較し、両者が一致するように上記可変遅延回路の遅延時
間を制御して内部クロック信号を形成する制御回路とを
備えたクロック発生回路を含む半導体集積回路装置にお
いて、上記クロック発生回路のうち少なくとも可変遅延
回路は、同じ基板上に形成されたデジタル回路の動作電
圧の供給経路とは異なる専用のボンディングパッド及び
リードを設けて動作電圧を供給することにより、デジタ
ル回路の動作により発生する電源電圧の変化の影響を得
ることない安定して遅延動作による高精度の位相同期化
を実現することができるという効果が得られる。
【０１１２】（１０） 上記に加えて、複数からなるダ
イナミック型メモリセルのアドレス選択端子がそれぞれ
に接続されてなる複数のワード線と、複数からなるダイ
ナミック型メモリセルがそれぞれに接続されてなる複数
対の相補ビット線対と、動作タイミング信号に対応して
動作電圧が与えられ、上記相補ビット線対の信号をそれ
ぞれ増幅する複数からなるラッチ回路からなるセンスア
ンプとを含むダイナミック型ＲＡＭに上記クロック発生
回路を搭載し、上記クロック発生回路のうち少なくとも
可変遅延回路に対して、上記センスアンプに供給される
動作電圧を供給する電源端子とは異なる専用のボンディ
ングパッド及びリードを設け動作電圧を供給することに
より、センスアンプからの大きなノイズに影響されるこ
となく、安定した可変遅延回路の遅延動作によりいっそ
うの高精度化を実現することができるという効果が得ら
れる。
イナミック型メモリセルのアドレス選択端子がそれぞれ
に接続されてなる複数のワード線と、複数からなるダイ
ナミック型メモリセルがそれぞれに接続されてなる複数
対の相補ビット線対と、動作タイミング信号に対応して
動作電圧が与えられ、上記相補ビット線対の信号をそれ
ぞれ増幅する複数からなるラッチ回路からなるセンスア
ンプとを含むダイナミック型ＲＡＭに上記クロック発生
回路を搭載し、上記クロック発生回路のうち少なくとも
可変遅延回路に対して、上記センスアンプに供給される
動作電圧を供給する電源端子とは異なる専用のボンディ
ングパッド及びリードを設け動作電圧を供給することに
より、センスアンプからの大きなノイズに影響されるこ
となく、安定した可変遅延回路の遅延動作によりいっそ
うの高精度化を実現することができるという効果が得ら
れる。
【０１１３】（１１） 上記に加えて、上記デジタル回
路は、更に外部端子から供給される入力信号を受ける入
力回路及び外部端子へ出力信号を送出する出力回路を備
え、上記入力回路及び出力回路には、上記クロック発生
回路及び上記センスアンプに供給される動作電圧を供給
する電源端子とは異なる専用のボンディングパッド及び
リードが設けられて動作電圧が供給されるようにするこ
とにより、クロック発生回路及びセンスアンプのそれぞ
れが出力回路からの大きなノイズに影響されることな
く、安定した可変遅延回路の遅延動作やセンスアンプ動
作を行わせることができるという効果が得られる。
路は、更に外部端子から供給される入力信号を受ける入
力回路及び外部端子へ出力信号を送出する出力回路を備
え、上記入力回路及び出力回路には、上記クロック発生
回路及び上記センスアンプに供給される動作電圧を供給
する電源端子とは異なる専用のボンディングパッド及び
リードが設けられて動作電圧が供給されるようにするこ
とにより、クロック発生回路及びセンスアンプのそれぞ
れが出力回路からの大きなノイズに影響されることな
く、安定した可変遅延回路の遅延動作やセンスアンプ動
作を行わせることができるという効果が得られる。
【０１１４】（１２） 外部端子から入力された入力ク
ロック信号を遅延させる可変遅延回路の遅延信号と、上
記入力クロック信号とを位相比較回路で位相比較し、両
者が一致するように上記可変遅延回路の遅延時間を制御
して内部クロック信号を形成する制御回路とを含むクロ
ック発生回路を備え、上記制御回路は、上記可変遅延時
間が目標値を超えた時点で、その遅延量を逆方向に戻す
ように上記可変遅延回路を制御することにより、従来の
駆動方式であるＰＦＤの欠点である不感帯をなくすこと
ができ、かかる不感帯をなくすことによりトランジスタ
の性能や配線長に位相誤差が左右されなくなり、設計を
容易にすることができるという効果が得られる。
ロック信号を遅延させる可変遅延回路の遅延信号と、上
記入力クロック信号とを位相比較回路で位相比較し、両
者が一致するように上記可変遅延回路の遅延時間を制御
して内部クロック信号を形成する制御回路とを含むクロ
ック発生回路を備え、上記制御回路は、上記可変遅延時
間が目標値を超えた時点で、その遅延量を逆方向に戻す
ように上記可変遅延回路を制御することにより、従来の
駆動方式であるＰＦＤの欠点である不感帯をなくすこと
ができ、かかる不感帯をなくすことによりトランジスタ
の性能や配線長に位相誤差が左右されなくなり、設計を
容易にすることができるという効果が得られる。
【０１１５】（１３） 上記に加えて、位相比較回路に
よる位相比較動作毎の上記可変遅延回路の遅延時間の変
化量を、ほぼ一定とすることにより、ロックイン状態で
の位相誤差を最大でその２倍までに小さくすることがで
きるという効果が得られる。
よる位相比較動作毎の上記可変遅延回路の遅延時間の変
化量を、ほぼ一定とすることにより、ロックイン状態で
の位相誤差を最大でその２倍までに小さくすることがで
きるという効果が得られる。
【０１１６】（１４）上記位相比較回路による位相比較
動作毎の上記可変遅延回路の遅延時間の変化量を、動作
状態に対応して変化させることにより、それぞれの動作
状態に応じた最適な応答性と安定性とを実現することが
できるという効果が得られる。
動作毎の上記可変遅延回路の遅延時間の変化量を、動作
状態に対応して変化させることにより、それぞれの動作
状態に応じた最適な応答性と安定性とを実現することが
できるという効果が得られる。
【０１１７】（１５） 上記に加えて、上記可変遅延回
路の遅延時間の変化量は、クロック発生回路の動作開始
から上記目標値を超えるまでの第１期間では大きく、上
記第１期間から遅延時間が目標値より小さくなるまでの
第２期間では、上記第１期間での遅延時間の変化量より
も小さく、上記第２期間以降は上記第２期間よりも更に
小さく設定することにより、ＤＬＬ動作開始時からロッ
クインに至るロックインサイクルを短くしつつ、ロック
イン状態での安定化を図ることができるという効果が得
られる。
路の遅延時間の変化量は、クロック発生回路の動作開始
から上記目標値を超えるまでの第１期間では大きく、上
記第１期間から遅延時間が目標値より小さくなるまでの
第２期間では、上記第１期間での遅延時間の変化量より
も小さく、上記第２期間以降は上記第２期間よりも更に
小さく設定することにより、ＤＬＬ動作開始時からロッ
クインに至るロックインサイクルを短くしつつ、ロック
イン状態での安定化を図ることができるという効果が得
られる。
【０１１８】（１６） 上記に加えて、上記可変遅延回
路の遅延時間の変化量は、位相同期動作を損なわない範
囲で上記可変遅延回路の遅延時間が目標値を超える度に
小さくすることにより、応答性を改善しつつ、ロックイ
ン状態での安定化を図ることができるという効果が得ら
れる。
路の遅延時間の変化量は、位相同期動作を損なわない範
囲で上記可変遅延回路の遅延時間が目標値を超える度に
小さくすることにより、応答性を改善しつつ、ロックイ
ン状態での安定化を図ることができるという効果が得ら
れる。
【０１１９】（１７） 上記に加えて、上記位相比較回
路は、位相差に対応してハイレベル又はロウレベルの位
相比較信号を形成し、上記位相比較信号に対応して上記
チャージポンプ回路に対してチャージアップ電流又はデ
ィスチャージ電流を流すパルス信号を形成することによ
り、回路の簡素化を図りつつ上記パルス発生回路の出力
パルスにより応答性の切り換えも行うようにすることが
できるという効果が得られる。
路は、位相差に対応してハイレベル又はロウレベルの位
相比較信号を形成し、上記位相比較信号に対応して上記
チャージポンプ回路に対してチャージアップ電流又はデ
ィスチャージ電流を流すパルス信号を形成することによ
り、回路の簡素化を図りつつ上記パルス発生回路の出力
パルスにより応答性の切り換えも行うようにすることが
できるという効果が得られる。
【０１２０】（１８） 上記に加えて、上記可変遅延回
路の遅延時間量を、上記パルス信号の数と、かかるパル
ス信号により上記チャージポンプ回路のチャージ電流値
との組み合わせにより簡単な回路により柔軟に所望の応
答性を実現しつつ、安定性を図ることができるという効
果が得られる。
路の遅延時間量を、上記パルス信号の数と、かかるパル
ス信号により上記チャージポンプ回路のチャージ電流値
との組み合わせにより簡単な回路により柔軟に所望の応
答性を実現しつつ、安定性を図ることができるという効
果が得られる。
【０１２１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＤＬ
Ｌは、デジタル制御デジタルＤＬＬやデジタル制御アナ
ログＤＬＬであってもよい。これらのＤＬＬの可変遅延
回路でも、その電源電圧が変化すると、それに対応して
ＭＯＳＦＥＴのゲートに供給される電圧が変化するので
流れる電流が変化し、また、基板電圧が変化すると、基
板効果によってＭＯＳＦＥＴのしきい値電圧が変化し
て、それぞれドレイン電流を変動させる要因になるもの
である。したがって、この発明を適用することにより、
これらのＤＬＬでも可変遅延回路とその制御信号の安定
化が図られるので出力されるクロック信号のジッタを小
さくさせることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＤＬ
Ｌは、デジタル制御デジタルＤＬＬやデジタル制御アナ
ログＤＬＬであってもよい。これらのＤＬＬの可変遅延
回路でも、その電源電圧が変化すると、それに対応して
ＭＯＳＦＥＴのゲートに供給される電圧が変化するので
流れる電流が変化し、また、基板電圧が変化すると、基
板効果によってＭＯＳＦＥＴのしきい値電圧が変化し
て、それぞれドレイン電流を変動させる要因になるもの
である。したがって、この発明を適用することにより、
これらのＤＬＬでも可変遅延回路とその制御信号の安定
化が図られるので出力されるクロック信号のジッタを小
さくさせることができる。
【０１２２】上記ＤＬＬを構成する可変遅延回路やその
制御信号を形成する回路を、他のデジタル回路とを電気
的に分離する技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造を利用するものであってもよ
い。
制御信号を形成する回路を、他のデジタル回路とを電気
的に分離する技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造を利用するものであってもよ
い。
【０１２３】半導体集積回路装置の高速化に伴い、クロ
ック信号の高周波数化が進められており、１クロック周
期はますます短くなるものである。したがって、上記ク
ロック信号の位相のゆらぎであるジッタを小さくするこ
とは、１クロック周期に含まれる時間マージンを小さく
することとなり、クロック周波数の高周波数化には極め
て有益な技術になるものである。
ック信号の高周波数化が進められており、１クロック周
期はますます短くなるものである。したがって、上記ク
ロック信号の位相のゆらぎであるジッタを小さくするこ
とは、１クロック周期に含まれる時間マージンを小さく
することとなり、クロック周波数の高周波数化には極め
て有益な技術になるものである。
【０１２４】この発明に係るクロック発生回路は、前記
のようなシンクロナスＤＲＡＭの他に、クロック発生回
路（又は再生回路）を搭載し、同期式入出力を持つ各種
デジタル半導体集積回路装置に広く利用することができ
る。
のようなシンクロナスＤＲＡＭの他に、クロック発生回
路（又は再生回路）を搭載し、同期式入出力を持つ各種
デジタル半導体集積回路装置に広く利用することができ
る。
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子から入力された入力クロック
信号を受ける可変遅延回路を通した遅延信号に基づいて
形成された信号と、上記入力クロック信号とを位相比較
し、両者が一致するように上記可変遅延回路の遅延時間
を制御して内部クロック信号を形成する制御回路とを含
むクロック発生回路を備えた半導体集積回路装置におい
て、上記クロック発生回路のうち、上記可変遅延回路と
その遅延制御信号を形成する回路とを構成する素子形成
領域を、同じ半導体基板上に形成されるデジタル回路を
構成する素子形成領域とを素子分離技術により電気的分
離することによって、デジタル回路の動作により発生す
る基板電位の変化の影響を得ることない安定して遅延動
作による高精度の位相同期化を実現することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子から入力された入力クロック
信号を受ける可変遅延回路を通した遅延信号に基づいて
形成された信号と、上記入力クロック信号とを位相比較
し、両者が一致するように上記可変遅延回路の遅延時間
を制御して内部クロック信号を形成する制御回路とを含
むクロック発生回路を備えた半導体集積回路装置におい
て、上記クロック発生回路のうち、上記可変遅延回路と
その遅延制御信号を形成する回路とを構成する素子形成
領域を、同じ半導体基板上に形成されるデジタル回路を
構成する素子形成領域とを素子分離技術により電気的分
離することによって、デジタル回路の動作により発生す
る基板電位の変化の影響を得ることない安定して遅延動
作による高精度の位相同期化を実現することができる。
【０１２５】外部端子から入力された入力クロック信号
を遅延させる可変遅延回路の遅延信号に基づいて形成さ
れた信号と、上記入力クロック信号とを位相比較し、両
者が一致するように上記可変遅延回路の遅延時間を制御
して内部クロック信号を形成する制御回路とを備えたク
ロック発生回路を含む半導体集積回路装置において、上
記クロック発生回路のうち少なくとも可変遅延回路は、
同じ基板上に形成されたデジタル回路の動作電圧の供給
経路とは異なる専用のボンディングパッド及びリードを
設けて動作電圧を供給することにより、デジタル回路の
動作により発生する電源電圧の変化の影響を得ることな
い安定して遅延動作による高精度の位相同期化を実現す
ることができる。
を遅延させる可変遅延回路の遅延信号に基づいて形成さ
れた信号と、上記入力クロック信号とを位相比較し、両
者が一致するように上記可変遅延回路の遅延時間を制御
して内部クロック信号を形成する制御回路とを備えたク
ロック発生回路を含む半導体集積回路装置において、上
記クロック発生回路のうち少なくとも可変遅延回路は、
同じ基板上に形成されたデジタル回路の動作電圧の供給
経路とは異なる専用のボンディングパッド及びリードを
設けて動作電圧を供給することにより、デジタル回路の
動作により発生する電源電圧の変化の影響を得ることな
い安定して遅延動作による高精度の位相同期化を実現す
ることができる。
【０１２６】外部端子から入力された入力クロック信号
を遅延させる可変遅延回路の遅延信号と、上記入力クロ
ック信号とを位相比較回路で位相比較し、両者が一致す
るように上記可変遅延回路の遅延時間を制御して内部ク
ロック信号を形成する制御回路とを含むクロック発生回
路を備え、上記制御回路は、上記可変遅延時間が目標値
を超えた時点で、その遅延量を逆方向に戻すように上記
可変遅延回路を制御することにより、従来の駆動方式で
あるＰＦＤの欠点である不感帯をなくすことができ、か
かる不感帯をなくすことによりトランジスタの性能や配
線長に位相誤差が左右されなくなり、設計を容易にする
ことができる。
を遅延させる可変遅延回路の遅延信号と、上記入力クロ
ック信号とを位相比較回路で位相比較し、両者が一致す
るように上記可変遅延回路の遅延時間を制御して内部ク
ロック信号を形成する制御回路とを含むクロック発生回
路を備え、上記制御回路は、上記可変遅延時間が目標値
を超えた時点で、その遅延量を逆方向に戻すように上記
可変遅延回路を制御することにより、従来の駆動方式で
あるＰＦＤの欠点である不感帯をなくすことができ、か
かる不感帯をなくすことによりトランジスタの性能や配
線長に位相誤差が左右されなくなり、設計を容易にする
ことができる。
【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。
一実施例を示す概略レイアウト図である。
【図２】ＤＬＬアナログ部の一実施例を示すレイアウト
図である。
図である。
【図３】この発明に係る半導体集積回路装置の一実施例
を示す概略素子構造断面図である。
を示す概略素子構造断面図である。
【図４】この発明に係る半導体集積回路装置の一実施例
を示す概略素子構造断面図である。
を示す概略素子構造断面図である。
【図５】この発明に係る半導体集積回路装置の他の一実
施例を示す概略素子構造断面図である。
施例を示す概略素子構造断面図である。
【図６】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示す全体ブロック図である。
一実施例を示す全体ブロック図である。
【図７】この発明に係るＤＬＬの一実施例を示す全体ブ
ロック図である。
ロック図である。
【図８】ＤＬＬアナログ部に含まれる可変遅延回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【図９】ＤＬＬアナログ部に含まれるチャージポンプ回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図１０】ＤＬＬアナログ部に含まれる出力アンプの一
実施例を示す回路図である。
実施例を示す回路図である。
【図１１】ＤＬＬアナログ部に含まれる制御電圧固定回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図１２】この発明に係るクロック発生回路の動作の一
例を説明するための波形図である。
例を説明するための波形図である。
【図１３】この発明に係るクロック発生回路の動作の一
例を説明するための波形図である。
例を説明するための波形図である。
【図１４】この発明に係るクロック発生回路に含まれる
ステート制御回路のステート遷移図である。
ステート制御回路のステート遷移図である。
【図１５】上記ＤＬＬの位相比較器とステート制御回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図１６】上記ＤＬＬのパルス発生回路の一実施例を示
す回路図である。
す回路図である。
【図１７】上記ＤＬＬのパルス発生回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図１８】上記ＤＬＬの４分周回路の一実施例を示す回
路図である。
路図である。
【図１９】上記ＤＬＬのチャージポンプテストパルス発
生回路の一実施例を示す回路図である。
生回路の一実施例を示す回路図である。
【図２０】この発明に係る半導体集積回路装置における
メモリチップとリードフレームとの関係を説明する平面
図である。
メモリチップとリードフレームとの関係を説明する平面
図である。
【図２１】この発明に係る半導体集積回路装置における
静電保護回路の一実施例を示す回路図である。
静電保護回路の一実施例を示す回路図である。
１…メモリセルアレイ、２…センスアンプ、３…ＤＬＬ
アナログ部、４…ＤＬＬデジタル部、５…専用ボンディ
ングパッド、６，１１，１３…ボンディングパッド列、
７…データ出力回路、８…ＤＱＳバッファ、９…レプリ
カ回路、１０…データ入力回路、１２…周辺回路、３０
１…入力バッファ、３０２…ＣＬＫ入力バッファ、３０
３…可変遅延回路、３０４…ＣＬＫ出力バッファ、３０
５…出力アンプ、３０６…ＰＭＯＳ容量、３０７…チャ
ージポンプ、２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜
Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０
３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッフ
ァ、２０５…ロウアドレスバッファ、２０６…カラムア
ドレスバッファ、２０７…カラムアドレスカウンタ、２
０８…リフレッシュカウンタ、２０９…コントロール回
路、２１０…データ入力回路、２１１…データ出力回
路、２１２…バンクセレクト回路、２１３…モードレジ
スタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ ４０１…４分周回路、４０２…位相比較器、４０３…ス
テート制御回路、４０４…パルス発生回路、４０５…チ
ャージポンプパルス発生回路、２０９１…クロック入力
回路。
アナログ部、４…ＤＬＬデジタル部、５…専用ボンディ
ングパッド、６，１１，１３…ボンディングパッド列、
７…データ出力回路、８…ＤＱＳバッファ、９…レプリ
カ回路、１０…データ入力回路、１２…周辺回路、３０
１…入力バッファ、３０２…ＣＬＫ入力バッファ、３０
３…可変遅延回路、３０４…ＣＬＫ出力バッファ、３０
５…出力アンプ、３０６…ＰＭＯＳ容量、３０７…チャ
ージポンプ、２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜
Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０
３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッフ
ァ、２０５…ロウアドレスバッファ、２０６…カラムア
ドレスバッファ、２０７…カラムアドレスカウンタ、２
０８…リフレッシュカウンタ、２０９…コントロール回
路、２１０…データ入力回路、２１１…データ出力回
路、２１２…バンクセレクト回路、２１３…モードレジ
スタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ ４０１…４分周回路、４０２…位相比較器、４０３…ス
テート制御回路、４０４…パルス発生回路、４０５…チ
ャージポンプパルス発生回路、２０９１…クロック入力
回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３６２Ｈ Ｈ０３Ｌ 7/00 ３７１Ｋ 7/081 Ｈ０１Ｌ 27/04 Ｆ // Ｈ０３Ｋ 5/13 Ｇ 27/10 ６８１Ｇ ６８１Ｅ Ｈ０３Ｌ 7/08 Ｊ (72)発明者 中込 儀延 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 宮下 広基 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA01 BA21 BA23 BA27 BA29 CA07 CA16 CA21 5F038 BG05 CA02 CA03 CA07 CD06 CD09 DF05 DF07 EZ20 5F083 AD00 GA05 LA03 LA07 LA29 ZA12 ZA29 5J001 AA05 AA11 BB05 BB12 BB21 BB24 CC07 DD04 5J106 AA03 CC21 CC52 CC59 DD05 DD32 GG10 HH02 JJ08 KK03 KK05 KK40
Claims (21)
- 【請求項１】 外部端子から入力された入力クロック信
号に基づいて形成された第１クロック信号を所定の遅延
時間遅延させた第２クロック信号を出力する可変遅延回
路と、上記第２クロック信号に基づいて形成された第３
クロック信号と上記第１クロック信号とを位相比較し、
両者が一致するように上記遅延時間を制御する制御回路
とを含むクロック発生回路と、 上記第２クロック信号に応答する内部回路とが共通の半
導体基板上に形成されてなり、 上記可変遅延回路を構成する素子形成領域と上記内部回
路を構成する素子形成領域とは分離されてなることを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１において、 上記遅延時間はアナログ電圧により制御がされるもので
あり、 上記制御回路は、上記第１クロック信号の位相と上記第
３クロック信号の位相とを比較し制御信号を出力する位
相比較回路と、上記制御信号に基づいて上記アナログ電
圧を発生させるチャージポンプ回路とを含み、 上記チャージポンプ回路は上記内部回路を構成する素子
形成領域と電気的に分離されてなることを特徴とする半
導体集積回路装置。 - 【請求項３】 請求項２において、 上記可変遅延回路、及びチャージポンプ回路の各回路
は、第１導電型にされた共通の半導体基板上において、
深い深さに形成された第２導電型のウェル領域上にそれ
ぞれ形成され、浅い深さに形成された第１導電型又は第
２導電型のウェル領域に形成されるものであることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項１又は２において、 上記半導体集積回路装置は、第１電圧を供給する第１供
給部と、上記第１電圧を供給する第２供給部とを有し、 上記内部回路は、上記第１供給部から供給される上記第
１電圧を受け、 上記可変遅延回路は、上記第２供給部から供給される上
記第１電圧を受けるものであることを特徴とする半導体
集積回路装置。 - 【請求項５】 請求項４において、 上記深い深さに形成された第２導電型のウェル領域の周
辺部は、ＭＯＳ容量素子が形成されて、上記可変遅延回
路に供給される上記第１電圧の安定化容量として用いら
れるものであることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項４又は５において、 上記クロック発生回路は、上記入力クロック信号を受け
上記第１クロック信号を出力するクロック入力バッファ
と、上記第２クロック信号を受け上記第４クロック信号
を出力するクロック出力バッファとを更に備え、 上記内部回路は、上記第４クロック信号を受けて動作
し、 上記クロック入力バッファと上記クロック出力バッファ
とを上記深い深さに形成された第２導電型のウェル領域
上に形成することを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１において、 上記制御回路は、上記第１クロック信号と上記第２クロ
ック信号のそれぞれを分周する分周回路を含むものであ
ることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１において、 上記遅延時間は、アナログ電圧により制御されるもので
あり、 上記制御回路は、上記第１クロック信号の分周クロック
信号である第５クロック信号を形成する第１分周回路
と、上記第３クロック信号の分周クロック信号である第
６クロック信号を形成する第２分周回路と、 上記第５クロック信号の位相と上記第６クロック信号の
位相とを比較し制御信号を出力する位相比較回路と、 上記制御信号に基づいて上記アナログ電圧を発生させる
チャージポンプ回路とを含み、 上記第５及び第６クロック信号は、上記クロック発生回
路が動作状態とされるときに所定の初期値とされるもの
であることを特徴とする半導体集積回路装置。 - 【請求項９】 請求項１において、 上記半導体集積回路装置は、上記入力クロック信号を受
け上記第１クロック信号を出力するクロック入力回路
と、 上記第４クロック信号を受けて動作する出力回路と、 上記クロック入力回路と上記出力回路の遅延時間に対応
した時間だけ上記第４クロック信号を遅延させて上記第
３クロック信号を形成するレプリカ遅延回路を更に備
え、 上記内部回路は、上記出力回路を含むものであることを
特徴とする半導体集積回路装置。 - 【請求項１０】 請求項８において、 上記第１、第２分周回路及び上記位相比較回路は、上記
可変遅延回路が形成される素子形成領域とは電気的に分
離された素子形成領域に形成されるものであることを特
徴とする半導体集積回路装置。 - 【請求項１１】 請求項１において、 上記半導体集積回路装置は、第１電圧を供給する第１供
給部と上記第１電圧を供給する第２供給部を有し、 上記内部回路は、 複数からなるダイナミック型メモリセルのアドレス選択
端子がそれぞれに接続されてなる複数のワード線と、 複数からなるダイナミック型メモリセルがそれぞれに接
続されてなる複数対の相補ビット線対と、 上記相補ビット線対の信号をそれぞれ増幅する複数から
なるラッチ回路からなるセンスアンプとを含み、 上記センスアンプは、上記第１供給部から供給される上
記第１電圧を受け、 上記可変遅延回路は、上記第２供給部から供給される上
記第１電圧を受けることを特徴とする半導体集積回路装
置。 - 【請求項１２】 第１クロック信号を受け、上記第１ク
ロック信号を所定の遅延時間遅延させた第２クロック信
号を出力する可変遅延回路と、上記第２クロック信号に
基づいて形成された第３クロック信号と上記第１クロッ
ク信号とを位相比較し、上記第１クロック信号の位相と
上記第３クロック信号の位相が一致するように上記遅延
時間を制御する制御回路都を含むクロック発生回路と、 上記第２クロック信号に応答する内部回路と、 第１電圧を供給する第１供給部と、 上記第１電圧を供給する第２供給部とを有し、 上記内部回路は、上記第１供給部から供給される上記第
１電圧を受け、 上記可変遅延回路は、上記第２供給部から供給される上
記第１電圧を受けるものであることを特徴とする半導体
集積回路装置。 - 【請求項１３】 請求項１２において、 上記内部回路は、 複数からなるダイナミック型メモリセルのアドレス選択
端子がそれぞれに接続されてなる複数のワード線と、 複数からなるダイナミック型メモリセルがそれぞれに接
続されてなる複数対の相補ビット線対と、 上記相補ビット線対の信号をそれぞれ増幅する複数から
なるラッチ回路からなるセンスアンプとを含み、 上記第１供給部は、上記半導体集積回路装置の外部から
上記第１電圧を受ける第１リードを含み、 上記第２供給部は、上記半導体集積回路装置の外部から
上記第１電圧を受ける第２リードを含み、 上記センスアンプは、上記第１リードを介して上記第１
電圧が供給され、 上記可変遅延回路は、上記第２リードを介して上記第１
電圧が供給されるものであること特徴とする半導体集積
回路装置。 - 【請求項１４】 請求項１３において、 上記半導体集積回路装置は、上記半導体集積回路装置の
外部から上記第１電圧を受ける第３リードを更に含み、 上記内部回路は、更に入力信号を受ける入力回路及び出
力信号を送出する出力回路を備え、 上記入力回路及び出力回路は、上記第３リードを介して
上記第１電圧が供給されるものであることを特徴とする
半導体集積回路装置。 - 【請求項１５】 外部端子から入力された入力クロック
信号を遅延させる可変遅延回路と、 上記可変遅延回路を通した遅延信号と、上記入力クロッ
ク信号とを位相比較回路で位相比較し、両者が一致する
ように上記可変遅延回路の遅延時間を制御して内部クロ
ック信号を形成する制御回路とを含むクロック発生回路
を備え、 上記制御回路は、上記可変遅延時間が目標値を超えた時
点で、その遅延量を逆方向に戻すように上記可変遅延回
路を制御することを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１５において、 上記位相比較回路による位相比較動作毎の上記可変遅延
回路の遅延時間の変化量は、ほぼ一定であることを特徴
とする半導体集積回路装置。 - 【請求項１７】 請求項１５において、 上記位相比較回路による位相比較動作毎の上記可変遅延
回路の遅延時間の変化量は、動作状態に対応して変化さ
せられるものであることを特徴とする半導体集積回路装
置。 - 【請求項１８】 請求項１７において、 上記可変遅延回路の遅延時間の変化量は、クロック発生
回路の動作開始から上記目標値を超えるまでの第１期間
では大きく、上記第１期間から遅延時間が目標値より小
さくなるまでの第２期間では、上記第１期間での遅延時
間の変化量よりも小さく、上記第２期間以降は上記第２
期間よりも更に小さく設定されてなることを特徴とする
半導体集積回路装置。 - 【請求項１９】 請求項１７において、 上記可変遅延回路の遅延時間の変化量は、位相同期動作
を損なわない範囲で上記可変遅延回路の遅延時間が目標
値を超える度に小さくされることを特徴とする半導体集
積回路装置。 - 【請求項２０】 請求項１５ないし１９のいずれかにお
いて、 上記位相比較回路は、データ端子とクロック端子に上記
入力クロック信号と内部クロック信号が供給されるフリ
ップフロップ回路で構成され、位相差に対応してハイレ
ベル又はロウレベルの位相比較信号を形成するものであ
り、 上記制御回路は、上記位相比較信号に対応して上記チャ
ージポンプ回路に対してチャージアップ電流又はディス
チャージ電流を流すパルス信号を形成する回路を含むも
のであることを特徴とする半導体集積回路装置。 - 【請求項２１】 請求項２０において、 上記可変遅延回路の遅延時間の変化量は、上記パルス信
号の数と、かかるパルス信号により上記チャージポンプ
回路に流れる電流値との組み合わせにより変化させられ
るものであることを特徴とする半導体集積回路装置。
Priority Applications (13)
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|---|---|---|---|
| JP24315499A JP2001068650A (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路装置 |
| TW089115183A TW503564B (en) | 1999-08-30 | 2000-07-28 | Semiconductor integrated circuit apparatus |
| US09/629,173 US6377511B1 (en) | 1999-08-30 | 2000-07-31 | Semiconductor integrated circuit device |
| KR1020000048250A KR100686631B1 (ko) | 1999-08-30 | 2000-08-21 | 반도체 집적회로장치 |
| US10/036,374 US6463008B2 (en) | 1999-08-30 | 2002-01-07 | Semiconductor integrated circuit device |
| US10/185,044 US6594197B2 (en) | 1999-08-30 | 2002-07-01 | Semiconductor integrated circuit device |
| US10/614,242 US6819626B2 (en) | 1999-08-30 | 2003-07-08 | Semiconductor integrated circuit device |
| US10/965,845 US7072242B2 (en) | 1999-08-30 | 2004-10-18 | Semiconductor integrated circuit device |
| KR1020050076726A KR100675199B1 (ko) | 1999-08-30 | 2005-08-22 | 반도체 집적회로장치 |
| US11/298,514 US7411805B2 (en) | 1999-08-30 | 2005-12-12 | Semiconductor integrated circuit device |
| US12/169,253 US7602665B2 (en) | 1999-08-30 | 2008-07-08 | Semiconductor integrated circuit device |
| US12/577,365 US7936621B2 (en) | 1999-08-30 | 2009-10-12 | Semiconductor integrated circuit device |
| US13/080,958 US8179733B2 (en) | 1999-08-30 | 2011-04-06 | Semiconductor integrated circuit device |
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