TWI545732B - 非揮發性半導體記憶體裝置及其製造方法 - Google Patents

非揮發性半導體記憶體裝置及其製造方法 Download PDF

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Description

非揮發性半導體記憶體裝置及其製造方法
本文中所闡述之實施例係關於一種非揮發性半導體記憶體裝置及一種其製造方法。
NAND快閃記憶體廣泛地用作大容量儲存記憶體裝置。近年來，一直使記憶體裝置小型化以用於成本減少及每位元經增加容量，且進一步小型化係此技術領域中之一極大需求。然而，在進行快閃記憶體之小型化之前，存在待解決之諸多問題，諸如微影技術之開發及短通道效應之抑制、裝置間干涉、及裝置間變化。因此，僅針對一平面結構之改良之一小型化技術將不足以在未來可持續地增加記憶體裝置之儲存密度。
鑒於上文，近年來已開發將此一習用二維(平面)結構轉變為一個三維(立體)結構之技術以用於較高記憶體單元整合，且已提出各種種類之三維非揮發性半導體儲存裝置。其中之一者係包含具有其中之每一者上配置有一NAND串之堆疊式半導體層(作用區域)之一鰭片的一垂直閘極(VG)半導體記憶體結構。
VG半導體記憶體結構具有實質上類似於包含周邊裝置及諸如此類之一個二維NAND之佈局之一佈局，且對應於半導體層之觸點及閘極觸點可同時形成於其中。
VG半導體記憶體結構可依據其記憶體單元結構廣泛地分類成兩種類型。一種係其中電荷儲存層係電浮動之一垂直閘極-浮動閘極(VG-FG)類型，且另一種係其中電荷儲存層陷獲電荷之一垂直閘極-金屬/氧化物/氮化物/氧化物/矽(VG-MONOS)類型。
在VG-FG類型中，必須逐記憶體單元地獨立地提供電荷儲存層以用於記憶體裝置之恰當功能。在VG-MONOS類型中，必須逐記憶體單元地特別係沿NAND串之延伸(鰭片之延伸)方向分離電荷儲存層以用於記憶體裝置之經改良效能。
考量此等點，在使用初步形成於鰭片上之一硬遮罩作為一遮罩將控制閘極圖案化成線及空間之同時執行電荷儲存層沿NAND串之延伸方向之分離。
然而，該硬遮罩亦用於處理鰭片。因此，在處理鰭片之後但在將控制閘極圖案化成線及空間之前硬遮罩之寬度必須收縮至電荷儲存層之自對準分離所必需之一最佳值。
藉由各向同性蝕刻且習用地執行此一硬遮罩收縮，一直存在硬遮罩之初始厚度在蝕刻之前必須係足夠大之一問題。其厚度係足夠大之硬遮罩變為鰭片之一部分(最上部層)且擴大鰭片之高度。因此，擴大毗鄰鰭片之間的一溝渠之縱橫比且因此，在每一半導體層上形成記憶體單元之困難程度增加。
此外，可控制性在藉由各向同性蝕刻之硬遮罩收縮中並非良好的。在彼情形中，分離電荷儲存層之一程序餘裕(亦即，收縮量)必須預設定為相對大的。由於此程序餘裕，因此控制閘極之間的鰭片之寬度部分變得極窄。為防止此，鰭片之初始寬度必須設定為寬的(此不利於小型化目的)。其亦係此技術領域中之問題。
10‧‧‧半導體基板
11‧‧‧絕緣層
12-1‧‧‧第一半導體層
12-2‧‧‧第二半導體層
12-3‧‧‧第三半導體層
12-4‧‧‧第四半導體層
13‧‧‧絕緣層/最上部絕緣層
14a‧‧‧絕緣層/最上部絕緣層/硬遮罩層/上部絕緣層
14a-1‧‧‧第一層
14a-2‧‧‧第二層
14b‧‧‧絕緣層/側壁遮罩層
15‧‧‧閘極絕緣層/絕緣層
16‧‧‧第一導電層
16-FG‧‧‧浮動閘極電極
16-FG1‧‧‧第一浮動閘極電極/浮動閘極電極
16-FG2‧‧‧第二浮動閘極電極/浮動閘極電極
17‧‧‧電極間絕緣層
18a‧‧‧第二導電層/導電層
18b‧‧‧第二導電層/控制閘極電極/導電層
18-CG‧‧‧控制閘極電極
19‧‧‧抗蝕劑圖案
20‧‧‧電極間絕緣層
21‧‧‧導電層
22‧‧‧絕緣層
23‧‧‧抗蝕劑圖案
24‧‧‧絕緣層
25‧‧‧絕緣層/電荷陷獲分層結構
25a‧‧‧閘極絕緣層
25b‧‧‧電荷陷獲層
25c‧‧‧區塊絕緣層
31‧‧‧橫樑結構
32‧‧‧接觸插塞
33-1‧‧‧第一選擇閘極電極
33-2‧‧‧第二選擇閘極電極
33-3‧‧‧第三選擇閘極電極
33-4‧‧‧第四選擇閘極電極
A‧‧‧箭頭
a‧‧‧寬度
AGT‧‧‧輔助閘極電晶體
BK‧‧‧區塊
BL‧‧‧位元線
c‧‧‧收縮量
FG‧‧‧浮動閘極
Fin‧‧‧鰭片
III-III‧‧‧線
IV-IV‧‧‧線
LST‧‧‧層選擇電晶體
LXIII-LXIII‧‧‧線
LXII-LXII‧‧‧線
LXXII-LXXII‧‧‧線
LXXI-LXXI‧‧‧線
MC‧‧‧記憶體單元
S1‧‧‧第一NAND串
S2‧‧‧第二NAND串
S3‧‧‧第三NAND串
S4‧‧‧第四NAND串
SGT‧‧‧區塊選擇電晶體
SL‧‧‧源極線
t1‧‧‧寬度/總寬度
t2‧‧‧寬度
t3‧‧‧寬度
x‧‧‧收縮量
XLVIII-XLVIII‧‧‧線
XLVIII-XLVIII‧‧‧線
XXXIV-XXXIV‧‧‧線
XXXV-XXXV‧‧‧線
y‧‧‧收縮量
圖1係展示一第一實施例之一透視圖； 圖2係沿著圖1中之箭頭A所看見之一側視圖；圖3係沿著圖2中之線III-III所截取之一剖面圖；圖4係沿著圖2中之線IV-IV所截取之一剖面圖；圖5至圖20係指示圖1至圖4之結構之製造方法之一第一實例之剖面圖；圖21至圖31係指示圖1至圖4之結構之製造方法之一第二實例之剖面圖；圖32係展示一第二實施例之一透視圖；圖33係沿著圖32中之箭頭A所看見之一側視圖；圖34係沿著圖33中之線XXXIV-XXXIV所截取之一剖面圖；圖35係沿著圖33中之線XXXV-XXXV所截取之一剖面圖；圖36至圖45係指示圖32至圖35之結構之一製造方法之剖面圖；圖46係展示一第三實施例之一透視圖；圖47係沿著圖46中之箭頭A所看見之一側視圖；圖48係沿著圖47中之線XLVIII-XLVIII所截取之一剖面圖；圖49係沿著圖47中之線XLIX-XLIX所截取之一剖面圖；圖50至圖58係指示圖46至圖49之結構之一製造方法之剖面圖；圖59係展示一第四實施例之一透視圖；圖60係展示圖59中之結構之一平面圖；圖61係沿著圖59中之箭頭A所看見之一側視圖；圖62係沿著圖61中之線LXII-LXII所截取之一剖面圖；圖63係沿著圖61中之線LXIII-LXIII所截取之一剖面圖；圖64至圖68係展示圖59至圖63之結構之一製造方法之剖面圖；圖69係展示一第五實施例之一透視圖；圖70係沿著圖69中之箭頭A所看見之一側視圖；圖71係沿著圖70中之線LXXI-LXXI所截取之一剖面圖； 圖72係沿著圖70中之線LXXII-LXXII所截取之一剖面圖；圖73係展示絕緣層25之結構之一實例之一剖面圖；圖74至圖80係指示圖69至圖72之結構之一製造方法之剖面圖；及圖81係展示作為一應用實例之VLB之一透視圖。
一般而言，根據一項實施例，一種非揮發性半導體記憶體裝置包括：一半導體基板；一堆疊式層結構，其包含沿垂直於該半導體基板之一表面之一第一方向堆疊之第一至第n個半導體層(n係等於或大於2之一自然數)及堆疊於該第n個半導體層上之一上部絕緣層，該堆疊式層結構沿平行於該半導體基板之該表面之一第二方向延伸；及第一至第n個NAND串，其提供於該等第一至第n個半導體層沿分別垂直於該第一方向及該第二方向之一第三方向之表面上。該等第一至第n個NAND串中之每一者包含串聯連接之記憶體單元，且該等記憶體單元中之每一者包含一電荷儲存層及一控制閘極電極。該等記憶體單元之該等電荷儲存層彼此分離。該上部絕緣層包含選自Al、Hf、Ta、Ti及W之一群組之一元素之氧化物或氮化物。
在下文，參考附圖闡述實施例。
注意，由相同參考數字指代全部實施例中所使用之結構元件且省略被認為多餘之闡釋。此外，每一圖式係僅用於闡釋及理解本發明所參考之一示意圖；亦即，其中之形狀、大小及比率可不同於一實際裝置之彼等形狀、大小及比率，此乃因此等設計事宜基於以下說明及公然已知之技術而可任意地改變。
[總結]
以下實施例針對包括包含堆疊於半導體基板上之複數個半導體層(作用區域)之一鰭狀結構的一個三維非揮發性半導體記憶體裝置。
該非揮發性半導體記憶體裝置之記憶體單元形成於(舉例而言)一閘極結構中，其中一第一絕緣層(隧道氧化層)、電荷儲存層、第二絕緣層及控制閘極電極依所陳述之次序堆疊於鰭狀結構中之半導體層之一側表面上。
作為一垂直閘極型三維分層記憶體之一實例，存在一垂直閘極階梯式位成本可縮放記憶體(VLB)且其係各實施例之非揮發性半導體記憶體裝置之一候選者。
如上文所提及，VLB可廣泛地分類成兩種類型；一種係其中一電荷儲存層係電浮動之一VG-FG類型，且另一種係其中一電荷儲存層陷獲電荷之一VG-MONOS類型。以下實施例應用於此兩種類型之兩者。
在此一個三維非揮發性半導體記憶體裝置中，必須沿NAND串(記憶體串)之延伸(亦即，鰭狀結構之延伸)方向逐記憶體單元地分離一電荷儲存層以用於改良效能。舉例而言，在使用初步形成於鰭片上之一硬遮罩作為一遮罩將控制閘極圖案化成線及空間之同時執行該分離。
以下實施例建議用以在一硬遮罩層之側壁上形成一側遮罩壁層及使用硬遮罩層及側壁遮罩層作為一遮罩藉由各向同性蝕刻圖案化鰭狀結構的一技術。然後，選擇性地移除側壁遮罩層以形成其寬度針對一電荷儲存層之自對準分離係最佳之硬遮罩層。
若在形成鰭狀結構之後但在將控制閘極電極圖案化成線及空間之前選擇性地移除側壁遮罩層，則可跳過此技術中習用地需要之硬遮罩層收縮(各向同性蝕刻)。
因此，可減小用於鰭狀結構圖案化及電荷儲存層分離之硬遮罩層之初始厚度，且可以高準確度形成用於電荷儲存層分離之硬遮罩層。
注意，用於硬遮罩層之材料經判定以滿足以下要求：1.其係作為用於圖案化鰭狀結構之遮罩起作用的；2.其具有關於側壁遮罩層之蝕刻選擇比率以選擇性地移除側壁遮罩層；及3.其係作為用於分離電荷儲存層(用於蝕刻鰭狀結構中之控制閘極電極、半導體層及絕緣層)之遮罩起作用的。
以下實施例建議此等適合材料係選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化劑及氮化物。
基於此一程序，可達成適合用於小型化之三維非揮發性半導體記憶體裝置。
[第一實施例]
該第一實施例針對其中記憶體單元結構係一浮動閘極類型之一情形。
結構
圖1展示VG-FG類型VLB之結構。圖2係展示沿著箭頭A所看見之圖1中之結構之一側視圖。圖3係沿著圖2中之線III-III所截取之一剖面圖。圖4係沿著圖2中之線IV-IV所截取之一剖面圖。
在此實施例中，闡釋VG-FG類型VLB之記憶體單元陣列之主要部分。下文在應用實例章節中闡述VG-FG類型VLB之記憶體單元陣列之全部。
半導體基板10係(舉例而言)一矽基板。絕緣層11係(舉例而言)稱為埋入式氧化物(BOX)且用作一裝置分離絕緣層之一個氧化矽層。
在絕緣層11上，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4(作用區域)彼此絕緣且沿垂直於半導體基板10之表面之一第一方向堆疊同時沿平行於半導體基板10之表面之一第二方向延伸。
在本實施例中，四個半導體層堆疊於該絕緣層上；然而，結構 並不限於此且堆疊可為為僅兩個或兩個以上半導體層。由於記憶體容量隨著堆疊式半導體層之數目增加而增加，因此較大記憶體容量係較佳的。
藉由絕緣層(舉例而言，氧化矽層)13執行第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之間的絕緣。
在安置於四個半導體層當中最上部之第四半導體層12-4上之絕緣層13上，形成絕緣層(上部絕緣層)14a作為一硬遮罩層。在本實施例中，絕緣層14a含有選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化物或氮化物。舉例而言，絕緣層14a含有氮化鋁(AlN)。
一鰭狀結構(分層結構)由第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層13及14a構成。第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4應較佳地係單晶的，但替代地可為多晶或非晶的。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4(記憶體串)分別使用第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4作為一通道。第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4各自包含沿第二方向串聯連接之記憶體單元MC。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之記憶體單元MC在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿垂直於第一方向及第二方向之一第三方向之表面上各自包含閘極絕緣層(隧道氧化層)15、浮動閘極電極16-FG、電極間絕緣層17及控制閘極電極18-CG。
浮動閘極電極16-FG包含獨立於第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之任何記憶體單元MC之一 第一導電層(舉例而言，導電多晶矽層)。
此外，在本實施例中，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之寬度窄於絕緣層13沿第三方向之寬度，且記憶體單元MC之浮動閘極電極16-FG儲存於絕緣層13之間的凹部中。
控制閘極電極18-CG沿著第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面包含沿第一方向延伸之一第二導電層(舉例而言，一導電多晶矽層)且與第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4共用。
控制閘極電極18-CG覆蓋浮動閘極電極16-FG沿第一方向及第三方向兩者之表面以增加記憶體單元MC之耦合比率。
此外，控制閘極電極18-CG完全填充沿第三方向毗鄰之兩個鰭狀結構Fin之間的一空間(填充侷限在兩個毗鄰鰭狀結構Fin之記憶體單元MC之間的空間內)。控制閘極電極18-CG作為一整體在自半導體基板10上面觀看時沿第三方向延伸。
此處，在本實施例中，如以下製造方法章節中所闡述，在用控制閘極電極18-CG覆蓋之區域內用作一硬遮罩之絕緣層14a沿第三方向具有等於或窄於第四半導體層12-4沿第三方向之寬度t2之寬度t1以分離在第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中串聯連接之記憶體單元MC之浮動閘極電極16-FG。
由於記憶體單元MC之浮動閘極電極16-FG之分離程序，因此絕緣層14a沿第三方向之剖面形狀改變。該剖面形狀在用控制閘極電極18-CG覆蓋之區域中具有尖銳角隅(如在圖3中)而在未用控制閘極電極18-CG覆蓋之區域中具有圓形角隅(如在圖4中)。
注意，本實施例之上述結構包含對應於四個半導體層之四個 NAND串；然而，結構並不限於此且若其僅包含對應於兩個或兩個以上半導體層之兩個或兩個以上NAND串則亦起作用。
此外，在本實施例中，在未用控制閘極電極18-CG覆蓋之區域中移除閘極絕緣層15(如在圖4中)；然而，假如自此區域移除浮動閘極電極16-FG，則閘極絕緣層15可保留在該區域中。
關於上述結構，可達成可跳過作為一硬遮罩層之絕緣層14a之收縮(各向同性蝕刻)之一製造方法。下文將闡述細節。可減小絕緣層14a之初始厚度且可以高準確度形成絕緣層14a沿第三方向之寬度。
材料
用於上述VG-FG類型VLB之材料可任意地選自適合用於半導體記憶體之各別產生之彼等材料。在下文中，舉例而言，闡釋使用最多之材料。
半導體基板10係(舉例而言)一單晶矽基板。
此外，絕緣層11係(舉例而言)一個氧化矽層。假如絕緣層11之觸碰第一半導體層12-1之部分係一氧化劑層，則絕緣層11可具有包含不同絕緣層之一個多層結構。
第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中之每一者係(舉例而言)一矽(Si)層。第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4應較佳地係單晶的，但其並不限於此且可為非晶或多晶的。
鰭狀結構Fin之最上部絕緣層(硬遮罩層)14a含有選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化劑或氮化物。舉例而言，絕緣層14a應較佳地係氮化鋁(AlN)。
記憶體單元MC之閘極絕緣層(隧道氧化劑層)15係(舉例而言)一個氧化矽層。閘極絕緣層15可由氮氧化矽或一個氧化矽及氮化矽層形成。此外，閘極絕緣層15可含有矽奈米粒子、金屬離子及諸如此類。
浮動閘極電極16-FG可由諸如多晶矽(未經摻雜或經雜質添加)、非晶矽(未經摻雜或經雜質添加)及金屬之一材料形成。浮動閘極電極16-FG可結構化為包含不同材料之一層。
浮動閘極電極16-FG可含有矽奈米粒子、金屬離子及諸如此類。
記憶體單元MC之電極間絕緣層17含有用於在寫入/抹除程序中既改良耦合比率又防止洩漏電流之此等材料。
電極間絕緣層17由選自由以下各項組成之一群組之一材料形成：氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、鉿(HfO2)、鉿鋁酸鹽(HfAlO3)、氮化鉿(HfON)、氮化鉿鋁酸鹽(HfAlON)、鉿矽酸鹽(HfSiO)、氮化鉿矽酸鹽(HfSiON)、氧化鑭(La2O3)、鑭鋁酸鹽(LaAlO3)及鑭鋁矽酸鹽(LaAlSiO)。
電極間絕緣層17可由具有經修改複合比率之上述材料或混合有矽奈米粒子及金屬離子之上述材料形成。
控制閘極電極18-CG含有一個金屬矽化物層，諸如一導電多晶矽層或一矽化鎳(NiSi)層。
控制閘極電極18-CG可由一金屬化合物(諸如氮化鉭(TaN)、碳化鉭(TaC)及氮化鈦(TiN))或展示金屬電導率之一元素(諸如Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho及Er)或此等元素之一矽化物形成。
注意，覆蓋圖1至圖4中所展示之結構之層間絕緣層應較佳地由其介電常數與具有相對介電常數3.9之氧化矽層之介電常數實質上相同之一材料形成。該層間絕緣層係(舉例而言)TEOS；然而，其並不限於此且可為藉由(舉例而言)經由熱處理燒製一聚矽氮烷溶劑製造之一個氧化矽層。
浮動閘極電極16-FG及控制閘極電極18-CG可由任何材料形成，只要可採用以下程序。
製造方法之第一實例
圖5至圖20展示圖1至圖4中之VG-FG類型VLB之製造方法之第一實例。
最初，如圖5中所展示，將其平面定向為(100)且相對電阻為10至20Ωcm之一p類型或n類型矽基板製備為半導體基板10，舉例而言。在半導體基板10上，交替地形成作為氧化矽層之絕緣層11及13以及作為多晶矽層之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4。然後，在絕緣層13上形成作為一硬遮罩層(舉例而言，氮化鋁層)之絕緣層14a。
現在，如圖6中所展示，藉由一照相雕刻程序(PEP)在絕緣層14a上形成一抗蝕劑圖案。然後，使用該抗蝕劑圖案作為一遮罩藉由反應離子蝕刻(RIE)圖案化絕緣層14a。絕緣層14a沿第三方向之寬度設定為適合用於下文所闡述之浮動閘極電極之分離程序之一值。在彼操作之後，移除抗蝕劑圖案。
然後，如圖7中所展示，在絕緣層13上形成覆蓋絕緣層14a之絕緣層14b。絕緣層14b係(舉例而言)一個氧化矽層、氮化矽層、含有碳之抗蝕劑層或諸如此類。在此實例中，絕緣層14b係一個氮化矽層。
然後，藉由各向異性蝕刻而蝕刻絕緣層14b以維持僅在作為一硬遮罩層之絕緣層14a之側壁上之絕緣層14b。作為彼操作之一結果，可獲得圖8中之結構。為了闡明，形成於絕緣層14a之側壁上之絕緣層14b在下文稱為側壁遮罩層14b，而絕緣層14a在下文稱為硬遮罩層14a。
接下來，如圖9中所展示，使用硬遮罩層14a及側壁遮罩層14b作為遮罩藉由各向異性蝕刻將絕緣層13、第四半導體層12-4、絕緣層13、第三半導體層12-3、絕緣層13、第二半導體層12-2、絕緣層13及第一半導體層12-1依所陳述之次序蝕刻。彼時，亦蝕刻用作一裝置分 離絕緣層之絕緣層11之一部分。
因此，形成鰭狀結構Fin。
然後，如圖10中所展示，在鰭狀結構Fin中之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中，藉由(舉例而言)使用膽鹼之濕式蝕刻、化學乾式蝕刻(CDE)或使用氯氣之乾式蝕刻對沿第三方向延伸之表面進行凹部蝕刻。因此，在鰭狀結構Fin沿第三方向之表面中形成凹部。
亦即，藉由此蝕刻，使第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面縮回至絕緣層13沿第三方向之表面內側。作為彼操作之一結果，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之寬度收縮。
此處，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之收縮量x(蝕刻寬度)必須等於或小於側壁遮罩層沿第三方向之寬度a。此乃因，如下文所闡述，在未用控制閘極電極覆蓋之區域中有把握地分離記憶體單元之浮動閘極電極。
接下來，如圖11中所展示，藉由(舉例而言)一槽平面天線(SPA)電漿產生技術在鰭狀結構Fin沿第三方向之凹部上(亦即，在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面上)形成閘極絕緣層(舉例而言，氧化矽層)15。
閘極絕緣層15用作記憶體單元之一隧道氧化層。
接下來，如圖12中所展示，藉由(舉例而言)一CVD方法用用作一個多晶矽層之第一導電層16覆蓋鰭狀結構Fin之整個表面。第一導電層16完全填充沿第三方向彼此毗鄰之兩個鰭狀結構Fin之間的空間。
此外，藉由(舉例而言)化學機械拋光(CMP)使第一導電層16之上表面變平。彼時，絕緣層14a之上表面可用作CMP之端點。
注意，考量到與記憶體單元一起形成之一選擇電晶體而執行CMP。由於此實例主要針對分離記憶體單元之浮動閘極電極之一技術，因此省略選擇電晶體。因此，亦可省略CMP。
然後，藉由RIE蝕刻第一導電層16以在鰭狀結構Fin之凹部中形成浮動閘極電極16-FG，如圖13中所展示。亦即，藉由絕緣層13沿上下方向(第一方向)以自對準方式將浮動閘極電極16-FG彼此分離。
注意，在鰭狀結構Fin之凹部內，浮動閘極電極16-FG仍沿垂直於圖13繪製之第二方向延伸。因此，浮動閘極電極16-FG在其被認為係一個半導體層(一個NAND串)時彼此連接。
然後，如圖14中所展示，藉由(舉例而言)濕式蝕刻或使用HF/NH3氣體之各向同性乾式蝕刻對絕緣層13沿第三方向之表面進行凹部蝕刻。
此處，絕緣層13之收縮量y(蝕刻寬度)應較佳地設定為使得絕緣層13沿第三方向之表面在浮動閘極電極16-FG沿第三方向之兩個表面之間(在閘極絕緣層15側處之表面與和閘極絕緣層15相反之表面之間)之一值。
此一值設定係較佳的，此乃因稍後形成之控制閘極電極可覆蓋浮動閘極電極之三個表面同時維持距第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之邊緣之一特定距離。
若控制閘極電極覆蓋浮動閘極電極之三個表面，則增加控制閘極電極與浮動閘極電極之間的一面對區域，且因此，可改良記憶體單元之耦合比率。
此外，若絕緣層13之收縮量y達到浮動閘極電極16-FG在閘極絕緣層15側處之表面內側，則有時與絕緣層13一起蝕刻閘極絕緣層15。此乃因在諸多情形中絕緣層13及閘極絕緣層15兩者係氧化矽層。
針對此一原因，絕緣層13之收縮量y應較佳地設定為使得絕緣層13沿第三方向之表面在浮動閘極電極16-FG在閘極絕緣層15側處之表面外側之一值。
接下來，如圖15中所展示，藉由(舉例而言)各向同性蝕刻選擇性地移除側壁遮罩層14b。作為彼操作之一結果，具有適合用於分離浮動閘極電極16-FG之一預定寬度之硬遮罩層14a單獨保留在絕緣層13上。
亦即，藉由上述步驟，可同樣達成藉由習用硬遮罩層收縮技術獲得之一優點。此外，由於可跳過習用地執行之硬遮罩層(一整合式遮罩)之收縮步驟，因此可減小硬遮罩層14a之初始厚度且可以高準確度設定其寬度。
此外，藉由上述步驟，可在圖案化控制閘極期間逐記憶體單元地有把握地分離一單個NAND串(沿第二方向延伸之一個層)中之浮動閘極電極16-FG，如下文所闡述。
接下來，如圖16中所展示，藉由(舉例而言)一CVD方法製備用於覆蓋鰭狀結構Fin之整個表面之電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。然後，第二導電層(舉例而言，一個多晶矽層)18a用於覆蓋鰭狀結構Fin且完全填充鰭狀結構Fin之間的空間。
此處，如圖17中所展示，藉由CMP拋光第二導電層18a之上表面及電極間絕緣層17之一部分。彼時，硬遮罩層14a之上表面可用作CMP之端點。
然後，藉由(舉例而言)CVD在第二導電層18a上形成第二導電層(舉例而言，一金屬層)18b。
此外，若需要，則可藉由CMP使第二導電層18b之上表面(沿第一方向之表面)變平。在彼情形中，較佳地應在於第二導電層18b上形成諸如一個氧化矽層之絕緣層之後執行CMP。
接下來，如圖18及圖19中所展示，藉由PEP在第二導電層18b上形成抗蝕劑圖案19。使用抗蝕劑圖案19作為遮罩圖案化控制閘極電極18-CG。
用於圖案化之抗蝕劑圖案19包含沿第三方向延伸之線及空間圖案。因此，完全移除在未用抗蝕劑圖案19覆蓋之區域內之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除在未用抗蝕劑圖案19覆蓋之區域內之浮動閘極電極16-FG。亦即，在一單個NAND串中，藉由此步驟逐記憶體單元地將構成沿第二方向延伸之一單個層之浮動閘極電極16-FG彼此分離。
注意，甚至在未用抗蝕劑圖案19覆蓋之區域中，亦不移除用硬遮罩層14a覆蓋之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層11及13。
此外，在控制閘極電極18-CG之圖案化程序期間，在未用抗蝕劑圖案19覆蓋之區域內之硬遮罩層14a經蝕刻至一特定程度同時作為遮罩起作用。作為彼操作之一結果，硬遮罩層14a之剖面形狀在未經覆蓋之區域內具有圓形部分，如圖18及圖19中所展示。
因此，如圖20中所展示，硬遮罩層14a沿第三方向具有在用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形角隅部分且在未用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形圓形部分的剖面形狀。
當硬遮罩層14a沿第三方向之剖面形狀在用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形角隅部分時，可改良逐記憶體單元地分離浮動閘極電極16-FG之準確度。
當硬遮罩層14a沿第三方向之剖面形狀在未用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形圓形部分時，可改良用一層間絕緣層填充字線(控制閘極電極18-CG)之間的一空間之便利，如下文所闡 述。
在彼操作之後，移除抗蝕劑圖案19。
最後，儘管未展示此，但藉由(舉例而言)CVD用一層間絕緣層(舉例而言，一個氧化矽層)填充具有線及空間圖案之控制閘極電極18-CG之間的空間。
藉由上文所闡述之程序製造圖1至圖4中之VG-FG類型VLB。
注意，由於在上述實例中絕緣層11、13及15係氧化矽層之條件，因此側壁遮罩層14b係氮化矽層；然而，其並不限於此，且若絕緣層11、13及15係氮化矽層，則側壁遮罩層14b可為氧化矽層。
此外，若側壁遮罩層14b係含有碳(C)之抗蝕劑層，則可藉由灰化執行選擇性地移除側壁遮罩層14b之一步驟。若當移除側壁遮罩層14b時對硬遮罩層14a之蝕刻效應(大小減小)不可接受，則當移除側壁遮罩層14b時將含有碳之抗蝕劑層用作側壁遮罩層14b以抑制硬遮罩層14a之大小變化。
另一方面，灰化需要可損壞硬遮罩層14a之熱。若存在熱可嚴重地損壞硬遮罩層14a之一概率，則如在上文所闡述之程序中應較佳地藉由(舉例而言)各向同性蝕刻移除側壁遮罩層14b。
製造方法之第二實例
圖21至圖31展示圖1至圖4中之VG-FG類型VLB之製造方法之第二實例。
第二實例以由一第一層14a-1及一第二層14a-2構成之硬遮罩層14a之一分層結構為特徵。該分層結構允許遮罩材料在蝕刻條件(諸如，舉例而言，在形成鰭狀結構時之一條件及在分離浮動閘極電極時之一條件)之間的之一選擇。
最初，如圖21中所展示，在半導體基板10上形成絕緣層11及13、第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半 導體層12-4以及作為硬遮罩層14a之第一層14a-1及第二層14a-2。其中所使用之材料係(舉例而言)第一實例中所使用之彼等材料，惟硬遮罩層14a之材料除外。
在硬遮罩層14a中，作為一下部層之第一層14a-1含有選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化物或氮化物。第一層14a-1係(舉例而言)一個氮化鋁層。
在硬遮罩層14a中，作為一上部層之第二層14a-2可由選自由Al、Hf、Ta、Ti及W組成之一群組之一元素之氧化物或氮化物形成，或可由含有下文所闡述之側壁遮罩層中所使用之相同元素之一材料形成。第二層14a-2係(舉例而言)一個氮化鈦層。
此外，第二層14a-2可為氧化矽層、氮化矽層及含有碳之抗蝕劑層中之任一者，舉例而言。
現在，如圖22中所展示，藉由PEP在絕緣層14a上形成一抗蝕劑圖案。然後，使用抗蝕劑圖案作為一遮罩藉由RIE圖案化絕緣層14a。絕緣層14a沿第三方向之寬度設定為適合用於下文所闡述之浮動閘極電極之分離程序之一值。在彼操作之後，移除抗蝕劑圖案。
然後，如圖23中所展示，在絕緣層13上形成覆蓋絕緣層14a之絕緣層14b。絕緣層14b係(舉例而言)如上文所闡述之一個氮化矽層。注意，絕緣層14b可為一個氧化矽層或替代地含有碳之一抗蝕劑層。
然後，藉由各向異性蝕刻而蝕刻絕緣層14b以維持僅在絕緣層14a之側壁上之絕緣層14b。作為彼操作之一結果，形成側壁遮罩層14b，如圖24中所展示。
接下來，如圖25中所展示，使用硬遮罩層14a之第二層14a-2及側壁遮罩層14b作為遮罩藉由各向異性蝕刻將絕緣層13、第四半導體層12-4、絕緣層13、第三半導體層12-3、絕緣層13、第二半導體層12-2、絕緣層13及第一半導體層12-1依所陳述之次序蝕刻。彼時，亦蝕 刻作為裝置分離絕緣層之絕緣層11之一部分。
因此，形成鰭狀結構Fin。
注意，在此實例中，硬遮罩層14a之第二層14a-2可由在形成鰭狀結構Fin中使用之蝕刻條件中作為一遮罩充分發揮作用之一材料形成。針對此一材料之實例，可使用一個氮化鈦層。
然後，如圖26中所展示，順序地對第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4進行凹部蝕刻，形成閘極絕緣層(舉例而言，氧化矽層)15，形成浮動閘極電極16-FG，且對絕緣層13進行凹部蝕刻。
本文中所使用之步驟及條件與上文所闡述之第一實例之彼等步驟及條件(參考圖10至圖14)相同。因此，省略詳細說明。
注意，在此時間點，藉由絕緣層13沿上下方向(第一方向)以自對準方式將浮動閘極電極16-FG彼此分離；然而，其仍沿垂直於圖26繪製之第二方向彼此連接，亦即，當其被認為係一個半導體層(一個NAND串)時。
接下來，如圖27中所展示，藉由(舉例而言)各向同性蝕刻選擇性地移除硬遮罩層14a之第二層14a-2及側壁遮罩層14b。作為一結果，具有適合用於分離浮動閘極電極16-FG之一預定寬度之硬遮罩層14a之第一層14a-1單獨保留在絕緣層13上。
注意，可藉助相同蝕刻條件同時移除或可藉助不同蝕刻條件單獨移除硬遮罩層14a之第二層14a-2及側壁遮罩層14b。
此外，在此步驟中，可選擇性地移除僅側壁遮罩層14b且硬遮罩層14a之第二層14a-2可保持未被觸碰。
接下來，如圖28中所展示，藉由(舉例而言)一CVD方法製備用於覆蓋鰭狀結構Fin之整個表面之電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。然後，第二導電層(舉例而言，一個多晶矽層) 18a用於覆蓋鰭狀結構Fin且完全填充鰭狀結構Fin之間的空間。
此處，如圖29中所展示，藉由CMP拋光第二導電層18a之上表面及電極間絕緣層17之一部分。彼時，作為一硬遮罩層之第一層14a-1之上表面可用作CMP之端點。
然後，藉由(舉例而言)CVD在一第二導電層18a上形成一第二導電層(舉例而言，一金屬層)18b。
此外，若需要，則可藉由CMP使第二導電層18b之上表面(沿第一方向之表面)變平。在彼情形中，較佳地應在於第二導電層18b上形成諸如一個氧化矽層之一絕緣層之後執行CMP。
接下來，如圖30及圖31中所展示，藉由PEP在第二導電層30b上形成抗蝕劑圖案19。使用抗蝕劑圖案19作為遮罩圖案化控制閘極電極18-CG。
用於圖案化之抗蝕劑圖案19包含沿第三方向延伸之線及空間圖案。因此，完全移除在未用抗蝕劑圖案19覆蓋之區域內之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除在未用抗蝕劑圖案19覆蓋之區域內之浮動閘極電極16-FG。亦即，在一單個NAND串中，藉由此步驟逐記憶體單元地將構成沿第二方向延伸之一單個層之浮動閘極電極16-FG彼此分離。
注意，甚至在未用抗蝕劑圖案19覆蓋之區域中，亦不移除用作為一硬遮罩層之第一層14a-1覆蓋之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層11及13。
此外，在控制閘極電極18-CG之圖案化程序期間，在未用抗蝕劑圖案19覆蓋之區域中之第一層(硬遮罩層)14a-1經蝕刻至一特定程度同時作為一遮罩起作用。作為彼操作之一結果，硬遮罩層14a之剖面形狀在未經覆蓋之區域內具有圓形部分，如圖30及圖31中所展示。
在彼操作之後，移除抗蝕劑圖案19。
最後，儘管未展示此，但藉由(舉例而言)CVD用一層間絕緣層(舉例而言，一個氧化矽層)填充具有線及空間圖案之控制閘極電極18-CG之間的空間。
藉由上文所闡述之程序製造圖1至圖4中之VG-FG類型VLB。
注意，如第一實例章節中所提及，在此實例中可類似地修改材料及步驟。舉例而言，若側壁遮罩層14b係含有碳(c)之一抗蝕劑層，則可藉由灰化執行用於選擇性地移除側壁遮罩層14b之一步驟。
[第二實施例]
第二實施例針對第一實施例之一經修改實例。
與第一實施例相比，此實例之特徵在於包含兩個浮動閘極電極(導電層)之一電荷儲存層之一雙重浮動閘極結構。該雙重浮動閘極結構執行諸如一電荷儲存層中之一經增加電荷量及電荷量之經改良可控制性之優點。
注意，可用一電荷陷獲層(一絕緣層)替換一底層浮動閘極電極。此一結構稱為一混合單元結構。此外，電荷儲存層之數目並不限於兩個且可為三個或三個以上。
結構
圖32展示VG-FG類型VLB之結構。圖33係展示沿著箭頭A所看見之圖32中之結構之一側視圖。圖34係沿著圖33中之線XXXIV-XXXIV所截取之一剖面圖。圖35係沿著圖33中之線XXXV-XXXV所截取之一剖面圖。
在此實施例中，闡釋不同於上文所闡述之第一實施例(圖1至圖4中之VG-FG類型VLB)之技術點。亦即，由相同參考數字指代對應於第一實施例章節中所闡釋之彼等元件之元件且省略被認為多餘之闡釋。
在絕緣層11上，安置第一半導體層12-1、第二半導體層12-2、第 三半導體層12-3及第四半導體層12-4(作用區域)。藉由絕緣層13使第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4彼此絕緣。在安置於四個半導體層當中最上部之第四半導體層12-4上之絕緣層13上安置用作一硬遮罩層之絕緣層14a。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4(記憶體串)分別使用第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4作為一通道。第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4各自包含沿第二方向串聯連接之記憶體單元MC。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之記憶體單元MC在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿垂直於第一方向及第二方向之一第三方向之表面上各自包含閘極絕緣層(隧道氧化層)15、第一浮動閘極電極16-FG1、電極間絕緣層20、第二浮動閘極電極16-FG2、電極間絕緣層17及控制閘極電極18-CG。
第一浮動閘極電極16-FG1包含一第一導電層(舉例而言，一導電多晶矽層)且第二浮動電極16-FG2包含一第二導電層(舉例而言，一導電多晶矽層)。
第一浮動閘極電極16-FG1之第一導電層及第二浮動閘極電極16-FG2之第二導電層獨立於第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之任何記憶體單元MC。
此外，在本實施例中，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之寬度窄於絕緣層13沿第三方向之寬度，且記憶體單元MC之浮動閘極電極16-FG1及16-FG2儲存於絕緣層13之間的凹部中。
控制閘極電極18-CG沿著第一半導體層12-1、第二半導體層12- 2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面包含沿第一方向延伸之一第三導電層(舉例而言，一導電多晶矽層)且與第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4共用。
此處，在本實施例中，如第一實施例章節中所闡述，在用控制閘極電極18-CG覆蓋之區域內用作一硬遮罩之絕緣層14a沿第三方向具有等於或窄於第四半導體層12-4沿第三方向之寬度t2之寬度t1以分離在第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中串聯連接之記憶體單元MC之浮動閘極電極16-FG1及16-FG2。
由於記憶體單元MC之浮動閘極電極16-FG1及16-FG2之分離程序，因此絕緣層14a沿第三方向之剖面形狀改變。該剖面形狀在用控制閘極電極18-CG覆蓋之區域中具有尖銳角隅(如在圖34中)而在未用控制閘極電極18-CG覆蓋之區域中具有圓形角隅(如在圖35中)。
關於上述結構，可達成可跳過作為一硬遮罩層之絕緣層14a之一收縮步驟(各向同性蝕刻)之一製造方法。下文將闡述細節。可減小絕緣層14a之初始厚度且可以高準確度形成絕緣層14a沿第三方向之寬度。
材料
如在第一實施例中，用於上述VG-FG類型VLB之材料可任意地選自適合用於半導體記憶體之各別產生之彼等材料。由於已在第一實施例章節中詳細闡釋此等材料之實例，因此此處避免重複。
注意，電極間絕緣層20在材料方面不同於電極間絕緣層17，且應較佳地由允許第一浮動閘極電極16-FG1與第二浮動閘極電極16-FG2之間的電荷轉移之一材料形成。舉例而言，就閘極絕緣層15之情形而言，電極間絕緣層20作為一隧道絕緣層(舉例而言，一個氧化矽 層)起作用。
製造方法之實例
圖36至圖45展示圖32至圖35中之VG-FG類型VLB之製造方法之實例。
最初，如圖36中所展示，與第一實施例之製造方法章節(參考圖5至圖11)之第一實例中所闡述之程序一致地在鰭狀結構Fin中在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面上形成閘極絕緣層(隧道絕緣層)15。
此處，由圖36中之相同參考數字指代與圖5至圖11中所展示之程序一致地形成之結構元件。
接下來，如圖12中所展示，藉由(舉例而言)一CVD方法用用作一個多晶矽層之第一導電層16覆蓋鰭狀結構Fin之整個表面。第一導電層16完全填充沿第三方向彼此毗鄰之兩個鰭狀結構Fin之間的空間。
此外，藉由(舉例而言)CMP使第一導電層16之上表面變平。彼時，絕緣層14a之上表面可用作CMP之端點。
注意，考量到與記憶體單元一起形成之一選擇電晶體而執行CMP。出於第一實施例章節中所陳述之相同原因，可省略CMP。
然後，藉由針對第一導電層16執行RIE而在鰭狀結構Fin中之凹部中形成第一浮動閘極電極16-FG1，如圖37中所展示。亦即，藉由絕緣層13沿上下方向(第一方向)以自對準方式將第一浮動閘極電極16-FG1彼此分離。
接下來，如圖38中所展示，藉由SPA電漿產生技術在第一浮動閘極電極16-FG1(亦即，第一浮動閘極電極16-FG1之表面)上形成電極間絕緣層(隧道絕緣層)20。
然後，如圖39中所展示，與如在圖36中用於形成第一浮動閘極電極16-FG1之程序一致地形成第二浮動閘極電極16-FG2。與第一浮 動閘極電極16-FG1一樣，藉由絕緣層13沿上下方向(第一方向)以自對準方式將第二浮動閘極電極16-FG2彼此分離。
注意，在此時間點，在鰭狀結構Fin之凹部中，第一浮動閘極電極16-FG1及第二浮動閘極電極16-FG2沿垂直於圖39繪製之第二方向延伸且當其被認為係一個半導體層(一個NAND串)時其仍彼此連接。
然後，如圖40中所展示，藉由(舉例而言)濕式蝕刻或使用HF/NH3氣體之各向同性乾式蝕刻對絕緣層13沿第三方向之表面進行凹部蝕刻。
此處，絕緣層13之收縮量y(蝕刻寬度)應較佳地設定為使得絕緣層13沿第三方向之表面在浮動閘極電極16-FG1沿第三方向之兩個表面當中之在閘極絕緣層15側處之表面外側的一值。
接下來，如圖41中所展示，藉由(舉例而言)各向同性蝕刻選擇性地移除側壁遮罩層14b。作為一結果，具有適合用於分離第一浮動閘極電極16-FG1及第二浮動閘極電極16-FG2之一預定寬度之硬遮罩層14a單獨保留在絕緣層13上。
亦即，藉由上述步驟，可達成藉由習用硬遮罩層收縮技術獲得之相同優點。此外，由於可跳過習用地執行之一硬遮罩層(一整合式遮罩)之收縮步驟，因此可減小硬遮罩層14a之初始厚度且可以高準確度設定其寬度。
此外，藉由上述步驟，可在控制閘極之圖案化期間逐記憶體單元地有把握地分離一單個NAND串(沿第二方向延伸之一個層)中之第一浮動閘極電極16-FG1及第二浮動閘極電極16-FG2，如下文所闡述。
接下來，如圖42中所展示，藉由(舉例而言)CVD方法製備用於覆蓋鰭狀結構Fin之整個表面之電極間絕緣層17。然後，第二導電層18a用於覆蓋鰭狀結構Fin且完全填充鰭狀結構Fin之間的空間。
此處，如圖43中所展示，藉由CMP拋光第二導電層18a之上表面及電極間絕緣層17之一部分。彼時，硬遮罩層14a之上表面可用作CMP之端點。
然後，藉由(舉例而言)CVD在第二導電層18a上形成第二導電層(舉例而言，一金屬層)18b。
此外，若需要，則可藉由CMP使第二導電層18b之上表面(沿第一方向之表面)變平。在彼情形中，較佳地應在於第二導電層18b上形成諸如一個氧化矽層之絕緣層之後執行CMP。
接下來，如圖44及圖45中所展示，藉由PEP在第二導電層18b上形成抗蝕劑圖案19。使用抗蝕劑圖案19作為遮罩圖案化控制閘極電極18-CG。
用於圖案化之抗蝕劑圖案19包含沿第三方向延伸之線及空間圖案。因此，完全移除在未用抗蝕劑圖案19覆蓋之區域內之第一導電層16及第二導電層18以及電極間絕緣層17。
同時，亦移除在未用抗蝕劑圖案19覆蓋之區域內之第一浮動閘極電極16-FG1及第二浮動閘極電極16-FG2。亦即，在一單個NAND串中，藉由此步驟逐記憶體單元地將構成沿第二方向延伸之一單個層之第一浮動閘極電極16-FG1及第二浮動閘極電極16-FG2彼此分離。
注意，甚至在未用抗蝕劑圖案19覆蓋之區域中，亦不移除用硬遮罩層14a覆蓋之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層11及13。
此外，在控制閘極電極18-CG之圖案化程序期間，在未用抗蝕劑圖案19覆蓋之區域內之硬遮罩層14a經蝕刻至一特定程度同時作為遮罩起作用。作為彼操作之一結果，硬遮罩層14a之剖面形狀在未經覆蓋之區域內具有圓形部分，如圖44及圖45中所展示。
因此，當硬遮罩層14a沿第三方向之剖面形狀在用抗蝕劑圖案19 及控制閘極電極18b覆蓋之區域中塑形角隅部分時，可改良逐記憶體單元地分離浮動閘極電極16-FG1及16-FG2之準確度。
當硬遮罩層14a沿第三方向之剖面形狀在未用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形圓形部分時，可改良用一層間絕緣層填充字線(控制閘極電極18-CG)之間的一空間之便利，如下文所闡述。
在彼操作之後，移除抗蝕劑圖案19。
最後，儘管未展示此，但藉由(舉例而言)CVD用一層間絕緣層(舉例而言，一個氧化矽層)填充具有線及空間圖案之控制閘極電極18-CG之間的空間。
藉由上文所闡述之程序製造圖32至圖35中之VG-FG類型VLB。
[第三實施例]
此實例之特徵在於穿過一鰭狀結構中之第一半導體層、第二半導體層、第三半導體層及第四半導體層(層狀通道作用區域)之一電極。該電極改良記憶體單元(自浮動閘極電極提取一電荷)之一資料抹除操作之效率。
注意，可結合第一實施例及第二實施例以及下文所闡述之每一實施例使用本實施例。
結構
圖46展示VG-FG類型VLB之結構。圖47係展示沿著箭頭A所看見之圖46中之結構之一側視圖。圖48係沿著圖47中之線XLVIII-XLVIII所截取之一剖面圖。圖49係沿著圖47中之線XLIX-XLIX所截取之一剖面圖。
此實施例基於上文所闡述之第一實施例之結構(圖1至圖4中之VG-FG類型VLB)且闡釋不同於該結構之技術點。亦即，由相同參考數字指代對應於第一實施例章節中所闡釋之彼等元件之元件且省略被 認為多餘之闡釋。
在絕緣層11上，安置第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4(作用區域)。藉由絕緣層13使第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4彼此絕緣。在安置於四個半導體層當中最上部之第四半導體層12-4上之絕緣層13上安置用作硬遮罩層之絕緣層14a及14b。
絕緣層14a含有選自由Al、Hf、Ta、Ti及W組成之一群組之一元素之氧化物或氮化物。舉例而言，絕緣層14a含有氮化鋁(AlN)。絕緣層14b可視情況係一個氧化矽層、氮化矽層或含有碳之抗蝕劑層。舉例而言，絕緣層14b含有一個氮化矽層。
亦即，用於絕緣層14a之一材料不同於用於絕緣層14b之材料，且換言之，用於絕緣層14a之一材料具有關於絕緣層14b一蝕刻選擇比率。
在一鰭狀結構Fin中，一狹縫沿第一方向穿過用作一硬遮罩之絕緣層14a以及第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4。
絕緣層(舉例而言，氧化矽層)22覆蓋第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之在狹縫內沿第三方向之表面。此外，在此狹縫內形成一導電層(舉例而言，金屬層及導電多晶矽層)21。
導電層21之上表面(沿第一方向之表面)至少低於絕緣層14a在半導體基板10側處之表面(亦即，與導電層21之表面相比，導電層21之上表面更靠近於半導體基板10)。用作一硬遮罩之絕緣層14b在狹縫內形成於導電層21上。在此實施例中，絕緣層14b之上表面低於絕緣層14a之上表面；然而，兩個表面可設定在相同位準處。
導電層21作為(舉例而言)在鰭狀結構Fin中之記憶體單元MC之資 料抹除操作中正電壓施加至其之一抹除電極起作用以用於較佳抹除效率。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之記憶體單元MC在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿垂直於第一方向及第二方向之一第三方向之表面上各自包含閘極絕緣層(隧道氧化層)15、浮動閘極電極16-FG、電極間絕緣層17及控制閘極電極18-CG。
浮動閘極電極16-FG之第一導電層獨立於第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之任何記憶體單元MC。
此外，在本實施例中，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之寬度窄於絕緣層13沿第三方向之寬度，且記憶體單元MC之浮動閘極電極16-FG儲存於絕緣層13之間的凹部中。
控制閘極電極18-CG沿著第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面包含沿第一方向延伸之一第二導電層(舉例而言，一導電多晶矽層)且與第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4共用。
此處，在本實施例中，如第一實施例章節中所闡述，在用控制閘極電極18-CG覆蓋之區域內用作硬遮罩之絕緣層14a及14b沿第三方向具有等於或窄於第四半導體層12-4沿第三方向之寬度t2之總寬度t1以分離在第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中串聯連接之記憶體單元MC之浮動閘極電極16-FG。
由於記憶體單元MC之浮動閘極電極16-FG之分離程序，因此絕緣層14a沿第三方向之剖面形狀改變。該剖面形狀在用控制閘極電極 18-CG覆蓋之區域中具有尖銳角隅(如在圖48中)而在未用控制閘極電極18-CG覆蓋之區域中具有圓形角隅(如在圖49中)。
關於上述結構，可達成可跳過作為一硬遮罩層之絕緣層14a之一收縮步驟(各向同性蝕刻)之一製造方法。下文將闡述細節。可減小絕緣層14a之初始厚度且可以高準確度形成絕緣層14a沿第三方向之寬度。
材料
如在第一實施例中，用於上述VG-FG類型VLB之材料可任意地選自適合用於半導體記憶體之各別產生之彼等材料。由於已在第一實施例章節中詳細闡釋此等材料之實例，因此此處避免重複。
注意，導電層21含有一金屬層及導電多晶矽層。舉例而言，導電層21含有浮動閘極電極16-FG中所使用之相同材料。
製造方法之實例
圖50至圖58展示圖46至圖49中之VG-FG類型VLB之製造方法之實例。
最初，如圖46中所展示，將其平面定向為(100)且相對電阻為10至20Ωcm之一p型或n類型矽基板製備為半導體基板10，舉例而言。在半導體基板10上，交替地形成作為氧化矽層之絕緣層11及13以及作為多晶矽層之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4。然後，在絕緣層13上形成作為一硬遮罩層(舉例而言，氮化鋁層)之絕緣層14a。
現在，如圖51中所展示，藉由PEP在絕緣層14a上形成一抗蝕劑圖案。然後，使用抗蝕劑圖案作為一遮罩藉由RIE圖案化絕緣層14a。絕緣層14a沿第三方向之寬度設定為適合用於下文所闡述之浮動閘極電極之分離程序之一值。此外，絕緣層14a具有與半導體基板10之表面平行且沿正交於第三方向之第二方向(其垂直於圖51經繪製)延伸之 一狹縫。在彼操作之後，移除抗蝕劑圖案。
然後，如圖52中所展示，藉由PEP在絕緣層13及14a上形成抗蝕劑圖案23。抗蝕劑圖案23具有對應於絕緣層14a中之狹縫之開口。然後，使用絕緣層14a及抗蝕劑圖案23作為遮罩藉由RIE蝕刻絕緣層13以及第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4。
作為一結果，如圖53中所展示，形成穿過絕緣層13以及第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之一狹縫。
接下來，如圖54中所展示，藉由(舉例而言)熱氧化在狹縫中形成絕緣層(舉例而言，氧化矽層)22以裝配在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面上。
然後，藉由(舉例而言)一LPCVD方法在絕緣層13及14a上形成用以填充狹縫之導電層(舉例而言，導電多晶矽層)21。此外，如圖56中所展示，將導電層21蝕刻為僅駐留在狹縫內。
此處，在經回蝕之後，導電層21之上表面(層狀第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之沿第一方向之表面)設定為低於用作一硬遮罩層之絕緣層14a之上表面，且較佳地，接近於安置於其他絕緣層13當中最上部之絕緣層13之上表面。
接下來，如圖57中所展示，在最上部絕緣層13上形成絕緣層14b以覆蓋絕緣層14a。絕緣層14b可視情況係一個氧化矽層、氮化矽層或含有碳之抗蝕劑層。若絕緣層14a係一個氮化鋁層，則絕緣層14b較佳地應係一個氮化矽層。
然後，藉由各向異性蝕刻將絕緣層14b蝕刻為駐留在狹縫內及用 作一硬遮罩之絕緣層14a之側壁上。作為彼操作之一結果，絕緣層14b變為一側壁遮罩層。
接下來，如圖58中所展示，使用硬遮罩層14a及側壁遮罩層14b作為遮罩藉由各向異性蝕刻將絕緣層13、第四半導體層12-4、絕緣層13、第三半導體層12-3、絕緣層13、第二半導體層12-2、絕緣層13及第一半導體層12-1依所陳述之次序蝕刻。彼時，亦蝕刻作為裝置分離絕緣層之絕緣層11之一部分。
因此，形成一鰭狀結構Fin。
此後執行之程序與第一實施例之彼等程序(參考圖10至圖20)相同，且省略詳細闡釋。
藉由上文所闡述之程序製造圖46至圖49中之VG-FG類型VLB。
注意，在此製造方法中，與第一實施例之製造方法相比，可藉助僅一個額外PEP步驟形成作為一抹除電極之導電層21。此外，用作一抹除電極之導電層21可改良抹除操作之效率。
[第四實施例]
本實施例以沿鰭狀結構延伸之第二方向交替地安置之浮動閘極電極及控制閘極電極為特徵。
在此情形中，兩個控制閘極電極覆蓋一個浮動閘極電極沿第二方向之兩個側表面。因此，與第一實施例相比，增加控制閘極電極與浮動閘極電極之間的一面對區域，且作為彼操作之一結果，可藉由具有較高可控制性之控制閘極電極控制浮動閘極電極中之電荷量。
結構
圖59展示VG-FG類型VLB之結構。圖60係圖59中之鰭狀結構之一平面圖。圖61係展示沿著箭頭A所看見之圖59中之結構之一側視圖。圖62係沿著圖61中之線LXII-LXII所截取之一剖面圖。圖63係沿著圖61中之線LXIII-LXIII所截取之一剖面圖。
此實施例基於上文所闡述之第一實施例之結構(圖1至圖4中之VG-FG類型VLB)且闡釋不同於該結構之技術點。亦即，由相同參考數字指代對應於第一實施例章節中所闡釋之彼等元件之元件且省略被認為多餘之闡釋。
在絕緣層11上，安置第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4(作用區域)。藉由絕緣層13使第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4彼此絕緣。在安置於四個半導體層當中最上部之第四半導體層12-4上之絕緣層13上安置用作硬遮罩層之絕緣層14a及14b。絕緣層14a含有選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化物或氮化物。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之記憶體單元MC在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿垂直於第一方向及第二方向之一第三方向之表面上各自包含閘極絕緣層(隧道氧化層)15、浮動閘極電極16-FG、電極間絕緣層17及絕緣層24。
浮動閘極電極16-FG之第一導電層獨立於第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之任何記憶體單元MC。
此外，在本實施例中，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之寬度窄於絕緣層13沿第三方向之寬度，且記憶體單元MC之浮動閘極電極16-FG儲存於絕緣層13之間的凹部中。
此處，在本實施例中，電極間絕緣層17及控制閘極電極18-CG不安置於浮動閘極電極16-FG沿第三方向之表面上。此係極大地不同於第一實施例之技術點。電極間絕緣層17及控制閘極電極18-CG分別安 置於浮動閘極電極16-FG沿第二方向(鰭狀結構Fin延伸之方向)之兩個表面上。
亦即，在本實施例中用絕緣層24替換第一實施例中之電極間絕緣層17及控制閘極電極18-CG(在圖1至圖4中)。用電極間絕緣層17及絕緣層24替換第一實施例中之控制閘極電極18-CG之間的空間。
控制閘極電極18-CG沿著第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面包含沿第一方向延伸之一第二導電層(舉例而言，一導電多晶矽層)且與第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4共用。
此處，在本實施例中，如第一實施例章節中所闡述，在用控制閘極電極18-CG覆蓋之區域內用作一硬遮罩之絕緣層14a沿第三方向具有等於或窄於第四半導體層12-4沿第三方向之寬度t2之寬度t1以分離在第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中串聯連接之記憶體單元MC之浮動閘極電極16-FG。
由於記憶體單元MC之浮動閘極電極16-FG之分離程序，因此絕緣層14a沿第三方向之剖面形狀改變。該剖面形狀在用絕緣層24覆蓋之區域中具有尖銳角隅(如在圖62中)而在未用絕緣層24覆蓋之區域中(在用控制閘極電極18-CG覆蓋之區域中)具有圓形角隅(如在圖63中)。
關於上述結構，可達成可跳過作為一硬遮罩層之絕緣層14a之一收縮步驟(各向同性蝕刻)之一製造方法。下文將闡述細節。可減小絕緣層14a之初始厚度且可以高準確度形成絕緣層14a沿第三方向之寬度。
材料
如在第一實施例中，用於上述VG-FG類型VLB之材料可任意地選自適合用於半導體記憶體之各別產生之彼等材料。由於已在第一實施 例章節中詳細闡釋此等材料之實例，因此此處避免重複。
注意，絕緣層24由可適用於一層間絕緣層之一絕緣層(諸如一個氧化矽層)形成。
製造方法之實例
圖64至圖68展示圖59至圖63中之VG-FG類型VLB之製造方法之實例。
最初，如圖64中所展示，在鰭狀結構Fin中在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面上形成閘極絕緣層(隧道絕緣層)15及用作第一導電層16之浮動閘極電極16-FG，使絕緣層13收縮，且移除側壁遮罩層14b。與在第一實施例之製造方法之第一實例(參考圖5至圖15)中執行之程序一致地執行此等程序。
此處，由圖64中之相同參考數字指代與圖5至圖15中所展示之程序一致地形成之結構元件。
接下來，如圖65中所展示，藉由(舉例而言)一CVD方法用絕緣層24覆蓋鰭狀結構Fin之整個表面。絕緣層24完全填充沿第三方向彼此毗鄰之兩個鰭狀結構Fin之間的空間。藉由(舉例而言)CMP使絕緣層24之上表面變平。
接下來，如圖66及圖67中所展示，藉由PEP在絕緣層24上形成一抗蝕劑圖案。使用該抗蝕劑圖案作為一遮罩圖案化絕緣層24。
用於圖案化之抗蝕劑圖案包含沿第三方向延伸之線及空間圖案。因此，移除在未用抗蝕劑圖案覆蓋之區域內之浮動閘極電極16-FG。亦即，在一單個NAND串中，藉由此步驟逐記憶體單元地將構成沿第二方向延伸之一單個層之浮動閘極電極16-FG彼此分離。
注意，甚至在未用抗蝕劑圖案覆蓋之區域中，亦不移除用硬遮罩層14a覆蓋之第一半導體層12-1、第二半導體層12-2、第三半導體 層12-3及第四半導體層12-4以及絕緣層11及13。
此外，在絕緣層24之圖案化程序期間，在未用抗蝕劑圖案覆蓋之區域內之硬遮罩層14a經蝕刻至一特定程度同時作為遮罩起作用。作為彼操作之一結果，硬遮罩層14a之剖面形狀在未經覆蓋之區域內具有圓形部分，如圖66及圖67中所展示。
在彼操作之後，移除抗蝕劑圖案。
接下來，如圖68中所展示，藉由(舉例而言)CVD方法製備用於覆蓋浮動閘極電極16-FG沿第二方向之兩個側表面之電極間絕緣層(舉例而言，SiO2/Si3N4/SiO2)17。電極間絕緣層17進一步覆蓋絕緣層24沿第二方向之表面。然後，控制閘極電極18-CG形成於絕緣層24之間的空間中以用於完全填充鰭狀結構Fin之間的空間。
此處，藉由一鑲嵌程序形成電極間絕緣層17及控制閘極電極18-CG。亦即，在形成於絕緣層24之間的空間中之後，藉由CMP將電極間絕緣層17及控制閘極電極18-CG拋光為僅駐留在絕緣層24之間的空間內。彼時，絕緣層24之上表面可用作CMP之端點。
最後，儘管未展示此，但藉由(舉例而言)CVD用層間絕緣層(舉例而言，氧化矽層)填充具有線及空間圖案之控制閘極電極18-CG之間的空間。
藉由上文所闡述之程序製造圖59至圖63中之VG-FG類型VLB。
[第五實施例]
本實施例以作為一電荷陷獲起作用以用作一記憶體單元(VG-MONOS類型)之一電荷儲存層之一絕緣層(舉例而言，一個氮化矽層)為特徵。
關於其他情形，在此情形中電荷儲存層沿NAND串之延伸(鰭狀結構之延伸)方向之分離對改良效能係必要的。因此，下文所闡述之結構及製造方法對於改良一VG-MONOS類型VLB之效能係有效的。
結構
圖69展示VG-MONOS類型VLB之結構。圖70係展示沿著箭頭A所看見之圖69中之結構之一側視圖。圖71係沿著圖70中之線LXXI-LXXI所截取之一剖面圖。圖72係沿著圖72中之線LXXII-LXXII所截取之一剖面圖。
半導體基板10係(舉例而言)一矽基板。絕緣層11係(舉例而言)稱為埋入式氧化物(BOX)且用作一裝置分離絕緣層之一個氧化矽層。
在絕緣層11上，使第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4(作用區域)彼此絕緣且沿垂直於半導體基板10之表面之第一方向堆疊同時沿平行於半導體基板10之表面之第二方向延伸。
在本實施例中，在絕緣層上堆疊四個半導體層；然而，結構並不限於此且堆疊可為為僅兩個或兩個以上半導體層。由於記憶體容量隨著堆疊式半導體層之數目增加而增加，因此較大記憶體容量係較佳的。
藉由絕緣層(舉例而言，氧化矽層)13執行第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之間的絕緣。
在安置於四個半導體層當中最上部之第四半導體層12-4上之絕緣層13上，形成絕緣層(上部絕緣層)14a作為一硬遮罩層。在本實施例中，絕緣層14a含有選自由Al、Hf、Ta、Ti及W組成之一群組之元素之氧化物或氮化物。舉例而言，絕緣層14a含有氮化鋁(AlN)。
一鰭狀結構由第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層13及14a構成。第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4應較佳地係單晶的但替代地可為多晶或非晶的。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4(記憶體串)分別使用第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4作為一通道。第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4各自包含沿第二方向串聯連接之記憶體單元MC。
第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中之記憶體單元MC在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿垂直於第一方向及第二方向之一第三方向之表面上各自包含電荷陷獲分層結構25及控制閘極電極18-CG。
電荷陷獲分層結構25包含(舉例而言)閘極絕緣層(隧道氧化層)25a、電荷陷獲層(舉例而言，一個氮化矽層)25b及區塊絕緣層25c，如圖73中所展示。區塊絕緣層25c阻擋電荷陷獲層25b與控制閘極電極18-CG之間的一洩漏。
在電荷陷獲分層結構25中，沿第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4之延伸方向(鰭片之延伸方向)逐記憶體單元地使電荷陷獲層25b及區塊絕緣層25c彼此分離。
在本實施例中，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中之每一者沿第三方向之寬度寬於絕緣層13沿第三方向之寬度，且沿著絕緣層13之間的第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之突出部形成記憶體單元MC之電荷陷獲層(電荷儲存層)25b。
控制閘極電極18-CG沿著第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第三方向之表面沿第一方向延伸，且與第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4共用。
此外，控制閘極電極18-CG完全填充沿第三方向毗鄰之兩個鰭狀結構Fin之間的一空間(填充侷限在兩個毗鄰鰭狀結構Fin中之記憶體單元MC之間的空間內)。控制閘極電極18-CG作為一整體在自半導體基板10上面觀看時沿第三方向延伸。
此處，在本實施例之下文所闡述之製造方法中，在用控制閘極電極18-CG覆蓋之區域內用作一硬遮罩之絕緣層14a沿第三方向具有等於或窄於最上部絕緣層13沿第三方向之寬度t3之寬度t1以分離在第一NAND串S1、第二NAND串S2、第三NAND串S3及第四NAND串S4中串聯連接之記憶體單元MC之電荷陷獲層(電荷儲存層)25b。
由於記憶體單元MC之電荷陷獲層(電荷儲存層)25b之分離程序，因此絕緣層14a沿第三方向之剖面形狀改變。該剖面形狀在用控制閘極電極18-CG覆蓋之區域中具有尖銳角隅(如在圖71中)而在未用控制閘極電極18-CG覆蓋之區域中具有圓形角隅(如在圖72中)。
在本實施例中，四個NAND串對應於四個半導體層而堆疊；然而，結構並不限於此且堆疊可為為對應於相同數目個半導體層之僅兩個或更多個NAND串。
此外，在本實施例中，在未用控制閘極電極18-CG覆蓋之區域中移除閘極絕緣層25a(如在圖72中)；然而，假如自此區域移除電荷陷獲層(電荷儲存層)25b，則閘極絕緣層25a可保留在該區域中。
關於上述結構，可達成可跳過作為一硬遮罩層之絕緣層14a之一收縮步驟(各向同性蝕刻)之一製造方法。下文將闡述細節。可減小絕緣層14a之初始厚度且可以高準確度形成絕緣層14a沿第三方向之寬度。
材料
如在第一實施例中，用於上述VG-MONOS類型VLB之材料可任意地選自適合用於半導體記憶體之各別產生之彼等材料。由於已在第 一實施例章節中詳細闡釋此等材料之實例，因此此處避免重複。
注意，電荷陷獲層(電荷儲存層)25b由選自由以下各項組成之一群組之一材料形成：氮化矽(SiN、Si3N4)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮氧化鋁(AlON)、鉿(HfO2)、鉿鋁酸鹽(HfAlO3)、氮化鉿(HfON)、氮化鉿鋁酸鹽(HfAlON)、鉿矽酸鹽(HfSiO)、氮化鉿矽酸鹽(HfSiON)、氧化鑭(La2O3)及鑭鋁酸鹽(LaAlO3)。
電荷陷獲層(電荷儲存層)25b可由具有經修改複合比率之上述材料(舉例而言，由具有不同於上述之矽與氮化物之複合比率之氮化矽)形成。
閘極絕緣層25a及區塊絕緣層25c由在第一實施例中用於閘極絕緣層15及電極間絕緣層17之相同材料形成。
製造方法之實例
圖74至圖80展示圖69至圖73中之VG-MONOS類型VLB之製造方法之實例。
最初，如圖74中所展示，與第一實施例之製造方法章節(參考圖5至圖9)之第一實例中所闡述之程序一致地製備鰭狀結構Fin。
此處，由圖74中之相同參考數字指代與圖5至圖9中所展示之程序一致地形成之結構元件。
然後，如圖75中所展示，藉由(舉例而言)濕式蝕刻或使用HF/NH3氣體之各向同性乾式蝕刻對絕緣層13沿第三方向之表面進行凹部蝕刻。
此處，絕緣層13之收縮量c(蝕刻寬度)有必要設定為等於或小於側壁遮罩層14b沿第三方向之寬度a之此一值。如下文所闡述，此係用於有把握地分離在未用控制閘極電極覆蓋之區域內之記憶體單元之電荷陷獲層(電荷儲存層)25b。
作為一結果，在鰭狀結構Fin沿第三方向之表面上形成第一半導 體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之突出部。
然後，移除側壁遮罩層14b。
因此，如圖76中所展示，具有適合用於分離電荷陷獲層25b之一預定寬度之僅硬遮罩層14a駐留在絕緣層13上。
亦即，藉由上述步驟，可達成藉由習用硬遮罩層收縮技術獲得之相同優點。此外，由於可跳過習用地執行之一硬遮罩層(一整合式遮罩)之收縮步驟，因此可減小硬遮罩層14a之初始厚度且可以高準確度設定其寬度。
此外，藉由上述步驟，可在圖案化控制閘極期間逐記憶體單元地有把握地分離一單個NAND串(沿第二方向延伸之一個層)中之電荷陷獲層，如下文所闡述。
然後，如圖76中所展示，形成電荷陷獲分層結構25以覆蓋第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之突出部。在此實施例中，電荷陷獲分層結構25覆蓋鰭狀結構Fin之全部。
然後，如圖77中所展示，藉由(舉例而言)CVD用用作一個多晶矽層之導電層18a覆蓋鰭狀結構Fin之整個表面。導電層18a完全填充沿第三方向配置之兩個毗鄰鰭狀結構Fin之間的一空間。
此處，如圖78中所展示，藉由CMP拋光導電層18a之上表面及電荷陷獲分層結構25之一部分。彼時，硬遮罩層14a之上表面可用作CMP之端點。
然後，藉由(舉例而言)CVD在導電層18a上形成導電層(舉例而言，一金屬層)18b。
此外，若需要，則可藉由CMP使導電層18b之上表面(沿第一方向之表面)變平。在彼情形中，較佳地應在於導電層18b上形成諸如一個 氧化矽層之絕緣層之後執行CMP。
接下來，藉由PEP在導電層18b上形成一抗蝕劑圖案。使用抗蝕劑圖案作為一遮罩圖案化控制閘極電極18-CG(導電層18a及18b)。
用於圖案化之抗蝕劑圖案包含沿第三方向延伸之線及空間圖案。
因此，如圖79及圖80中所展示，移除在未用抗蝕劑圖案覆蓋之區域內之導電層18a及18b以及電荷陷獲分層結構25。亦即，在一單個NAND串中，藉由此步驟逐記憶體單元地將構成沿第二方向延伸之一單個層之電荷陷獲分層結構25彼此分離。
注意，甚至在未用抗蝕劑圖案覆蓋之區域中，亦不移除用硬遮罩層14a覆蓋之第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層11及13。
此外，在控制閘極電極18-CG之圖案化程序期間，在未用抗蝕劑圖案覆蓋之區域內之硬遮罩層14a經蝕刻至一特定程度同時作為遮罩起作用。作為彼操作之一結果，硬遮罩層14a之剖面形狀在未經覆蓋之區域內具有圓形部分，如圖79及圖80中所展示。
當硬遮罩層14a沿第三方向之剖面形狀在用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形角隅部分時，可改良逐記憶體單元地分離電荷陷獲分層結構25之準確度。
當硬遮罩層14a沿第三方向之剖面形狀在未用抗蝕劑圖案19及控制閘極電極18b覆蓋之區域中塑形圓形部分時，可改良用一層間絕緣層填充字線(控制閘極電極18-CG)之間的一空間之便利，如下文所闡述。
在彼操作之後，移除抗蝕劑圖案。
最後，儘管未展示此，但藉由(舉例而言)CVD用一層間絕緣層(舉例而言，一個氧化矽層)填充具有線及空間圖案之控制閘極電極18- CG之間的空間。
藉由上文所闡述之程序製造圖69至圖73中之VG-MONOS類型VLB。
[應用實例]
現在，闡釋應用實例之一VLB。
圖81展示應用實例之VLB。
在鰭狀結構Fin內分別在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之表面區域上形成第一記憶體串、第二記憶體串、第三記憶體串及第四記憶體串。第一記憶體串、第二記憶體串、第三記憶體串及第四記憶體串之一端連接至共同源極線SL，而另一端連接至一橫樑結構31。
第一記憶體串、第二記憶體串、第三記憶體串及第四記憶體串包含串聯連接之記憶體單元MC、插置於記憶體單元MC之間的區塊選擇電晶體SGT及插置於橫樑結構31與記憶體單元MC之間的輔助閘極電晶體AGT。
區塊選擇電晶體SGT與鰭狀結構Fin在一個區塊BK中共用且包含在一個區塊BK中與鰭狀結構Fin共有之一個選擇閘極線。
輔助閘極電晶體AGT與第一記憶體串、第二記憶體串、第三記憶體串及第四記憶體串在一個鰭狀結構Fin中共用且包含與第一記憶體串、第二記憶體串、第三記憶體串及第四記憶體串在一個鰭狀結構Fin中共有之一個選擇閘極線。亦即，輔助閘極電晶體AGT之選擇閘極線在每一鰭狀結構Fin中係獨立的。
橫樑結構31沿第三方向延伸以防止鰭狀結構Fin之一崩潰。類似於鰭狀結構Fin，橫樑結構31包含第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4以及絕緣層11、13及14。在橫樑結構31沿第三方向之一端處，安置第一層選擇電晶體 LST、第二層選擇電晶體LST、第三層選擇電晶體LST及第四層選擇電晶體LST。
第一層選擇電晶體LST、第二層選擇電晶體LST、第三層選擇電晶體LST及第四層選擇電晶體LST使用第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4作為通道，且選擇第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中之一者。
第一層選擇電晶體LST、第二層選擇電晶體LST、第三層選擇電晶體LST及第四層選擇電晶體LST沿第三方向配置，且包含第一選擇閘極電極33-1、第二選擇閘極電極33-2、第三選擇閘極電極33-3及第四選擇閘極電極33-4，該等選擇閘極電極自一接觸插塞(共同電極)32側依所陳述之次序以特定間距P安置。
第一選擇閘極電極33-1、第二選擇閘極電極33-2、第三選擇閘極電極33-3及第四選擇閘極電極33-4至少沿著第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4沿第二方向之表面沿第一方向延伸。
在此實例中，第一選擇閘極電極33-1、第二選擇閘極電極33-2、第三選擇閘極電極33-3及第四選擇閘極電極33-4覆蓋橫樑結構31沿第一方向之上表面及其沿第二方向之兩個側表面。亦即，層選擇電晶體LST形成於一雙重閘極結構中。
此外，包含第一選擇閘極電極33-1之第一層選擇電晶體LST在第一半導體層12-1中具有一通常接通通道。亦即，包含第一選擇閘極電極33-1之第一層選擇電晶體LST在第一半導體層12-1中通常係接通的且在第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中係接通/關斷可控制的。
包含第二選擇閘極電極33-2之第二層選擇電晶體LST在第二半導 體層12-2中具有一通常接通通道。亦即，包含第二選擇閘極電極33-2之第二層選擇電晶體LST在第二半導體層12-2中通常係接通的且在第一半導體層12-1、第三半導體層12-3及第四半導體層12-4中係接通/關斷可控制的。
包含第三選擇閘極電極33-3之第三層選擇電晶體LST在第三半導體層12-3中具有一通常接通通道。亦即，包含第三選擇閘極電極33-3之第三層選擇電晶體LST在第三半導體層12-3中通常係接通的且在第一半導體層12-1、第二半導體層12-2及第四半導體層12-4中係接通/關斷可控制的。
包含第四選擇閘極電極33-4之第四層選擇電晶體LST在第四半導體層12-4中具有一通常接通通道。亦即，包含第四選擇閘極電極33-4之第四層選擇電晶體LST在第四半導體層12-4中通常係接通的且在第一半導體層12-1、第二半導體層12-2及第三半導體層12-3中係接通/關斷可控制的。
注意，第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之通常接通通道可由n型雜質(五價元素，諸如砷及磷)、p型雜質(三價元素，諸如硼及銦)或含有兩種雜質之一雜質區形成。
關於上文所闡述之第一層選擇電晶體LST、第二層選擇電晶體LST、第三層選擇電晶體LST及第四層選擇電晶體LST，接觸插塞32可用作第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4之一共同電極。亦即，不必要在第一半導體層12-1、第二半導體層12-2、第三半導體層12-3及第四半導體層12-4中提供個別接觸插塞，且可減小一接觸區之大小。
注意，橫樑結構31沿第二方向之寬度可與鰭狀結構Fin沿第三方向之寬度相同或不同。較佳地，出於減小橫樑結構31中之佈線電阻且 防止鰭狀結構Fin之一崩潰之目的，橫樑結構31沿第二方向之寬度應寬於鰭狀結構Fin沿第三方向之寬度。
此外，接觸插塞(共同電極)32含有諸如W及Al之金屬元素。位元線BL連接至接觸插塞32。
[結論]
如可自上文理解，本發明實施例可減小用於鰭片處理及分離電荷儲存層之硬遮罩之初始厚度且可改良在鰭片處理之後硬遮罩之收縮之準確度。因此，可達成適合用於小型化之非揮發性半導體記憶體裝置及其製造方法。
雖然已闡述特定實施例，但此等實施例已僅藉由實例之方式呈現，且不意欲限制本發明之範疇。確實，可以各種其他形式體現本文中所闡述之新穎實施例；此外，可在不背離本發明之精神之情況下做出本文中所闡述之實施例之形式之各種省略、替代及改變。附圖及其等效物意欲涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。
10‧‧‧半導體基板
11‧‧‧絕緣層
12-1‧‧‧第一半導體層
12-2‧‧‧第二半導體層
12-3‧‧‧第三半導體層
12-4‧‧‧第四半導體層
13‧‧‧絕緣層/最上部絕緣層
14a‧‧‧絕緣層/最上部絕緣層/硬遮罩層/上部絕緣層
15‧‧‧閘極絕緣層/絕緣層
16-FG‧‧‧浮動閘極電極
17‧‧‧電極間絕緣層
18-CG‧‧‧控制閘極電極
A‧‧‧箭頭
MC‧‧‧記憶體單元
S1‧‧‧第一NAND串
S2‧‧‧第二NAND串
S3‧‧‧第三NAND串
S4‧‧‧第四NAND串

Claims (22)

  1. 一種非揮發性半導體記憶體裝置，其包括：一結構，其包含：於一第一方向堆疊之第一至第n個半導體層(n係等於或大於2之一自然數)、及於該第一方向堆疊於該第n個半導體層上之一上部絕緣層，該結構於與該第一方向交叉之一第二方向延伸；及第一至第n個NAND串，其設置於該等第一至第n個半導體層之於與該第一方向及第二方向交叉之一第三方向之表面上；其中該等第一至第n個NAND串中之每一者包含串聯連接之記憶體單元；該等記憶體單元中之每一者包含一電荷儲存層及一控制閘極電極；且該上部絕緣層係不設置於該等第一至第n個半導體層之於該第三方向之表面上，且包含選自Al、Hf、Ta、Ti及W之一群組之一元素之氧化物或氮化物。
  2. 一種非揮發性半導體記憶體裝置，其包括：一結構，其包含於一第一方向堆疊之第一至第n個半導體層(n係等於或大於2之一自然數)及於該第一方向堆疊於該第n個半導體層上之一上部絕緣層，該結構於與該第一方向交叉之一第二方向延伸；及第一至第n個記憶體單元，其設置於該等第一至第n個半導體層之與該第一方向及第二方向交叉之一第三方向之表面上；其中該等第一至第n個記憶體單元中之每一者包含電荷儲存層及一控制閘極電極；該上部絕緣層係不設置於該等第一至第n個半導體層之該第三 方向之表面上，且包含選自Al、Hf、Ta、Ti及W之一群組之一元素之氧化物或氮化物。
  3. 如請求項1或2之裝置，其中於該第三方向，以該控制閘極電極覆蓋之該上部絕緣層之一寬度等於或窄於該第n個半導體層之一寬度。
  4. 如請求項1或2之裝置，其中以該控制閘極電極覆蓋之該上部絕緣層在垂直於該第二方向之一剖面中具有一角隅部分，且未以該控制閘極電極覆蓋之該上部絕緣層在該剖面中具有一圓形部分。
  5. 如請求項1或2之裝置，其中該電荷儲存層包括：於該第三方向堆疊之導電層、及在該等導電層之間的一絕緣層。
  6. 如請求項1或2之裝置，其中該等記憶體單元中之每一者在該等第一至第n個半導體層之於該第三方向之一表面上，依所陳述之次序包含：一第一絕緣層、該電荷儲存層、一第二絕緣層及該控制閘極電極。
  7. 如請求項1或2之裝置，其中該結構包含於該第一方向穿過該上部絕緣層及該等第一至第n個半導體層之一狹縫、設置於該狹縫中而覆蓋該等第一至第n個半導體層之於該第三方向之一表面之一第一絕緣層、設置於該狹縫中之一導電層、及於該第一方向覆蓋該導電層之一第二絕緣層。
  8. 如請求項1或2之裝置，其中該等記憶體單元中之每一者在該等第一至第n個半導體層之於該第三方向之一表面上，依所陳述之次序包含：一第一絕緣層及該電荷儲存層，且包含一第二絕緣層及該控制閘極電極，其等覆蓋該電荷儲存層之於該第二方向之兩個表面。
  9. 如請求項1或2之裝置，其中該結構包含於該第一方向堆疊之第 一至第(n+1)個絕緣層，第i個半導體層(i係1至n中之一者)係設置於第i個絕緣層與第(i+1)個絕緣層之間，於該第三方向，該等第一至第n個半導體層中之每一者之一寬度窄於該等第一至第(n+1)個絕緣層中之每一者之一寬度，且該等記憶體單元之該等電荷儲存層分別設置於該等第一至第(n+1)個絕緣層之間的凹入部分中。
  10. 如請求項1或2之裝置，其中該結構包含於該第一方向堆疊之第一至第(n+1)個絕緣層，該第i個半導體層(i係1至n中之一者)係設置於該第i個絕緣層與該第(i+1)個絕緣層之間，且於該第三方向，以該控制閘極電極覆蓋之該上部絕緣層之一寬度等於或窄於該第(n+1)個絕緣層之一寬度。
  11. 如請求項10之裝置，其中於該第三方向，該等第一至第n個半導體層中之每一者之一寬度寬於該等第一至第(n+1)個絕緣層中之每一者之一寬度，且該等記憶體單元之該等電荷儲存層係分別沿著該等第一至第n個半導體層之凸出部分而設置。
  12. 如請求項1或2之裝置，該等記憶體單元之該等電荷儲存層彼此分離。
  13. 一種製造如請求項1之裝置之方法，該方法包括：在作為該上部絕緣層之一硬遮罩層之一側壁上形成一側壁遮罩層；使用該硬遮罩層及該側壁遮罩層作為一遮罩藉由各向異性蝕刻形成該結構；在該結構之於該第三方向之一表面上形成一電荷儲存材料； 在形成該電荷儲存材料之後移除該側壁遮罩層；在移除該側壁遮罩層之後在該結構沿該第三方向之該表面上形成一控制閘極材料；在該結構及該控制閘極材料上形成一閘極遮罩層；藉由使用該閘極遮罩層作為一遮罩圖案化該控制閘極材料而形成該等記憶體單元中之每一者之該控制閘極電極；及在圖案化該控制閘極材料時，藉由在未以該閘極遮罩層覆蓋之一區域中使用該硬遮罩層作為一遮罩而將該電荷儲存材料圖案化。
  14. 一種製造如請求項1之裝置之方法，該方法包括：形成一硬遮罩層作為該上部絕緣層，該硬遮罩層包含第一層及第二層；在該硬遮罩層之一側壁上形成一側壁遮罩層；使用該第二層及該側壁遮罩層作為一遮罩藉由各向異性蝕刻形成該結構；在該結構之於該第三方向之一表面上形成一電荷儲存材料；在形成該電荷儲存材料之後移除該第二層及該側壁遮罩層；在移除該第二層及該側壁遮罩層之後在該結構之於該第三方向之該表面上形成一控制閘極材料；在該結構及該控制閘極材料上形成一閘極遮罩層；使用該閘極遮罩層作為一遮罩而圖案化該控制閘極材料，藉此形成該等記憶體單元中之每一者之該控制閘極電極；及在圖案化該控制閘極材料時，藉由在未以該閘極遮罩層覆蓋之一區域中使用該第一層作為一遮罩而將該電荷儲存材料圖案化。
  15. 如請求項14之方法，其中該第一層包含選自Al、Hf、Ta、Ti及W 之一群組之一元素之氧化物或氮化物，且該第二層包含該側壁遮罩層中之一元素。
  16. 如請求項14之方法，其中該第一層包含選自Al、Hf、Ta、Ti及W之一群組之一元素之氧化物或氮化物，且該第二層包含一個氧化矽層、一個氮化矽層及包含碳之一抗蝕劑層中之一者。
  17. 一種製造如請求項7之裝置之方法，該方法包括：使用作為具有一狹縫之該上部絕緣層之一硬遮罩層，藉由各向異性蝕刻在該等第一至第n個半導體層中形成該狹縫；於該狹縫中，在該等第一至第n個半導體層之於該第三方向之表面上形成該第一絕緣層；在該狹縫中形成一導電層；在該狹縫中且在該硬遮罩層之一側壁上形成一側壁遮罩層；及使用該硬遮罩層及該側壁遮罩層作為一遮罩，藉由各向異性蝕刻形成該結構。
  18. 如請求項17之方法，其進一步包括：在該結構之於該第三方向之一表面上形成一電荷儲存材料；在形成該電荷儲存材料之後移除該側壁遮罩層；在移除該側壁遮罩層之後在該結構之於該第三方向之該表面上形成一控制閘極材料；在該結構及該控制閘極材料上形成一閘極遮罩層；使用該閘極遮罩層作為一遮罩而將該控制閘極材料圖案化，藉此以形成該等記憶體單元中之每一者之該控制閘極電極；及在圖案化該控制閘極材料時，藉由在未以該閘極遮罩層覆蓋之一區域中使用該硬遮罩層作為一遮罩而將該電荷儲存材料圖案化。
  19. 如請求項18之方法，其進一步包括： 當移除該側壁遮罩層時留下該側壁遮罩層在該狹縫中之一部分作為該第二絕緣層；及在形成該等記憶體單元中之每一者之該控制閘極電極時，使用該硬遮罩層及該狹縫中之該側壁遮罩層作為一遮罩。
  20. 一種製造如請求項8之裝置之方法，該方法包括：在作為該上部絕緣層之一硬遮罩層之一側壁上形成一側壁遮罩層；使用該硬遮罩層及該側壁遮罩層作為一遮罩，藉由各向異性蝕刻形成該結構；在該結構之於該第三方向之一表面上形成一電荷儲存材料；在形成該電荷儲存材料之後移除該側壁遮罩層；在移除該側壁遮罩層之後在該結構之於該第三方向之該表面上形成一絕緣材料；在該結構及該絕緣材料上形成一閘極遮罩層；藉由使用該閘極遮罩層作為一遮罩圖案化該絕緣材料而形成一線及空間圖案；在形成該線及空間圖案時，藉由在未以該閘極遮罩層覆蓋之一區域中使用該硬遮罩層作為一遮罩而將該電荷儲存材料圖案化；及在該線及空間圖案之空間中形成該第二絕緣層及該控制閘極電極，該第二絕緣層及該控制閘極電極覆蓋該電荷儲存層之於該第二方向之表面。
  21. 一種製造如請求項9之裝置之方法，該方法包括：在作為該上部絕緣層之一硬遮罩層之一側壁上形成一側壁遮罩層；使用該硬遮罩層及該側壁遮罩層作為一遮罩，藉由各向異性 蝕刻而形成該結構；藉由蝕刻該等第一至第n個半導體層之於該第三方向之一表面而在該等第一至第(n+1)個絕緣層之間形成該等凹入部分，該蝕刻之一寬度等於或小於該側壁遮罩層之該第三方向之一寬度；及分別在該等凹入部分中形成該等記憶體單元之該等電荷儲存層。
  22. 一種製造如請求項11之裝置之方法，該方法包括：在作為該上部絕緣層之一硬遮罩層之一側壁上形成一側壁遮罩層；使用該硬遮罩層及該側壁遮罩層作為一遮罩，藉由各向異性蝕刻而形成該結構；藉由蝕刻該等第一至第(n+1)個絕緣層之於該第三方向之一表面而形成該等第一至第n個半導體層之該等凸出部分，該蝕刻之一寬度等於或小於該側壁遮罩層之該第三方向之一寬度；及分別沿著該等凸出部分形成該等記憶體單元之該等電荷儲存層。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6095951B2 (ja) * 2012-11-09 2017-03-15 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
US9337195B2 (en) 2013-12-18 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
TWI566294B (zh) * 2014-10-21 2017-01-11 力晶科技股份有限公司 快閃記憶體的製作方法
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
TWI569375B (zh) * 2015-03-24 2017-02-01 旺宏電子股份有限公司 記憶元件及其製造方法
US9548369B2 (en) * 2015-03-26 2017-01-17 Macronix International Co., Ltd. Memory device and method of manufacturing the same
KR102316119B1 (ko) * 2015-04-02 2021-10-21 삼성전자주식회사 반도체 장치
JP6489951B2 (ja) * 2015-06-12 2019-03-27 東芝メモリ株式会社 半導体装置の製造方法
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
CN108630807B (zh) * 2017-03-23 2022-01-28 中芯国际集成电路制造(上海)有限公司 半导体器件、制造方法以及存储器
KR20190056118A (ko) * 2017-11-16 2019-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107993952B (zh) * 2017-11-23 2020-04-14 长江存储科技有限责任公司 栅极线的对准测量方法
US20190341452A1 (en) 2018-05-04 2019-11-07 International Business Machines Corporation Iii-v-segmented finfet free of wafer bonding
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10720503B2 (en) * 2018-08-14 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
US11362001B2 (en) 2018-08-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing nanostructures with various widths
US20200119041A1 (en) * 2018-10-16 2020-04-16 Macronix International Co., Ltd. Memory device and method for forming the same
US11380369B2 (en) * 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
US11145765B2 (en) * 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same
WO2021056514A1 (en) 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and forming methods
WO2021056515A1 (en) * 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2021056513A1 (en) * 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN112951912B (zh) * 2019-12-10 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113629141A (zh) * 2020-05-06 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4654671B2 (ja) 2004-11-29 2011-03-23 ソニー株式会社 半導体記憶装置
US7352018B2 (en) 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
US7662718B2 (en) 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7714377B2 (en) 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
CN101369582B (zh) * 2007-08-15 2011-03-30 旺宏电子股份有限公司 垂直式非易失性存储器及其制造方法
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20100001547A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 이의 제조 방법
US8860124B2 (en) 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US20100304504A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
JP5456036B2 (ja) 2009-06-12 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
JP4987918B2 (ja) 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2011114235A (ja) 2009-11-27 2011-06-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8482051B2 (en) * 2010-01-11 2013-07-09 Hynix Semiconductor Inc. 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same
WO2011114503A1 (ja) 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
WO2011114502A1 (ja) 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5624415B2 (ja) 2010-09-21 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8455939B2 (en) 2010-12-21 2013-06-04 Sandisk Technologies Inc. Stacked metal fin cell
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2012234980A (ja) 2011-05-02 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2013016587A (ja) 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
US8643078B2 (en) * 2012-04-10 2014-02-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
JP2013239622A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
CN103151357A (zh) * 2013-03-26 2013-06-12 清华大学 存储结构及其形成方法

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