CN113629141A - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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Abstract

一种半导体结构及半导体结构的形成方法，其中，半导体结构包括：衬底；位于所述衬底表面的复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；位于所述衬底表面且位于所述复合纳米线结构两侧的源漏掺杂层。从而，提高了半导体结构的性能。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管(FinFET)在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，GAA)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。
然而，半导体器件的性能仍然需要改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提高半导体结构的性能。。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底表面的复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；位于所述衬底表面且位于所述复合纳米线结构两侧的源漏掺杂层。
可选的，所述源漏掺杂层包括覆盖所述第一区的第一源漏掺杂层，以及覆盖所述第二区的第二源漏掺杂层，所述第一源漏掺杂层内具有第一离子，所述第二源漏掺杂层内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同。
可选的，所述第一离子的浓度范围为5.0e20atom/cm3～4.0e21atom/cm3；所述第二离子的浓度范围为2.0e21atom/cm3～8.0e21atom/cm3，并且，所述第二离子的浓度大于所述第一离子的浓度。
可选的，还包括：位于所述第二源漏掺杂层表面的电互连结构。
可选的，所述第一纳米线的宽度与所述第二纳米线的宽度的比例范围为1/3至2/3。
可选的，所述第一纳米线的宽度范围为1纳米至10纳米。
可选的，所述第二纳米线的宽度范围为1纳米至15纳米。
可选的，所述衬底表面具有鳍部结构，所述复合纳米线结构位于所述鳍部结构顶部表面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；在形成所述复合纳米线结构之后，在所述衬底表面形成位于所述复合纳米线结构两侧的源漏掺杂层。
可选的，所述源漏掺杂层包括覆盖所述第一区的第一源漏掺杂层，以及覆盖所述第二区的第二源漏掺杂层，所述第一源漏掺杂层内具有第一离子，所述第二源漏掺杂层内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同，并且，所述第二离子的浓度大于所述第一离子的浓度。
可选的，形成所述源漏掺杂层的方法包括：在所述衬底表面及所述复合纳米线结构侧避面形成初始源漏掺杂层，所述初始源漏掺杂层内具有所述第一离子；对所述第二区的初始源漏掺杂层进行第一离子注入工艺。
可选的，所述第一离子注入工艺的工艺参数包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向；离子注入的剂量范围为8.0e14atom/cm2～1.0e16atom/cm2。
可选的，还包括：在形成所述源漏掺杂层后，在所述第二源漏掺杂层表面形成电互连结构。
可选的，形成所述复合纳米线结构的方法包括：在所述衬底上形成若干初始纳米线，以及相邻初始纳米线之间和初始纳米线与衬底表面之间的牺牲层；在所述第二区的初始纳米线侧壁形成第三侧墙；以所述第三侧墙为掩膜，刻蚀所述第一区的初始纳米线。
可选的，还包括：在形成所述牺牲层后，并在形成所述第三侧墙之前，在所述牺牲层侧壁面形成第一侧墙。
可选的，形成所述第三侧墙的方法包括：在所述若干初始纳米线的侧壁面及所述第一侧墙的侧壁面形成初始第三侧墙；对所述第二区的初始第三侧墙进行改性处理；在对所述第二区的初始第三侧墙进行改性处理后，刻蚀所述初始第三侧墙，以去除所述第一区的初始第三侧墙，形成所述第三侧墙。
可选的，对所述第二区的初始第三侧墙进行改性处理的工艺包括第二离子注入工艺，所述第二离子注入工艺的工艺参数包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向。
可选的，还包括：在形成所述第三侧墙之前，在所述复合纳米线结构表面形成伪栅结构，并且，所述伪栅结构横跨所述复合纳米线结构。
可选的，所述伪栅结构包括：位于所述复合纳米线结构表面的伪栅，位于所述伪栅侧壁的第二侧墙，以及位于所述伪栅顶部表面的伪栅阻挡层。
可选的，还包括：在形成所述源漏掺杂层之后，去除所述牺牲层和所述伪栅结构，以在所述复合纳米线结构表面形成栅极结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，后续在第一区中形成离子浓度较高的源漏掺杂层，在第二区中形成离子浓度较低的源漏掺杂层。由于复合纳米线结构包括若干位于所述第一区的第一纳米线，若干位于所述第二区的第二纳米线，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度，因此，一方面，宽度较大的第二纳米线，针对离子浓度高的源漏掺杂层，能够增加沟道的长度，降低肖特基势垒，减小界面电阻，从而减少短沟道效应，以提高半导体结构的性能；另一方面，宽度较小的第一纳米线，针对离子浓度较低的源漏掺杂层，在不易产生短沟道效应的同时，减小了第一纳米线的长度，从而，降低了所述第一纳米线上的寄生电阻，以提高半导体结构的性能。
进一步，位于所述第二区的第二源漏掺杂层与电互连结构接触，由于所述第一源漏掺杂层内具有第一离子，所述第二源漏掺杂层内具有第二离子，并且，所述第二离子的浓度大于所述第一离子的浓度，因此，能够通过增加第二源漏掺杂层中的离子浓度，减少所述第二源漏掺杂层与所述电互连结构之间产生的接触电阻，从而，提高半导体结构的性能。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图11是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，半导体器件的性能仍然需要改善。现结合具体的实施例进行分析说明。
图1是一种半导体结构的剖面结构示意图。
请参考图1，包括：衬底100，所述衬底100上具有鳍部结构，所述鳍部结构包括若干纳米线101；环绕所述第一纳米线101的栅极结构，所述栅极结构包括栅介质层103、位于栅介质层103上的功函数层104以及位于功函数层104上的栅极层105；位于所述栅极结构侧壁的侧墙106；位于栅极结构两侧鳍部内的源漏掺杂层107；位于衬底上的介质层102，所述栅极结构位于所述介质层102内；位于所述介质层108内的电互连结构(未图示)，所述电互连结构与所述源漏掺杂层107电互连。
从而，通过所述电互连结构，能够使所述源漏掺杂层与外部形成电互连，以满足电路设计需求。
然而，在上述实施例中，为了减小源漏掺杂层107与所述电互连结构之间的寄生电阻，增加了源漏掺杂层107顶部区域的离子浓度，从而，位于所述源漏掺杂层107顶部区域之间的纳米线101，受到较高离子浓度的影响，容易产生短沟道效应，从而导致半导体结构的性能较差。
为了解决上述问题，本发明技术方案提供一种半导体结构，包括：衬底；位于所述衬底表面的复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；位于所述衬底表面且位于所述复合纳米线结构两侧的源漏掺杂层。从而，改善半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
请参考图2和图3，图2是图3中X-X1方向的剖面结构示意图，提供衬底200。
所述衬底200的材料为半导体材料。
在本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底200表面具有鳍部结构201。
在本实施例中，在所述衬底200上形成若干初始纳米线材料层211，以及位于相邻初始纳米线材料层211之间和所述初始纳米线材料层211与衬底200表面之间的初始牺牲材料层210。具体而言，是指在所述鳍部结构201上形成所述若干初始纳米线材料层211，以及位于相邻初始纳米线材料层211之间和所述初始纳米线材料层211与鳍部结构201顶面之间的初始牺牲材料层210。
所述初始纳米线材料层211用于后续形成初始纳米线，并且，所述初始纳米线用于形成复合纳米线结构，所述复合纳米线结构包括第一纳米线和第二纳米线，在垂直于所述衬底200表面的方向上，所述复合纳米线结构包括第一区I，以及位于所述第一区I上的第二区II，并且，所述第一纳米线位于所述第一区I，所述第二纳米线位于所述第二区II。
所述初始牺牲材料层210用于后续形成初始牺牲层及牺牲层。
在本实施例中，所述初始纳米线材料层211的材料包括多晶硅，所述初始牺牲材料层210的材料包括硅锗。所述硅锗和单晶硅具有较大的刻蚀选择比，使得后续在去除所述牺牲层时，所述第一纳米线和第二纳米线不会受到刻蚀工艺的损伤。
在本实施例中，形成所述鳍部结构201、所述初始纳米线材料层211和所述初始牺牲材料层210的方法包括：在所述衬底200表面形成若干第一材料层(未图示)，以及位于相邻第一材料层之间和所述第一材料层与所述衬底200表面之间的第二材料层(未图示)；在所述第一材料层部分顶面形成第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述第一材料层、所述第二材料层和部分所述衬底200，直至在所述衬底200内形成开口(未图示)，以在所述衬底200表面形成鳍部结构201，并且在所述鳍部结构201上形成所述若干初始纳米线材料层211和初始牺牲材料层210。
所述第一材料层用于形成所述初始纳米线材料层211。
所述第二材料层用于形成所述初始牺牲材料层210。
在本实施例中，形成所述第一材料层的工艺包括沉积工艺或外延生长工艺，所述沉积工艺包括化学气相沉积工艺或原子层沉积工艺等。
在本实施例中，形成所述第二材料层的工艺包括沉积工艺、外延生长工艺、旋涂工艺或氧化工艺，所述沉积工艺包括化学气相沉积工艺或原子层沉积工艺等，所述氧化工艺包括热氧化工艺等。
在本实施例中，刻蚀所述第一材料层、所述第二材料层和所述衬底200的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述鳍部结构201后，去除所述第一掩膜层。
在本实施例中，在形成所述开口后，在所述开口内形成第一介质层202。
所述第一介质层202，一方面，用于隔离相邻半导体器件之间的电流，另一方面，保护衬底200和鳍部层201，减少所述衬底200和鳍部层201受到后续半导体结构形成过程中形成工艺的影响。
所述第一介质层202的材料包括氧化硅、氮化硅、氮氧化硅和氮碳化硅中的至少一种。
在本实施例中，所述第一介质层202的材料为氧化硅。
形成所述第一介质层202的工艺包括沉积工艺或旋涂工艺。
请在图2的基础上参考图4，在所述初始纳米线材料层211和所述初始牺牲材料层210表面形成伪栅结构220，所述伪栅结构220暴露出部分所述初始纳米线材料层211表面和所述初始牺牲材料层210表面；以所述伪栅结构220为掩膜，刻蚀所述初始纳米线材料层211和所述初始牺牲材料层210，直至暴露出所述衬底200表面，以形成初始纳米线213和初始牺牲层212。
所述初始纳米线213用于形成第一纳米线和第二纳米线。
所述初始牺牲层212用于形成牺牲层。
在本实施例中，以所述伪栅结构220为掩膜，刻蚀所述初始纳米线材料层211和所述初始牺牲材料层210的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或全部。
在本实施例中，所述伪栅结构220包括：位于部分所述初始纳米线材料层211表面和部分所述初始牺牲材料层210表面的伪栅221，位于所述伪栅221侧壁的第二侧墙222，以及位于所述伪栅221顶部表面的伪栅阻挡层223。
所述伪栅结构220横跨所述若干初始纳米线材料层211和所述初始牺牲材料层210。
在本实施例中，形成所述伪栅结构220的方法包括：在所述初始纳米线材料层211表面、所述初始牺牲材料层210表面和所述第一介质层202表面形成伪栅介质材料层(未图示)；在所述伪栅介质材料层上形成伪栅电极材料层(未图示)；在所述伪栅电极材料层上形成伪栅阻挡材料层(未图示)；在所述伪栅阻挡材料层(未图示)上形成图形化的第二掩膜层(未图示)；以所述图形化的第二掩膜层为掩膜，刻蚀所述伪栅阻挡材料层、伪栅电极材料层和伪栅介质材料层，直至暴露出所述初始纳米线材料层211表面、所述初始牺牲材料层210表面和所述第一介质层202表面，形成所述伪栅221和伪栅阻挡层223；在形成所述伪栅221之后，去除所述第二掩膜层；在去除所述第二掩膜层之后，在所述第一介质层202表面、初始纳米线材料层211表面、初始牺牲材料层210表面、伪栅221侧壁表面和伪栅阻挡层223表面形成第二侧墙材料层(未图示)；回刻蚀所述第二侧墙材料层，直至暴露出所述初始纳米线材料层211表面、所述初始牺牲材料层210表面、所述第一介质层202表面及所述伪栅阻挡层223顶部表面，在所述伪栅221侧壁形成第二侧墙222。
在本实施例中，所述伪栅阻挡层223的材料与所述第二侧墙222的材料不同。
在本实施例中，所述伪栅阻挡层223的材料包括氧化硅或氮化硅；所述伪栅介质材料层的材料包括氧化硅、氮化硅、氮氧化硅和氮碳化硅中的至少一种；所述伪栅电极材料层的材料包括多晶硅或金属；所述第二侧墙222的材料包括氧化硅、氮化硅、氮氧化硅和氮碳化硅中的至少一种。
在本实施例中，形成所述伪栅阻挡材料层、伪栅介质材料层、第二侧墙材料层的工艺包括原子层沉积工艺或化学气相沉积工艺；形成所述伪栅电极材料层的工艺包括原子层沉积工艺或物理气相沉积工艺；刻蚀所述伪栅阻挡材料层、伪栅电极材料层、伪栅介质材料层和第二侧墙材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图5，在形成所述初始纳米线213和初始牺牲层212后，刻蚀部分所述初始牺牲层212，以形成侧壁相对所述初始纳米线213侧壁凹陷的牺牲层214。
具体而言，在形成所述牺牲层214后，相邻的初始纳米线213之间具有第一侧墙开口(未图示)。
在本实施例中，刻蚀部分所述初始牺牲层212的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述牺牲层214后，在所述牺牲层214侧壁面形成第一侧墙230。具体而言，所述第一侧墙230形成于所述第一侧墙开口内。
所述第一侧墙230用于支撑和限位后续去除所述牺牲层214后的空间，以将所述空间用于形成栅极结构。
在本实施例中，形成所述第一侧墙230的方法包括：在所述伪栅结构220表面、所述第一介质层202表面、所述初始纳米线213表面、所述牺牲层214表面和所述第一侧墙开口内形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出所述第一介质层202表面。
在本实施例中，形成第一侧墙材料层的工艺为原子层沉积工艺。
刻蚀所述第一侧墙材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，刻蚀所述第一侧墙材料层的工艺为干法刻蚀工艺。
所述第一侧墙230的材料包括氮化硅、氮氧化硅和碳氮硼化硅中的至少一种。
在本实施例中，所述第一侧墙230的材料为氮化硅。
后续在所述第二区II的初始纳米线213侧壁形成第三侧墙，具体形成所述第三侧墙的步骤请参考图6至图8。
请参考图6，在形成所述第一侧墙230后，在所述若干初始纳米线213的侧壁面及所述第一侧墙230的侧壁面形成初始第三侧墙240。
具体而言，在本实施例中，所述初始第三侧墙240还形成于所述伪栅结构220的侧壁面。
在本实施例中，所述初始第三侧墙240的材料包括氧化硅。
在本实施例中，形成所述初始第三侧墙240的方法包括：在所述伪栅结构220表面、所述初始纳米线213表面、所述牺牲层214表面、所述第一介质层202表面和所述第一侧墙230表面形成初始第三侧墙材料层(未图示)；在部分所述初始第三侧墙材料层表面形成图形化的第三掩膜层；以所述图形化的第三掩膜层为掩膜，刻蚀所述初始第三侧墙材料层，直至暴露出所述第一介质层202。
在本实施例中，在形成所述初始第三侧墙240后，去除所述图形化的第三掩膜层。
在本实施例中，形成所述初始第三侧墙材料层的工艺包括沉积工艺或旋涂工艺。
在本实施例中，刻蚀所述初始第三侧墙材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述初始第三侧墙240后，在所述衬底200表面及所述第一区I的初始第三侧墙240的侧壁面形成第三侧墙阻挡层250。
从而，通过所述第三侧墙阻挡层250，能够在后续对所述第二区II的初始第三侧墙240进行改性处理时，保护所述第一区I的初始第三侧墙240，以减小所述第一区I的初始第三侧墙240受到所述改性处理的影响，从而，在后续刻蚀所述初始第三侧墙240，以形成第三侧墙时，通过所述改性处理，使所述第一区I的初始第三侧墙240和所述第二区II的初始第三侧墙240具有不同刻蚀速率，从而实现形成第三侧墙。
在本实施例中，形成所述第三侧墙阻挡层250的方法包括：在所述伪栅结构220表面、所述初始纳米线213表面、所述牺牲层214表面、所述衬底200表面、所述初始第三侧墙240表面形成第三侧墙阻挡材料层(未图示)；回刻蚀所述第三侧墙阻挡材料层，直至暴露出第二区II的初始第三侧墙240的侧壁。
在本实施例中，形成所述第三侧墙阻挡材料层的工艺包括沉积工艺或旋涂工艺。
在本实施例中，刻蚀所述第三侧墙阻挡材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，所述第三侧墙阻挡层250的材料包括有机物，例如含碳有机物等。
请参考图7，在形成所述第三侧墙阻挡层250之后，对所述第二区II的初始第三侧墙进行改性处理。
在本实施例中，对所述第二区II的初始第三侧墙240进行改性处理的工艺包括第二离子注入工艺。
所述第二离子注入工艺的工艺参数包括：注入的离子为硅离子。
从而，通过使所述第一区I的初始第三侧墙240和第二区II的初始第三侧墙240具有不同的硅离子浓度，实现在后续刻蚀所述初始第三侧墙240时，所述刻蚀工艺对所述第一区I的初始第三侧墙240和所述第二区II的初始第三侧墙240具有不同刻蚀速率。
所述第二离子注入工艺的工艺参数还包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向；离子注入的剂量范围为8.0e14atom/cm2～2.0e16atom/cm2。
在本实施例中，在对所述第二区II的初始第三侧墙240进行改性处理后，去除所述第三侧墙阻挡层250。
请参考图8，在去除所述第三侧墙阻挡层250后，刻蚀所述初始第三侧墙240，以去除所述第一区I的初始第三侧墙240，形成第三侧墙241。
去除所述初始第三侧墙240的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
请参考图9，在形成所述第三侧墙241后，以所述第三侧墙241为掩膜，刻蚀所述第一区I的初始纳米线213，以形成复合纳米线结构217。
所述复合纳米线结构216包括所述第一区I、位于所述第一区I上的第二区II、以及在垂直于所述衬底200表面方向上排列的若干第一纳米线215和若干第二纳米线216，所述若干第一纳米线215位于所述第一区I，所述若干第二纳米线216位于所述第二区II，若干所述第一纳米线215之间、若干所述第二纳米线216之间、相邻第一纳米线215和第二纳米线216之间以及所述衬底200与第一纳米线215之间具有间隙(未图示)，并且，在所述第一纳米线215沟道的延伸方向上，所述第一纳米线215的宽度A小于所述第二纳米线216的宽度B。
在本实施例中，后续在第一区I中形成离子浓度较高的源漏掺杂层，在第二区II中形成离子浓度较低的源漏掺杂层。由于所述复合纳米线结构217包括若干位于所述第一区I的第一纳米线215，若干位于所述第二区II的第二纳米线216，并且，在所述第一纳米线215沟道的延伸方向上，所述第一纳米线215的宽度A小于所述第二纳米线216的宽度B，因此，一方面，宽度B较大的第二纳米线216，针对离子浓度高的源漏掺杂层，能够增加沟道的长度，降低肖特基势垒，减小界面电阻，从而减少短沟道效应，以提高半导体结构的性能；另一方面，宽度A较小的第一纳米线215，针对离子浓度较低的源漏掺杂层，在不易产生短沟道效应的同时，减小了第一纳米线215的长度，从而，降低了所述第一纳米线215上的寄生电阻，以提高半导体结构的性能。
需要说明的是，图9中仅示意性的在第一区I中表示一根第一纳米线215，并且示意性的在第二区II中表示一根第二纳米线216。在所述第一区I中的第一纳米线215的数量为1以上的任意整数倍，在第二区II中的第二纳米线216的数量为1以上的任意整数倍，所述第一纳米线215的数量和所述第二纳米线216的数量不影响本方案的效果。
具体而言，在本实施例中，通过刻蚀所述第一区I的初始纳米线213，形成所述第一纳米线215，并且，位于所述第二区II的初始纳米线213为所述第二纳米线216。
具体而言，在本实施例中，在后续形成源漏掺杂层之前，所述牺牲层214和所述第一侧墙230位于所述间隙内。
具体而言，在本实施例中，当形成所述复合纳米线结构217之后，所述伪栅结构220的伪栅位于所述复合纳米线结构217的表面，并且，所述伪栅结构220横跨所述复合纳米线结构217。
在本实施例中，所述第一纳米线215的宽度A与所述第二纳米线216的宽度B的比例范围为1/3至2/3。
在本实施例中，所述第一纳米线215的宽度A范围为1纳米至10纳米。
所述宽度A过宽，则所述第一纳米线215的寄生电阻较高，不利于提高半导体结构的性能；所述宽度A过短，则所述第一纳米线215存在短沟道效应的可能性，也不利于提高半导体结构的性能。因此，选择合适的宽度A的范围，即，在上述宽度A范围内，能够使所述第一纳米线215在克服短沟道效应的同时，减小第一纳米线215的寄生电阻，从而提高半导体结构的性能。
更优选的，所述第一纳米线215的宽度A范围为2纳米至5纳米。
在本实施例中，所述第二纳米线216的宽度B范围为1纳米至15纳米。
所述宽度B过宽，则所述第二纳米线216在满足克服短沟道效应的同时，过多的增加了寄生电阻，不利于提高半导体结构的性能；所述宽度B过短，则不利于针对离子浓度高的源漏掺杂层，克服所述第二纳米线216可能存在短沟道效应，也不利于提高半导体结构的性能。因此，选择合适的宽度B的范围，即，在上述宽度B范围内，能够使所述第二纳米线216在针对离子浓度高的源漏掺杂层，克服短沟道效应的同时，减小第二纳米线216的寄生电阻，从而提高半导体结构的性能。
更优选的，所述第二纳米线216的宽度B范围为3纳米至8纳米。
在本实施例中，在形成所述复合纳米线结构217之后，去除所述第三侧墙241。
请参考图10，在形成所述复合纳米线结构217之后，在所述衬底200表面形成位于所述复合纳米线结构217两侧的源漏掺杂层260。
具体而言，在本实施例中，在去除所述第三侧墙241后，形成所述源漏掺杂层260。
在本实施例中，所述源漏掺杂层260包括覆盖所述第一区I的第一源漏掺杂层261，以及覆盖所述第二区II的第二源漏掺杂层262，所述第一源漏掺杂层261内具有第一离子，所述第二源漏掺杂层262内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同，并且，所述第二离子的浓度大于所述第一离子的浓度。
位于所述第二区II的第二源漏掺杂层262与后续形成的电互连结构接触，由于所述第一源漏掺杂层261内具有第一离子，所述第二源漏掺杂层262内具有第二离子，并且，所述第二离子的浓度大于所述第一离子的浓度，因此，能够通过增加第二源漏掺杂层262中的离子浓度，减少所述第二源漏掺杂层262与所述电互连结构之间产生的接触电阻，从而，提高半导体结构的性能。
在本实施例中，所述第一离子的类型包括N型离子或P型离子，所述N型离子包括磷离子或锑离子，所述P型离子包括硼离子或铟离子；所述源漏掺杂层290的材料包括磷硅、锑硅、硼硅或铟硅。
在本实施例中，形成所述源漏掺杂层260的方法包括：在所述衬底200表面及所述复合纳米线结构217侧避面形成初始源漏掺杂层(未图示)，所述初始源漏掺杂层内具有所述第一离子；对所述第二区II的初始源漏掺杂层进行第一离子注入工艺。
具体而言，在本实施例中，经过所述第一离子注入工艺的初始源漏掺杂层为所述第二源漏掺杂层262，未经过所述第一离子注入工艺的初始源漏掺杂层为所述第一源漏掺杂层261。
所述第一离子注入工艺的工艺参数包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向；离子注入的剂量范围为8.0e14atom/cm2～1.0e16atom/cm2。
请参考图11，在形成所述源漏掺杂层260之后，去除所述牺牲层214和所述伪栅结构220，以在所述复合纳米线结构217表面形成栅极结构270。
具体而言，所述栅极结构270环绕所述第一纳米线215和所述第二纳米线216，所述源漏掺杂层260位于所述栅极结构270的两侧。
在本实施例中，在去除所述牺牲层214之前，去除所述伪栅阻挡层223；在去除所述牺牲层214的同时，去除所述伪栅；所述栅极结构270位于所述间隙和所述伪栅侧墙222之间，从而，所述栅极结构270环绕所述复合纳米线结构217。
所述栅极结构270包括栅介质层271、位于所述栅介质层271上的功函数层272，以及位于所述功函数层272上的栅极273。
在本实施例中，在形成所述源漏掺杂层260之后，在所述第二源漏掺杂层262表面形成电互连结构(未图示)。
所述电互连结构与所述第二源漏掺杂层262之间电互连。
在本实施例中，所述电互连结构的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图11，包括：衬底200；位于所述衬底200表面的复合纳米线结构217，所述复合纳米线结构217包括第一区I、位于所述第一区I上的第二区II、以及在垂直于所述衬底200表面方向上排列的若干第一纳米线215和若干第二纳米线216，所述若干第一纳米线215位于所述第一区I，所述若干第二纳米线216位于所述第二区II，若干所述第一纳米线215之间、若干所述第二纳米线216之间、相邻第一纳米线215和第二纳米线216之间以及所述衬底200与第一纳米线215之间具有间隙(未图示)，并且，在所述第一纳米线215沟道的延伸方向上，所述第一纳米线215的宽度A小于所述第二纳米线216的宽度B；位于所述衬底200表面且位于所述复合纳米线结构217两侧的源漏掺杂层260。
在本实施例中，后续在第一区I中形成离子浓度较高的源漏掺杂层，在第二区II中形成离子浓度较低的源漏掺杂层。由于所述复合纳米线结构217包括若干位于所述第一区I的第一纳米线215，若干位于所述第二区II的第二纳米线216，并且，在所述第一纳米线215沟道的延伸方向上，所述第一纳米线215的宽度A小于所述第二纳米线216的宽度B，因此，一方面，宽度B较大的第二纳米线216，针对离子浓度高的源漏掺杂层，能够增加沟道的长度，降低肖特基势垒，减小界面电阻，从而减少短沟道效应，以提高半导体结构的性能；另一方面，宽度A较小的第一纳米线215，针对离子浓度较低的源漏掺杂层，在不易产生短沟道效应的同时，减小了第一纳米线215的长度，从而，降低了所述第一纳米线215上的寄生电阻，以提高半导体结构的性能。
所述衬底200的材料为半导体材料。
在本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底200表面具有鳍部结构201，所述复合纳米线结构217位于所述鳍部结构202顶部表面。
在本实施例中，所述源漏掺杂层260包括覆盖所述第一区I的第一源漏掺杂层261，以及覆盖所述第二区II的第二源漏掺杂层262，所述第一源漏掺杂层261内具有第一离子，所述第二源漏掺杂层262内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同，并且，所述第二离子的浓度大于所述第一离子的浓度。
位于所述第二区II的第二源漏掺杂层262与后续形成的电互连结构接触，由于所述第一源漏掺杂层261内具有第一离子，所述第二源漏掺杂层262内具有第二离子，并且，所述第二离子的浓度大于所述第一离子的浓度，因此，能够通过增加第二源漏掺杂层262中的离子浓度，减少所述第二源漏掺杂层262与所述电互连结构之间产生的接触电阻，从而，提高半导体结构的性能。
在本实施例中，所述第一离子的浓度范围为5.0e20atom/cm3～4.0e21atom/cm3；所述第二离子的浓度范围为2.0e21atom/cm3～8.0e21atom/cm3。
在本实施例中，所述第一离子的类型包括N型离子或P型离子，所述N型离子包括磷离子或锑离子，所述P型离子包括硼离子或铟离子；所述源漏掺杂层290的材料包括磷硅、锑硅、硼硅或铟硅。
在本实施例中，所述第一纳米线215的宽度A与所述第二纳米线216的宽度B的比例范围为1/3至2/3。
在本实施例中，所述第一纳米线215的宽度A范围为1纳米至10纳米。
更优选的，所述第一纳米线215的宽度A范围为2纳米至5纳米。
在本实施例中，所述第二纳米线216的宽度B范围为1纳米至15纳米。
更优选的，所述第二纳米线216的宽度B范围为3纳米至8纳米。
在本实施例中，所述半导体结构还包括：位于所述第二源漏掺杂层262表面的电互连结构(未图示)。
所述电互连结构与所述第二源漏掺杂层262之间电互连。
在本实施例中，所述电互连结构的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述半导体结构还包括：位于所述复合纳米线结构217的表面的栅极结构270，并且，所述栅极结构270环绕所述复合纳米线结构217。
所述栅极结构270包括栅介质层271、位于所述栅介质层271上的功函数层272，以及位于所述功函数层272上的栅极273。
在本实施例中，所述半导体结构还包括：位于所述栅极结构270和所述源漏掺杂层260之间的第一侧墙230。
在本实施例中，所述第一侧墙230的侧壁相对所述第二纳米线262的侧壁齐平。
在另一实施例中，所述第一侧墙的侧壁相对所述第二纳米线的侧壁凸出。
所述第一侧墙230的材料包括氮化硅、氮氧化硅和碳氮硼化硅中的至少一种。
在本实施例中，所述第一侧墙230的材料为氮化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底表面的复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；
位于所述衬底表面且位于所述复合纳米线结构两侧的源漏掺杂层。
2.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层包括覆盖所述第一区的第一源漏掺杂层，以及覆盖所述第二区的第二源漏掺杂层，所述第一源漏掺杂层内具有第一离子，所述第二源漏掺杂层内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同。
3.如权利要求2所述的半导体结构，其特征在于，所述第一离子的浓度范围为5.0e20atom/cm3～4.0e21atom/cm3；所述第二离子的浓度范围为2.0e21atom/cm3～8.0e21 atom/cm3，并且，所述第二离子的浓度大于所述第一离子的浓度。
4.如权利要求2所述的半导体结构，其特征在于，还包括：位于所述第二源漏掺杂层表面的电互连结构。
5.如权利要求1所述的半导体结构，其特征在于，所述第一纳米线的宽度与所述第二纳米线的宽度的比例范围为1/3至2/3。
6.如权利要求1所述的半导体结构，其特征在于，所述第一纳米线的宽度范围为1纳米至10纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述第二纳米线的宽度范围为1纳米至15纳米。
8.如权利要求1所述的半导体结构，其特征在于，所述衬底表面具有鳍部结构，所述复合纳米线结构位于所述鳍部结构顶部表面。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成复合纳米线结构，所述复合纳米线结构包括第一区、位于所述第一区上的第二区、以及在垂直于所述衬底表面方向上排列的若干第一纳米线和若干第二纳米线，所述若干第一纳米线位于所述第一区，所述若干第二纳米线位于所述第二区，若干所述第一纳米线之间、若干所述第二纳米线之间、相邻第一纳米线和第二纳米线之间以及所述衬底与第一纳米线之间具有间隙，并且，在所述第一纳米线沟道的延伸方向上，所述第一纳米线的宽度小于所述第二纳米线的宽度；
在形成所述复合纳米线结构之后，在所述衬底表面形成位于所述复合纳米线结构两侧的源漏掺杂层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层包括覆盖所述第一区的第一源漏掺杂层，以及覆盖所述第二区的第二源漏掺杂层，所述第一源漏掺杂层内具有第一离子，所述第二源漏掺杂层内具有第二离子，所述第一离子的导电类型与所述第二离子的导电类型相同，并且，所述第二离子的浓度大于所述第一离子的浓度。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的方法包括：在所述衬底表面及所述复合纳米线结构侧避面形成初始源漏掺杂层，所述初始源漏掺杂层内具有所述第一离子；对所述第二区的初始源漏掺杂层进行第一离子注入工艺。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺的工艺参数包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向；离子注入的剂量范围为8.0e14atom/cm2～1.0e16 atom/cm2。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏掺杂层后，在所述第二源漏掺杂层表面形成电互连结构。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述复合纳米线结构的方法包括：在所述衬底上形成若干初始纳米线，以及相邻初始纳米线之间和初始纳米线与衬底表面之间的牺牲层；在所述第二区的初始纳米线侧壁形成第三侧墙；以所述第三侧墙为掩膜，刻蚀所述第一区的初始纳米线。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在形成所述牺牲层后，并在形成所述第三侧墙之前，在所述牺牲层侧壁面形成第一侧墙。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第三侧墙的方法包括：在所述若干初始纳米线的侧壁面及所述第一侧墙的侧壁面形成初始第三侧墙；对所述第二区的初始第三侧墙进行改性处理；在对所述第二区的初始第三侧墙进行改性处理后，刻蚀所述初始第三侧墙，以去除所述第一区的初始第三侧墙，形成所述第三侧墙。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，对所述第二区的初始第三侧墙进行改性处理的工艺包括第二离子注入工艺，所述第二离子注入工艺的工艺参数包括：离子的注入角度范围为7度～25度，所述注入角度为注入方向与衬底表面法线的方向。
18.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第三侧墙之前，在所述复合纳米线结构表面形成伪栅结构，并且，所述伪栅结构横跨所述复合纳米线结构。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述伪栅结构包括：位于所述复合纳米线结构表面的伪栅，位于所述伪栅侧壁的第二侧墙，以及位于所述伪栅顶部表面的伪栅阻挡层。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏掺杂层之后，去除所述牺牲层和所述伪栅结构，以在所述复合纳米线结构表面形成栅极结构。
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