KR102315275B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 핀형 활성 영역과, 핀형 활성 영역의 상면과 평행하게 연장되는 나노시트와, 핀형 활성 영역과 교차하는 방향으로 연장되고 나노시트의 적어도 일부를 포위하는 게이트와, 나노시트와 게이트와의 사이에 개재된 게이트 유전막과, 핀형 활성 영역 상에 형성되고 나노시트의 일단에 연결된 소스/드레인 영역과, 나노시트 위에서 게이트의 측벽을 덮는 제1 절연 스페이서와, 핀형 활성 영역의 상면과 나노시트와의 사이의 공간에서 게이트와 소스/드레인 영역과의 사이에 개재되고 다중층 구조를 가지는 제2 절연 스페이서를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 다중 게이트 MOSFET (metal-oxide-semiconductor field-effect transistor)를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 소자의 사이즈가 극한의 상태로 축소되고 소자의 스케일링(scaling)이 한계에 이르렀다. 이에 따라, 소자의 유효 스위칭 커패시턴스 (effective switching capacitance: Ceff)를 감소시키고 소자의 성능을 향상시키기 위하여 소자의 구조 변화를 통한 새로운 방법의 모색이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 소자의 유효 스위칭 커패시턴스(Ceff)를 감소시키고 소자의 성능을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 소자의 유효 스위칭 커패시턴스(Ceff)를 감소시키고 소자의 성능을 향상시킬 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 채널 영역을 가지는 나노시트와, 상기 핀형 활성 영역 상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트와, 상기 나노시트와 상기 게이트와의 사이에 개재된 게이트 유전막과, 상기 핀형 활성 영역 상에 형성되고 상기 나노시트의 일단에 연결된 소스/드레인 영역과, 상기 나노시트 위에서 상기 게이트의 측벽을 덮는 제1 절연 스페이서와, 상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에서 상기 게이트와 상기 소스/드레인 영역과의 사이에 개재되고 다중층 구조를 가지는 제2 절연 스페이서를 포함한다.
상기 게이트는 상기 나노시트의 상면을 덮는 메인 게이트 부분과, 상기 메인 게이트 부분에 연결되고 상기 핀형 활성 영역과 상기 나노시트와의 사이의 공간에 형성되는 서브 게이트 부분을 포함할 수 있다. 상기 제1 절연 스페이서는 상기 메인 게이트 부분의 측벽을 덮고, 상기 제2 절연 스페이서는 상기 서브 게이트 부분의 측벽을 덮을 수 있다. 상기 나노시트는 상기 핀형 활성 영역과 상기 게이트와의 사이의 공간 중 상기 게이트로 덮이는 오버랩 영역에 형성되고, 상기 나노시트는 상기 오버랩 영역의 평면적보다 더 큰 평면적을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 서로 다른 물질로 이루어질 수 있다.
상기 제2 절연 스페이서는 에어 스페이스 (air space)를 포함할 수 있다.
상기 제2 절연 스페이서는 적어도 삼중층 구조를 가질 수 있다.
일부 실시예들에서, 상기 적어도 삼중층 구조 중 적어도 일부는 에어 스페이스 (air space)일 수 있다.
다른 일부 실시예들에서, 상기 제2 절연 스페이서는 상기 게이트 및 상기 나노와이어에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와, 상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노와이어로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어지는 제2 라이너와, 상기 제2 라이너에 의해 적어도 일부가 한정되는 에어 스페이스를 포함할 수 있다. 상기 제2 절연 스페이서는 상기 제2 라이너와 함께 상기 에어 스페이스를 한정하는 부분 매립층을 더 포함할 수 있다.
또 다른 일부 실시예들에서, 상기 제2 절연 스페이서는 상기 게이트 및 상기 나노와이어에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와, 상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노와이어로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어지는 제2 라이너와, 상기 제2 라이너에 의해 한정되는 공간의 적어도 일부를 채우고 상기 제2 절연 물질과 다른 제3 절연 물질로 이루어지는 매립층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 절연 스페이서는 SiN, SiCN, 및 SiBN 중 어느 하나로 이루어지는 제1 라이너와, 상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노와이어로부터 이격되고, SiON, SiOCN, 및 SiBCN 중 어느 하나로 이루어지는 제2 라이너를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 절연 스페이서는 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와, 상기 제1 절연 물질과 다른 조성을 가지고, 0 ∼ 50 원자%의 산소 함량을 가지는 제2 절연 물질로 이루어지는 제2 라이너를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 절연 스페이서는 에어 스페이스, SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2 중에서 선택되는 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 절연 스페이서는 SiN으로 이루어지고, 상기 제2 절연 스페이서는 상기 소스/드레인 영역에 접하고 SiON으로 이루어지는 절연층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 적어도 하나의 나노시트 적층 구조와, 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 적어도 하나의 나노시트 적층 구조를 덮는 적어도 하나의 게이트와, 상기 적어도 하나의 나노시트 적층 구조와 상기 적어도 하나의 게이트와의 사이에 개재된 적어도 하나의 게이트 유전막과, 상기 복수의 나노시트에 연결된 소스/드레인 영역과, 상기 복수의 나노시트 사이의 공간에서 상기 소스/드레인 영역에 접하는 다중층 구조의 절연 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 적어도 하나의 게이트는 상기 복수의 나노시트의 위에서 제1 두께를 가지는 메인 게이트 부분과, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 복수의 나노시트 사이의 공간을 채우는 서브 게이트 부분을 포함하고, 상기 절연 스페이서는 상기 서브 게이트 부분의 측벽을 덮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 에어 스페이스 (air space)를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 소스/드레인 영역으로부터 이격되고 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와, 상기 제1 절연 물질과 다른 조성을 가지고, 0 ∼ 50 원자%의 산소 함량을 가지고, 상기 소스/드레인 영역에 접하는 제2 절연 물질로 이루어지는 제2 라이너를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 나노시트는 상기 핀형 활성 영역과 상기 적어도 하나의 게이트와의 사이의 공간 중 상기 적어도 하나의 게이트로 덮이는 적어도 하나의 오버랩 영역 내에 형성되고, 상기 복수의 나노시트는 상기 적어도 하나의 오버랩 영역의 평면적보다 더 큰 평면적을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 핀형 활성 영역 위에서 상기 제1 방향을 따라 일렬로 배치되고 각각 복수의 나노시트를 포함하는 복수의 나노시트 적층 구조와, 상기 복수의 나노시트 적층 구조를 사이에 두고 상기 핀형 활성 영역 위에서 상호 평행하게 연장되는 복수의 게이트를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판으로부터 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되는 나노시트를 형성한다. 상기 나노시트 위에 게이트 공간을 한정하는 제1 절연 스페이서를 형성한다. 상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에 다중층 구조를 가지는 제2 절연 스페이서를 형성한다. 상기 핀형 활성 영역 상에 상기 나노시트의 일단 및 상기 제2 절연 스페이서의 일단에 접하는 소스/드레인 영역을 형성한다. 상기 핀형 활성 영역 상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 제2 절연 스페이서를 사이에 두고 상기 소스/드레인 영역에 대면하도록 상기 나노시트의 적어도 일부를 포위하는 게이트를 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 절연 스페이서를 형성하는 단계는 상기 나노시트 표면을 차례로 덮는 제1 라이너 및 제2 라이너를 형성하는 단계를 포함하고, 상기 제1 라이너 및 제2 라이너는 서로 다른 물질로 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 절연 스페이서를 형성하는 단계는 상기 나노시트의 표면을 덮는 제1 라이너를 형성하는 단계와, 상기 제1 라이너 위에 제2 라이너를 형성하는 단계를 포함하고, 상기 제2 라이너는 상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제1 라이너에 접하는 제1 부분과, 상기 나노시트와 상기 핀형 활성 영역과의 사이에 형성되는 에어 스페이스(air space)를 사이에 두고 상기 제1 라이너와 이격된 제2 부분을 포함하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 절연 스페이서를 형성하는 단계는 상기 나노시트의 표면을 덮는 제1 라이너를 형성하는 단계와, 상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제1 라이너에 접하는 제2 라이너를 상기 제1 라이너 위에 형성하는 단계와, 상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제2 라이너에 접하는 매립 라이너를 상기 제2 라이너 위에 형성하는 단계를 포함하고, 상기 제1 라이너, 상기 제2 라이너, 및 상기 매립 라이너는 서로 다른 물질로 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 절연 스페이서 중 적어도 상기 소스/드레인 영역에 접하는 부분은 상기 제1 절연 스페이서의 구성 물질과 다른 구성 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 복수의 나노시트를 포함하는 나노시트 적층 구조를 형성하는 단계와, 상기 나노시트 적층 구조 위에 게이트 공간을 한정하는 제1 절연 스페이서를 형성하는 단계와, 상기 복수의 나노시트 각각의 사이의 공간과 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 다중층 구조를 가지는 복수의 제2 절연 스페이서를 형성하는 단계와, 상기 핀형 활성 영역 상에 상기 나노시트 적층 구조의 일단 및 상기 복수의 제2 절연 스페이서의 일단에 접하는 소스/드레인 영역을 형성하는 단계와, 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제2 절연 스페이서를 사이에 두고 상기 소스/드레인 영역에 대면하도록 상기 복수의 나노시트를 포위하는 게이트를 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 제2 절연 스페이서를 형성하는 단계는 상기 복수의 나노시트 각각의 사이의 공간에 배치되는 상측 제2 절연 스페이서와, 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 배치되는 하측 제2 절연 스페이서를 형성하는 단계를 포함할 수 있으며, 상기 하측 제2 절연 스페이서의 두께는 상기 상측 제2 절연 스페이서의 두께보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 제2 절연 스페이서를 형성하는 단계는 상기 복수의 나노시트 각각의 사이의 공간과 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 각각 에어 스페이스를 포함하는 절연 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 절연 구조물은 서로 다른 물질로 이루어지는 2 개의 절연 라이너와, 이들 사이에 개재된 에어 스페이스를 포함하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 절연 구조물은 서로 다른 물질로 이루어지는 3 개의 절연 라이너를 포함하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 핀형 활성 영역 위에 형성된 복수의 나노시트 각각의 사이의 공간에 소스/드레인 영역에 접하는 복수의 절연 스페이서를 포함한다. 상기 복수의 절연 스페이서를 다중층 구조로 형성하거나 상기 복수의 절연 스페이서의 일부를 에어 스페이스로 구성함으로써, 게이트 중 핀형 활성 영역과 복수의 나노시트 각각의 사이의 공간에 있는 서브 게이트 부분과, 소스/드레인 영역과의 사이의 커패시턴스(capacitance)가 감소되어 유효 스위칭 커패시턴스(Ceff)를 낮출 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 상기 집적회로 소자의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 X - X' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 채용 가능한 다양한 다중층 구조의 제2 절연 스페이서의 구성을 예시한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자에 채용 가능한 다양한 다중층 구조의 제2 절연 스페이서의 구성을 예시한 단면도들이다.
도 5 내지 도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12 내지 도 14, 도 15a, 도 16a, 도 17 내지 도 26은 각각 도 1a의 X - X' 선 단면에 대응하는 부분의 단면도들이고, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 및 도 11b는 각각 도 1a의 Y - Y' 선 단면에 대응하는 부분의 단면도들이다.
도 27 내지 도 31은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 32는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 33은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 또한, 본 명세서에서 "나노시트(nanosheet)"라 함은 약 1 ∼ 100 nm의 두께를 가지는 2 차원 구조체를 의미할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 X - X' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 돌출되고 제1 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 상기 복수의 핀형 활성 영역(FA)의 상면(104)으로부터 이격된 위치에서 상기 복수의 핀형 활성 영역(FA)의 상면(104)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함한다.
상기 기판(102)에는 상기 복수의 핀형 활성 영역(FA)을 한정하는 제1 트렌치(T1)와, 소자 영역(DR)을 한정하는 제2 트렌치(T2)가 형성될 수 있다. 상기 제2 트렌치(T2)는 상기 제1 트렌치(T1)보다 더 깊게 형성될 수 있다.
상기 복수의 핀형 활성 영역(FA)의 하부 측벽은 각각 상기 제1 트렌치(T1)를 채우는 STI (shallow trench isolation) 막(114)으로 덮일 수 있다. 상기 STI 막(114)은 상기 제1 트렌치(T1)의 내벽을 컨포멀(conformal)하게 덮는 절연 라이너(114A)와, 상기 절연 라이너(114A) 위에서 상기 제1 트렌치(T1)를 채우는 갭필 절연막(114B)을 포함할 수 있다. 상기 제2 트렌치(T2)는 소자분리막(116)으로 채워질 수 있다. 상기 복수의 핀형 활성 영역(FA)의 상면(104)의 레벨, 상기 STI 막(114)의 상면의 레벨, 및 상기 소자분리막(132)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
상기 복수의 핀형 활성 영역(FA) 상에는 복수의 게이트(150)가 상기 제1 방향과 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 상기 복수의 핀형 활성 영역(FA)은 제1 레벨(LV1)의 상면(104)을 가진다.
상기 복수의 나노시트 적층 구조(NSS)는 복수의 핀형 활성 영역(FA)의 상면(104)으로부터 이격되어 있다. 상기 복수의 나노시트 적층 구조(NSS)는 기판(102)으로부터 제1 레벨(LV1)보다 먼 제2 레벨(LV2) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 적층 구조(NSS) 및 복수의 게이트(150)가 형성되고, 상기 1 개의 핀형 활성 영역(FA) 위에서 상기 복수의 나노시트 적층 구조(NSS)가 상기 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되지 않는다. 상기 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 적층 구조(NSS)의 수는 특별히 제한되는 것은 아니다. 예를 들면, 1 개의 핀형 활성 영역(FA) 위에 1 개의 나노시트 적층 구조(NSS)가 형성될 수도 있다.
상기 나노시트 적층 구조(NSS)를 구성하는 복수의 나노시트(N1, N2, N3)는 복수의 핀형 활성 영역(FA)의 상면(104) 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노시트 적층 구조(NSS)가 3 개의 나노시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 각각 1 개의 나노시트를 포함할 수도 있고, 필요에 따라 다양하게 선택되는 복수의 나노시트를 포함할 수도 있다. 상기 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다.
상기 복수의 게이트(150)는 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 상기 복수의 게이트(150)는 각각 상기 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 상기 메인 게이트 부분(150M)에 연결되고 핀형 활성 영역(FA)과 나노시트((N1, N2, N3)와의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 상기 복수의 서브 게이트 부분(150S)의 각각의 두께는 상기 메인 게이트 부분(150M)의 두께보다 더 작을 수 있다. 여기서, 복수의 서브 게이트 부분(150S)의 두께 및 메인 게이트 부분(150M)의 두께는 각각 도 1a 내지 도 1c에서 Z 방향을 따르는 크기를 의미한다.
상기 나노시트 적층 구조(NSS)와 상기 게이트(150)와의 사이에는 게이트 유전막(145)이 형성되어 있다.
상기 복수의 나노시트(N1, N2, N3)는 상기 핀형 활성 영역(FA)과 상기 게이트(150)와의 사이의 공간 중 상기 게이트(150)로 덮이는 오버랩 영역(OR)에 형성된다. X-Y 평면에서, 상기 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)는 상기 오버랩 영역(OR)의 평면적보다 더 큰 평면적을 가질 수 있다. 도 1a에는 나노시트 적층 구조(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 평면 형상 및 게이트(150)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다.
상기 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(102)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(102) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(102)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(102) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(102)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(102)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 나노시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 나노시트(N1, N2, N3)는 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
상기 제1 트렌치(T1)의 내벽을 덮는 절연 라이너(114A)는 산화막, SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 라이너(114A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 갭필 절연막(114B)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(114B)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 갭필 절연막(114B)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 제2 트렌치(T2)를 채우는 소자분리막(116)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(116) 및 상기 갭필 절연막(114B)은 동일한 물질로 이루어질 수 있다.
상기 게이트 유전막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 핀형 활성 영역(FA)의 상면과 복수의 나노시트((N1, N2, N3)의 표면에서 고유전막과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 고유전막은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 고유전막은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트(150)는 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트(150)는 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트(150)는 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(162)이 형성되어 있다. 상기 복수의 소스/드레인 영역(162)은 각각 이웃하는 복수의 나노시트((N1, N2, N3)의 일단에 연결되어 있다.
상기 복수의 소스/드레인 영역(162)은 복수의 나노시트(N1, N2, N3)로부터 에피택셜 성장된 반도체층(162A)을 포함할 수 있다. 상기 소스/드레인 영역(162)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe 층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다. 상기 복수의 소스/드레인 영역(162)은 상기 반도체층(162A) 위에 형성된 금속 실리사이드막(162B)을 더 포함할 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(162B)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 실리사이드막(162B)은 생략 가능하다.
상기 복수의 나노시트 적층 구조(NSS) 위에는 게이트(150)의 측벽을 차례로 덮는 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)이 형성되어 있다. 상기 보호막(138)은 복수의 소스/드레인 영역(162)을 덮도록 연장될 수 있다. 상기 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)은 각각 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 보호막(138)은 생략 가능하다.
상기 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)은 게이트(150) 중 메인 게이트 부분(150M)의 측벽을 덮을 수 있다.
상기 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(162)에 접하는 제2 절연 스페이서(140)가 형성되어 있다. 상기 제2 절연 스페이서(140)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 소스/드레인 영역(162)과의 사이에 개재될 수 있다. 상기 제2 절연 스페이서(140)는 복수의 서브 게이트 부분(150S) 중 적어도 일부의 측벽을 덮을 수 있다. 도 1b에 예시한 집적회로 소자(100)는 3 개의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)을 제외한 나머지 2 개의 서브 게이트 부분(150S)의 양 측벽이 제2 절연 스페이서(140)로 덮여 있는 구성이 예시되어 있다. 도 1b에 예시한 바와 같이, 상기 3 개의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)의 양 측벽은 핀형 활성 영역(FA)의 상면(104)을 덮는 버퍼 반도체층(106)으로 덮일 수 있다. 상기 버퍼 반도체층(106)은 상기 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)를 구성하는 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 상기 핀형 활성 영역(FA)은 Si로 이루어지고, 상기 버퍼 반도체층(106)은 Ge로 이루어질 수 있다.
상기 제1 절연 스페이서(136) 및 상기 제2 절연 스페이서(140)는 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연 스페이서(136)는 실리콘 질화막으로 이루어지고, 상기 제2 절연 스페이서(140)는 산소(O) 원자, 붕소(B) 원자, 탄소(C) 원자, 또는 이들의 조합으로 이루어지는 원자들을 더 포함하는 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 절연 스페이서(136)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피텍셜 성장이 불가능한 절연막으로 이루어지고, 상기 제2 절연 스페이서(140)는 그 표면 중 적어도 일부에서 반도체 원자의 시딩 및 에피텍셜 성장이 가능한 절연막으로 이루어질 수 있다. 예를 들면, 상기 제1 절연 스페이서(136)는 SiN 막으로 이루어지고, 상기 제2 절연 스페이서(140)는 SiON 막을 포함할 수 있다. 상기 SiON 막은 상기 소스/드레인 영역(162)의 반도체층(162A)에 접하도록 형성될 수 있다.
일부 실시예들에서, 상기 복수의 제2 절연 스페이서(140) 중 적어도 일부는 에어 스페이스 (air space)를 포함할 수 있다.
상기 복수의 제2 절연 스페이서(140)는 다중층 구조를 가질 수 있다. 일부 실시예들에서, 상기 복수의 제2 절연 스페이서(140)는 에어 스페이스, SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2 중에서 선택되는 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제2 절연 스페이서(140)는 적어도 삼중층 구조를 가질 수 있다. 상기 적어도 삼중층 구조 중 일부는 에어 스페이스일 수 있다.
도 2a 내지 도 2c는 집적회로 소자(100)의 제2 절연 스페이서(140)로서 채용 가능한 다양한 다중층 구조의 제2 절연 스페이서(140A, 140B, 140C)의 구성을 예시한 단면도들로서, 도 1b에서 II로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
먼저 도 2a에 예시한 바와 같이, 제2 절연 스페이서(140A)는 제1 라이너(142A)와, 제2 라이너(144A)와, 에어 스페이스(AS1)를 포함할 수 있다.
상기 제1 라이너(142A)는 게이트(150)의 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 적어도 하나에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어진다.
상기 제2 라이너(144A)는 상기 제1 라이너(142A)를 사이에 두고 상기 서브 게이트 부분(150S) 및 나노와이어(N1, N2, N3)로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어진다.
상기 에어 스페이스(AS1)는 상기 제2 라이너(144A)에 의해 일부가 한정될 수 있다.
일부 실시예들에서, 상기 제1 라이너(142A)는 SiN, SiCN, 및 SiBN 중 어느 하나로 이루어지고, 상기 제2 라이너(144A)는 SiON, SiOCN, 및 SiBCN 중 어느 하나로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 라이너(142A)를 구성하는 제1 절연 물질은 산소를 포함하지 않고, 상기 제2 라이너(144A)를 구성하는 제2 절연 물질은 약 0 ∼ 50 원자%의 산소 함량을 가질 수 있다.
도 2b에 예시한 바와 같이, 제2 절연 스페이서(140B)는 제1 라이너(142B)와, 제2 라이너(144B)와, 매립층(146B)을 포함할 수 있다.
상기 제1 라이너(142B)는 게이트(150)의 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 적어도 하나에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어진다.
상기 제2 라이너(144B)는 상기 제1 라이너(142B)를 사이에 두고 상기 서브 게이트 부분(150S) 및 나노와이어(N1, N2, N3)로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어진다.
상기 매립층(146B)은 상기 제2 라이너(142B)에 의해 한정되는 공간의 적어도 일부를 채우고 상기 제2 절연 물질과 다른 제3 절연 물질로 이루어진다.
일부 실시예들에서, 상기 제1 라이너(142B)는 SiN, SiCN, 및 SiBN 중 어느 하나로 이루어지고, 상기 제2 라이너(144B) 및 매립층(146B)은 각각 SiON, SiOCN, 및 SiBCN 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 라이너(142B)를 구성하는 제1 절연 물질은 산소를 포함하지 않고, 상기 제2 라이너(144B) 및 매립층(146B)을 구성하는 제2 절연 물질은 각각 약 0 ∼ 50 원자%의 산소 함량을 가질 수 있다.
도 2c에 예시한 바와 같이, 제1 라이너(142C)와, 제2 라이너(144C)와, 에어 스페이스(AS2)와, 부분 매립층(146C)을 포함할 수 있다.
제2 절연 스페이서(140C)는 게이트(150)의 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 적어도 하나에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어진다.
상기 제2 라이너(144C)는 상기 제1 라이너(142C)를 사이에 두고 상기 서브 게이트 부분(150S) 및 나노와이어(N1, N2, N3)로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어진다.
상기 에어 스페이스(AS2)는 상기 제2 라이너(144C)에 의해 일부가 한정될 수 있다.
상기 부분 매립층(146C)은 상기 제2 라이너(144C)와 함께 상기 에어 스페이스(AS2)를 한정할 수 있다.
일부 실시예들에서, 상기 제1 라이너(142C)는 SiN, SiCN, 및 SiBN 중 어느 하나로 이루어지고, 상기 제2 라이너(144C) 및 부분 매립층(146C)은 각각 SiON, SiOCN, 및 SiBCN 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 라이너(142C)를 구성하는 제1 절연 물질은 산소를 포함하지 않고, 상기 제2 라이너(144C) 및 부분 매립층(146C)을 구성하는 제2 절연 물질은 각각 약 0 ∼ 50 원자%의 산소 함량을 가질 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 상기 복수의 소스/드레인 영역(162) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 상기 게이트간 절연막(172) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 소스/드레인 영역(162)에는 각각 콘택 플러그(190)가 연결될 수 있다. 상기 콘택 플러그(190)는 층간절연막(174), 게이트간 절연막(172), 및 보호막(138)을 관통하여 상기 소스/드레인 영역(162)에 연결될 수 있다. 상기 금속 실리사이드막(162B)은 반도체층(162A)과 콘택 플러그(190)와의 사이에 개재될 수 있다. 상기 콘택 플러그(190)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 콘택 플러그(190)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
도 1a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)는 핀형 활성 영역(FA) 위에 형성된 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 소스/드레인 영역(162)에 접하는 복수의 제2 절연 스페이서(140)를 포함한다. 상기 복수의 제2 절연 스페이서(140)를 다중층 구조로 형성하거나 상기 복수의 제2 절연 스페이서(140)의 일부를 에어 스페이스로 구성함으로써, 게이트(150) 중 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 있는 서브 게이트 부분(150S)과, 소스/드레인 영역(162)과의 사이의 커패시턴스(capacitance)가 감소되어 유효 스위칭 커패시턴스(Ceff)를 낮출 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 3에 예시한 집적회로 소자(200)는 도 1a에 예시한 평면 레이아웃 다이어그램과 동일한 레이아웃을 가질 수 있는 것으로서, 도 3에는 도 1a의 X - X' 선 단면 구성에 대응하는 부분의 단면 구성을 예시하였다. 도 3에 있어서, 도 1a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3에 예시한 집적회로 소자(200)는 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 도 1b에 예시한 버퍼 반도체층(106)을 포함하지 않을 수 있다. 또한, 집적회로 소자(200)에서, 서브 게이트 부분(150S)은 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간뿐 만 아니라 핀형 활성 영역(FA)과 나노시트(N1)와의 사이의 공간에도 형성된다. 또한, 복수의 제2 절연 스페이서(140, 240)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 형성된 복수의 제2 절연 스페이서(140)와, 핀형 활성 영역(FA)과 나노시트(N1) 사이의 공간에서 소스/드레인 영역(162)에 접하도록 형성된 제2 절연 스페이서(240)를 포함한다. 상기 제2 절연 스페이서(140, 240)는 각각 상기 핀형 활성 영역(FA)의 상면(104) 및 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 소스/드레인 영역(162)과의 사이에 개재될 수 있다. 상기 제2 절연 스페이서(140, 240)는 복수의 서브 게이트 부분(150S)의 측벽을 덮을 수 있다. 상기 제2 절연 스페이서(140, 240) 중 기판(102)에 가장 가까운 제2 절연 스페이서(240)의 두께는 다른 제2 절연 스페이서(140)의 두께보다 더 클 수 있다. 상기 제2 절연 스페이서(240)에 대한 보다 상세한 구성은 도 1a 내지 도 2c를 참조하여 제2 절연 스페이서(140)에 대하여 설명한 바와 대체로 동일하다.
도 4a 내지 도 4c는 도 3에 예시한 집적회로 소자(200)의 제2 절연 스페이서(140, 240)로서 채용 가능한 다양한 다중층 구조의 제2 절연 스페이서(140A, 140B, 140C, 240A, 240B, 240C)의 구성을 예시한 단면도들로서, 도 3에서 IV로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다. 도 4a 내지 도 4c에 있어서, 도 1a 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
먼저 도 4a에 예시한 제2 절연 스페이서(240A)는 제1 라이너(242A)와, 제2 라이너(244A)와, 에어 스페이스(AS21)를 포함할 수 있다.
상기 제1 라이너(242A)는 게이트(150)에 포함된 복수의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 핀형 활성 영역(FA)에 가장 가까운 나노와이어(N1)에 대면하는 표면과, 핀형 활성 영역(FA)에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어질 수 있다.
상기 제2 라이너(244A)는 상기 제1 라이너(242A)를 사이에 두고 핀형 활성 영역(FA), 서브 게이트 부분(150S), 및 나노와이어(N1)로부터 이격되고, 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어질 수 있다.
상기 에어 스페이스(AS21)는 상기 제2 라이너(244A)에 의해 한정될 수 있다.
상기 제1 라이너(242A) 및 제2 라이너(244A)에 대한 보다 상세한 설명은 도 2a를 참조하여 제1 라이너(142A) 및 제2 라이너(144A)에 대하여 설명한 바와 대체로 동일하다.
도 4b에 예시한 제2 절연 스페이서(240B)는 제1 라이너(242B)와, 제2 라이너(244B)와, 매립층(246B)을 포함할 수 있다.
상기 제1 라이너(242B)는 게이트(150)에 포함된 복수의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 핀형 활성 영역(FA)에 가장 가까운 나노와이어(N1)에 대면하는 표면과, 핀형 활성 영역(FA)에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어질 수 있다.
상기 제2 라이너(244B)는 상기 제1 라이너(242B)를 사이에 두고 핀형 활성 영역(FA), 서브 게이트 부분(150S), 및 나노와이어(N1)로부터 이격되고, 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어질 수 있다.
상기 매립층(246B)은 상기 제2 라이너(242B)에 의해 한정되는 공간의 적어도 일부를 채우고 상기 제2 절연 물질과 다른 제3 절연 물질로 이루어질 수 있다.
상기 제1 라이너(242B), 제2 라이너(244B), 및 매립층(246B)에 대한 보다 상세한 설명은 도 2b를 참조하여 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)에 대하여 설명한 바와 대체로 동일하다.
도 4c에 예시한 제2 절연 스페이서(240C)는 제1 라이너(242C)와, 제2 라이너(244C)와, 에어 스페이스(AS22)와, 부분 매립층(246C)을 포함할 수 있다.
상기 제1 라이너(242C)는 게이트(150)에 포함된 복수의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)에 대면하는 표면과, 복수의 나노와이어(N1, N2, N3) 중 핀형 활성 영역(FA)에 가장 가까운 나노와이어(N1)에 대면하는 표면과, 핀형 활성 영역(FA)에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어질 수 있다.
상기 제2 라이너(244C)는 상기 제1 라이너(242C)를 사이에 두고 핀형 활성 영역(FA), 서브 게이트 부분(150S), 및 나노와이어(N1)로부터 이격되고, 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어질 수 있다.
상기 에어 스페이스(AS22)는 상기 제2 라이너(244C)에 의해 일부가 한정될 수 있다.
상기 부분 매립층(246C)은 상기 제2 라이너(244C)와 함께 상기 에어 스페이스(AS22)를 한정할 수 있다.
상기 제1 라이너(242C), 제2 라이너(244C), 에어 스페이스(AS22), 및 부분 매립층(246C)에 대한 보다 상세한 설명은 도 2c를 참조하여 제1 라이너(142C), 제2 라이너(144C), 에어 스페이스(AS2), 및 부분 매립층(146C)에 대하여 설명한 바와 대체로 동일하다.
도 3 내지 도 4c를 참조하여 설명한 집적회로 소자(100)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서뿐 만 아니라 핀형 활성 영역(FA)과 나노시트(N1) 사이의 공간에서 소스/드레인 영역(162)에 접하는 복수의 제2 절연 스페이서(140, 240)를 포함한다. 상기 복수의 제2 절연 스페이서(140, 240)를 다중층 구조로 형성하거나 상기 복수의 제2 절연 스페이서(140, 240)의 일부를 에어 스페이스로 구성함으로써, 게이트(150) 중 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 있는 서브 게이트 부분(150S)과, 소스/드레인 영역(162)과의 사이의 커패시턴스가 감소되어 유효 스위칭 커패시턴스(Ceff)를 낮출 수 있다.
도 5 내지 도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5 내지 도 26을 참조하여, 도 1a 내지 도 1c에 예시한 집적회로 소자(100)를 제조하기 위한 예시적인 방법을 설명한다. 도 5 내지 도 26에 있어서, 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12 내지 도 14, 도 15a, 도 16a, 도 17 내지 도 26은 각각 도 1a의 X - X' 선 단면에 대응하는 부분의 단면도들이고, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 및 도 11b는 각각 도 1a의 Y - Y' 선 단면에 대응하는 부분의 단면도들이다. 도 5 내지 도 26에 있어서, 도 1a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 기판(102) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다.
상기 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 희생 반도체층(106S)은 SiGe로 이루어지고, 상기 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 반도체층(106S)은 모두 동일한 두께로 형성될 수도 있다.
도 6a 및 도 6b를 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 마스크 패턴(MP)을 형성한다.
상기 마스크 패턴(MP)은 일 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
상기 마스크 패턴(MP)은 패드 산화막 패턴(512) 및 하드마스크 패턴(514)을 포함할 수 있다. 상기 하드마스크 패턴(514)은 실리콘 질화물, 폴리실리콘, (spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
도 7a 및 도 7b를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조와, 기판(102)의 일부를 식각하여 복수의 제1 트렌치(T1)를 형성한다. 그 결과, 상기 복수의 제1 트렌치(T1)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다.
상기 복수의 핀형 활성 영역(FA)이 형성된 후, 상기 복수의 핀형 활성 영역(FA) 위에 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남게 된다.
도 8a 및 도 8b를 참조하면, 복수의 제1 트렌치(T1) 내에 절연 라이너(114A) 및 갭필 절연막(114B)을 포함하는 STI 막(114)을 형성한다.
도 9a 및 도 9b를 참조하면, 복수의 핀형 활성 영역(FA) 및 STI 막(114)이 형성된 결과물로부터 일부 구조물들을 식각하여 소자 영역(DR)(도 1a 참조)을 한정하는 제2 트렌치(T2)를 형성하고, 상기 제2 트렌치(T2) 내에 소자분리막(116)을 형성한다.
도 10a 및 도 10b를 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상에 남아 있는 마스크 패턴(MP)을 제거하고, STI 막(114) 및 소자분리막(116)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
상기 STI 막(114) 및 소자분리막(116) 각각의 상면이 핀형 활성 영역(FA)의 상면(104)과 대략 동일하거나 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 그 결과, 복수의 핀형 활성 영역(FA) 위에 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 측벽이 노출될 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
일부 실시예들에서, 상기 마스크 패턴(MP)을 제거한 후, STI 막(114) 및 소자분리막(116)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스 공정을 수행하기 전에, 복수의 나노시트 반도체층(NS)과 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있다.
도 11a 및 도 11b를 참조하면, 복수의 핀형 활성 영역(FA) 위에서 상기 복수의 핀형 활성 영역(FA)과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다.
상기 더미 게이트 구조체(DGS)는 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다. 상기 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 복수의 핀형 활성 영역(FA)을 덮고 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 노출 표면과, STI 막(114)의 상면과, 소자분리막(116)의 상면을 각각 덮도록 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)을 차례로 형성한 후, 이들을 패터닝하여 상기 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 필요한 부분에만 남도록 할 수 있다. 상기 더미 게이트 구조체(DGS)는 도 1a에 예시한 게이트(150)의 평면 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 더미 게이트층(D154)은 폴리실리콘으로 이루어지고, 상기 캡핑층(D156)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12를 참조하면, 더미 게이트 구조체(DGS)의 노출 표면과, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 노출 표면과, STI 막(114) 및 소자분리막(116) 각각의 상면을 덮는 절연 라이너(134)를 형성한다.
일부 실시예들에서, 상기 절연 라이너(134)는 실리콘 질화막으로 이루어질 수 있다.
일부 실시예들에서, 상기 절연 라이너(134)를 형성한 후, 상기 복수의 나노시트 반도체층(NS) 내에 불순물 이온을 주입하여 상기 복수의 나노시트 반도체층(NS) 내에 할로 이온주입 영역 (halo implantation region)을 형성할 수 있다. 상기 할로 이온주입 영역을 형성하기 위하여, NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있다.
도 13을 참조하면, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 제1 절연 스페이서(136)를 형성하고, 상기 더미 게이트 구조체(DGS) 및 제1 절연 스페이서(136)를 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성한다.
상기 제1 절연 스페이서(136)를 형성하기 위하여, 상기 절연 라이너(134)가 형성된 도 12의 결과물 상에 실리콘 질화막으로 이루어지는 스페이서층을 형성한 후, 상기 스페이서층을 다시 에치백하여 상기 제1 절연 스페이서(136)가 남도록 할 수 있다.
상기 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조를 식각하는 데 있어서, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)이 노출되는 시점을 식각 종료점으로 하여 식각 공정을 수행할 수 있다. 이에 따라, 상기 복수의 나노시트 적층 구조(NSS)가 형성된 후, 상기 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)을 덮는 희생 반도체층(106S)이 노출될 수 있다. 상기 복수의 나노시트 적층 구조(NSS)가 형성된 후, 핀형 활성 영역(FA)과 복수의 나노시트 적층 구조(NSS)와의 사이, 그리고 복수의 나노시트(N1, N2, N3) 각각의 사이에는 희생 반도체층(106S)이 남아 있다.
도 14를 참조하면, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)을 일부 제거하여, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다.
상기 리세스 영역(106R)이 형성되는 동안, 상기 복수의 나노시트 적층 구조(NSS) 각각의 사이에서 핀형 활성 영역(FA)을 덮는 최하부의 희생 반도체층(106S)의 노출된 부분도 그 상면으로부터 일부 제거될 수 있다.
일부 실시예들에서, 상기 리세스 영역(106R)을 형성하기 위한 등방성 식각 공정은 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)와의 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다.
도 15a를 참조하면, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)(도 14 참조)을 채우는 복수의 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성한다.
일부 실시예들에서, 상기 절연 구조물(140L)은 복수의 절연층을 포함할 수 있다.
도 15b 내지 도 15d는 복수의 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)로서 채용 가능한 다양한 절연 구조물(140L1, 140L2, 140L3)을 예시한 단면도들로서, 도 15a에서 P1으로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
일부 실시예들에서, 도 15a에 예시한 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15b에 예시한 제2 절연 스페이서(140A)를 포함하는 절연 구조물(140L1)을 형성할 수 있다.
상기 절연 구조물(140L1)은 상기 리세스 영역(106R)(도 14 참조)의 내부 측벽으로부터 차례로 형성되는 제1 라이너(142A) 및 제2 라이너(144A)를 포함할 수 있다. 상기 절연 구조물(140L1)은 리세스 영역(106R) 내에서 제2 라이너(144A)에 의해 한정되는 에어 스페이스(AS1)를 더 포함할 수 있다.
상기 제1 라이너(142A) 및 제2 라이너(144A)를 형성하기 위하여, ALD, CVD, 산화 공정, 또는 이들의 조합을 이용할 수 있다. 상기 리세스 영역(106R) 내에서, 제2 라이너(144A)에 의해 한정되는 에어 스페이스(AS1)를 형성하기 위하여, 상기 제2 라이너(144A)의 형성을 위한 증착 공정시 스텝 커버리지 특성을 제어할 수 있다. 상기 제2 라이너(144A)는 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에서 상기 제1 라이너(142A)에 접하는 부분과, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에서 에어 스페이스(AS1)를 사이에 두고 상기 제1 라이너(142A)와 이격된 부분을 포함하도록 형성될 수 있다.
상기 제1 라이너(142A) 및 제2 라이너(144A)에 대한 보다 상세한 사항은 도 2a를 참조하여 설명한 바와 같다.
다른 일부 실시예들에서, 도 15a에 예시한 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15c에 예시한 제2 절연 스페이서(140B)를 포함하는 절연 구조물(140L2)을 형성할 수 있다.
상기 절연 구조물(140L2)은 상기 리세스 영역(106R)(도 14 참조)의 내부 측벽으로부터 차례로 형성되는 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)을 포함할 수 있다. 상기 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)는 서로 다른 물질로 이루어질 수 있다.
상기 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)을 형성하기 위하여, ALD, CVD, 산화 공정, 또는 이들의 조합을 이용할 수 있다.
상기 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)에 대한 보다 상세한 사항은 도 2b를 참조하여 설명한 바와 같다.
또 다른 일부 실시예들에서, 도 15a에 예시한 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15d에 예시한 제2 절연 스페이서(140C)를 포함하는 절연 구조물(140L3)을 형성할 수 있다.
상기 절연 구조물(140L3)은 상기 리세스 영역(106R)(도 14 참조)의 내부 측벽으로부터 차례로 형성되는 제1 라이너(142C), 제2 라이너(144C), 및 부분 매립층(146C)을 포함할 수 있다. 상기 절연 구조물(140L3)은 리세스 영역(106R) 내에서 제2 라이너(144A)와 부분 매립층(146C)에 의해 한정되는 에어 스페이스(AS2)를 더 포함할 수 있다.
상기 제1 라이너(142C), 제2 라이너(144C), 및 부분 매립층(146C)을 형성하기 위하여, ALD, CVD, 산화 공정, 또는 이들의 조합을 이용할 수 있다.
상기 에어 스페이스(AS2)를 형성하기 위한 일 예에서, 상기 부분 매립층(146C)의 형성을 위한 증착 공정시 스텝 커버리지 특성을 제어하여 상기 리세스 영역(106R) 내에 상기 에어 스페이스(AS2)가 남도록 할 수 있다.
상기 제1 라이너(142C), 제2 라이너(144C), 및 부분 매립층(146C)에 대한 보다 상세한 사항은 도 2c를 참조하여 설명한 바와 같다.
도 16a를 참조하면, 절연 구조물(140L)(도 15a 참조) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하여, 상기 리세스 영역(106R)을 채우는 제2 절연 스페이서(140)만 남도록 한다.
도 16b 내지 도 16d는 상기 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후에 얻어진 다양한 구성을 예시한 단면도들로서, 도 16a에서 P2로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
일부 실시예들에서, 도 16b에 예시한 바와 같이, 상기 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후 리세스 영역(106R)(도 14 참조) 내에 남는 제2 절연 스페이서(140A)는 제1 라이너(142A) 및 제2 라이너(144A)를 포함할 수 있다. 상기 제2 절연 스페이서(140A)는 제1 라이너(142A)와 제2 라이너(144A)에 의해 한정되는 에어 스페이스(AS1)를 더 포함할 수 있다.
다른 일부 실시예들에서, 도 16c에 예시한 바와 같이, 상기 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후 리세스 영역(106R)(도 14 참조) 내에 남는 제2 절연 스페이서(140B)는 제1 라이너(142B), 제2 라이너(144B), 및 매립층(146B)을 포함할 수 있다.
또 다른 일부 실시예들에서, 도 16d에 예시한 바와 같이, 상기 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후 리세스 영역(106R)(도 14 참조) 내에 남는 제2 절연 스페이서(140C)는 제1 라이너(142C), 제2 라이너(144C), 및 부분 매립층(146C)을 포함할 수 있다. 제2 절연 스페이서(140C)는 제2 라이너(144C)와 부분 매립층(146C)에 의해 한정되는 에어 스페이스(AS2)를 더 포함할 수 있다.
다시 도 16a를 참조하면, 도 15a에 예시한 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후, 나노와이어(N1, N2, N3)의 양 측벽과, 복수의 제2 절연 스페이서(140)와, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)이 노출될 수 있다.
도 17을 참조하면, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽과, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출 표면을 세정 분위기(148)에 노출시켜, 상기 노출된 표면들로부터 자연 산화막을 제거한다.
일부 실시예들에서, 상기 세정 분위기(148)로서, 습식 세정을 이용하는 제1 세정 공정, SiCoNiTM 식각 공정을 이용하는 제2 세정 공정, 또는 이들의 조합을 이용할 수 있다. 상기 습식 세정 공정시 DHF (diluted HF), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용할 수 있다. 상기 SiCoNiTM 식각 공정은 암모니아(NH3)의 수소 소스 및 삼불화질소(NF3)의 불소 소스를 이용하여 수행될 수 있다.
상기 자연 산화막을 제거하기 위한 세정 공정시, 제2 절연 스페이서(140)를 구성하는 절연막들, 특히 세정 분위기(148)에 노출되는 절연막들을 상기 세정 분위기(148)에 대하여 식각 내성을 가지는 물질들로 구성함으로써, 상기 세정 분위기(148) 하에서 자연 산화막을 제거하는 동안 상기 제2 절연 스페이서(140)가 소모되지 않도록 할 수 있다. 상기 제2 절연 스페이서(140)를 구성하는 데 적절한 절연 물질들에 대한 보다 상세한 사항은 도 2a 내지 도 2c를 참조하여 설명한 바와 같다.
도 18을 참조하면, 자연 산화막이 제거된 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽으로부터 반도체 물질을 에피택셜 성장시켜 소스/드레인 영역(162) (도 1b 참조) 형성을 위한 반도체층(162A)을 형성한다.
도 1a 내지 도 1c를 참조하여 전술한 바와 같이, 제1 절연 스페이서(136)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피텍셜 성장이 불가능한 절연막으로 이루어지고, 상기 제2 절연 스페이서(140)는 그 표면 중 적어도 일부에서 반도체 원자의 시딩 및 에피텍셜 성장이 가능한 절연막으로 이루어지도록 함으로써, 상기 반도체층(162A) 형성을 위한 에피택셜 성장 공정이 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽으로부터 뿐 만 아니라 제2 절연 스페이서(140)의 표면 상에서도 진행되도록 할 수 있다. 이와 같이 함으로써, 반도체층(162A)의 형성이 촉진될 수 있으며, 보이드 없는 양호한 막 특성을 가지는 반도체층(162A)을 형성할 수 있다.
도 19를 참조하면, 반도체층(162A)이 형성된 결과물을 덮는 보호막(138)을 형성한다.
일부 실시예들에서, 상기 보호막(138)은 실리콘 질화막으로 이루어질 수 있다. 상기 보호막(138)을 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다.
도 20을 참조하면, 보호막(138) 위에 게이트간 절연막(172)을 형성한 후, 상기 게이트간 절연막(172)을 평탄화하여 캡핑층(D156)의 상면을 노출시킨다.
도 21을 참조하면, 더미 게이트층(D154)의 상면을 덮는 캡핑층(D156)(도 20 참조)과, 그 주위에 있는 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)을 에치백하고, 상기 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 상기 게이트간 절연막(172)의 상면이 상기 더미 게이트층(D154)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 22를 참조하면, 게이트간 절연막(172)을 통해 노출되는 더미 게이트층(D154) 및 그 하부의 산화막(D152)을 제거하여 게이트 공간(GS)을 통해 나노시트(N3)를 노출시킨다.
도 23을 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(106S) 중 일부를 게이트 공간(GS)을 통해 제거하여, 상기 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 상면(104)을 일부 노출시킨다.
상기 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)은 완전히 제거되지 않고, 제2 절연 스페이서(140)의 하부에서 핀형 활성 영역(FA) 위에 상기 희생 반도체층(106S)의 일부가 남아 있을 수 있다. 상기 희생 반도체층(106S) 중 핀형 활성 영역(FA) 위에 남아 있는 부분은 버퍼 반도체층(106)을 구성할 수 있다.
도 24를 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 게이트 공간(GS)(도 23 참조)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 상기 게이트 유전막(145) 위에서 게이트 공간(GS)을 채우면서 게이트간 절연막(172)을 덮는 게이트 형성용 도전층(150L)을 형성한다.
도 25를 참조하면, 게이트간 절연막(172)의 상면이 노출될 때까지 게이트 형성용 도전층(150L)(도 24 참조)을 그 상면으로부터 일부 제거하여, 상기 게이트 공간(GS)을 채우는 게이트(150)를 형성한다.
상기 게이트(150)는 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 상기 메인 게이트 부분(150M)에 연결되고 복수의 나노시트((N1, N2, N3) 각각의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다.
도 26을 참조하면, 게이트(150) 및 게이트간 절연막(172)을 덮는 층간절연막(174)을 형성한 후, 상기 층간절연막(174) 및 게이트간 절연막(172)을 일부 식각하여 복수의 반도체층(162A)을 노출시키는 복수의 콘택홀(190H)을 형성한다. 그 후, 복수의 콘택홀(190H)을 통해 노출되는 복수의 반도체층(162A)의 상면에 금속 실리사이드막(162B)을 형성하고, 상기 금속 실리사이드막(162B)을 통해 반도체층(162A)에 각각 연결되는 복수의 콘택 플러그(190)를 형성하여, 도 1a 내지 도 1c에 예시한 집적회로 소자(100)를 형성한다.
도 5 내지 도 26을 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 소스/드레인 영역(162)에 접하는 복수의 제2 절연 스페이서(140)를 포함하는 집적회로 소자를 용이하게 형성할 수 있다. 특히, 상기 복수의 제2 절연 스페이서(140)를 다중층 구조로 형성할 수 있으며, 필요에 따라 상기 복수의 제2 절연 스페이서(140)의 일부를 에어 스페이스로 구성할 수 있다. 따라서, 게이트(150)의 서브 게이트 부분(150S)과 소스/드레인 영역(162)의 반도체층(162A)과의 사이의 커패시턴스가 감소되어 유효 스위칭 커패시턴스(Ceff)를 낮출 수 있는 구조를 용이하게 구현할 수 있다.
도 27 내지 도 31은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 27 내지 도 31을 참조하여, 도 3에 예시한 집적회로 소자(200)를 제조하기 위한 예시적인 방법을 설명한다. 도 27 내지 도 31에 있어서, 도 27, 도 28, 도 29a, 도 30a, 및 도 31은 각각 도 3의 X - X' 선 단면에 대응하는 부분의 단면도이다. 도 27 내지 도 31에 있어서, 도 1a 내지 도 26에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 27을 참조하면, 도 5 내지 도 13을 참조하여 설명한 바와 같은 공정들을 수행하여, 핀형 활성 영역(FA) 위에 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성한다.
단, 본 예에서는 도 13을 참조하여 설명한 바와 달리, 상기 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조를 식각하는 데 있어서, 핀형 활성 영역(FA)의 상면이 노출될 때까지 식각 공정을 수행한다. 이에 따라, 상기 복수의 나노시트 적층 구조(NSS)가 형성된 후, 상기 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)이 노출될 수 있다.
도 28을 참조하면, 도 14를 참조하여 설명한 바와 같은 방법으로 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)을 일부 제거하여, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다. 단, 본 예에서는 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에도 리세스 영역(106R)이 형성될 수 있다.
도 29a를 참조하면, 도 15a를 참조하여 설명한 바와 유사한 방법으로 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)(도 28 참조)을 채우는 제2 절연 스페이서(140, 240)를 포함하는 절연 구조물(140L)을 형성한다. 상기 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이의 리세스 영역(106R)에 형성되는 하측 제2 절연 스페이서(240)의 두께는 상기 복수의 나노시트(N1, N2, N3) 각각의 사이의 리세스 영역(106R)에 형성되는 상측 제2 절연 스페이서(140)의 두께보다 더 클 수 있다.
도 29b 내지 도 29d는 상기 제2 절연 스페이서(140, 240)를 포함하는 절연 구조물(140L)로서 채용 가능한 다양한 절연 구조물(140L1, 140L2, 140L3)을 예시한 단면도들로서, 도 29a에서 P3으로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
일부 실시예들에서, 도 29a에 예시한 제2 절연 스페이서(140, 240)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15b를 참조하여 설명한 바와 유사하게, 도 29b에 예시한 제2 절연 스페이서(140A, 240A)를 포함하는 절연 구조물(140L1)을 형성할 수 있다.
상기 절연 구조물(140L1)은 상기 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과 상기 핀형 활성 영역(FA)의 상면과 상기 복수의 나노시트(N1, N2, N3) 중 최하층의 나노시트(N1)와의 사이의 공간에 각각 에어 스페이스(AS1)를 포함하도록 형성될 수 있다. 상기 절연 구조물(140L1)에서, 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 있는 리세스 영역(106R)(도 28 참조) 내에 형성된 제2 절연 스페이서(240A)는 복수의 나노시트(N1, N2, N3) 각각의 사이에 있는 제2 절연 스페이서(140A)와 대체로 동일한 구성을 가질 수 있다. 단, 제2 절연 스페이서(240A)는 제2 절연 스페이서(140A)보다 더 큰 두께를 가질 수 있다.
다른 일부 실시예들에서, 도 29a에 예시한 제2 절연 스페이서(140, 240)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15c를 참조하여 설명한 바와 유사하게, 도 29c에 예시한 제2 절연 스페이서(140B, 240B)를 포함하는 절연 구조물(140L2)을 형성할 수 있다. 상기 절연 구조물(140L2)에서, 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 있는 리세스 영역(106R)(도 28 참조) 내에 형성된 제2 절연 스페이서(240B)는 복수의 나노시트(N1, N2, N3) 각각의 사이에 있는 제2 절연 스페이서(140B)와 대체로 동일한 구성을 가질 수 있다. 단, 제2 절연 스페이서(240B)는 제2 절연 스페이서(140B)보다 더 큰 두께를 가질 수 있다.
또 다른 일부 실시예들에서, 도 29a에 예시한 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성하기 위하여, 도 15d를 참조하여 설명한 바와 유사하게, 도 29d에 예시한 제2 절연 스페이서(140C, 240C)를 포함하는 절연 구조물(140L3)을 형성할 수 있다.
상기 절연 구조물(140L3)은 상기 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간과 상기 핀형 활성 영역(FA)의 상면과 상기 복수의 나노시트(N1, N2, N3) 중 최하층의 나노시트(N1)와의 사이의 공간에 각각 에어 스페이스(AS2)를 포함하도록 형성될 수 있다. 상기 절연 구조물(140L3)에서, 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 있는 리세스 영역(106R)(도 28 참조) 내에 형성된 제2 절연 스페이서(240C)는 복수의 나노시트(N1, N2, N3) 각각의 사이에 있는 제2 절연 스페이서(140C)와 대체로 동일한 구성을 가질 수 있다. 단, 제2 절연 스페이서(240C)는 제2 절연 스페이서(140C)보다 더 큰 두께를 가질 수 있다.
도 30a를 참조하면, 도 16a를 참조하여 설명한 바와 유사한 방법으로, 절연 구조물(140L)(도 29a 참조) 중 리세스 영역(106R)(도 28 참조)의 외부에 있는 부분을 제거하여, 상기 리세스 영역(106R)을 채우는 제2 절연 스페이서(140, 240)만 남도록 한다.
도 30b 내지 도 30d는 절연 구조물(140L) 중 리세스 영역(106R)(도 14 참조)의 외부에 있는 부분을 제거하고 난 후에 얻어진 다양한 구성을 예시한 단면도들로서, 도 30a에서 P4로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
도 30b 내지 도 30d에서, 복수의 나노시트(N1, N2, N3) 각각의 사이에 있는 리세스 영역(106R)(도 28 참조) 내에는 제2 절연 스페이서(140A, 140B, 140C)가 형성되어 있고, 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 있는 리세스 영역(106R)(도 28 참조) 내에는 제2 절연 스페이서(240A, 240B, 240C)가 형성되어 있다.
도 31을 참조하면, 도 30a의 결과물에 대하여 도 17 내지 도 26을 참조하여 설명한 공정들을 수행하여, 집적회로 소자(200)를 제조할 수 있다.
도 27 내지 도 31을 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간들과 복수의 나노시트 적층 구조(NSS) 중 최하층의 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에의 공간에서 각각 소스/드레인 영역(162)에 접하는 복수의 제2 절연 스페이서(140, 240)를 포함하는 집적회로 소자를 용이하게 형성할 수 있다. 특히, 상기 복수의 제2 절연 스페이서(140, 240)를 다중층 구조로 형성할 수 있으며, 필요에 따라 상기 복수의 제2 절연 스페이서(140, 240)의 일부를 에어 스페이스로 구성할 수 있다. 따라서, 게이트(150)의 서브 게이트 부분(150S)과 소스/드레인 영역(162)과의 사이의 커패시턴스가 감소되어 유효 스위칭 커패시턴스(Ceff)를 낮출 수 있는 구조를 용이하게 구현할 수 있다.
이상, 도 5 내지 도 31을 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 도 3에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상기 집적회로 소자(100. 200)와 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 31을 참조하여, 3 차원 구조의 핀형 활성 영역 위에 형성되는 나노시트 채널 영역을 구비한 트랜지스터를 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 32는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 32를 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 메모리 영역(1020)은 도 1a 내지 도 4c를 참조하여 설명한 집적회로 소자(100, 200) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
도 33은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 33을 참조하면, 상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 4c를 참조하여 설명한 집적회로 소자(100, 200) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 134: 절연 라이너, 136: 제1 절연 스페이서, 138: 보호막, 140: 제2 절연 스페이서, 145: 게이트 유전막, 150: 게이트, 150M: 메인 게이트 부분, 150S: 서브 게이트 부분, 162: 소스/드레인 영역, 162A: 반도체층, 162B: 금속 실리사이드막, 172: 게이트간 절연막, 174: 층간절연막, 240: 제2 절연 스페이서, FA: 핀형 활성 영역, N1, N2, N3: 나노시트, NSS: 나노시트 적층 구조.

Claims (20)

  1. 기판으로부터 수직 방향으로 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과,
    상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 채널 영역을 가지는 나노시트와,
    상기 핀형 활성 영역 상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트와,
    상기 나노시트와 상기 게이트와의 사이에 개재된 게이트 유전막과,
    상기 핀형 활성 영역 상에 형성되고 상기 나노시트의 일단에 연결된 소스/드레인 영역과,
    상기 나노시트 위에서 상기 게이트의 측벽을 덮는 제1 절연 스페이서와,
    상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에서 상기 게이트와 상기 소스/드레인 영역과의 사이에 개재되고 적어도 삼중층 구조를 가지는 제2 절연 스페이서를 포함하고,
    상기 제2 절연 스페이서는 상기 수직 방향에서 상기 소스/드레인 영역과 오버랩되지 않는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 게이트는 상기 나노시트의 상면을 덮는 메인 게이트 부분과, 상기 메인 게이트 부분에 연결되고 상기 핀형 활성 영역과 상기 나노시트와의 사이의 공간에 형성되는 서브 게이트 부분을 포함하고,
    상기 제1 절연 스페이서는 상기 메인 게이트 부분의 측벽을 덮고,
    상기 제2 절연 스페이서는 상기 서브 게이트 부분의 측벽을 덮는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 나노시트는 상기 핀형 활성 영역과 상기 게이트와의 사이의 공간 중 상기 게이트로 덮이는 오버랩 영역에 형성되고,
    상기 나노시트는 상기 오버랩 영역의 평면적보다 더 큰 평면적을 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제2 절연 스페이서는 에어 스페이스 (air space)를 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 절연 스페이서는
    상기 게이트 및 상기 나노시트에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와,
    상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노시트로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어지는 제2 라이너와,
    상기 제2 라이너에 의해 적어도 일부가 한정되는 에어 스페이스를 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제2 절연 스페이서는
    상기 게이트 및 상기 나노시트에 대면하는 표면을 가지며, 산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와,
    상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노시트로부터 이격되고 상기 제1 절연 물질과 다른 제2 절연 물질로 이루어지는 제2 라이너와,
    상기 제2 라이너에 의해 한정되는 공간의 적어도 일부를 채우고 상기 제2 절연 물질과 다른 제3 절연 물질로 이루어지는 매립층을 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 절연 스페이서는
    SiN, SiCN, 및 SiBN 중 어느 하나로 이루어지는 제1 라이너와,
    상기 제1 라이너를 사이에 두고 상기 게이트 및 상기 나노시트로부터 이격되고, SiON, SiOCN, 및 SiBCN 중 어느 하나로 이루어지는 제2 라이너를 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 제2 절연 스페이서는
    산소를 포함하지 않는 제1 절연 물질로 이루어지는 제1 라이너와,
    상기 제1 절연 물질과 다른 조성을 가지고, 0 ∼ 50 원자%의 산소 함량을 가지는 제2 절연 물질로 이루어지는 제2 라이너를 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 제1 절연 스페이서는 SiN으로 이루어지고,
    상기 제2 절연 스페이서는 상기 소스/드레인 영역에 접하고 SiON으로 이루어지는 절연층을 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 기판으로부터 수직 방향으로 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 적어도 하나의 나노시트 적층 구조와,
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 적어도 하나의 나노시트 적층 구조를 덮는 적어도 하나의 게이트와,
    상기 적어도 하나의 나노시트 적층 구조와 상기 적어도 하나의 게이트와의 사이에 개재된 적어도 하나의 게이트 유전막과,
    상기 복수의 나노시트에 연결된 소스/드레인 영역과,
    상기 복수의 나노시트 사이의 공간에서 상기 소스/드레인 영역에 접하는 적어도 삼중층 구조의 절연 스페이서를 포함하고,
    상기 절연 스페이서는 상기 수직 방향에서 상기 소스/드레인 영역과 오버랩되지 않는 것을 특징으로 하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 적어도 하나의 게이트는 상기 복수의 나노시트의 위에서 제1 두께를 가지는 메인 게이트 부분과, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 복수의 나노시트 사이의 공간을 채우는 서브 게이트 부분을 포함하고,
    상기 절연 스페이서는 상기 서브 게이트 부분의 측벽을 덮는 것을 특징으로 하는 집적회로 소자.
  13. 제11항에 있어서,
    상기 절연 스페이서는 에어 스페이스 (air space)를 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 기판으로부터 수직 방향으로 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되는 나노시트를 형성하는 단계와,
    상기 나노시트 위에 게이트 공간을 한정하는 제1 절연 스페이서를 형성하는 단계와,
    상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에 적어도 삼중층 구조를 가지는 제2 절연 스페이서를 형성하는 단계와,
    상기 핀형 활성 영역 상에 상기 나노시트의 일단 및 상기 제2 절연 스페이서의 일단에 접하는 소스/드레인 영역을 형성하는 단계와,
    상기 핀형 활성 영역 상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 제2 절연 스페이서를 사이에 두고 상기 소스/드레인 영역에 대면하도록 상기 나노시트의 적어도 일부를 포위하는 게이트를 형성하는 단계를 포함하고,
    상기 제2 절연 스페이서는 상기 수직 방향에서 상기 소스/드레인 영역과 오버랩되지 않는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 절연 스페이서를 형성하는 단계는 상기 나노시트 표면을 차례로 덮는 제1 라이너 및 제2 라이너를 형성하는 단계를 포함하고,
    상기 제1 라이너 및 제2 라이너는 서로 다른 물질로 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 절연 스페이서를 형성하는 단계는
    상기 나노시트의 표면을 덮는 제1 라이너를 형성하는 단계와,
    상기 제1 라이너 위에 제2 라이너를 형성하는 단계를 포함하고,
    상기 제2 라이너는 상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제1 라이너에 접하는 제1 부분과, 상기 나노시트와 상기 핀형 활성 영역과의 사이에 형성되는 에어 스페이스(air space)를 사이에 두고 상기 제1 라이너와 이격된 제2 부분을 포함하도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 제2 절연 스페이서를 형성하는 단계는
    상기 나노시트의 표면을 덮는 제1 라이너를 형성하는 단계와,
    상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제1 라이너에 접하는 제2 라이너를 상기 제1 라이너 위에 형성하는 단계와,
    상기 나노시트와 상기 핀형 활성 영역과의 사이에서 상기 제2 라이너에 접하는 매립 라이너를 상기 제2 라이너 위에 형성하는 단계를 포함하고,
    상기 제1 라이너, 상기 제2 라이너, 및 상기 매립 라이너는 서로 다른 물질로 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 기판으로부터 수직 방향으로 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 복수의 나노시트를 포함하는 나노시트 적층 구조를 형성하는 단계와,
    상기 나노시트 적층 구조 위에 게이트 공간을 한정하는 제1 절연 스페이서를 형성하는 단계와,
    상기 복수의 나노시트 각각의 사이의 공간과 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 적어도 삼중층 구조를 가지는 복수의 제2 절연 스페이서를 형성하는 단계와,
    상기 핀형 활성 영역 상에 상기 나노시트 적층 구조의 일단 및 상기 복수의 제2 절연 스페이서의 일단에 접하는 소스/드레인 영역을 형성하는 단계와,
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제2 절연 스페이서를 사이에 두고 상기 소스/드레인 영역에 대면하도록 상기 복수의 나노시트를 포위하는 게이트를 형성하는 단계를 포함하고,
    상기 복수의 제2 절연 스페이서는 각각 상기 수직 방향에서 상기 소스/드레인 영역과 오버랩되지 않는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 제2 절연 스페이서를 형성하는 단계는 상기 복수의 나노시트 각각의 사이의 공간에 배치되는 상측 제2 절연 스페이서와, 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 배치되는 하측 제2 절연 스페이서를 형성하는 단계를 포함하고,
    상기 하측 제2 절연 스페이서의 두께는 상기 상측 제2 절연 스페이서의 두께보다 더 큰 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 복수의 제2 절연 스페이서를 형성하는 단계는 상기 복수의 나노시트 각각의 사이의 공간과 상기 핀형 활성 영역의 상면과 상기 복수의 나노시트 중 최하층의 나노시트와의 사이의 공간에 각각 에어 스페이스를 포함하는 절연 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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