JP6489951B2 - 半導体装置の製造方法 - Google Patents

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Description

実施形態は、半導体装置の製造方法に関する。
例えば、３次元構造のメモリセルアレイの製造方法においては、異種材料が交互に積層された積層体にホールを形成する技術が求められるが、ビット密度増大のため積層数が増え、積層体が厚くなると、高アスペクト比のホールの形成が求められる。アスペクト比の高いホールを形成するエッチングでは、マスクのエッチング量も増大し、マスク形状が劣化しやすい。マスク形状の劣化は、積層体に形成されるホールの形状や寸法に影響する。
特表２００２−５１０１４２号公報
実施形態は、アスペクト比の高いホールやスリットのエッチングに適した半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の金属と、ボロンと、炭素とを全て含み、前記金属の組成比が前記ボロンの組成比および前記炭素の組成比よりも高いマスク層を、複数の第１層と、前記第１層とは異種材料であって、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体である被エッチング層上に形成する工程と、前記マスク層をパターニングする工程と、前記パターニングされたマスク層を用いて前記被エッチング層をドライエッチングし、前記被エッチング層にホールまたは溝を形成する工程と、を備えている。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式断面図。 図２の一部の拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 マスクの形状劣化の一例を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態の半導体装置は、半導体記憶装置である。
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、基板１０と、基板１０の主面上に設けられた積層体１００と、複数の柱状部ＣＬと、導電材ＬＩと、積層体１００の上に設けられた上層配線と、を有する。図１には、上層配線として、ビット線ＢＬとソース層ＳＬを示す。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に形成されている。導電材ＬＩは、上層配線と基板１０との間で、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がり、積層体１００をＹ方向に分離している。
複数の柱状部ＣＬは、例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
積層体１００上に、複数のビット線（例えば金属膜）ＢＬが設けられている。複数のビット線ＢＬはＸ方向に互いに分離し、それぞれのビット線ＢＬはＹ方向に延びている。
柱状部ＣＬの上端は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。導電材ＬＩによってＹ方向に分離されたそれぞれの領域（ブロック）から１つずつ選択された複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。
図２は、積層体１００、柱状部ＣＬ、および導電材ＬＩの模式断面図である。図２は、図１におけるＹ−Ｚ面に対して平行な断面を表す。
積層体１００は、基板１０の主面上に積層された複数の導電層７０と複数の絶縁層４０とを有する。絶縁層４０を介して所定周期で複数の導電層７０がＺ方向に積層されている。
導電層７０は、タングステン（Ｗ）およびモリブデン（Ｍｏ）の少なくともいずれかを含む金属層である。例えば、導電層７０は、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層４０は、例えば酸化シリコン（ＳｉＯ２）を主成分として含む。
図３は、図２における一部の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体膜２０と、絶縁性のコア膜５０とを有する。半導体膜２０は、積層体１００内を積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、導電層７０と半導体膜２０との間に設けられ、半導体膜２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体膜２０の内側に設けられている。
半導体膜２０の上端は、図１に示すコンタクト部Ｃｂを介してビット線ＢＬに電気的に接続している。
メモリ膜３０は、第１絶縁膜としてのトンネル絶縁膜３１と、電荷蓄積膜３２と、第２絶縁膜としてのブロック絶縁膜３４とを有する。電荷蓄積膜３２、トンネル絶縁膜３１、および半導体膜２０は、積層体１００の積層方向に連続して延びている。導電層７０と半導体膜２０との間に、導電層７０側から順に、ブロック絶縁膜３４、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
トンネル絶縁膜３１は半導体膜２０に接している。電荷蓄積膜３２は、ブロック絶縁膜３４とトンネル絶縁膜３１との間に設けられている。
半導体膜２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体膜２０はチャネルとして機能し、導電層７０はコントロールゲート（制御電極）として機能する。電荷蓄積膜３２は半導体膜２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。
トンネル絶縁膜３１は、半導体膜２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３４は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ拡散するのを防止する。ブロック絶縁膜３４は、例えばシリコン酸化膜を含む。また、ブロック絶縁膜３４は、消去動作時における導電層７０からの電子のバックトンネリングを抑制する。
ブロック絶縁膜３４は、導電層７０と絶縁層４０との間にも設けられている。ブロック絶縁膜３４は、導電層７０のすぐ上の絶縁層４０の下面、および導電層７０のすぐ下の絶縁層４０の上面に接している。
導電層７０と電荷蓄積膜３２との間のブロック絶縁膜３４と、導電層７０と絶縁層４０との間のブロック絶縁膜３４は連続して一体に設けられている。
導電層７０とブロック絶縁膜３４との間に、窒化膜６０が設けられている。窒化膜６０は、例えば窒化チタン膜を含む。窒化膜６０は、導電層７０とブロック絶縁膜３４との間の密着性を高める。また、窒化膜６０は、導電道７０に含まれる金属のブロック絶縁膜３４側への拡散を防止する。窒化膜６０は、導電層７０およびブロック絶縁膜３４に接している。窒化膜６０は、導電層７０の上面、下面、および側面に沿って連続して設けられている。
絶縁層４０の側面と、電荷蓄積膜３２との間には、窒化膜６０およびブロック絶縁膜３４は設けられていない。絶縁層４０の側面と電荷蓄積膜３２との間には、カバー絶縁膜３３が設けられている。カバー絶縁膜３３は、例えばシリコン酸化膜である。
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。複数の導電層７０のうちの例えば最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲート（制御電極）として機能する。複数の導電層７０のうちの例えば最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲート（制御電極）として機能する。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、メモリセルＭＣと同様、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
積層体１００をＹ方向に分離する導電材ＬＩのＹ方向の両側壁には、図２に示すように、絶縁膜４２が設けられている。絶縁膜４２は、積層体１００と導電材ＬＩとの間に設けられている。図１において、絶縁膜４２の図示は省略している。
導電材ＬＩは、例えばタングステンを主成分として含む金属材である。その導電材ＬＩの上端は、積層体１００の上に設けられた図１に示すソース層ＳＬに接続されている。導電材ＬＩの下端は、図２に示すように、基板１０に接している。また、半導体膜２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。したがって、半導体膜２０の下端は、基板１０および導電材ＬＩを介して、ソース層ＳＬと電気的に接続されている。
柱状部ＣＬを構成する膜は、積層体１００に形成されるメモリホール内に形成される。そのメモリホールは例えばＲＩＥ（Reactive Ion Etching）法で形成される。記憶容量の大容量化には、メモリセルの高密度形成が求められる。例えば、メモリホールの直径は１００ｎｍ以下、導電層７０の積層数は数十層程度が求められ、このときのメモリホールは非常に高いアスペクト比の微細孔となる。
一般に、ＲＩＥ技術では、図２１に示すように、被エッチング層１００の加工が進行するにつれ、マスク層２００の開口部に隣接する角部（肩部）が、イオンによりスパッタされてテーパー形状になりやすい。また、スパッタされたマスク材料が開口部の側面に堆積することもある。
今後さらに大容量化が進み、被エッチング層１００の厚さが増大すると、ホールＨのアスペクト比が増大し、適切な形状のホール形成がますます困難になると予想される。
次に、図４〜図１０を参照して、実施形態のメモリホールの形成方法について説明する。
図４に示すように、基板１０上に、被エッチング層として積層体１００が形成される。基板１０は、例えば単結晶シリコン基板である。
基板１０の主面上に絶縁層（第２層）４０が形成され、その絶縁層４０上に、絶縁層４０とは異種材料の犠牲層（第１層）４１が形成される。以降、絶縁層４０と犠牲層４１とを交互に積層する工程が複数回繰り返され、複数の絶縁層４０と複数の犠牲層４１とを有する積層体１００が基板１０上に形成される。
絶縁層４０として例えばシリコン酸化膜（ＳｉＯ２膜）がＣＶＤ（Chemical Vapor Deposition）法で形成され、犠牲層４１として例えばシリコン窒化膜（ＳｉＮ膜）がＣＶＤ法で形成される。犠牲層４１は後の工程で除去され、その犠牲層４１が除去された空隙（スペース）には、ブロック絶縁膜３４、窒化膜６０、および導電層７０が形成される。
犠牲層４１は、絶縁層４０に対して高いエッチング選択比をもつものであればよく、シリコン窒化膜に限らない。例えば、犠牲層４１としてＣＶＤ法で多結晶シリコン膜を形成してもよい。
積層体１００上には、図５に示すように、マスク層８１が形成される。マスク層８１上には第１中間層８２が形成される。第１中間層８２上にはレジスト８３が形成される。
マスク層８１は、積層体１００（絶縁層４０および犠牲層４１）とは異種材料の層である。マスク層８１は、タングステン（Ｗ）と、ボロン（Ｂ）と、カーボン（Ｃ）を含む。マスク層８１におけるタングステンの組成比は、ボロンの組成比およびカーボンの組成比よりも高い。ここでの組成比はatomic percentを表す。
タングステンの組成比は５０atomic percentよりも高い。例えば、タングステンの組成比は６０atomic percent、ボロンの組成比は２０atomic percent、カーボンの組成比は２０atomic percentである。
マスク層８１は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成される。そのＣＶＤにおいて、タングステンソースガスとして、例えば、六フッ化タングステン（ＷＦ６）、六塩化タングステン（ＷＣｌ６）、ヘキサカルボニルタングステン（Ｗ（ＣＯ）６）などの無機系ガスが用いられる。
または、タングステンソースガスとして有機系ガスを用いることができる。その有機系ガスとして、例えば、Bis(cyclopentadienyl)tungsten(IV) dihydride（Ｃ１０Ｈ１２Ｗ）、Cyclopentadienyltungsten(II) tricarbonyl hydride（Ｃ８Ｈ６Ｏ３Ｗ）、Bis(tert-butylimino)bis(tert-butylamino)tungsten（（Ｃ４Ｈ９ＮＨ）２Ｗ（Ｃ４Ｈ９Ｎ）２）、Tetracarbonyl(1,5-cyclooctadiene)tungsten(0)（Ｃ１２Ｈ１２Ｏ４Ｗ）、Triamminetungsten(IV) tricarbonyl（（ＮＨ３）３Ｗ（ＣＯ）３）、Tungsten(0) pentacarbonyl-N-pentylisonitrile（（ＣＯ）５ＷＣＮ（ＣＨ２）４ＣＨ３）、Bis(isopropylcyclopentadienyl)tungsten(IV) dihydride（（Ｃ５Ｈ４ＣＨ（ＣＨ３）２）２ＷＨ２）、Bis(tert-butylimino)bis(dimethylamino)tungsten(VI)（（（ＣＨ３）３ＣＮ）２Ｗ（Ｎ（ＣＨ３）２）２）、Bis(butylcyclopentadienyl)tungsten(IV) diiodide（Ｃ１８Ｈ２６Ｉ２Ｗ）、Bis(cyclopentadienyl)tungsten(IV) dichloride（Ｃ１０Ｈ１０Ｃｌ２Ｗ）を用いることができる。
マスク層８１を形成するＣＶＤにおけるボロンソースガスとして、例えば、ジボラン（Ｂ２Ｈ６）、三フッ化ホウ素（ＢＦ３）、ペンタボラン（Ｂ５Ｈ９）を用いることができる。
マスク層８１を形成するＣＶＤにおけるカーボンソースガスとして、例えば、プロピレン（Ｃ３Ｈ６）、アセチレン（Ｃ２Ｈ２）、エチレン（Ｃ２Ｈ４）、メタン（ＣＨ４）を用いることができる。
第１中間層８２は、マスク層８１とは異種材料の層である。第１中間層８２は、例えば、アモルファスカーボンを主成分として含むアモルファスカーボン層、炭化ホウ素（ＢＣ）を主成分として含む炭化ホウ素層、窒化ホウ素（ＢＮ）を主成分として含む窒化ホウ素層、酸化シリコン（ＳｉＯ）を主成分として含む酸化シリコン層、窒化シリコン（ＳｉＮ）を主成分として含む窒化シリコン層、または、アモルファスシリコンを主成分として含むアモルファスシリコン層である。第１中間層８２は例えばプラズマＣＶＤ法で形成される。
レジスト８３は例えば塗布法で形成される。そのレジスト８３に対する露光および現像により、図６に示すように、レジスト８３に複数のホール８３ａが形成される。
そのホール８３ａが形成されたレジスト８３をマスクにしたＲＩＥ法により、図７に示すように、第１中間層８２がパターニングされる。複数のホール８２ａが第１中間層８２に形成される。例えば、第１中間層８２が酸化シリコン層である場合、フロロカーボンを含むガスおよび酸素を含むガスを使ってエッチングされる。
さらに、レジスト８３および第１中間層８２をマスクにしたＲＩＥ法により、図８に示すように、マスク層８１がパターニングされる。複数のホール８１ａがマスク層８１に形成される。このときのエッチングガスとして、例えばフッ素を含むガスが用いられる。マスク層８１のエッチング中に、レジスト８３は消失してもよい。
そして、マスク層８１をマスクにしたＲＩＥ法により、図９に示すように、積層体１００がパターニングされる。複数のメモリホールＭＨが積層体１００に形成される。
フッ素を含むガス（例えば、フロロカーボンまたはハイドロフロロカーボンを含むガス）を用いたＲＩＥ法により、積層体１００がエッチングされる。犠牲層４２と絶縁層４０に対してガスを切り替えずに、同じエッチングガスを用いて犠牲層４２と絶縁層４０が連続してエッチングされる。積層体１００のエッチング中に、第１中間層８２は消失してもよい。
実施形態によれば、積層体１００のエッチングマスクとして、タングステンとボロンとカーボンを含み、タングステンの組成比がボロンの組成比およびカーボンの組成比よりも高いマスク層８１を使っている。このようなマスク層８１は、積層体１００のエッチング中にホール８１ａ開口端の肩落ち（テーパー）が発生しにくい。
表１は、各種材料の膜に対するアルゴンイオンのエッチングレートの測定結果を表す。
Figure 0006489951
Ｗ膜、Ｂ膜、Ｃ膜、ＷＢ膜、ＷＣ膜、ＢＣ膜、Ｗを主成分とするＷＢＣ膜、Ｂを主成分とするＷＢＣ膜、およびＣを主成分とするＷＢＣ膜のそれぞれに対する、０°エッチングレートと、４５°エッチングレートを測定した。
Ｗ膜はタングステンの単層膜である。Ｂ膜はボロンの単層膜である。Ｃ膜はカーボンの単層膜である。ＷＢ膜はホウ化タングステンを主成分とし、カーボンは実質的に含まない。ＷＣ膜は炭化タングステンを主成分として、ボロンは実質的に含まない。ＢＣ膜は炭化ホウ素を主成分とし、タングステンを実質的に含まない。Ｗを主成分とするＷＢＣ膜は、上述した実施形態のマスク層８１に対応し、タングステン、ボロン、およびカーボンを含む膜であって、タングステンの組成比がボロンの組成比およびカーボンの組成比よりも高い。Ｂを主成分とするＷＢＣ膜は、タングステン、ボロン、およびカーボンを含む膜であって、ボロンの組成比がタングステンの組成比およびカーボンの組成比よりも高い。Ｃを主成分とするＷＢＣ膜は、タングステン、ボロン、およびカーボンを含む膜であって、カーボンの組成比がタングステンの組成比およびボロンの組成比よりも高い。
０°エッチングレートは、膜の表面に対して垂直にアルゴンイオンを入射させたときのエッチングレートの測定結果を表す。４５°エッチングレートは、膜の表面に対して垂直な方向（０°方向）から４５°傾斜した方向（４５°方向）からアルゴンイオンを入射させたときのエッチングレートの測定結果を表す。
ＲＩＥにおいて、エッチングレートはイオンの入射方向（角度）に依存し、例えば４５°方向から入射するイオンによるエッチングは垂直入射よりもエッチングレートが高い傾向があり、図２１に示すようなマスク層の肩落ち（テーパー）が発生しやすい。したがって、マスク層の肩落ち（テーパー）およびそれに起因するホール形状の劣化を抑えるには、４５°方向から入射するイオンに対してエッチング耐性が高いマスク層が有効である。
そこで、表１の測定結果を見ると、Ｗを主成分とするＷＢＣ膜が、最も４５°エッチングレートが低いことがわかる。
すなわち、タングステン、ボロン、およびカーボンを含み、タングステンの組成比がボロンの組成比およびカーボンの組成比よりも高いマスク層８１を使うことで、マスク層８１の肩落ち（テーパー）を抑制できる。
したがって、実施形態によれば、ホール８１ａの閉塞などを抑制し、基板１０の主面に対して略垂直方向に積層体１００のエッチングを進めることができ、深さ方向での直径ばらつきを抑えたストレート形状の側壁をもつメモリホールＭＨを形成しやすい。適正な形状のメモリホールＭＨは、例えば、積層方向におけるメモリセル特性のばらつきを抑えることができる。
また、タングステンの単層膜（Ｗ膜）は結晶化しやすい。結晶化した膜は多数の結晶粒界をもつ。そのようなＷ膜をマスク層８１として使うと、結晶粒界に沿ってエッチングが進行したり、結晶の向きによってエッチングレートに差が出てエッチングにバラツキが現れる可能性があるので、ホール８１ａの側面に結晶粒界の形状を反映した微細凹凸が現れやすい。これは、微細パターニングの妨げになり得る。
前述した実施形態のマスク層８１は、実質的に非晶質である。ここで、実質的に非晶質とは、非結晶、または結晶粒径が１００ｎｍより小さい微結晶であることを表す。また、実質的に非晶質とは、ＲＨＥＥＤ（Reflection High Energy Electron Diffraction）等の電子線回折やＸ線回折に代表される回折測定で、散漫（ブロード）な回折強度、換言すればハローピークが観測されるものであればよく、非晶質の不完全さに起因する金属間化合物微結晶からの回折線が現れてもよい。さらに、マスク層８１の全体が非晶質でなくてもよく、マスク層８１は結晶質の薄膜の一部が非晶質化した構造であってもよい。
マスク層８１は、ウェーハが加熱された状態でＣＶＤ法で形成されるが、そのときのウェーハ温度は１０００℃以下であり、この温度ではマスク層８１は実質的に結晶化しない。マスク層８１に対して、成膜工程の後、一般的なファーネスアニール炉やＲＴＡ（rapid thermal anneal）、ＦＬＡ（flash lamp anneal）、マイクロ波アニール、ＵＶ（ultraviolet）照射、ＥＢ（electron beam）照射等の熱および電磁波処理により、膜を改質してもよい。
マスク層８１はスパッタ法で形成することもできる。マスク層８１を形成する方法として、ＣＶＤ法はスパッタ法よりも成膜速度が速く、量産性に優れる。
マスク層８１に主成分として含まれる金属であるタングステンは、半導体プロセスでよく使われる金属の中でもイオンによるスパッタリング率が低いグループに属する。同様の観点から、マスク層８１に主成分として含まれる金属としては、タングステン以外にも、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、またはイリジウムを用いることができる。
すなわち、マスク層８１は、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の金属と、ボロンと、炭素とを含む。なおかつ、マスク層８１における金属の組成比は、ボロンの組成比および炭素の組成比よりも高い。
タングステン以外の上記金属を、ボロンおよびカーボンよりも高い組成比で含むマスク層８１についても、表１と同様の結果を得られる。すなわち、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の金属と、ボロンと、炭素とを含み、なおかつ、金属の組成比がボロンの組成比および炭素の組成比よりも高いマスク層８１は、４５°エッチングレートが低く、肩落ちしにくい。
上記金属の中でも、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、およびニオブは、半導体プロセスでの適用実績が有り、致命的な汚染リスクの可能性が低いことから、他の金属よりも望ましい。
中でも、特にタングステンは、その抵抗の低さおよび融点の高さから、メモリセルＭＣの導電層（制御電極）７０や、導電材ＬＩとして使われることもあり、マスク層８１に含まれる金属として同じタングステンを選択することでプロセス制御や管理が容易になり、量産性の向上が期待できる。
なお、マスク層８１を形成するときのＣＶＤのソースガスに起因した元素が、上記金属、ボロン、およびカーボン以外にマスク層８１に含まれても、それら元素は微量であり、マスク層８１の特性には影響しない。
マスク層８１を加工するときのエッチングガスに対して、レジスト８３の消費量が大きい場合、レジスト８３の膜厚を厚くすることが考えられるが、レジスト８３の厚膜化はリソグラフィの解像限界から制限がある。そこで、上記実施形態のように、マスク層８１とレジスト８３との間に第１中間層８２を形成し、その第１中間層８２をマスク層８２の加工マスクとして使うことが望ましい。
また、図２０に示すように、積層体１００とマスク層８１との間に、金属窒化物を含む膜８５を形成すると、積層体１００とマスク層８１との密着性を高くすることができる。その膜８５として、マスク層８１に含まれる金属（例えばタングステン）と同じ金属（例えばタングステン）の窒化膜を用いることができる。
または、マスク層８１自体に窒素をさらに含ませることで、マスク層８１と積層体１００との密着性を高くすることができる。
また、積層体１００の絶縁層４０はシリコン酸化膜であり、犠牲層４１はシリコン窒化膜であり、ともにシリコンを含む化合物である。そのため、マスク層８１にシリコンをさらに含ませることでも、マスク層８１と積層体１００との密着性を高くすることができる。
図１８に示すように、積層体１００とマスク層８１との間に、第２中間層８４を形成してもよい。第２中間層８４は、積層体１００（絶縁層４０および犠牲層４１）、およびマスク層８１とは異種材料の層である。第２中間層８４は、例えば、アモルファスカーボンを主成分として含むアモルファスカーボン層、炭化ホウ素（ＢＣ）を主成分として含む炭化ホウ素層、窒化ホウ素（ＢＮ）を主成分として含む窒化ホウ素層、または、アモルファスシリコンを主成分とするアモルファスシリコン層である。第２中間層８４は例えばプラズマＣＶＤ法で形成される。
マスク層８１だけでは積層体１００のエッチングマスクとして厚さが不足する場合に、第２中間層８４も積層体１００加工のためのマスクとして機能する。金属を含むマスク層８１の厚膜化により膜ストレスの増大が懸念されると、マスク層８１の厚膜化が難しくなる場合があり得る。マスク層８１自体を厚膜化しなくても、金属を含まない第２中間層８４は積層体１００加工のためのマスクとして、マスク層８１の厚さ不足を補うことができる。
また、積層体１００とマスク層８１との間に形成された第２中間層８４が積層体１００から容易に剥離できれば、その上のマスク層８１もリフトオフされ容易に積層体１００上から除去できる。
図１９に示すように、積層体１００とマスク層８１との間に第２中間層８４を形成し、なおかつ、マスク層８１とレジスト８３との間に第１中間層８２を形成してもよい。
以上説明したマスク層８１を使ったドライエッチング（ＲＩＥ）により、図１０に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、積層体１００の積層方向（Ｚ方向）に延び、積層体１００を貫通して基板１０に達する。
メモリホールＭＨ内には、図１１およびその一部の拡大図である図１２に示すように、積層膜８０、半導体膜２０、およびコア膜５０が形成される。積層膜８０は、図１２に示すように、カバー絶縁膜３３と、電荷蓄積膜３２と、トンネル絶縁膜３１とを含む。
まず、メモリホールＭＨの側面に、カバー絶縁膜３３として例えばシリコン酸化膜（ＳｉＯ２膜）がＡＬＤ（Atomic Layer Deposition）法により形成される。カバー絶縁膜３３は、メモリホールＭＨの底にも形成される。
そのカバー絶縁膜３３の内側に、電荷蓄積膜３２として、例えば、シリコン窒化膜（ＳｉＮ膜）がＡＬＤ法により形成される。電荷蓄積膜３２は、電荷をトラップできる膜であればよく、例えば、ハフニウム酸化膜（ＨｆＯｘ膜）、アルミニウム酸化膜（ＡｌＯｘ膜）、アルミニウム窒化膜（ＡｌＮ膜）を用いてもよい。または、電荷蓄積膜３２は、シリコン窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、およびアルミニウム窒化膜の少なくとも２つを含む積層膜であってもよい。
電荷蓄積膜３２の内側に、トンネル絶縁膜３１として、例えば、シリコン酸化膜（ＳｉＯ２膜）がＡＬＤ法により形成される。
積層膜８０の内側には空洞が残され、その空洞の下のメモリホールＭＨの底に堆積した積層膜８０の一部は例えばＲＩＥ法により除去される。この後、トンネル絶縁膜３１の側面に半導体膜２０を形成する。
半導体膜２０は、図１１に示すようにメモリホールＭＨの底にも形成され、基板１０に接する。半導体膜２０として、例えば、シリコン膜がＣＶＤ法で形成される。
半導体膜２０の内側には空洞が残され、その空洞にコア膜５０として例えばシリコン酸化膜（ＳｉＯ２膜）が埋め込まれる。
次に、図１３に示すように、積層体１００に溝９１を形成する。この溝９１を形成するときも、メモリホールＭＨを形成するときと同様のマスク層８１を用いた同様のＲＩＥ法で形成することができる。すなわち、マスク層８１にはホールではなく溝が形成され、そのマスク層８１を用いたＲＩＥ法により、積層体１００に溝を形成することができる。このときも、マスク層８１の肩落ち（テーパー）を抑制することができる。
溝９１は、積層体１００の積層方向（Ｚ方向）に延び、積層体１００を貫通して基板１０に達する。また、溝９１は、紙面奥行き方向（Ｘ方向）に延び、積層体１００をＹ方向に分離する。
次に、溝９１を通じて供給される例えば熱燐酸を用いたウェットエッチングにより、犠牲層４１を除去する。犠牲層４１の除去により、図１４に示すように、絶縁層４０の間に空隙（またはスペース）９２が形成される。カバー絶縁膜３３は、このエッチングのとき、電荷蓄積膜３２を保護する。
さらに、ウェットエッチングにより、カバー絶縁膜３３の一部も除去する。空隙９２に面していたカバー絶縁膜３３が、図１５の拡大図に示すように除去され、空隙９２に電荷蓄積膜３２が露出する。
カバー絶縁膜３３を除去するときのエッチングレートを、犠牲層４１を除去するときのエッチングレートよりも低く制御することで、電荷蓄積膜３２のエッチングダメージを抑制することができる。
次に、図１６に示すように、空隙９２の内壁にブロック絶縁膜３４を形成する。ブロック絶縁膜３４として、例えば、シリコン酸化膜（ＳｉＯ２膜）がＡＬＤ法により形成される。または、ブロック絶縁膜３４は、シリコン酸化膜とシリコン窒化膜との積層膜でもよい。または、ブロック絶縁膜３４は、アルミニウム酸化膜（ＡｌＯｘ膜）、ハフニウム酸化膜（ＨｆＯｘ膜）、ランタンアルミニウム酸化膜（ＬａＡｌＯｘ膜）などのHigh-k膜でもよい。さらには、ブロック絶縁膜３４は、上記High-k膜とシリコン酸化膜との積層膜でもよい。なお、トンネル絶縁膜３１にも、上記High-k膜を用いることができる。
ブロック絶縁膜３４は、空隙９２に露出する絶縁層４０の上面、下面、および電荷蓄積膜３２に沿ってコンフォーマルに形成される。
次に、図１２に示すように、ブロック絶縁膜３４の内側に、例えば、ＣＶＤ法により、窒化チタン膜（ＴｉＮ膜）６０が形成される。窒化チタン膜６０は、ブロック絶縁膜３４に沿ってコンフォーマルに形成される。
窒化チタン膜６０の内側には空隙９２が残されている。その空隙９２内に図３に示すように導電層７０が形成される。
導電層７０として、例えば、フッ化タングステン（ＷＦ６）ガスを用いたＣＶＤ法により、タングステン層が空隙９２に埋め込まれる。または、導電層７０として、例えば、フッ化モリブデン（ＷＭｏ６）ガスを用いたＣＶＤ法により、モリブデン層が空隙９２に埋め込まれる。
ブロック絶縁膜３４と導電層７０との間に窒化チタン膜６０を介在させることで、導電層７０をブロック絶縁膜３４に直接形成する場合に比べて、導電層７０と窒化チタン膜６０との密着性を高くできる。
また、窒化チタン膜６０は、導電層７０に含まれる金属（タングステンまたはモリブデン）のメモリ膜３０側への拡散を防止するバリア層として機能する。
ブロック絶縁膜３４と導電層７０との間には、窒化チタン膜以外にも、例えば、窒化タンタル膜（ＴａＮ膜）、タンタルアルミニウム窒化膜（ＴａＡｌＮ膜）、チタンシリコン窒化膜（ＴｉＳｉＮ膜）などの窒化膜を介在させてもよい。
導電層７０のソースガスは、図１４に示す溝９１を通じて空隙９２に入り込む。そのとき、溝９１に露出する絶縁層４０の側面４０ａにも、導電層７０の材料膜（金属膜）が堆積形成される。その後、その絶縁層４０の側面４０ａの金属膜は除去され、その金属膜を通じた異なるレイヤーの導電層７０間の短絡は遮断される。
また、導電層７０を形成する前に空隙９２の内壁に沿ってコンフォーマルに形成される窒化チタン膜６０は、絶縁層４０の側面４０ａにも形成され、異なるレイヤーの窒化チタン膜６０は絶縁層４０の側面４０ａに形成された部分を介して連続する。窒化チタン膜６０の後に形成される導電層７０は窒化チタン膜６０に接するため、導電性の窒化チタン膜６０を通じて、異なるレイヤーの導電層７０間が短絡してしまっている。そこで、絶縁層４０の側面４０ａに形成された窒化チタン膜６０も除去され、窒化チタン膜６０の縦方向（積層方向）のつながりを分断する。これにより、窒化チタン膜６０を介した異なるレイヤーの導電層７０間の短絡が遮断される。
その後、溝９１内に、図２に示すように、絶縁膜４２を介して導電材ＬＩが形成される。絶縁膜４２は溝９１の側面および底にコンフォーマルに形成される。溝９１の底の絶縁膜４２は例えばＲＩＥ法で除去され、溝９１の底に基板１０が露出する。その後、溝９１内における絶縁膜４２の内側に導電材ＬＩが形成され、導電材ＬＩの下端は基板１０に接する。さらにその後、図１に示すビット線ＢＬ、ソース層ＳＬなどが形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、２０…半導体膜、３０…メモリ膜、４０…第２層（絶縁層）、４１…第１層（犠牲層）、７０…導電層、８１…マスク層、８２…第１中間層、８３…レジスト、８４…第２中間層、１００…積層体

Claims (14)

  1. タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の金属と、ボロンと、炭素とを全て含み、前記金属の組成比が前記ボロンの組成比および前記炭素の組成比よりも高いマスク層を、複数の第１層と、前記第１層とは異種材料であって、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体である被エッチング層上に形成する工程と、
    前記マスク層をパターニングする工程と、
    前記パターニングされたマスク層を用いて前記被エッチング層をドライエッチングし、前記被エッチング層にホールまたは溝を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 前記マスク層は、窒素をさらに含む請求項１記載の半導体装置の製造方法。
  3. 前記マスク層は、シリコンをさらに含む請求項１または２に記載の半導体装置の製造方法。
  4. 前記被エッチング層はシリコンを含み、
    フッ素を含むガスを用いて前記被エッチング層をエッチングする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１層はシリコン窒化膜であり、前記第２層はシリコン酸化膜である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記ホールまたは前記溝を通じたエッチングにより、前記第１層を除去し、前記第２層の間に空隙を形成する工程と、
    前記空隙に導電層を形成する工程と、
    をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記被エッチング層と前記マスク層との間に設けられる金属窒化物を含む膜を形成する工程をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
  8. 前記マスク層上に、前記マスク層とは異種材料の第１中間層を形成する工程をさらに備え、
    前記第１中間層をマスクにしたエッチングにより、前記マスク層はパターニングされる請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
  9. 前記被エッチング層と前記マスク層との間に設けられ、前記被エッチング層および前記マスク層とは異種材料の第２中間層を形成する工程をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記第１中間層は、カーボン層、炭化ホウ素、窒化ホウ素、酸化シリコン、窒化シリコン、またはアモルファスシリコンを主成分として含む請求項８記載の半導体装置の製造方法。
  11. 前記第２中間層は、カーボン層、炭化ホウ素、窒化ホウ素、またはアモルファスシリコンを主成分として含む請求項９記載の半導体装置の製造方法。
  12. 前記マスク層を、ＣＶＤ（Chemical Vapor Deposition）法で形成する請求項１〜１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記マスク層を、前記金属を含むソースガスと、前記ボロンを含むソースガスと、前記炭素を含むソースガスとを用いたＣＶＤ法で形成する請求項１２記載の半導体装置の製造方法。
  14. 前記マスク層は、実質的に非晶質である請求項１〜１３のいずれか１つに記載の半導体装置の製造方法。
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