TWI569375B

TWI569375B - 記憶元件及其製造方法

Info

Publication number: TWI569375B
Application number: TW104109416A
Authority: TW
Inventors: 楊儒興
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-03-24
Filing date: 2015-03-24
Publication date: 2017-02-01
Also published as: TW201635441A

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，為了達到降低成本、簡化製程步驟以及節省晶片面積的需求，將記憶胞陣列區與周邊電路區的元件整合在同一晶片上已然逐漸成為一種趨勢。然而，隨著記憶元件的深寬比愈來愈高，由於記憶胞陣列區與周邊電路區之間的圖案密度不同，因此，容易導致微負載效應(Micro-loading Effect)的發生。所謂微負載效應泛指在進行蝕刻製程時，由於圖案密度不同，而導致半導體元件的尺寸產生偏差。舉例來說，在圖案密度較低的周邊電路區便容易出現子溝渠(Sub-trench)的缺陷，而子溝渠的缺陷將會造成後續製程裕度(Window)的困難。因此，如何解決記憶胞陣列區與周邊電路區之間的微負載效應，並改善周邊電路區之子溝渠缺陷的問題，將變成相當重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可解決記憶胞陣列區與周邊電路區之間的微負載效應，並改善周邊電路區之子溝渠缺陷的問題。

本發明提供一種記憶元件包括基底、第一堆疊結構以及多數個第二堆疊結構。基底具有第一區與第二區。第一堆疊結構位於第一區的基底上。第一堆疊結構包括多數個第一導體層以及多數個第一介電層。第一導體層與第一介電層相互堆疊。多數個第二堆疊結構位於第二區的基底上。每一第二堆疊結構包括多數個第二導體層以及多數個第二介電層。第二導體層與第二介電層相互堆疊。上述第一堆疊結構的側壁與第二堆疊結構的側壁分別為凹凸表面。

在本發明的一實施例中，上述第一堆疊結構與第二堆疊結構的側壁的輪廓包括至少兩個垂直切線。

在本發明的一實施例中，更包括底介電結構，其位於基底與第一堆疊結構之間以及基底與第二堆疊結構之間。上述底介電結構具有主體部、第一突出部以及多數個第二突出部。第一突出部自主體部延伸，且位於主體部與第一堆疊結構之間。而第二突出部自主體部延伸，且分別位於主體部與第二堆疊結構之間。鄰近上述第一堆疊結構之主體部的頂面與遠離第一堆疊結構之主體部的頂面之間的距離小於100Å。

在本發明的一實施例中，鄰近第一堆疊結構之主體部的頂面與遠離第一堆疊結構之主體部的頂面之間的距離為10Å至100Å。

本發明提供一種記憶元件包括基底、第一堆疊結構、多數個第二堆疊結構以及底介電結構。基底具有第一區與第二區。第一堆疊結構位於第一區的基底上。第一堆疊結構包括多數個第一導體層以及多數個第一介電層。第一導體層與第一介電層相互堆疊。多數個第二堆疊結構位於第二區的基底上。每一第二堆疊結構包括多數個第二導體層以及多數個第二介電層。第二導體層與第二介電層相互堆疊。底介電結構位於基底與第一堆疊結構之間以及基底與第二堆疊結構之間。上述底介電結構具有主體部、第一突出部以及多數個第二突出部。第一突出部自主體部延伸，且位於主體部與第一堆疊結構之間。而第二突出部自主體部延伸，且分別位於主體部與第二堆疊結構之間。上述第一堆疊結構之頂面與鄰近第一堆疊結構之主體部的頂面之間的距離為上述第二堆疊結構之頂面與鄰近第二堆疊結構之主體部的頂面之間的距離的1倍至1.1倍。

在本發明的一實施例中，更包括電荷儲存層以及第三導體層。電荷儲存層覆蓋第一堆疊結構與第二堆疊結構的表面。第三導體層覆蓋電荷儲存層的表面。

本發明提供一種記憶元件的製造方法，其步驟如下。提供基底。基底具有第一區與第二區。於基底上形成底介電層。底介電層橫越第一區與第二區。於底介電層上形成堆疊層。堆疊層包括多數個第一導體層以及多數個第一介電層。第一導體層與第一介電層相互堆疊。對堆疊層進行蝕刻製程，移除部分堆疊層，以於第一區的基底上形成第一堆疊結構，且於第二區的基底上形成多數個第二堆疊結構。蝕刻製程包括多數次第一蝕刻步驟與多數次第二蝕刻步驟。第一蝕刻步驟與第二蝕刻步驟交替進行。

在本發明的一實施例中，上述第一蝕刻步驟包括移除部分第一導體層。上述第二蝕刻步驟包括移除部分第一介電層。第一蝕刻步驟與第二蝕刻步驟所使用的反應氣體不同。

在本發明的一實施例中，更包括於第一堆疊結構與第二堆疊結構上形成電荷儲存層。於電荷儲存層上形成第二導體層。

在本發明的一實施例中，在進行上述蝕刻製程時，更包括移除部分底介電層，以形成底介電結構。底介電結構具有主體部、第一突出部以及多數個第二突出部。第一突出部自主體部延伸，且位於主體部與第一堆疊結構之間。而第二突出部自主體部延伸，且分別位於主體部與第二堆疊結構之間。

基於上述，本發明之記憶元件的製造方法可交替進行第一蝕刻步驟與第二蝕刻步驟，以交替移除導體層與介電層。因此，本發明之具有多數個導體層以及多數個介電層的堆疊層可依序地被移除，藉此降低記憶胞陣列區與周邊電路區之間的微負載效應。如此一來，本發明便可改善周邊電路區之子溝渠缺陷的問題，以增加後續製程的裕度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基底

102‧‧‧底介電層

102a‧‧‧主體部

102b‧‧‧第一突出部

102c‧‧‧第二突出部

103‧‧‧底介電結構

104‧‧‧堆疊層

104a‧‧‧第一堆疊結構

104b‧‧‧第二堆疊結構

106、106a、106b、114‧‧‧導體層

108、108a、108b‧‧‧介電層

110a、110b、110c、110d‧‧‧圖案化的罩幕層

112‧‧‧電荷儲存層

d、H1、H2‧‧‧距離

P‧‧‧部分

R1‧‧‧第一區

R2‧‧‧第二區

T1、T2‧‧‧厚度

W1、W2‧‧‧寬度

BCD1、BCD2、BCD3、BCD4‧‧‧底部關鍵尺寸

MCD1、MCD2、MCD3、MCD4‧‧‧中間關鍵尺寸

TCD1、TCD2、TCD3、TCD4‧‧‧頂部關鍵尺寸

圖1A至圖1C為本發明實施例之記憶元件的製造流程的剖面示意圖。

圖2A至圖2B分別為圖1B之部分堆疊結構P的放大示意圖。

請參照圖1A，首先，提供基底100。基底100具有第一區R1與第二區R2。在本實施例中，第一區R1可例如是周邊電路區，而第二區R2可例如是記憶胞陣列區。基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

接著，於基底100上形成底介電層102。底介電層102橫越第一區R1與第二區R2。底介電層102的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。底介電層102的厚度可例如是200Å至5000Å。在一實施例中，底介電層102可例如是底氧化層(Bottom Oxide Layer，BOX)。

然後，於底介電層102上形成堆疊層104。堆疊層104包括多數個導體層106以及多數個介電層108。導體層106與介電層108相互堆疊。在一實施例中，導體層106的材料可包括是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法來形成，導體層106的厚度可例如是200Å至1000Å。介電層108的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成，介電層108的厚度可例如是200Å至1000Å。雖然，圖1A僅繪示5層的導體層106以及5層的介電層108，但本發明不以此為限，在其他實施例中，導體層106的數目可例如是8層、16層、32層或更多層。同樣地，介電層108配置於相鄰兩個導體層106之間，因此，介電層108亦可例如是8層、16層、32層或更多層。

接著，於堆疊層104上形成圖案化的罩幕層110a、110b。圖案化的罩幕層110a、110b可例如是先進圖案化薄膜(Advanced Patterning Film，APF)、氮化層或其組合。先進圖案化薄膜(APF)的材料包括含碳材料，而含碳材料可例如是非晶碳。在本實施例中，可以在堆疊層104上先形成氮化層，再形成先進圖案化薄膜(APF)。

請參照圖1A與圖1B，以圖案化的罩幕層110a、110b為罩幕，對堆疊層104進行蝕刻製程，移除部分底介電層102以及部分堆疊層104，以形成第一堆疊結構104a、多數個第二堆疊結構104b以及底介電結構103。由於在進行上述蝕刻製程時，會耗損部分圖案化的罩幕層110a、110b，所以，會在第一堆疊結構104a上形成圖案化的罩幕層110c，且同時在第二堆疊結構104b上形成圖案化的罩幕層110d(如圖1B所示)。在本實施例中，圖案化的罩幕層110c、110d的厚度可例如是200Å至2000Å。

第一堆疊結構104a位於第一區R1的基底100上。第一堆疊結構104a包括多數個導體層106a以及多數個介電層108a。導體層106a與介電層108a相互堆疊。第二堆疊結構104b位於第二區R2的基底100上。每一第二堆疊結構104b包括多數個導體層106b以及多數個介電層108b。導體層106b與介電層108b相互堆疊。底介電結構103位於基底100與第一堆疊結構104a之間以及基底100與第二堆疊結構104b之間。詳細地說，底介電結構103具有主體部102a、第一突出部102b以及多數個第二突出部102c。第一突出部102b自主體部102a延伸，位於主體部102a與第一堆疊結構104a之間，而第二突出部102c自主體部102a延伸，分別位於主體部102a與第二堆疊結構104b之間。關於本實施例之記憶元件的結構，於後續段落再詳細說明之，於此便不再詳述。

值得注意的是，上述蝕刻製程包括多數次第一蝕刻步驟與多數次第二蝕刻步驟。第一蝕刻步驟是用以移除部分導體層106；第二蝕刻步驟是用以移除部分介電層108，而第一蝕刻步驟與第二蝕刻步驟是交替進行。具體來說，在移除部分堆疊層104 時，其是依序進行第一蝕刻步驟、第二蝕刻步驟、第一蝕刻步驟、第二蝕刻步驟等，以依序移除部分導體層106、部分介電層108、部分導體層106、部分介電層108等。接著，再利用第二蝕刻步驟來移除部分底介電層102，以暴露第一突出部102b以及第二突出部102c的側壁。在一實施例中，上述第一蝕刻步驟與上述第二蝕刻步驟所使用的反應氣體不同。

在本實施例中，上述蝕刻製程是交替進行第一蝕刻步驟與第二蝕刻步驟，以交替移除部分導體層106與部分介電層108。由於第一蝕刻步驟是用以移除導體層106，而第二蝕刻步驟則是用以移除介電層108，因此，本實施例可完全移除未被圖案化的罩幕層110a、110b遮蔽的部分導體層106與部分介電層108。換言之，即便第一區R1(可例如是記憶胞陣列區)與第二區R2(可例如是周邊電路區)之間的圖案密度不同，利用上述蝕刻製程來移除高深寬比的堆疊層，可降低記憶胞陣列區與周邊電路區之間的微負載效應。如此一來，本發明便可改善周邊電路區之子溝渠缺陷的問題，以增加後續製程的裕度。

在本實施例中，蝕刻製程可例如是乾式蝕刻。乾式蝕刻可例如是反應性離子蝕刻(RIE)。第一蝕刻步驟可例如是利用流量200sccm至400sccm的HBr與流量7.5sccm至20sccm的O₂，在壓力10至70mTorr，源極電源(Source Power，Ws)為400W至1200W，偏極電源功率(Bias Power，Wb)為100W至800W下進行。第二蝕刻步驟可例如是利用流量100sccm至300sccm的 CF₄、流量100sccm至300sccm的CHF₃、流量10sccm至300sccm的CH₂F₂、流量100sccm至500sccm的N₂以及流量5sccm至20sccm的O₂，在壓力10mTorr至50mTorr，源極電源(Source Power，Ws)為400W至1200W，偏極電源功率(Bias Power，Wb)為100W至800W，電漿頻率(Plasma Frequency)為200Hz至1000Hz下進行。

接著，請參照圖1C，於第一堆疊結構104a與第二堆疊結構104b上形成電荷儲存層112。電荷儲存層112沿著第一堆疊結構104a與第二堆疊結構104b的表面共形地形成。在一實施例中，電荷儲存層112可例如是由氧化層/氮化層/氧化層(Oxide-Nitride-Oxide,ONO)所構成的複合層，此複合層可為三層或更多層，本發明並不限於此，其形成方法可以是化學氣相沈積法、熱氧化法等。

然後，於電荷儲存層112上形成導體層114。在一實施例中，位於第二區R2(可例如是記憶胞陣列區)中的導體層114可例如是字元線(Word Line，WL)；而第二堆疊結構104b可例如是位元線(Bit Line，BL)。但本發明不限於此，在其他實施例中，第二堆疊結構104b可例如是字元線，而導體層114可例如是位元線。導體層114的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法。導體層114的厚度可例如是200Å至3000Å。

圖2A至圖2B分別為圖1B之部分堆疊結構P的放大示意圖。

請參考圖1B、圖2A以及圖2B，本發明提供一種記憶元件包括基底100、第一堆疊結構104a、多數個第二堆疊結構104b以及底介電結構102。基底100具有第一區R1與第二區R2。在本實施例中，第一區R1可例如是周邊電路區，而第二區R2可例如是記憶胞陣列區。第一堆疊結構104a位於第一區R1的基底100上。多數個第二堆疊結構104b位於第二區R2的基底100上。底介電結構102位於基底100與第一堆疊結構104a之間以及基底100與第二堆疊結構104b之間。詳細地說，底介電結構103具有主體部102a、第一突出部102b以及多數個第二突出部102c。第一突出部102b自主體部102a延伸，位於主體部102a與第一堆疊結構104a之間，而第二突出部102c自主體部102a延伸，分別位於主體部102a與第二堆疊結構104b之間。在本實施例中，鄰近第一堆疊結構104a之主體部102a的頂面與遠離第一堆疊結構104a之主體部102a的頂面之間的距離d可小於100Å。此距離d可例如是10Å至100Å。相較於先前技術中的子溝渠缺陷，本發明之第一區R1(可例如是周邊電路區)中的鄰近第一堆疊結構104a之主體部102a的頂面的凹陷程度較小，故可增加後續製程的裕度。

在一實施例中，第一區R1可例如是周邊電路區，而第二區R2可例如是記憶胞陣列區。而位於第一區R1中的第一堆疊結構104a的底部寬度W1大於位於第二區R2中的第二堆疊結構104b的底部寬度W2。在本實施例中，第一堆疊結構104a的底部寬度W1可例如是第二堆疊結構104b的底部寬度W2的10倍至500倍。

值得注意的是，上述蝕刻製程是交替進行第一蝕刻步驟與第二蝕刻步驟，以交替移除部分導體層106與部分介電層108。由於第一蝕刻步驟與第二蝕刻步驟的蝕刻條件(Recipe)不同，因此，在巨觀上，第一堆疊結構104a的側壁的輪廓與第二堆疊結構104b的側壁的輪廓皆可視為是兩個垂直切線。

另一方面，在微觀上，第一堆疊結構104a的側壁的輪廓與第二堆疊結構104b的側壁分別具有凹凸表面。換言之，第一堆疊結構104a的側壁的輪廓與第二堆疊結構104b的側壁的輪廓皆可例如是鋸齒狀(Zig-Zag)、啞鈴形、瓦楞紙狀或其組合。

詳細地說，以第二堆疊結構104b為例，如圖2A所示，第二堆疊結構104b之介電層108b具有第一頂部關鍵尺寸TCD1、第一中間關鍵尺寸MCD1以及第一底部關鍵尺寸BCD1。由於介電層108b的形狀可例如是蛋形，因此，第一中間關鍵尺寸MCD1大於第一頂部關鍵尺寸TCD1，且第一中間關鍵尺寸MCD1大於第一底部關鍵尺寸BCD1。在一實施例中，介電層108b的側壁可以是弧形。但本發明不限於此，在其他實施例中，介電層108b的側壁亦可以是角形。另一方面，導體層106b具有第二頂部關鍵尺寸TCD2、第二中間關鍵尺寸MCD2以及第二底部關鍵尺寸BCD2。由於導體層106b的形狀可例如是矩形，因此，第二中間關鍵尺寸MCD2等於第二頂部關鍵尺寸TCD2，且第二中間關鍵尺寸MCD2等於第二底部關鍵尺寸BCD2。由圖2A可知，第一中間關鍵尺寸MCD1大於第二中間關鍵尺寸MCD2，因此，第二堆疊結構104b的側壁的輪廓呈現啞鈴形。在一實施例中，第一中間關鍵尺寸MCD1可例如是10nm至100nm；而第二中間關鍵尺寸MCD2可例如是10nm至100nm。

在另一實施例中，如圖2B所示，第二堆疊結構104b之介電層108b具有第三頂部關鍵尺寸TCD3、第三中間關鍵尺寸MCD3以及第三底部關鍵尺寸BCD3。由於介電層108b的形狀可例如是蛋形，因此，第三中間關鍵尺寸MCD3大於第三頂部關鍵尺寸TCD3，且第三中間關鍵尺寸MCD3大於第三底部關鍵尺寸BCD3。同樣地，在一實施例中，介電層108b的側壁可以是弧形。但本發明不限於此，在其他實施例中，介電層108b的側壁亦可以是角形。另一方面，導體層106b具有第四頂部關鍵尺寸TCD4、第四中間關鍵尺寸MCD4以及第四底部關鍵尺寸BCD4。由於導體層106b的形狀可例如是沙漏形，因此，第四中間關鍵尺寸MCD4小於第四頂部關鍵尺寸TCD4，且第四中間關鍵尺寸MCD4小於第四底部關鍵尺寸BCD4。由圖2B可知，第三中間關鍵尺寸MCD3大於第四中間關鍵尺寸MCD4，因此，第二堆疊結構104b的側壁的輪廓呈現瓦楞紙狀。在一實施例中，第三中間關鍵尺寸MCD3可例如是10nm至100nm；而第四中間關鍵尺寸MCD4可例如是10nm至100nm。此外，在本實施例中，第一堆疊結構104a亦具有與上述第二堆疊結構104b相似的側壁輪廓，於此便不再詳述。

請回頭參照圖1B，在本實施例中，第一堆疊結構104a之頂面與鄰近第一堆疊結構104a之主體部102a的頂面之間的距離H1可例如是5000A至20000A；第二堆疊結構104b之頂面與鄰近第二堆疊結構104b之主體部102a的頂面之間的距離H2可例如是5000A至20000A。上述距離H1可例如是距離H2的1倍至1.1倍。另一方面，第一突出部102b的厚度T1可例如是2000A至5000A；第二突出部102c的厚度T2可例如是2000A至5000A。上述第一突出部102b的厚度T1可例如是第二突出部102c的厚度T2的1倍至2倍。

綜上所述，本發明之記憶元件的製造方法可交替進行第一蝕刻步驟與第二蝕刻步驟，以交替移除導體層與介電層。所以，本發明之具有多數個導體層以及多數個介電層的堆疊層可依序地被移除，藉此降低記憶胞陣列區與周邊電路區之間的微負載效應。因此，在一實施例中，記憶元件之鄰近第一堆疊結構之主體部的頂面與遠離第一堆疊結構之主體部的頂面之間的距離可小於100Å。另一方面，在一實施例中，記憶元件之第一堆疊結構之頂面與鄰近所述第一堆疊結構之主體部的頂面之間的距離可以是第二堆疊結構之頂面與鄰近所述第二堆疊結構之主體部的頂面之間的距離的1倍至1.1倍。如此一來，本發明便可改善周邊電路區之子溝渠缺陷的問題，以增加後續製程的裕度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。