TWI543272B - 具有基底穿孔（ｔｓｖ）中介層之半導體封裝以及製造該半導體封裝的方法 - Google Patents

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TWI543272B
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崔允碩
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Description

具有基底穿孔(TSV)中介層之半導體封裝以及製造該半導體封裝的方法 【相關申請案】
本申請案依據35 USC § 119規定主張2011年2月17日於韓國智財局申請的韓國專利申請案第10-2011-0014145號的優先權，其揭露內容在此併入本文參考。
本揭露有關於半導體封裝，且更特別是有關於一種包括基底穿孔(through substrate via,TSV)中介層之半導體封裝及製造半導體封裝的方法。
隨著電子工業的發展，輕薄、小型、快速及高效能電子產品能以低價格提供。根據電子產業的近期趨勢，將多數個半導體晶片或半導體封裝施行於單一封裝的半導體裝置引起許多注意。已著手此種半導體裝置之各種微型化及高整合之各項研究。
本文揭露一種半導體封裝，其包括下半導體封裝，上半導體封裝及封裝連接部件。所述下半導體封裝包括：下基座基底；中介層，位於下基座基底上且包括基底穿孔(TSV)；下半導體晶片，安裝於中介層上且與中介層電性連接。上半導體封裝位於下半導體封裝上且包括上半導體晶片。封裝連接部件位於中介層上且將上半導體封裝電性連接至中介層。
亦揭露一種半導體封裝的製造方法，方法包括：提供具有TSV的中介層；將第一封裝連接部件接附至中介層上；將下半導體晶片接附至中介層基底；形成將下半導體晶片密合的下模製部件；移除位於下半導體晶片上的下模製部件。方法可更包括將輔助基底接附至下半導體晶片上；藉由移除中介層基底之下部分而暴露TSV；移除輔助基底。方法可更包括藉由切割中介層晶圓而形成多數個中介層，下半導體晶片之多數個與中介層電性連接。
例示性實施例會隨參考附圖而更完整地描述。
然而，本發明可以許多不同的形式來具體化，且不應詮釋為受限於本文所闡述的實施例，而是提供這些實施例以使得本揭露能詳盡且完備。在圖中，為清楚及方便說明起見，可誇大膜層之厚度或尺寸。
可理解的是，當提到元件諸如層、區域或基底是「在另一元件上」或延伸「至另一元件上」，可以是直接地在其他元件上或直接地延伸至其他元件上，或也可出現介入元件。相反地，當提到元件是「直接地在另一元件上」或「直接地延伸至另一元件上」，則沒有介入元件的出現。亦可理解的是，當提到元件是「連接於另一元件」或「耦合於另一元件，可以是直接地連接於其他元件或直接地耦合於其他元件，或也可出現介入元件。相反地，當提到元件是「直接地連接於另一元件」或「直接地耦合於另一元件」，則沒有介入元件的出現。貫穿說明書中類似的標號參照類似的 元件。如本文所使用的術語「及/或」包括一或多個相關列出項目的任何及所有組合。
可理解的是，雖然本文可使用第一、第二、第三等術語以描述各種元件、組件、區域、層及/或區塊，這些元件、組件、區域、層及/或區塊不應受限於這些術語。這些術語僅用來將一個元件、組件、區域、層或區塊與另一元件、組件、區域、層或區塊區分。因此，在不背離於本發明教示下，以下討論的第一元件、組件、區域、層或區塊可稱為第二元件、組件、區域、層或區塊。
空間相關術語(諸如「在...上方」、「上面」、「在...下方」、「下面」及類似的術語)可使用於本文以描述如所繪示於圖式中的一個元件或特徵與另一元件(們)或特徵(們)的關係。可理解的是，除了描繪於圖式中的定向之外，空間相關術語意欲包含在使用或操作中裝置之不同定向。舉例來說，若反轉圖式中的裝置，如描述「在」其他元件或特徵「下方」的元件將定向為「在」其他元件或特徵「上方」。因此，例示性術語「在...下方」可同時包括上方及下方的定向。可以另外方式定向裝置(旋轉90度或其他定向)且可據此解釋本文所使用的空間相關描述。
本文所使用的術語只是為了描述特定實施例的目的而非意欲限制本發明。如本文所使用之單數形式「一」及「所述」也意欲包括複數形式，除非其他地方另有清楚指示。更可理解的是，當「包括」及/或「包含」之術語使用於本說明書中時，表明所陳述的特徵、整數、步驟、操作、 元件、組件及/或其群組之存在，但不排除一個或多個其他的特徵、整數、步驟、操作、元件、組件及/或其群組之存在或附加。
繪圖的形狀變異可來自於例如是製造技術及/或可接受的容許度。因此，除非明確地主張，發明不應詮釋為受限於本文所繪示區域的特定形狀，而可包括來自於例如是製造之形狀中的偏差。舉例來說，所繪示如具有銳利邊緣之邊緣或角落區域可具有略圓或略曲狀的特徵。同樣地，所繪示如環狀或球形的元件可以是橢圓的形狀或可具有某些直或平坦的部分。作為另一實例，當參照形狀、尺寸、數量或其他量度時，本文所使用的術語「相同」不需指精確地相同，而意指於可發生之可接受的變異(例如是由於製造過程)內包括幾近一致的量度。
除了另有定義者，所有本文所使用的術語(包括技術術語及科學術語)具有本領域具有通常知識者所共知之含意。更可理解的是，諸如那些所定義於通常使用的字典中之術語應解釋為具有與相關領域之上下文一致的含意，而不應解釋得理想化或過於正式，除非明白地如此定義於本文。
圖1為依據一些實施例之中介層晶圓(interposer wafer)10的俯視圖。圖2為沿圖1之II-II線截取之中介層晶圓10的剖面圖。
參照圖1及圖2，中介層晶圓10可包括合於標準半導體製造過程之晶圓。舉例來說，中介層晶圓10可以是200 毫米(8吋)、300毫米(12吋)或450毫米(18吋)的晶圓。中介層晶圓10可由半導體形成，諸如矽(可以是結晶矽)、玻璃或一些其他諸此基底(例如是絕緣體上矽，其可以是形成在玻璃上的非晶矽、多晶矽、或結晶矽)。或者，或此外，中介層晶圓10可由具有100季帕(GPa)或更高楊氏模數的硬性材料形成。作為一個實例，晶圓的表面粗糙度均方根(rms)可以是1.5奈米或更少。中介層晶圓10可包括多數個中介層元件20，當中介層元件20藉由後續製程而與中介層晶圓10分開時，其中介層元件20可構成個別的中介層晶片20。可藉由切割道12劃分及定義多數個中介層元件20。或者，中介層元件/晶片20可被取代為半導體積體電路晶粒(例如：仍結合於晶圓上)或半導體積體電路晶片(例如：與晶圓分開的積體電路晶粒)。
中介層晶圓10可包括下部分30、位於下部分30上的上部分40、位於上部分40上的配線部分50。上部分40可包括埋入上部分40中的導孔(via)42。導孔42可不延伸至下部分30中。在半導體封裝1的製造過程(例如是薄化製程，諸如關於圖7所描述)中可移除下部分30。隨下部分30的移除步驟，導孔42可延伸穿過上部分40且構成中介層晶圓10之基底穿孔(through substrate via,TSV)42。當中介層基座部分32由矽形成時，基底穿孔42可為矽穿孔(through silicon via)。
對於中介層晶圓10及/或中介層晶片20，上部分40及下部分30之組合的厚度可足夠作為載體基底。
下部分30及上部分40可組成基座部分32，基座部分32可作為中介層晶圓10之基底。基座部分32可由晶圓形成，晶圓是由半導體材料或絕緣材料(例如是矽、鍺、矽-鍺、砷化鎵、玻璃、陶瓷、絕緣體上矽、或類似的材料)形成。基座部分32可以是未摻雜材料。
配線部分50可包括絕緣層52及位於絕緣層52內之配線圖案54。配線圖案54可與導孔42電性連接。絕緣層52可包括氧化物、氮化物、或氧氮化物(例如是氧化矽、氮化矽、或氧氮化矽)。配線圖案54可包括金屬、可包括至少一種如以上描述使用於形成導孔42的材料或可包括與TSV 42相同的材料。配線圖案54可以是重配線圖案。在一些實施例中，一些或所有的導孔42可經形成以穿透配線部分50。導孔42可從中介層晶圓10的上表面裸露出來。
圖3為依據一實施例之圖2所繪示之中介層晶圓之區域III的放大剖面圖。圖4為依據另一實施例之圖2所繪示之中介層晶圓之區域III的放大剖面圖。
參照圖3，中介層晶圓10之上部分40可包括上銲墊58及導孔42。中介層晶圓10之配線部分50可包括配線圖案54及配線圖案銲墊56。上銲墊58可電性及/或實體連接於導孔42。配線圖案銲墊56也可電性及/或實體連接於安裝在中介層晶圓10上的半導體晶片130(見圖7)。配線圖案54可將配線圖案銲墊56電性連接至上銲墊58，或可將配線圖案銲墊56電性連接至導孔42。配線圖案銲墊56的排列方式可比上銲墊58或導孔42更密集。舉例來說， 配線圖案銲墊56之間的間距距離d1可小於上銲墊58之間的間距距離d2，且可小於導孔42之間的間距距離d3。在此情況中，配線圖案54可作為重配線圖案。
至少一些配線圖案銲墊56可具有小於上銲墊58之尺寸。配線圖案銲墊56及上銲墊58可包括導電材料，或可包括使用於形成配線圖案54之材料(例如是與配線圖案54材料相同的材料)。
各導孔42可具有其中絕緣層43、晶種層44、導電層45依序形成的結構。絕緣層43可電性絕緣導電層45與基座部分32。絕緣層43可包括氧化物、氮化物、或氧氮化物(例如是氧化矽、氮化矽、或氧氮化矽)。導電層45可包括導電材料(例如是金屬)。晶種層44及/或導電層45可包括(例如)選自由鋁(Al)、金(Ag)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、鎦(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及鋯(Zr)所組成之族群的至少一種。構成各導孔42之絕緣層43、晶種層44及導電層45可藉由化學氣相沉積(chemical vapor deposition,CVD)、加強式電漿化學氣相沉積(plasma enhanced CVD,PECVD)、高密度化學氣相沉積(high-density plasma CVD,HDP-CVD)、濺鍍(sputtering)、金屬有機化學氣象沉積(metal organic CVD,MOCVD)或原子層沉積(atomic layer deposition,AID)而形成。
參照圖4，中介層晶圓10的上部分40可包括導孔42而不包括上銲墊58。在此情況中，包括於中介層晶圓10之配線部分50中的配線圖案54可實體連接於導孔42且因此電性電接至導孔42。在圖3與圖4中，雖然各個導孔42的上部分面積相等於各個配線圖案54(其連接於各導孔42的上部分)的下部分面積，但本發明不限於此。舉例來說，各導孔42的上部分面積可小於或大於各配線圖案54(連接於各導孔42的上部分)的下部分面積。
圖5及圖6為繪示在中介層晶圓10上安裝半導體晶片的情況的俯視圖。
參照圖5，在中介層晶圓10的各中介層元件20上安裝單一半導體晶片60。如圖5之放大部分所示，在中介層晶圓10上安裝多數個封裝連接部件70。封裝連接部件可包括凸塊、銲墊等，且可具有如本文所進一步描述之各種配置。各封裝連接部件70與形成於中介層晶圓10中之對應的TSV(或隨後形成於TSV中的導孔)可具有電性連接。可經由中介層晶圓10之配線圖案50來形成這些電性連接中的每一個。
參照圖6，可在中介層晶圓10之各中介層元件20上安裝之多數個不連續裝置(此處之半導體晶片60a、60b以及60c)。如圖6之放大部分所示，在中介層晶圓10上安裝多數個封裝連接部件70。封裝連接部件可包括凸塊、銲墊等，且可具有如本文所進一步描述之各種配置。各封裝連接部分70與形成於中介層晶圓10中之對應的TSV(或 隨後形成於TSV中的導孔)可具有電性連接。可經由中介層晶圓10之配線圖案50來形成這些電性連接中的每一個。
在一實例中，半導體晶片60、60a、60b及60c可以是邏輯半導體晶片或記憶體半導體晶片。邏輯半導體晶片可以是微型處理器(例如：中央處理單元(central processing units，CPUs)、控制器、特殊應用積體電路(application specific integrated circuits，ASICs)或類似者)。記憶體半導體晶片可以是揮發式記憶體(諸如：動態隨機存取記憶體(dynamic random access memories，DRAMs)及/或靜態隨機存取記憶體(static random access memories，SRAMs))，及/或非揮發式記憶體(諸如：快閃記憶體)。舉例來說，半導體晶片60a、60b及60c可以是至少一種邏輯半導體晶片及至少一種DRAM晶片之組合。
圖7為依據一些實施例之半導體封裝1的剖面圖。
參照圖7，半導體封裝1可包括下半導體封裝100、上半導體封裝200及封裝連接部件260。
下半導體封裝100可包括下基座基底110、位於下基座基底110上且具有TSV122的中介層120、及安裝於中介層120上且與中介層120電性連接的下半導體晶片130。
上半導體封裝200可位於下半導體封裝100上且可包括上半導體晶片230。上半導體封裝200可包括將上半導體晶片230密合之上模製部件250。
封裝連接部件260可位於中介層120上且可使上半導體封裝200與中介層120電性連接。封裝連接部件260可 位於例如是下半導體晶片130之外側。半導體封裝1可更包括將中介層120密合之外部模製部件170。
現將詳細描述下半導體封裝100。
下基座基底110可包括玻璃、陶瓷或塑膠。下基座基底110可以是用作半導體封裝之基底(例如：印刷電路板(printed circuit board,PCB)(例如：聚醯亞胺、FR-4等)、陶瓷基底或線路貼片基底)。上銲墊112可位於下基座基底110之上表面上，而下銲墊114可位於下基座基底110之下表面上。
外部連接部件116可位於下基座基底110之下銲墊114上以與下銲墊114電性及/或實體連接。下基座基底110可經由外部連接部件116而電性連接至外界。據此，下半導體封裝100、上半導體封裝200及其兩者可經由外部連接部件116來電性連接至外界。外部連接部件116可例如是銲球。或者，外部連接部件116可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。在一些實施例中，下基座基底110及外部連接部件116可包括用於半導體封裝1之封裝基底及封裝端點。舉例來說，外部連接部件116可形成封裝端點以對在半導體封裝1中的晶片及半導體封裝1安裝於上的系統印刷電路板(例如：電腦之主機板、攜帶式電子裝置之印刷電路板等)提供所有外部交流。在一實例中，下基座基底110可以只由兩層PCB層(堆疊在下PCB層上的上PCB層)及只由三層配線層來組成。第一配線層可以是在下基座基 底110的頂面上的重配線層，第二配線層可以是下基座基底110的下表面上的重配線層，而第三配線層可以是形成於兩層PCB層之間的重配線層。舉例來說，如本文所進一步描述，下基座基底110的兩層PCB層可包括導孔，所述導孔將相對表面的配線層連接以形成所需的電性連接。
中介層120可位於下基座基底110上。中介層120可對應於如參考圖1及圖2所描述之中介層元件20。中介層120可包括基座層121、TSV122、第一銲墊123、第二銲墊124、絕緣層125及配線圖案層126。
第一銲墊123可位於基座層121的下表面上，而第二銲墊124可位於基座層121的上表面上。第二銲墊124可對應於如參考圖3所描述的上銲墊58。基座層121可包括如參考圖2所描述的絕緣材料。
TSV122可穿透部分基座層121。如參考圖2之基座部分32所描述，TSV122可包括導電材料。TSV122可分別地將第一銲墊123電性連接至第二銲墊124。換句話說，TSV122可提供第一銲墊123與第二銲墊124之間的電性連接路徑。
絕緣層125可位於基座層121上。絕緣層125可包括具有配線圖案之配線圖案層126。配線圖案層126可與中介層120的第二銲墊124電性及/或實體連接。據此，配線圖案層126可電性連接至TSV122。配線圖案層126亦可與下半導體晶片130及封裝連接部件260電性及/或實體連接。配線圖案層126可包括如參考圖3所描述之配線圖案 54。如參考圖3所描述之配線部分50，配線圖案層126可用作及/或可包括重配線圖案。
中介層連接部件128可位在基座層121下方。中介層連接部件128可與中介層120的第一銲墊123電性及/或實體連接。中介層連接部件128可與下基座基底110的上銲墊112電性及/或實體連接。據此，TSV122可經由中介層連接部件128而與下基座基底110電性連接。中介層連接部件128可例如是銲球。或者，中介層連接部件128可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。
下半導體晶片130可位於中介層120上。如上述，下半導體晶片130可以是邏輯半導體晶片或記憶體半導體晶片。下連接部件140可位在下半導體晶片130下方。下半導體晶片130可經由下連接部件140而與中介層120的配線圖案層126電性連接。下半導體晶片130可依面朝下配置的方式來連接至中介層120。下半導體晶片130亦可經由下連接部件140而與TSV122電性連接。雖然下連接部件140可以是銲球，但本發明不限於此。舉例來說，下連接部件140可以是接合線。或者，下連接部件140可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。
可相較於中介層連接部件128更密集地排列下連接部件140。舉例來說，下連接部件140中央之間的間距距離d4可小於中介層連接部件128中央之間的間距距離d5。下 連接部件140可具有小於中介層連接部件128的尺寸。在此情況中，具有對應於如參考圖3所描述之配線圖案54的配線圖案層126可用作為重配線圖案。
可藉由下模製部件150將下半導體晶片130密合，且據此下半導體晶片130可免受於外部衝擊。下半導體晶片130之上表面可從下模製部件150裸露出。
下模製部件150可包括封裝連接部件260。現將詳細描述封裝連接部件260。
下模製部件150可包括位在下半導體晶片130下方的底膠填充(underfill)部件151(見圖23至圖28，亦即，底膠填充部件151填充下連接部件140之間的空間)及側邊連接部件152(見圖23至圖28，側邊連接部件152位於底膠填充部件151上且將下半導體晶片130的側邊密合。可藉由封膠(molded underfilling,MUF)技術來形成下模製部件150。下模製部件150可包括絕緣材料。上模製部件250及下模製部件150可由相同材料或不同材料組成。以下將參考圖23至圖28來詳細描述下模製部件150。
可藉由外部模製部件170將中介層120、下半導體晶片130及封裝連接部件260密合，且據此中介層120、下半導體晶片130及封裝連接部件260可免受於外部衝擊。外部模製部件170可將中介層120之側邊密合。外部模製部件170可延伸以填充中介層120下方的空間，亦即，可填充中介層連接部件128之間的空間。外部模製部件170亦可延伸以將下模製部件150之側邊及封裝連接部件260 之上部分的一部分密合。外部模製部件170可進一步延伸以與上半導體封裝200接觸。舉例來說，外部模製部件170可延伸以進一步包括與上基座基底210之下表面接觸的接觸部分172。亦可藉由MUF技術形成外部模製部件170。外部模製部件170可由絕緣材料組成。外部模製部件170可包括樹脂，或主要是由二氧化矽及樹脂之組合所組成。外部模製部件170可以是均質整體材料(homogenous integral material)。外部模製部件170及下模製部件150可包括相同材料或不同材料。
現將詳細描述上半導體封裝200。上半導體層200可包括上基座基底210及上半導體晶片230。上半導體晶片230可位於上基座基底210上。
上基座基底210可包括玻璃、陶瓷或塑膠。上基座基底210可以是用於半導體封裝之基底(例如：印刷電路板、陶瓷基底或線路貼片基底)。與上半導體晶片230電性及/或實體連接的上銲墊212可位於上基座基底210的上部分中，而與封裝連接部件260電性及/或實體連接的下銲墊214可位於上基座基底210的下部分中。
上半導體晶片230位於上基座基底210上。如上所述，上半導體晶片230可以是邏輯半導體晶片或記憶體半導體晶片。上連接部件240可位於上半導體晶片230之下。上半導體晶片230可經由上連接部件240而與上基座基底210電性連接。舉例來說，上連接部件240可電性及/或實體連接至上銲墊212。雖然上連接部件240可以是銲球， 本發明概念不限於此。舉例來說，上連接部件240可以是接合線。或者，上連接部件240可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。
可藉由上模製部件250將上半導體晶片230密合，且上半導體晶片230可免受於外部環境影響。上模製部件250可包括位於上半導體晶片230之下的底膠填充部件(亦即，填充於上連接部件240之間的空間)，以及將上半導體晶片230上部分密合的覆蓋部件。可藉由MUF技術形成上模製部件250。上模製部件250可包括絕緣材料。上模製部件250及下模製部件150可包括相同材料或不同材料。上模製部件250及外部模製部件170可由相同材料或不同材料組成。在一替代性實施例中，上封裝200可不包括上模製部件，且可於上封裝的形成之後暴露上半導體晶片230(雖然有後續製程(諸如那些使用於形成半導體封裝1的製程)可包覆上半導體晶片230)。
上半導體封裝200可位於下半導體封裝100上。下半導體封裝100及上半導體封裝200可經由封裝連接部件260而彼此電性連接。
現將詳細描述封裝連接部件260。封裝連接部件260可位於中介層120上且與中介層120電性連接。下凸塊金屬化層(under-bump metallization layer，UBM layer)(未繪示)可以是介於中介層120及封裝連接部件260之間的唯一元件。封裝連接部件260可位於開口160內(此開口 160如參考圖19而描述於下)，且開口160可向下延伸以具有統一寬度或漸縮小寬度。封裝連接部件260可以是銲球。
封裝連接部件260可以是多數個封裝連接部件。舉例來說，封裝連接部件260可包括第一封裝連接部件270及第二封裝連接部件280，其中第一封裝連接部件270(例如經過UBM層)電性及/或實體連接於中介層120，第二封裝連接部件280(例如經過UBM層)電性及/或實體連接於半導體封裝200。第一封裝連接部件270及第二封裝連接部件280可具有相同形狀，例如是球形。球形之被黏著的上表面及下表面可稍微平坦。第一封裝連接部件270及第二封裝連接部件280可具有相同尺寸。第一封裝連接部件270及第二封裝連接部件280可使用熱壓縮製程及/或回銲製程而彼此連接，且據此可轉變成一體結構。第一封裝連接部件270及第二封裝連接部件280的每一個可具有除了球形之外的形狀，及/或其可具有不同於彼此的形狀。第一封裝部件270及第二封裝連接部件280可具有不同尺寸。舉例來說，第一封裝連接部件270具有相較於第二封裝連接部件280更大或更小的尺寸。例示性封裝連接部件260如參考圖38至圖42而詳述於下。
氣隙(air gap)180可位於上半導體封裝200與下半導體封裝100之間。氣隙180可位於下半導體晶片130之上，且據此補償由於下半導體晶片130之操作所引起的熱膨脹。相對於中介層120之每一個封裝連接部件260的高 度大於下半導體晶片130高度與下連接部件140高度的和，以能夠延伸經過氣隙180並連接至上封裝200之下表面。下半導體晶片130之最高表面的高度可形成於低於封裝連接部件260之頂端高度的位置處。
下半導體晶片130及上半導體晶片230可具有相同尺寸或不同尺寸。舉例來說，下半導體晶片130相較於上半導體晶片230可具有更大的尺寸。下半導體晶片130及上半導體晶片230可具有相同功能或不同功能。舉例來說，下半導體晶片130可以是如上述之邏輯半導體晶片，且上半導體晶片230可以是如上述之記憶體半導體晶片。舉例來說，下半導體晶片130可以是如上述之用於驅動行動裝置或類似者之驅動晶片，且上半導體晶片230可以是藉由下半導體晶片130驅動之DRAM晶片。作為另一實例，上半導體晶片230可以是能夠作用為行動裝置之外部記憶體裝置的快閃記憶體晶片。下半導體晶片130可以是主晶片，諸如獨立驅動主晶片(stand-alone driver master chip)(例如：無記憶體陣列之接收、緩衝及驅動訊號)或作為主晶片之記憶體晶片，且上半導體晶片230可以是從屬晶片(slave chip)，諸如從屬記憶體晶片。
半導體封裝1可以是堆疊封裝(package on package,POP)，其中多數個半導體封裝經堆疊且經一體成型，或半導體封裝1可以是系統級封裝(system in package,SIP)，其中邏輯半導體晶片及記憶體半導體晶片經整合為單一封裝。
半導體封裝1可藉由包括中介層120而具有縮減的尺寸。舉例來說，半導體封裝1可具有(例如)厚度為約50微米或小於50微米的氣隙180、厚度為約50微米或小於50微米的下半導體晶片130及高度為約30微米或小於30微米(或高度為20微米或小於20微米)的下連接部件140。在此，下連接部件140可以是連接部件，此連接部件一般意指μ-凸塊(微-凸塊)或C4凸塊。據此，氣隙180、下半導體晶片130及各個下連接部件140之厚度的總和可為約0.13毫米或小於0.13毫米、或0.12毫米或小於0.12毫米。因此中介層120頂面到上封裝200下表面的高度為約0.13毫米或小於0.13毫米、或0.12毫米或小於0.12毫米。中介層120上表面到下半導體晶片130上表面的距離為80微米或小於80微米、或70微米或小於70微米。
此外，可減小封裝之整體厚度。當中介層120自晶圓中介層10形成時，可使用微細配線(fine wiring)尺寸的晶圓級製程(諸如微影製程)來製作配線部分50及導孔/TSV42。舉例來說，配線圖案層126之鄰近導體的至少一些部份的配線間距可以是10微米或小於10微米、或5微米或小於5微米。
中介層120之配線部50的使用提供上晶片230及下晶片130之訊號的重配置。此可提供設計者自由度，以從下基座基底110消除配線層(其中配線層可能是所要的或必要的)，因而減少封裝厚度。舉例來說，下基座基底110可具有僅兩層或小於兩層的重配線層及/或具有厚度為220微米 或小於220微米。
此外，下半導體晶片130的背面研磨(backside grinding)減少了封裝的整體高度。當中介層120由具有相同於或接近於下半導體晶片130材料的熱膨脹係數(coefficient of thermal expansion,CTE)的材料形成時，下半導體晶片130甚至可製作地更薄而不大需要擔心由於CTE不匹配所引起的後續斷裂。舉例來說，中介層120及下半導體晶片130的CTE可皆小於6ppm/K，或小於4ppm/K。中介層120的CTE可不大於下半導體晶片130的CTE的2倍。在一些實施例中，中介層120的CTE可不大於下半導體晶片130的CTE的1.3倍。在一些實施例中，中介層120及下半導體晶片130可具有實質上相同的CTE(例如：中介層120及下半導體晶片130可由相同材料形成。)
此外，當中介層120由具有與下半導體晶片130的CTE相同或接近的CTE的材料形成時，下連接部件140能以最小的損壞風險(例如：斷裂或分離)來製作地更小。舉例來說，下連接部件140可具有20微米或小於20微米之高度。
隨著中介層120頂面到下封裝200下表面之間所減少的高度，也可以同時垂直地且水平地減少封裝連接部件260的尺寸。隨著水平尺寸(例如圖7中的寬度)的減少，可製作更小的封裝連接部件260的間距。舉例來說，可製作少於或等於0.4毫米、或少於或等於0.3毫米之封裝連 接部件260的間距。隨著小間距尺寸，封裝之整體面積也可作小。作為一個實例，參照圖5的放大部分，封裝連接部件70之間的小間距距離容許每一個中介層20的縮減尺寸。
另一方面，對於整體距離約0.23毫米之不包括中介層120的半導體封裝，其可包括具有約50微米厚度的氣隙、具有約100微米厚度的下半導體晶片及具有約80微米高度的下連接部件。此外，可需要較薄的封裝基底以容納所要的重配置。
圖8繪示為圖7之半導體封裝1中的例示性電性連接概示圖。參照圖8，半導體封裝1可具有沿著由第一箭頭A、第二箭頭B、第三箭頭C、第四箭頭D及第五箭頭E所指示之電性通道的路徑。每一個電性通道可提供訊號交流(例如資料、位址、控制、時脈等)及/或提供電源(例如Vdd)及或參考電壓(例如Vss、Gnd)至下半導體晶片130及/或上半導體晶片230之個別的訊號交流晶片銲墊及/或電源供應銲墊及/或參考電壓晶片銲墊。如已知，下半導體晶片130之訊號交流晶片銲墊可包括分別連接於下半導體之資料緩衝器、位址緩衝器、控制緩衝器及時脈緩衝器的資料銲墊、位址銲墊、控制銲墊及/或時脈銲墊。如已知，上半導體晶片230之訊號交流晶片銲墊可包括分別連接於上半導體之資料緩衝器、位址緩衝器、控制緩衝器及時脈緩衝器的資料銲墊、位址銲墊、控制銲墊及/或時脈銲墊。可使下半導體晶片130之電源供應晶片銲墊及參考電 壓晶片銲墊連接至下半導體晶片130之內部電源供應電路。可使上半導體晶片230之電源供應晶片銲墊及參考電壓晶片銲墊連接至上半導體晶片230之內部電源供應電路。
沿著由第一箭頭A指示之路徑，可使上半導體晶片230電性連接至半導體封裝1的外界。舉例來說，可使上半導體晶片230經由上連接部件240、上基座基底210、封裝連接部件260、配線圖案層126、TSV122、中介層連接部件128、下基座基底110及外部連接部件116而電性連接至半導體封裝1的外界。由第一箭頭A指示之電性通道可專指上半導體晶片230。由第一箭頭A指示之電性通道可與下半導體晶片130電性絕緣及/或未電性連接。由第一箭頭A指示之電性通道可連接至上半導體晶片230之訊號、位址、控制及/或時脈銲墊。
沿著由第二箭頭B指示之路徑，可使下半導體晶片130電性連接至半導體封裝1的外界。舉例來說，可使下半導體晶片130經由下連接部件140、配線圖案層126、TSV122、中介層連接部件128、下基座基底110及外部連接部件116而電性連接至半導體封裝1的外界。由第二箭頭B指示之電性通道可專指下半導體晶片130。由第二箭頭B指示之電性通道可與上半導體晶片230電性絕緣及/或未電性連接。由第二箭頭B指示之電性通道可連接至下半導體晶片130之訊號、位址、控制及/或時脈銲墊。
沿著由第三箭頭C指示之路徑，可使上半導體晶片 230電性連接至下半導體封裝130。舉例來說，可使上半導體晶片230經由中介層120而電性連接至下半導體晶片130。舉例來說，可使上半導體晶片230經由上連接部件240、上基座基底210、封裝連接部件260、配線圖案層126、及下連接部件140而電性連接至下半導體晶片130。由第三箭頭C指示之電性通道可延伸經過中介層120之配線圖案層126的配線而毋須連接至任何中介層120之TSV(或另外包括延伸經過中介層基底120及/或至中介層120下側之連接)。由第三箭頭C指示之電性通道可專指提供下半導體晶片130及上半導體晶片230之間的電性通道(例如交流通道)。由第三箭頭C指示之電性通道可使上半導體晶片230之資料、位址、控制及/或時脈銲墊連接至下半導體晶片130之個別的資料、位址、控制及/或時脈銲墊。沿著由第四箭頭D指示的路徑，可使上半導體晶片230電性連接至下半導體晶片130。舉例來說，可使上半導體晶片230經由中介層120之TSV122而電性連接至下半導體晶片130。舉例來說，可使上半導體晶片230經由上連接部件240、上基座基底210、封裝連接部件260、配線圖案層126、TSV122、中介層連接部件128、下基座基底110、中介層連接部件128、TSV122、配線圖案層126及下封裝部件140而電性連接至下半導體晶片130。由第四箭頭D指示之電性通道可未與半導體封裝1外部的任何電性通道電性連接。由第四箭頭D指示之電性通道可專指提供下半導體晶片130及上半導體晶片230之間的電性通道(例如交 流通道)。在又一實例中，由第四箭頭D指示之電性通道可未延伸至及/或通過下基座基底110下表面。由第四箭頭D指示之電性通道可使上半導體晶片230之資料、位址、控制及/或時脈銲墊連接至下半導體晶片130個別的資料、位址、控制及/或時脈銲墊。或者，由第四箭頭D指示之電性通道可更包括由第五箭頭E指示之通道(以虛線表示)。換句話說，沿著由第四箭頭D指示之通道與由第五箭頭E指示之通道的組合，可使上半導體晶片230電性連接至下半導體晶片130，且在同時可使上半導體晶片230及下半導體晶片130電性連接至半導體封裝1之外界。由第五箭頭E指示之電性通道可使上半導體晶片230之連接資料、位址、控制及/或時脈銲墊連接至下半導體晶片130之個別的資料、位址、控制及/或時脈銲墊，以及下基座基底110之個別的資料、位址、控制及/或時脈端點(terminal)(由對應之外部連接部件116所實施)。
下文中，如參考圖8而描述具有以下例示性電性連接之半導體封裝1。應注意的是，描述中所參考之由第一箭頭A、第二箭頭B、第三箭頭C、第四箭頭D以及第五箭頭E指示之每一個電性通道可構成數個具有對應於上述特徵之通道。首先，下半導體晶片130可以是邏輯晶片，且上半導體晶片230可以是記憶體晶片(例如：DRAM晶片或快閃記憶體晶片)。舉例來說，可使下半導體晶片130電性連接至上半導體晶片230且可經建構以發送訊號至半導體晶片230及自半導體晶片230接收訊號。
可沿著由第一箭頭A指示至上半導體晶片230之通道提供一或多個電源路徑(諸如Vdd通道)。此電源訊號路徑未電性連接至下半導體晶片130。
可經由一或多個由第二箭頭B指示之路徑提供用於發送來自外部介面或類似者之指令的訊號路徑。換句話說，下半導體晶片130可接收來自外部來源的指令。也可沿著一或多個由第二箭頭B指示之路徑而提供電源(諸如Vdd)至下半導體晶片130。
沿著一或多個由第三箭頭C指示之路徑，可將下半導體晶片130之指令提供至上半導體晶片230。此指令可以是由下半導體晶片130之外部接收及重發送至上半導體晶片的指令。另外或此外，可由下半導體晶片130產生此指令。沿著第三箭頭C指示的一或多個路徑可使上半導體晶片230之訊號發送至下半導體晶片130。換句話說，沿著第三箭頭C指示之一或多個路徑可提供下半導體晶片130及上半導體晶片230之間的輸入/輸出訊號路徑。
可經由第四箭頭D指示之路徑來提供類似於由第三箭頭C指示之路徑的功能。舉例來說，可經由第四箭頭D指示之路徑來提供下半導體晶片130及上半導體晶片230之間的輸入/輸出訊號路徑。尤其，因為形成在中介層120中的配線相較於形成在下基座基底110中之配線來得精細，有利的是，可經由形成在下基座基底110中之配線發送對RC延遲敏感的訊號，而非經由形成在中介層120中之配線。形成於下基座基底110中之配線相較於形成在中 介層120中之配線可具有更粗的寬度及/或更高的導電度。因此，由第四箭頭D指示之電性通道相較於由第三箭頭C指示之電性通道可具有更高的導電度。
經過由第四箭頭D及第五箭頭E指示之路徑組合，可提供Vss路徑及/或接地路徑至下半導體晶片130及上半導體晶片230中的每一個。換句話說，當從外部來源提供Vss及/或接地時，可在中介層120中隔開Vss路徑及/或接地路徑，且因此可提供Vss路徑及/或接地路徑至下半導體晶片130及上半導體晶片230中的每一個。或者，當從外部來源提供Vss訊號及/或接地訊號時，可在下基座基底110中隔開Vss訊號及/或接地訊號，且發送Vss訊號及/或接地訊號至下半導體晶片130及上半導體晶片230中的每一個。在一實例中，下晶片130及上晶片230分享一個、數個或所有至外部來源(例如是經過路徑E)的Vss及/或接地連接，且下半導體晶片130及上半導體晶片230中的每一個具有至少一個、數個及/或所有專指的Vdd連接(例如分別經過路徑B及A)。
在一實例中，上半導體晶片230可例如是快閃記憶體，諸如NAND快閃記憶體。在另一實例中，下半導體晶片130可經置換為分開的裝置(諸如多個晶片)。在又一實例中，一或多個下半導體晶片130可未發送訊號至上半導體晶片230及未自上半導體晶片230接收訊號。在又一實例中，上半導體晶片230可僅接收直接來自外部來源之指令。
圖9至圖22繪示為依據一些實施例之圖7形成半導 體封裝的方法的剖面圖。依據這些實施例，可使用與中介層10相同的晶圓且以在晶圓上之多個位置(例如：在圖1之每一個中介層10之中介層元件20上)形成多個下晶片130、上晶片230以及其連接而同步地形成多個半導體封裝1。然而，為了清晰起見，以下僅參考單一半導體封裝1之製造，但可理解的是有關於由晶圓製造之其他半導體封裝1的描述。
參照圖9，提供包括多數個具有導孔122之中介層120(只表示一個中介層120)的中介層晶圓10。中介層晶圓10可包括下部分30、位於下部分30上之上部分40及位於上部分40上之配線部分50。在圖9至圖17所表示的中介層晶圓10中，只繪示一個對應於單一半導體封裝1的區域。
下部分30及上部分40可組成基座部分121。上部分40可包括穿透部分基座部分121的導孔122。上部分40可包括與導孔122電性及/或實體連接之第二銲墊124，且第二銲墊124可對應至上銲墊58(見圖3)。如參考圖4描述於上，上部分40可不包括第二銲墊124。雖然下部分30可不包括導孔42，此僅為一例，反而，導孔可穿透整個中介層基座部分121。舉例來說，可配置導孔42以同時穿透上部分40及下部分30。配線部分50可包括絕緣層125及位於絕緣層125中之配線圖案層126。配線圖案層126可對應於前述之配線圖案54(見圖3)。配線圖案層126可以是重配線圖案。
參照圖10，第一封裝連接部件270接附在中介層晶圓 10上。第一封裝連接部件270可接附在包括於中介層晶圓10的各個中介層120的上外部分。第一封裝連接部件270可與配線圖案層126電性連接。第一封裝連接部件270可以是銲球，且可藉由熱壓縮製程及/或回銲製程而接附至配線圖案層126。
參照圖11，下半導體晶片130接附在中介層晶圓10上。下半導體晶片130可接附至中介層晶圓10之各個中介層120的中央部。下連接部件140可位於下半導體晶片130之下。下半導體晶片130可經由下連接部件140而與中介層120的配線圖案層126電性連接。下半導體晶片130也可經由下連接部件140而與TSV122電性連接。下連接部件140可以是銲球，且可藉由熱壓縮製程及/或回銲製程而接附至配線圖案層126。可包括多數個下半導體晶片130。
可依逆於上述順序的順序進行接附第一封裝連接部件270的製程及接附下半導體晶片130的製程，或可同步進行。
參照圖12，形成將下半導體晶片130密合的下模製部件150。下模製部件150可包括底膠填充部件151(見圖23至圖28)及側邊模製部件152(見圖23至圖28)，其中底膠填充部件151位於下半導體晶片130之下且填充下連接部件140之間的空間，而側邊模製部件152位於底膠填充部件151(見圖23至圖28)上且將下半導晶片130之側邊密合。下模製部件150可完全地將下半導體晶片130密合。底膠填充部件及側邊模製部件可包括相同材料或不同 材料。
參照圖13，將位於下半導體晶片130上的下模製部件150部分地移除。在移除步驟中，可暴露下半導體晶片130的上表面132。此外，移除步驟可包括藉由移除下半導體晶片130之上部分來薄化下半導體晶片130的操作，且下半導體晶片130可以是薄的。舉例來說，下半導體晶片130的厚度可以是50微米或更少。舉例來說，移除步驟可例如是藉由化學機械研磨(chemical mechanical polishing,CMP)來進行。在一些實例中，下半導體晶片130的最高表面與下模製部件150的最高表面可以是齊平(flush)及/或共平面。或者，下半導體晶片130的最高表面及下模製部件的最高表面可位在離第一平面不超過5微米的距離處。下模製部件150的最高表面可相對於下半導體晶片130的最高表面而具有各種配置。此會參考圖23至28而詳細地描述於以下。
參照圖14，輔助基底134接附在下半導體晶片130上。接附可包括在下半導體晶片130的上表面132上形成黏膠層136的操作，及將輔助基底134接附至黏膠層136上之操作。輔助基底134可具有延伸於下模製部件150上的尺寸。輔助基底134可由剛性基底形成，而剛性基底包括金屬、玻璃、陶瓷或類似物。黏膠層136可以是黏著膠帶或黏著溶液。
參照圖15，移除中介層晶圓10之下部分30以暴露導孔/TSV122。因此，TSV122可從中介層晶圓10之下表面129 暴露出來，其中TSV122是位於上部分40中。各個中介層120可包括穿透的TSV122。可藉由例如是機械研磨、CMP或形成及分離中介層晶圓10中的弱化層(weak layer)的方法(例如是精明切割法(smart Cut method))來進行移除步驟。在本操作中，輔助基底134可具有足夠的厚度以使得薄化的中介層晶圓10不會變形，且中介層晶圓10可作用為用來移動至後續製程設備的載體基底。
參照圖16，中介層連接部件128可接附至中介層120以與TSV122電性連接。舉例來說，電性及/或實體連接於TSV122之中介層120的第一銲墊123形成於中介層120的下表面129上。接著，將與TSV122電性連接的中介層連接部件128接附至中介層120的第一銲墊123，其中第一銲墊123形成在中介層晶圓10的下表面129上。中介層連接部件128可以是銲球，且可藉由使用熱壓縮製程及/或回銲製程而接附至第一銲墊123。在本操作中，輔助基底134可具有足夠的厚度使得薄化的中介層晶圓10不會變形，且中介層晶圓10可作用如用來移動至後續製程設備的載體基底。
參照圖17，移除接附在下半導體晶片130的上表面132上的輔助基底134。此時，也可移除黏膠層136。此後，如圖1及圖2中所示，沿著切割道12切割中介層晶圓10，從而形成多數個分離的中介層120，其中下半導體晶片130與中介層120電性連接。
參照圖18，中介層120接附在下基座基底110上。上 銲墊112可位在下基座基底110之上表面上，且下銲墊114可位在下基座基底10之下表面上。下基座基底110及中介層120可經由中介層連接部件128而彼此電性連接。中介層連接部件128可藉由使用熱壓縮製程及/或回銲製程而接附至下基座基底110之第一銲墊112。外部連接部件16可位在下基座基底110之下表面上。外部連接部件116可例如是銲球。或者，外部連接部件116可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。因此，可形成下半導體封裝110。
本領域具有通常知識者可理解的是：在接附上半導體封裝200於下半導體封裝100上之後接附外部連接部件116於下基座基底110之情況，或是外部模製部件170之後接附外部連接部件116於下基座基底110之後之情況是替代性實施例。本文未詳述之其他次序對本領域具有通常知識者是所顯而易見的。
參照圖19至21，包括上半導體晶片230的上半導體封裝200可接附在中介層120上。接附可包括下列操作。
參照圖19，選擇性地移除下模製部件150以形成分別暴露第一連接部件270的開口160。可藉由微影蝕刻或使用雷射來形成開口160。各個開口160可向下延伸以具有統一寬度或具有漸縮小寬度。
參照圖20及圖21，提供上半導體封裝200，上半導體封裝200包括對應於第一封裝部件270之第二封裝連接部件280。第二連接部件280位於上半導體封裝200的上 基座基底210之下。上半導體封裝200位在下半導體封裝100上。接著，第二封裝連接部件280***開口160中，使得第一封裝連接部件270分別地與第二封裝連接部件280電性及/或實體連接。因此，形成圖21所示之結構。可在下半導體封裝100與上半導體封裝200之間形成氣隙180。
參照圖22，形成將中介層120及下半導體晶片130密合的外部模製部件170。外部模製部件170可填充中介層連接部件128之間的空間，且可將中介層120的側邊密合。舉例來說，外部模製部件170的形成可包括：底膠填充中介層120的操作，以填充中介層連接部件128之間的空間；以及將中介層120的側邊及/或封裝連接部件260的側邊密合的操作。外部模製部件170可延伸以與下基座基底110的上表面接觸。外部模製部件170可更包括與上基座基底210下表面接觸的接觸部172。接觸部172可延伸至封裝連接部件260的內部且可與下半導體晶片130接觸。因此，氣隙180可位於封裝連接部件260之間的內區域中。在形成外部模製部件170後，氣隙180將不會裸露於封裝外部的環境。
接著，製作及/或加強下半導體封裝100及上半導體封裝200之間的電性連接，以完成圖7之半導體封裝1的形成。此電性連接可藉由將第一封裝連接部件270電性及/或實體連接至第二封裝連接部件280來達成。第一封裝部件270及第二封裝部件280可藉由使用熱壓縮製程及/或回 銲製程而彼此連接。氣隙180可位於上半導體封裝200及下半導體封裝100之間。
外部模製部件170及下半導體封裝100與上半導體封裝200之間的電性連接的形成可依逆於上述順序的順序來進行。
圖23至28繪示為包括於圖7之半導體封裝1中的模製部件150的改變情況的放大圖。因此，將省略圖7之實施例與圖23至28之實施例之間的重複描述。
參照圖23，下模製部件150a可包括填充下連接部件140之間空間的底膠填充部件151a，及位在底膠填充部件151a上且將下半導體晶片130密合的側邊模製部件152a。底膠填充部件151a可填充下連接部件140之間的空間且可將下半導體晶片130之部份側邊表面(例如側表面)密合。底膠填充部件151a可與封裝連接部件260接觸且可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260之間的部分區域密合。側邊模製部件152a可位在底膠填充部件151a上且可將下半導體晶片130的側邊密合。側邊模製部件152a可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260之間的部分區域密合。
下半導體晶片130的最高表面可與側邊模製部件152a的最高表面共平面。或者，下半導體晶片130的最高表面可位在離第一平面不超過5微米之距離。在以上參考圖13描述之移除步驟中，可部分地移除下模製部件150，使得 下半導體晶片130及下模製部件150a具有相同水平的最高表面。
底膠填充部件151a及側邊模製部件152a可由不同材料形成。舉例來說，底膠填充部件151a可由高流動性材料形成，以加強底膠填充部件151a的流動以包圍在半導體晶片130之下的下連接部件140。相較之下，側邊模製部件152a可以是較小流動性的。側邊模製部件152a可由高於底膠填充材料151a之CTE的材料組成。相同性質也可應用於本揭露中描述於其他地方之底膠填充部件151a及側邊模製部件152。或者，底膠填充部件151a及側邊模製部件152a可由相同材料形成，且可使用相同製程或不同製程來形成。底膠填充部件151a及側邊模製部件152a可藉由MUF技術來形成。
參照圖24，下模製部件150b可包括填充下連接部件140之間空間的底膠填充部件151b，及位於底膠填充部件151b上且將下半導體晶片130密合的側邊模製部件152b。底膠填充部件151b可填充下連接部件140之間的空間且可將下半導體晶片130的部分側表面密合。底膠填充部件151b可與封裝連接部件260接觸且可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260之間的部分區域密合。側邊模製部件152b可位於底膠填充部件151上且可將下半導體晶片130的側表面密合。側邊模製部件152b可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260 之間的部分區域密合。
側邊模製部件152b之最高表面可相對凹陷於下半導體晶片130之最高表面，且因此可形成凹陷153b。舉例來說，側邊模製部件152b可隨遠離下半導體晶片130之頂面的方向(例如是向圖24的右邊)變得越來越低。參考以上圖13所描述，此凹陷可在移除步驟的期間形成。舉例來說，當用於形成下半導體晶片130的材料比用於形成側邊模製部件152b的材料具有較高的耐磨性及/或高耐化學性質，側邊模製部件152b的移除速率可較高於下半導體晶片130的移除速率，且可形成凹陷153b。凹陷的側邊模製部件152b可相對於熱產生(例如是更均勻散熱以防止熱點)及/或相對於壓力(例如是預防或減少下半導體130的斷裂能力)進行緩衝操作。
參照圖25，下模製部件150c可包括填充下連接部件140之間空間的底膠填充部件151c，及位於底膠填充部件151c上且將下半導體晶片130密合的側邊模製部件152c。底膠填充部件151c可填充下連接部件140之間的空間且可將下半導體晶片130的部分側表面密合。底膠填充部件151c可與封裝連接部件260接觸且可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260之間的部分區域密合。側邊模製部件152c可位於底膠填充部件151c上且可將下半導體晶片130的側表面密合。側模製部件152c也可將下半導體晶片130及封裝連接部件260之間的部分區域密合及/或將封裝連接部件260 之間的部分區域密合。
側模製部件152c的最高表面可相對凸起於下半導體晶片130的最高表面，且因此可形成凸處154b。舉例來說，側邊模製部件152c的頂面(其亦為凸處154c的頂面)可隨遠離下半導體晶片130頂面的方向(例如是向圖25的右邊)變得越來越高。參考以上圖13所描述，此凸處可在移除步驟的期間形成。舉例來說，當用於形成下半導體晶片130的材料比用於形成側邊模製部件152c的材料具有低耐磨性及/或低耐化學性質，側邊模製部件152c的移除速率可較低於下半導體晶片130的移除速率，且可形成凸處154c。包括凸處154c的側邊模製部件152c可更可靠地保持將下半導體封裝晶片130及上半導體封裝200區隔的氣隙180。
參照圖26，下模製部件150d可包括填充下連接部件140之間空間且將下半導體晶片130密合的底膠填充部件151d，及位於底膠填充部件151d外側上且將底膠填充部件151d密合的側模製部件152d。底膠填充部件151d可填充下連接部件140之間的空間且將下半導體晶片130的整個側表面密合。底膠填充部件151d可藉由側邊模製部件152d而與封裝連接部件260區隔。側邊模製部件152d可位於底膠填充部件151d的外側且可將底膠填充部件151d的整個側表面密合。側邊模製部件152d也可將底膠填充部件151d及封裝連接部件260之間的區域密合及/或將封裝連接部件260之間的區域密合。
當底膠填充部件151d藉由側邊模製部件152d而與封裝連接部件260區隔時，可降低底膠填充部件151d及側邊模製部件152d之間的熱膨脹係數差異，且可減少封裝連接部件260的熱破壞。因為封裝連接部件260只被側邊模製部件152d包圍，所以可增加封裝連接部件260及側邊模製部件152d之間的黏著可靠度。在形成封裝連接部件260之開口的蝕刻操作中，只會蝕刻側邊模製部件152d。因此，可增加蝕刻可靠度。
底膠填充部件151d的最高表面及/或側邊模製部件152d的最高表面可與下半導體晶片130的最高表面共平面。底膠填充部件151d的最高表面及/或側邊模製部件152d的最高表面可位於離第一平面不超過5微米的距離處。參考以上圖13描述之移除步驟中，可部分地移除下模製部件150，使得下半導體晶片130及下模製部件150d具有相同水平之最高表面。
參照圖27，下模製部件150e可包括填充下模製部件140之間的空間且可將下半導體晶片130密合的底膠填充部件151e，及位在底膠填充部件151e外側及將底膠填充部件151e密合的側邊模製部件152e。底膠填充部件151e可填充下連接部件140之間的空間且可將下半導體晶片130的整個側表面密合。底膠填充部件151e可藉由側邊模製部件152e而與封裝連接部件260區隔。側邊模製部件152e可位於底膠填充部件151e外側且可將底膠填充部件151e的整個側表面密合。側邊模製部件152e也可將底膠 填充部件151e及封裝連接部件260之間的區域密合及/或將封裝連接部件260之間的區域密合。
底膠填充部件151e的最高表面及/或側模製部件152e的最高表面可相對凹陷於下半導體晶片130的最高表面，且因此可形成凹陷153e。舉例來說，底膠填充部件151e的最高表面及/或側邊模製部件152e的最高表面可隨遠離下半導體晶片130的方向向下傾斜。參考以上圖13所描述，此凹陷可在移除步驟的期間形成。舉例來說，當用於形成下半導體晶片130的材料比用於形成底膠填充部件151e及/或側邊模製部件152e的材料具有高耐磨性及/或高耐化學性質時，可形成凹陷153b。凹陷的底膠填充部件151e及/或凹陷側邊模製部件152e可對下半導體晶片130進行熱量集中緩衝操作及/或壓力緩衝操作。
參照圖28，下模製部件150f可包括填充下連接部件140之間空間及將下半導體晶片130密合的底膠填充部件151f，且位於底膠填充部件151f外側及將底膠填充部件151f密合的側邊模製部件152f。底膠填充部件151f可填充下連接部件140之間的空間且可將下半導體晶片130的整個側表面密合。底膠填充部件151f可藉由側邊模製部件152f而與封裝連接部件260區隔。側邊模製部件152f可位於底膠填充部件151f外側且可將底膠填充部件151f的整個側表面密合。側邊模製部件152f也可將底膠填充部件151f及封裝連接部件260之間的區域密合及/或將封裝連接部件260之間的區域密合。
底膠填充部件151f的最高表面及/或側模製部件152e的最高表面可相對凸起於下半導體晶片130的最高表面，且因此可形成凸處154f。舉例來說，底膠填充部件151f的最高表面及/或側模製部件152f的最高表面可隨相對遠離下半導體晶片130的方向向上傾斜。參考以上圖13所描述，此凸處可在移除步驟的期間形成。舉例來說，當用於形成下半導體晶片130的材料比用於形成底膠填充部件151f及/或側邊模製部件152f的材料具有低耐磨性及/或低耐化學性質時，可形成凸處154f。包括凸處154f的底膠填充部件151f及/或側邊模製部件152f可對下半導體晶片130進行熱量集中緩衝操作及/或壓力緩衝操作。
圖29為依據發明概念之一些實施例的半導體封裝1a的剖面圖。比較圖7所示之實施例，圖29之實施例是有關於中介層120不包括第二銲墊124的情況。因此，將省略圖7之實施例與圖29之實施例之間的重複描述。
參照圖29，半導體封裝1a包括下半導體封裝100及上半導體封裝200，其中下半導體封裝100包括中介層120a。如參考以上圖4描述，中介層120a可包括TSV122且不可包括第二銲墊124。在此情況中，包括於中介層120a之配線圖案層126的配線圖案可實體連接於TSV122且因此與TSV122電性連接。
圖30為依據發明概念之一些實施例的半導體封裝1b的剖面圖。比較圖7所示之實施例，圖30之實施例是有關於替代性的外部模製部件170a。因此，將省略圖7之實施 例與圖30之實施例之間的重複描述。
參照圖30，半導體封裝1b包括下半導體封裝100及上半導體封裝200，其中下半導體封裝100包括中介層120。中介層120、下半導體晶片130及部分封裝連接部件260可藉由外部模製部件170a來密合，且因此中介層120、下半導體晶片130及部分封裝連接部件260可免受於外部衝擊。外部模製部件170a可將中介層120的側邊密合。外部模製部件170a可延伸以填充中介層120之下的空間，亦即，外部模製部件170a可填充中介層連接部件128之間的空間，並包圍及包覆中介層連接部件128。
外部模製部件170a可藉由MUF技術形成。外部模製部件170a可與下模製部件150及封裝連接部件260的部分側邊接觸並延伸以將下模製部件150及封裝連接部件260的部分側邊密合。外部模製部件170a可延伸以與下基座基底110的上表面接觸。外部模製部件170a可與上半導體封裝200區隔。下模製部件150的最高表面可與外部模製部件170a的最高表面共平面。或者，下半導體晶片130的最高表面可與外部模製部件170a的最高表面共平面。下模製部件150的最高表面、外部模製部件170a的最高表面及下半導體晶片130的最高表面皆可位在離第一平面不超過5微米的距離處。
半導體封裝1b可更包括位於下半導體封裝100及上半導體封裝200之間的第一氣隙180a及第二氣隙180b。換句話說，半導體封裝1b可包括位於封裝連接部件260 之間的內側區域的第一氣隙180a，及位於封裝連接部件260的外側的第二氣隙180b。第一氣隙180a及第二氣隙180b可形成更大的連續氣隙。
圖31至圖33為依據發明概念之一些實施例所繪示的圖30之半導體封裝1b的形成方法剖面圖。在這些例子中，可預先進行參考圖9至圖18描述的製程，且為簡單起見將省略其描述。
參照圖31，於如圖18所繪示的結構上形成外部模製部件170a。外部模製部件170a可填充中介層連接部件128之間的空間，包圍及包覆中介層連接部件128，且可將中介層120的側邊密合。外部連接部件170a也可將下連接部件150的側邊密合。外部模製部件170a可藉由MUF技術形成。下半導體晶片130的最高表面可與外部模製部件170a的最高表面共平面。下半導體晶片130的最高表面及外部模製部件170a的最高表面可位在離第一平面不超過5微米的距離處。
參照圖32，可部分地移除下模製部件150以形成分別暴露第一連接部件270之開口160。可藉由微影蝕刻或使用雷射形成開口160。各個開口160可向下延伸以具有統一寬度或具有漸縮小寬度。
參照圖33，提供上半導體封裝200，上半導體封裝200包括位於對應第一封裝連接部件270之第二封裝連接部件280。第二封裝連接部件280位在上半導體封裝200的上基底基底210之下。上半導體封裝200位在下半導體封裝100 上。接著，第二封裝連接部件280分別***開口160中，使得第一封裝連接部件270可分別地與第二封裝連接部件280電性及/或實體連接。
接著，將下半導體封裝100電性連接於上半導體封裝200。此電性連接可藉由將第一封裝連接部件270電性及/或實體連接於第二封裝連接部件280而達成。第一封裝連接部件270及第二封裝連接部件280可藉由使用熱壓縮製程及/或回銲製程而彼此電性連接。因此，可完成圖30所示之半導體封裝1b的形成。
圖34為依據發明概念之一些實施例的半導體封裝1c剖面圖。比較圖7所示之實施例，圖34所示之實施例是有關於包括與外部模製部件170不同之外部模製部件170c的情況。因此，將省略圖7之實施例與圖34之實施例之間的重複描述。
參照圖34，半導體封裝1c包括下半導體封裝100及上半導體封裝200，其中下半導體封裝100包括中介層120。外部模製部件170c可填充中介層連接部件128之間的空間且可將中介層120的側邊密合。下模製部件150的側邊在沒有被外部模製部件170c密合的情形下暴露出來。因此，在上述實施例中，第三氣隙180c可大於第二氣隙180b。第一氣隙180a、第二氣隙180b及第三氣隙180c可形成更大的連續氣隙。
圖35至圖36為依據另一些實施例之半導體封裝1d及半導體封裝1e的剖面圖。比較圖7之實施例及圖30之 實施例，圖35及圖36之實施例包括多數個下半導體晶片130。因此，將省略圖35及圖36之實施例與圖7及圖30之實施例之間的重複描述。
參照圖35，半導體封裝1d包括多數個位於中介層120上的下半導體晶片130d。半導體封裝1d包括多數個上半導體晶片230d，其中上半導體封裝200包括上半導體晶片230d。半導體封裝1d可包括如參考圖7描述之外部模製部件170。下半導體晶片130d可以是邏輯半導體晶片、記憶體半導體晶片、或邏輯半導體晶片及記憶體半導體晶片之組合。上半導體晶片230d可以是邏輯半導體晶片、記憶體半導體晶片、或邏輯半導體晶片及記憶體半導體晶片的組合。或者，可使用單一下半導體晶片130(見圖7)或多於兩個的下半導體晶片130d取代兩個下半導體晶片130d。另外或此外，可使用單一半導體晶片230(見圖7)或多於兩個的上半導體晶片230取代上半導體晶片230d。關於圖35所描述之實施多個晶片也可實施於本文描述的其他替代性實施例中。
舉例來說，參照圖36，半導體封裝1e包括位於中介層120上的多數個下半導體晶片130e。半導體封裝1e包括多數個上半導體晶片230e，其包括於上半導體封裝200中。半導體封裝1e可包括如參考圖30描述之外部模製部件170a。下半導體晶片130e可以是邏輯半導體晶片、記憶體半導體晶片、或邏輯半導體晶片及記憶體半導體晶片之組合。上半導體晶片230e可以是邏輯半導體晶片、記憶體半導體晶 片、或邏輯半導體晶片及記憶體半導體晶片的組合。或者，可使用單一下半導體晶片130(見圖7)或多於兩個的下半導體晶片130e取代兩個下半導體晶片130e。另外或此外，可使用單一半導體晶片230(見圖7)或多於兩個的上半導體晶片230e取代上半導體晶片230e。圖37為根據一些替代性實施例之半導體封裝2的剖面圖。比較圖7所示之實施例，相較於圖7之中介層120，圖37所示之實施例包括替代性中介層120a。因此，將省略圖7之實施例及圖37之實施例之間的重複描述。本領域具有通常知識者可理解的是，也能考慮圖37之本實施例及任何描述於本文之替代性實施例特徵之組合。
參照圖37，半導體封裝2可包括中介層120a。中介層120a可包括被動組件129a、主動組件129b或兩者皆有。被動組件129a可包括被動電性裝置且包括(例如)電阻器、電感器、電容器或切換器。主動組件129b可包括(例如)運算放大器、二極體、或電晶體。被動組件129a及/或主動組件129b可位在中介層120上、中介層120之下或中介層120中。
圖38至圖42為依據一些替代性實施例之半導體封裝3a、半導體封裝3b、半導體封裝3c、半導體封裝3d及半導體封裝3e的剖面圖。就封裝連接部件260a、260b、260c、260d及260e而言，圖38至圖42所示之實施例不同於圖7所示之實施例。因此，將省略圖38至圖42之實施例與圖7之實施例之間的重複描述。圖38至圖42所示之封裝連 接部件260a、260b、260c、260d及260e可藉由使用熱壓縮製程及/或回銲製程來變形，且填充於開口160中。
參照圖38，半導體封裝3a可包括封裝連接部件260a，其中封裝連接部件260a將中介層120連接至上半導體封裝200。封裝連接部件260a可包括第一封裝連接部件270a及第二封裝連接部件280a，第一封裝連接部件270a與中介層120電性連接，第二封裝連接部件280a與上半導體封裝200電性連接。第一封裝連接部件270a及第二封裝連接部件280a皆可具有球形形狀。球形形狀之被黏著的上表面及下表面可稍微平坦。第一封裝連接部件270a及第二封裝連接部件280a可使用熱壓縮製程及/或回銲製程而彼此電性連接，且因此可轉變成一體結構。第一封裝連接部件270a及第二封裝連接部件280a可具有不同尺寸。舉例來說，第一封裝連接部件270a可具有小於第二封裝連接部件280a的尺寸。
參照圖39，半導體封裝3b可包括將中介層120連接至上半導體封裝200之封裝連接部件260b。封裝連接部件260b可包括第一封裝連接部件270b及第二封裝連接部件280b，第一封裝連接部件270b與中介層120電性連接，第二封裝連接部件280b與上半導體封裝200電性連接。第一封裝連接部件270b、第二封裝連接部件280b或兩者可具有球形或半球形形狀。舉例來說，第一封裝連接部件270b可具有半球形且第二封裝連接部件280b可具有球形。或者，半球形及球形形狀之被黏著的上表面及下表面可稍微 平坦。第一封裝連接部件270b及第二封裝連接部件280b可藉由使用熱壓縮製程或回銲製程而彼此電性連接，且因此可轉變為一體結構。第一封裝連接部件270b及第二封裝連接部件280b可具有不同尺寸。舉例來說，第一封裝連接部件270b可具有小於第二封裝連接部件280b的尺寸。或者，第一封裝連接部件270b可具有大於第二封裝連接部件的尺寸。
參照圖40，半導體封裝3c可包括將中介層120連接至上半導體封裝200之封裝連接部件260c。封裝連接部件260c可包括第一封裝連接部件270c及第二封裝連接部件280c，第一封裝連接部件270c與中介層120電性連接，第二封裝連接部件280c與上半導體封裝200電性連接。第一封裝連接部件270c、第二封裝連接部件280c或兩者可具有圓柱形或多角柱(polyprism)形狀。第一封裝連接部件270c及第二封裝連接部件280c可藉由使用熱壓縮製程或回銲製程而彼此電性連接，且因此可轉變為一體結構。第一封裝連接部件270c可具有小於第二封裝連接部件280c的尺寸。或者，第一封裝連接部件270c可具有大於第二封裝連接部件280c的尺寸。
參照圖41，半導體封裝3d可包括將中介層120連接至上半導體封裝200之封裝連接部件260d。封裝連接部件260d可包括第一封裝連接部件270d、第二封裝連接部件280d及第三封裝連接部件290d，其中第一封裝連接部件270d與中介層120電性連接，第二封裝連接部件280d與 上半導體封裝200電性連接，第三封裝連接部件290d位在第一封裝連接部件270d及第二封裝連接部件280d之間。第一封裝連接部件270d、第二封裝連接部280d或兩者可具有球形或半球形形狀。第三封裝連接部件290d可具有球形形狀、半球形形狀、圓柱形狀或多角柱形狀。第一封裝連接部270d及第二封裝連接部件280d可藉由使用熱壓縮製程及/或回銲製程而彼此連接，且因此可轉變為一體結構。第一封裝連接部件270d可具有小於第二封裝連接部件280d的尺寸。第三封裝連接部件290d可具有小於第一封裝連接部件270d、第二封裝連接部件280d、或兩者的尺寸。或者，第一封裝連接部件270d、第二封裝連接部件280d及第三封裝連接部件290d具有本文描述之尺寸關係以外的尺寸關係。
參照圖42，半導體封裝3e可包括將中介層120連接至上半導體封裝200之封裝連接部件260e。封裝連接部件260e可包括第一封裝連接部件270e及第二封裝連接部件280e，第一封裝連接部件270e與中介層120電性連接，第二封裝連接部件280e與上半導體封裝200電性連接。第一封裝連接部件270e及第二封裝連接部件280e可具有球形形狀。球形形狀之被黏著的上表面及下表面可稍微平坦。第一封裝連接部件270e及第二封裝連接部件280e可藉由使用熱壓縮製程或回銲製程而彼此電性連接，且因此可轉變為一體結構。第一封裝連接部件270e及第二封裝連接部件280e可具有不同尺寸。舉例來說，第一封裝連接部件 270e可具有大於第二封裝連接部件280e的尺寸。
圖43至圖46為依據一些實施例所繪示之半導體封裝4的形成方法的剖面圖。在本實施例中，可預先進行參考圖9至圖12所描述的製程，且為簡單起見將省略其描述。
參照圖43，在形成將下半導體晶片130密合的下模製部件150後，部分地移除位在下半導體晶片130上的下模製部件150。在移除步驟中，可暴露下半導體晶片130之上表面132。此外，移除步驟可包括藉由移除下半導體晶片130之上部分而薄化下半導體晶片130的操作。在移除步驟中，可暴露第一封裝連接部件270之上表面272。移除步驟可藉由例如是進行CMP。接著，進行如參考圖14至圖16所描述的製程，且為簡單起見將省略其描述。因此，薄化中介層晶圓10、形成穿透中介層晶圓10的TSV122、及形成接附中介層122之中介層連接部件128以電性連接於TSV122。
參照圖44，中介層晶圓10被切割成多數個中介層120，其中下半導體晶片130與中介層120電性連接。接著，進行如參考圖18所描述的製程。因此，中介層120可接附至下基座基底110上，且下基座基底110及中介層120可經中介層連接部件128而彼此電性連接。外部連接部件116可形成於下基座基底110的下表面上。因此，可形成下半導體封裝100。
參考圖45，提供上半導體封裝200。於下半導體封裝100之第一封裝連接部件270的上表面272上更可分別形成第一導電凸塊274。第一導電凸塊274可相對凸起於下 半導體晶片130的上表面132。第一導電凸塊274可包括導電材料，且可藉由使用(例如)銲球、電鍍法或銲料塗佈而形成。
上半導體封裝200可包括位於對應第一封裝連接部件270之第二導電凸塊284。第二導電凸塊284位在上半導體封裝200的上基座基底210之下。第二導電凸塊284可相對凸起於上半導體晶片230之下銲墊214。第二導電凸塊284可包括導電材料，且可藉由使用(例如)銲球、電鍍法或銲料塗佈而形成。
上半導體封裝200位於下半導體封裝100上。接著，將下半導體封裝100電性連接於上半導體封裝200。舉例來說，第一導電凸塊274分別與第二導電凸塊284電性及/實體連接。可藉由熱壓縮製程及/或回銲製程將第一導電凸塊274連接於第二導電凸塊284，且因此可形成封裝連接部件260(見圖46)。可形成氣隙180(見圖46)於下半導體封裝100及上半導體封裝200之間。
參照圖46，形成將中介層120及下半導體晶片130密合之外部模製部件170，且因此完成半導體封裝4的形成。形成外部模製部件170的製程類似於如參考圖22所描述的製程，且為簡單起見將省略其描述。外部模製部件170及下半導體封裝100與上半導體封裝200之間的電性連接的形成可依逆於上述順序的順序進行。
圖47至53為依據一些實施例所繪示之半導體封裝5的形成方法的剖面圖。將省略圖47至圖53之實施例及圖 9至圖22之實施例之間的重複描述。
參照圖47，提供包括多數個中介層120的中介層晶圓10，中介層120具有TSV122。將下半導體晶片130接附在中介層晶圓10上。下連接部件140可位在下半導體晶片130之下。下半導體晶片130可經下連接部件140而與中介層120的配線圖案層126電性連接。下半導體晶片130也可經下連接部件140而與TSV122電性連接。接著，形成將下半導體晶片130密合之下模製部件150。
參照圖48，部分地移除位於下半導體晶片130上的下模製部件150。在移除步驟中，可暴露下半導體晶片130的上表面132。此外，移除步驟可包括藉由移除下半導體晶片130上部分而薄化下半導體晶片130的操作，且下半導體晶片130可以作薄。接著，進行如參考圖14至圖16描述的製程，且為簡單起見將省略其描述。因此，薄化中介層晶圓10、形成穿透中介層晶圓10的TSV122、及形成接附中介層122之中介層連接部件128以電性連接於TSV122。
參考圖49，中介層晶圓10被切割成多數個中介層120。各個中介層120可與一個或多個下半導體晶片130(圖49顯示一個)接附及電性連接。接著，進行如參考圖18描述的製程。因此，中介層120可接附至下基座基底110上，且下基座基底110及中介層120可經中介層連接部件128而彼此電性連接。外部模製部件116可形成於下基座基底110的下表面上。因此，可形成下半導體封裝100。
參照圖50，部分地移除下模製部件150以形成暴露中介層120的開口160a。可藉由微影蝕刻或藉由使用雷射而形成開口160a。各個開口160a可向下延伸以具有統一寬度或在向下的方向上具有漸縮小寬度。
參照圖51，以導電材料填充於開口160a，從而形成第一封裝連接部件570。第一導電凸塊574可形成於第一封裝連接部件570上。第一導電凸塊574可相對凸起於下半導體晶片130之上表面132。第一導電材料574可包括導電材料，且可藉由使用(例如)銲球、電鍍法或銲料塗佈而形成。
參照圖52，提供上半導體封裝200。上半導體封裝200可包括位於對應第一封裝連接部件570之第二導電凸塊584。第二導電凸塊584位在上半導體封裝200之上基座基底210之下。第二導電凸塊584可形成與上半導體晶片230之下銲墊214相關的突起。第二導電凸塊584包括導電材料，且可藉由使用(例如)銲球、電鍍法或銲料塗佈而形成。
上半導體封裝200位在下半導體封裝100上。接著，將下半導體封裝100電性連接於上半導體封裝200。舉例來說，第一導電凸塊574分別地與第二導電凸塊584電性及/或實體連接。第一導電凸塊574可藉由使用熱壓縮製程及/或回銲製程而與第二導電凸塊584連接，且因此可形成封裝連接部件560(見圖53)。氣隙180(見圖53)可形成於下半導體封裝100及上半導體封裝200之間。
參照圖53，形成將中介層120及下半導體晶片130密合之外部模製部件170，且因此完成半導體封裝5的形成。形成外部模製部件170的製程可類似於如參考圖22所描述之製程，且為簡單起見將省略其描述。外部模製部件170及下半導體封裝100與上半導體封裝200之電性連接的形成可依逆於上述順序的順序進行。
圖54至圖57為依據其他實施例之半導體封裝6a、6b、6c及6d的剖面圖。省略圖54至圖57之實施例及圖7之實施例之間的重複描述。
參照圖54，半導體封裝6a可包括基座基底610、中介層620及半導體晶片630。半導體封裝6a可包括基座基底610、位於基座基底610上且具有TSV622之中介層620及安裝於中介層620上且與中介層620電性連接之半導體晶片630。半導體封裝6a可更包括模製部件670，其中模製部件670將中介層620密合。
基座基底610可包括玻璃、陶瓷或塑膠。基座基底610可以是用於半導體封裝之基底，例如是印刷電路板、陶瓷基底或配線貼片基底。上銲墊612可位於基座基底610之上表面上，且下銲墊614可位於基座基底610之下表面上。
外部連接部件616可位在基座基底610之下銲墊614上以與下銲墊614電性及/或實體連接。下基座基底610可經由外部連接部件616而電性連接至外界。外部連接部件616可例如是銲球。或者，外部連接部件616可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀 陣列)之覆晶連接結構。可不包括外部連接部件616。
中介層620可位於基座基底610上。中介層620可包括基座層621、TSV622、第一銲墊623、第二銲墊624、絕緣層625及配線圖案層626。中介層620可對應於參考圖7所描述之中介層20。
第一銲墊623可位於基座層621的下表面上，第二銲墊624可位於基座層621的上表面上。TSV622可穿透部分基座層621。TSV622可將第一銲墊623分別電性連接於第二銲墊。
絕緣層625可位於基座層621上。絕緣層625可包括配線圖案層626。配線圖案層626可與中介層620之第二銲墊624電性及/或實體連接。因此，配線圖案層626可與TSV622電性連接。
中介層連接部件628可位於基座層621之下。中介層連接部件628可與中介層620之第一銲墊623電性及/或實體連接，且可與基座層610之第二銲墊612電性及/或實體連接。因此，TSV622可經由中介層連接部件628而與基座基底610電性連接。中介層連接部件628可例如是銲球。或者，中介層連接部件628可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。
半導體晶片630可位於中介層620上。如上述，半導體晶片630可以是邏輯半導體晶片或記憶體半導體晶片。下連接部件640可位於半導體晶片630之下。半導體晶片 630可經下連接部件640而與中介層620之配線圖案層626電性連接。半導體晶片也可經下連接部件640與TSV622電性連接。下連接部件640可以是銲球或其他類型的連接部件，諸如在本揭露中其他地方描述之替代性連接部件。舉例來說，下連接部件640可以是接合線。或者，下連接部件640可形成具有格狀陣列(諸如：針格狀陣列、球格狀陣列或平面格狀陣列)之覆晶連接結構。
下連接部件640的排列方式可比中介層連接部件628更密集。下連接部件640可具有小於中介層連接部件628的尺寸。在此情況中，配線圖案626可作為重配線圖案。應認知，下連接部件640及中介層連接部件628之相對排列及尺寸為例示性的。
可藉由第一模製部件650將半導體晶片630模製，且因此半導體晶片630可免受於外部衝擊。第一模製部件650可延伸以將半導體晶片130之側邊及最上側密合。第一模製部件650可包括第一底膠填充部件651及第一覆蓋部件652，其中第一底膠填充部件621位於半導體晶片630之下，亦即，填充下連接部件640之間的空間，包圍及包覆下連接部件640，第一覆蓋部件652位於第一填充部件651上且將半導體晶片630之側表面及最高表面密合。第一模製部件650可藉由MUF技術形成。第一模製部件650為絕緣材料。
可藉由第二模製部件670將中介層620密合，且因此中介層620可免受於外部衝擊。第二模製部件670可延伸 以填充中介層620之下的空間。第二模製部件670可填充中介層連接部件628之間的空間且可包圍及包覆中介層連接部件628。第二模製部件670可延伸以接觸第一模製部件650的側邊及/或將第一模製部件650的側邊密合。可藉由第二模製部件670提供半導體晶片630額外封裝保護。第二模製部件670可藉由MUF技術形成。第二模製部件670為絕緣材料。第一模製部件650及第二模製部件670可包括相同材料或不同材料。
作為圖54所示實施例之替代性實施例，圖55所示之實施例提供第一模製部件650a及第二模製部件670a。
參照圖55，半導體封裝6b可包括基座基底610、中介層620及半導體晶片630。半導體封裝6b可包括基座基底610、位於基座基底610上且具有TSV622之中介層620及安裝於中介層上且與中介層620電性連接之半導體晶片630。半導體封裝6b可更包括模製部件670a，其中模製部件670a包覆中介層620及中介層連接部件628及/或將中介層620及中介層連接部件628密合。
可藉由第一模製部件650a來保護半導體晶片630，且因此半導體晶片630可免受外部衝擊及/或受外部環境影響。第一模製部件650a可延伸以與半導體晶片630之側邊接觸及/或將半導體晶片630之側邊密合。第一模製部件650a可不將半導體晶片630的最高表面密合，且相對於第一模製部件650a可暴露出半導體晶片630的最高表面。半導體晶片630的最高表面可與第一模製晶片650a的最高表 面共平面。或者，半導體晶片630的最高表面及第一模製部件650a的最高表面可位於離第一平面不超過5微米的距離處。可藉由第二模製部件670a將中介層620及中介層連接部件密合，且因此中介層620及中介層連接部件可免受外部衝擊及/或受外部環境影響。第二模製部件670a可延伸以填充中介層620之下的空間，亦即，第二模製部件670a可填充中介層連接部件628之間的空間。第二模製部件670a可延伸以與第一模製部件650a的側邊接觸及/或將第一模製部件650a的側邊密合，且因此半導體晶片630可藉由第二模製部件670a而提供額外的保護。第二模製部件670a也可藉由MUF技術形成。第二模製部件670a可不將半導體晶片630之最高表面密合，且因此相對於第二模製部件670a可暴露出半導體晶片630之最高表面。半導體晶片630的最高表面可與第二模製部件670a的最高表面共平面。或者，半導體晶片630的最高表面及第二模製部件670a的最高表面可位於離第一平面不超過5微米的距離處。
與圖54及圖55之實施例比較，圖56及圖57之實施例是有關於包括多數個半導體晶片630的情況。因此，將省略圖56及圖57之實施例及圖54及圖55之實施例之間的重複描述。
參照圖56，半導體封裝6c包括位在中介層620上之多數個下半導體晶片630a。半導體封裝6c包括如參考以上圖54所描述之第一模製部件650及第二模製部件670。換句話說，可藉由第一模製部件650及/或第二模製部件 670將半導體晶片630a密合。第一模製部件670可延伸以接觸半導體晶片630a之側邊及最上側及/或將半導體晶片630a之側邊及最上側密合。半導體晶片630a可以是邏輯半導體晶片、記憶體半導體晶片、或邏輯半導體晶片與記憶體半導體晶片之組合。
參照圖57，半導體封裝6d包括位於中介層620上之多數個下半導體晶片630a。半導體封裝6d包括如參考以上圖55描述之第一模製部件650a及第二模製部件670a。換句話說，可藉由第一模製部件650a及/或第二模製部件670a而將半導體晶片630a密合。第一模製部件670a可延伸以將半導體晶片630a的側邊密合。半導體晶片630a可以是邏輯半導體晶片、記憶體半導體晶片、或邏輯半導體晶片與記憶體半導體晶片之組合。第一模製部件650a可不將半導體晶片630a之最高表面密合，且因此相對於第一模製部件650a可暴露出半導體晶片630a之最高表面。半導體晶片630a的最高表面可與第一模製部件650a的最高表面共平面。或者，半導體晶片630a的最高表面及第一模製部件650a的最高表面可位於離第一平面不超過5微米的距離處。第二模製部件670a可不將半導體晶片630a之最高表面密合，且因此相對於第二模製部件670a可暴露出半導體晶片630a之最高表面。半導體晶片630a的最高表面可與第二模製部件670a的最高表面共平面。或者，半導體晶片630a的最高表面及第二模製部件670a的最高表面可位於離第一平面不超過5微米的距離處。半導體晶片630a可以是邏輯半導體晶片、記 憶體半導體晶片、或邏輯半導體晶片與記憶體半導體晶片之組合。
圖58至圖62為依據一些實施例所繪示之半導體封裝7的形成方法的剖面圖。將省略圖58之實施例與圖9至圖22、圖47及圖48之實施例之間的重複描述。
在製造半導體封裝7中，可預先完成如參考以上圖47及圖48描述的製程步驟。因此，參照圖58，以圖48所示之結構開始，可於模製部件150中形成開口160b。開口160b可為模穿孔(Through mold vias,TMVs)，模穿孔延伸穿過模製部件150。可藉由蝕刻微影及/或雷射蝕刻形成開口160b。沉積且平坦化導電層(諸如金屬層)以填充導電插塞770於各個開口160b中。模製部件150的頂面、導電插塞770的頂面及下半導體晶片130的頂面可以是共平面及/或在第一平面的5微米內。
參照圖59，接著形成重配置層780於模製部件150的頂面上。可藉由沉積絕緣層781、圖案化絕緣層781(例如經過微影)以暴露導電插塞770的頂端部分來形成重配置層，沉積導電層782及圖案化導電層782以提供銲墊782a及多數個從導電插塞至銲墊782a的配線連接。銲墊782a可自與重配置層780之配線連接相同的導電層來形成之。雖然只有一層導電層782顯示在此實施例中，替代性實施例考慮可形成作為部分重配置層780的多層導電層，對應的絕緣層782夾在鄰近導電層之間。
參照圖60，輔助基底134藉由黏膠層(glue layer)136 接附至重配製層780的頂面上。輔助基底134與關於圖14描述之輔助基底可以是相同。
參照圖61，可依關於圖15的描述方式(例如：研磨、CMP及/或精明切割法)來移除中介層120的下部分130，且依關於圖16的描述方式接附中介層連接部件128。
參照圖62，如關於圖17及圖18的描述，可移除輔助基底134及黏膠層136且安裝中介層於下基座基底110上。如關於圖30的描述，可附加外部模製部件170a。或者，可附加本文描述之替代性的外部模製部件或其他的部件。接著，電子裝置(諸如一或多個上半導體封裝200、無完整包覆封裝的一或多個上半導體晶片230a及/或一或多個被動電子組件730)可與重配置層的銲墊782a連接。另外或此外，一或多個被動電子組件730可與導電插塞770直接連接於而未使用重配置層780。舉例來說，被動電子組件可包括諸如電阻器、電感器及/或電容器的被動電子裝置。各個這些電子裝置可藉由凸塊790而連接於銲墊782a。依如關於以上圖8所描述的電性通道A、C、D及/或E的相同方式，各個這些電子裝置可具有與下半導體晶片130的電性連接及/或與外部封裝端點的電性連接。
圖63為依據發明概念之一實施例之卡5000的方塊示意圖(諸如記憶卡)。
參照圖63，可安排控制器5100及記憶體5200以彼此交換電子訊號。舉例來說，當指令藉由控制器5100發出時，記憶體5200可傳輸資料。依據本文描述的一個實施 例，控制器5100及/或記憶體5200可各包括一或多個半導體晶片，上述一或多個半導體晶片作為根據本文所描述之其中一個實施例的單一半導體封裝的一部分。舉例來說，在描述於本文之上述實施例中(例如：如圖7、圖29、圖30、圖34至圖42、圖46及圖53及其替代物所示)，控制器5100可對應於下半導體晶片130且記憶體5200可對應於上半導體晶片230。記憶體5200可包括記憶體陣列(未繪示)或記憶體陣列庫(未繪示)。卡5000可以是使用於較大系統的固定式記憶卡，或可以是移除式記憶卡(例如是記憶棒卡、智慧型媒體卡(SM)、安全數位卡(SD)、迷你安全數位卡或多媒體卡(MMC))。
圖64為依據本發明概念之一實施例之系統6000的方塊示意圖。
參照圖64，系統6000可包括控制器6000、輸入/輸出(input/output,I/O)裝置6200、記憶體6300及介面6400。系統6000可以是傳輸或接收資訊之行動裝置。行動系統可以是個人數位助理(Personal Digital Assistant,PDA)、攜帶式電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器或記憶卡。控制器6100可執行程式及提供系統6000之控制。控制器6100可以是微處理器、數位訊號處理器、微控制器或其他類似於這些的裝置。I/O裝置6200可使用於輸入或輸出系統6000的資料。系統6000可藉由使用I/O裝置6200而連接於外部裝置(例如：個人電腦或網路)，且因此可與外部裝置交換資料。I/O裝置6200可以是按 鍵、鍵盤或顯示器。記憶體6300對於操作控制器6100而言可儲存代碼及/或資料，及/或藉由控制器6100處理儲存資料。控制器6100及記憶體6300可各包括一或多個半導體晶片，上述一或多個半導體晶片作為根據本文所揭露之其中一個實施例的單一半導體封裝的一部分。舉例來說，在描述於本文之上述實施例中(例如：如所示於圖7、圖29、圖30、圖34至圖42、圖46及圖53及其替代物所示)，控制器6100可對應於下半導體晶片130且記憶體6300可對應於上半導體晶片230。介面6400可以是系統6000及另一外部裝置之間的資料傳輸路徑。控制器6100、I/O裝置6200、記憶體6300及介面6400可經匯流排6500而彼此溝通。舉例來說，系統6000可使用於手機、MP3播放器、導航系統、攜帶式多媒體播放器(portable multimedia player,PMP)、固態硬碟(solid state disk,SSD)或家庭設備。
圖65為一種電子裝置的透視圖，依據本文所揭露之實施例製造之半導體裝置可應用於所述電子裝置。
圖65繪示一種手機7000，可應用圖64之電子系統6000可應用於手機7000。圖64之電子系統6000可使用於攜帶式電腦、MP3播放器、導航、固態硬碟、車子或家庭設備。
雖然本發明已隨其例示性實施例來特定表示及描述，可理解的是，可以不背離以下專利申請範圍的精神及範疇而做出其中形式及細節上的變動。
1、1a、1b、1c、1d、1e、2、3a、3b、3c、3d、3e、4、5、6a、6b、6c、6d‧‧‧半導體封裝
10‧‧‧中介層晶圓
12‧‧‧切割道
20‧‧‧中介層晶片、中介層元件
30‧‧‧下部分
32‧‧‧基座部分
40‧‧‧上部分
42、122、622‧‧‧基底穿孔、TSV
43、52、125、625、781‧‧‧絕緣層
44‧‧‧晶種層
45‧‧‧導電層
50‧‧‧配線部分
54‧‧‧配線圖案
56‧‧‧配線圖案銲墊
58、112、212、612‧‧‧上銲墊
60‧‧‧單一半導體晶片
60a、60b、60c、130、130d、130e、630、630a‧‧‧半導體晶片
70、260、260a、260b、260c、260d、260e‧‧‧封裝連接部件
100‧‧‧下半導體封裝
110‧‧‧下基座基底
114、214、614‧‧‧下銲墊
116、616‧‧‧外部連接部件
120、120a、620‧‧‧中介層
121、610、621‧‧‧基座層
123、623‧‧‧第一銲墊
124、624‧‧‧第二銲墊
126‧‧‧配線圖案層
128‧‧‧中介層連接部件
129‧‧‧中介層下表面
129a‧‧‧被動組件
129b‧‧‧主動組件
132‧‧‧中介層上表面
136‧‧‧黏膠層
140、640‧‧‧下連接部件
150、150a、150b、150c、150d、150e、150f‧‧‧下模製部件
151a、151b、151c、151d、151e、151f‧‧‧底膠填充部件
152a、152b、152c、152d、152e、152f‧‧‧側邊模製部件
153b‧‧‧凹陷
154c、154f‧‧‧凸處
160、160a、160b‧‧‧開口
170、170a、170c‧‧‧外部模製部件
172‧‧‧下表面接觸部分
180‧‧‧氣隙
180a‧‧‧第一氣隙
180b‧‧‧第二氣隙
180c‧‧‧第三氣隙
200‧‧‧上半導體封裝
230、230a、230d、230e‧‧‧上半導體晶片
240‧‧‧上連接部件
250‧‧‧上模製部件
270、270a、270b、270c、270d、270e、570‧‧‧第一封裝連接部件
280、280a、280b、280c、280d、280e‧‧‧第二封裝連接部件
290d‧‧‧第三封裝連接部件
574‧‧‧第一導電凸塊
584‧‧‧第二導電凸塊
626‧‧‧配線圖案層
650、650a‧‧‧第一模製部件
651‧‧‧第一填充部件
652‧‧‧第一覆蓋部件
670、670a‧‧‧第二模製部件
730‧‧‧被動電子組件
770‧‧‧導電插塞
780‧‧‧重配置層
782、782a‧‧‧圖案化導電層
790‧‧‧凸塊
5000‧‧‧卡
5100‧‧‧控制器
5200‧‧‧記憶體
6000‧‧‧系統
6100‧‧‧控制器
6200‧‧‧輸入、輸出裝置
6300‧‧‧記憶體
6400‧‧‧介面
6500‧‧‧匯流排
7000‧‧‧手機
A、B、C、D、E‧‧‧電性通道
d1、d2、d3、d4、d5‧‧‧間距距離
以下結合附圖進行之詳細描述可更清楚理解例示性實施例，其中：
圖1為依據一些實施例之中介層晶圓的俯視圖。
圖2為沿圖1之線II-II截取之中介層晶圓的剖面圖。
圖3為圖2所繪示之中介層晶圓之區域III的放大剖面圖。
圖4為依據另一實施例之圖2所繪示中介層晶圓之區域III的放大剖面圖。
圖5及圖6為在圖1中所繪示之在中介層晶圓上安裝半導體晶片的情況的俯視圖。
圖7為依據一些實施例之半導體封裝的剖面圖。
圖8繪示為圖7之半導體封裝的電性連接概示圖。
圖9至圖22繪示為依據一些實施例之圖7之半導體封裝的形成方法的剖面圖。
圖23至圖28繪示為圖7之包括於半導體封裝中的下模製部件之變化情況的放大圖。
圖29為依據一些實施例之半導體封裝的剖面圖。
圖30為依據一些實施例之半導體封裝的剖面圖。
圖31至圖33繪示為依據一些實施例之圖30之半導體封裝的形成方法的剖面圖。
圖34為依據一些實施例之半導體封裝的剖面圖。
圖35及圖36為依據一些實施例之半導體封裝的剖面圖。
圖37為依據一些實施例之半導體封裝的剖面圖。
圖38至圖42為依據一些實施例之半導體封裝的剖面圖。
圖43至圖46繪示為依據一些實施例之半導體封裝的形成方法的剖面圖。
圖47至圖53繪示為依據一些實施例之半導體封裝的形成方法的剖面圖。
圖54至圖57為依據一些實施例之半導體封裝的剖面圖。
圖58至圖62繪示為依據一些實施例之半導體封裝的形成方法的剖面圖。
圖63為依據一實施例之記憶卡的方塊圖。
圖64為依據一實施例之系統的方塊示意圖。
圖65為依據實施例所製造的半導體裝置之電子裝置的透視圖。
1‧‧‧半導體封裝
100‧‧‧下半導體封裝
110‧‧‧下基座基底
112、212‧‧‧上銲墊
114、214‧‧‧下銲墊
116‧‧‧外部連接部件
120‧‧‧中介層
121‧‧‧基底層
122‧‧‧TSV
123‧‧‧第一銲墊
124‧‧‧第二銲墊
125‧‧‧絕緣層
126‧‧‧配線圖案層
140‧‧‧下連接部件
150‧‧‧下模製部件
160‧‧‧開口
170‧‧‧外部模製部件
172‧‧‧下表面接觸部分
180‧‧‧氣隙
200‧‧‧上半導體封裝
230‧‧‧上半導體晶片
240‧‧‧上連接部件
260‧‧‧封裝連接部件
250‧‧‧上模製部件
270‧‧‧第一封裝連接部件
280‧‧‧第二封裝連接部件
d4、d5‧‧‧間距距離

Claims (48)

  1. 一種半導體封裝，包括：下半導體封裝，包括：中介層，由半導體材料或玻璃材料形成，所述中介層包括下表面、上表面、下表面上之下端點、上表面上之上端點及基底穿孔，所述基底穿孔至少延伸穿過所述中介層的基底，且所述基底穿孔將所述中介層之所述下端點的多數個電性連接至所述中介層之所述上端點的對應的多數個；下半導體晶片，安裝於所述中介層，所述下半導體晶片包括晶片銲墊，所述晶片銲墊與所述中介層之所述上端點的至少一些個電性連接；以及模製材料，包圍所述下半導體晶片的側面；上半導體裝置，堆疊於所述下半導體封裝上且包括：下表面；所述下表面處之端點；以及積體電路，與所述下表面上之所述端點的至少一些個電性連接；以及導電凸塊，配置於所述中介層之所述上表面上且延伸至所述上半導體裝置之所述下表面，所述導電凸塊將所述中介層之所述上表面上之所述上端點的多數個電性連接至所述上半導體裝置之所述下表面處之所述端點的對應的多數個，各個所述導電凸塊包括下部分及上部分，其中所述中介層包括矽、鍺、矽-鍺或砷化鎵。
  2. 如申請專利範圍第1項所述之半導體封裝，更包括被動裝置，所述被動裝置包括與所述導電凸塊連接的端點銲墊。
  3. 如申請專利範圍第2項所述之半導體封裝，其中所述被動裝置包括電容器、電阻器及電感器中的至少一個。
  4. 如申請專利範圍第1項所述之半導體封裝，更包括：所述下半導體晶片上之介電層；以及所述介電層上之配線圖案，其中所述上半導體裝置包括上半導體封裝，所述上半導體封裝包括：上封裝基底，包括下表面、上表面、所述下表面上的下端點、所述上表面的上端點，所述上端點與所述下端點電***流；上半導體晶片，包括所述積體電路，所述上半導體晶片安裝於所述上封裝基底，所述上半導體晶片包括晶片銲墊，所述晶片銲墊經由所述上端點而與所述上封裝基底之所述下端點的至少一些個電性連接；以及其中各個所述導電凸塊之所述上部分與所述上封裝基底之所述下表面上的對應的下端點連接，其中各個所述導電凸塊之所述上部分與所述導電凸塊的對應的下部分連接。
  5. 如申請專利範圍第4項所述之半導體封裝，其中 所述導電凸塊之所述上部分的尺寸大於所述導電凸塊之所述下部分的尺寸。
  6. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層包括配線圖案，所述配線圖案將所述中介層的上端點連接至所述下半導體晶片之對應的晶片銲墊。
  7. 如申請專利範圍第1項所述之半導體封裝，更包括：印刷電路板，包括上表面及下表面；以及封裝端點，接附於所述印刷電路板的所述下表面，其中所述中介層於所述印刷電路板的所述上表面處安裝於所述印刷電路板。
  8. 如申請專利範圍第7項所述之半導體封裝，其中所述印刷電路板包括重配線層，所述重配線層包括第一導體，所述第一導體經由所述中介層之第一基底穿孔而與所述下半導體晶片之晶片銲墊電性連接，且所述第一導體經由所述中介層之第二基底穿孔而與所述上半導體晶片之晶片銲墊電性連接，然而所述第一導體未與所述印刷電路板之所述下表面上的任何導電端點電性連接，包括未與所述印刷電路板之所述下表面上的任何封裝端點連接。
  9. 如申請專利範圍第8項所述之半導體封裝，其中所述下半導體晶片之所述晶片銲墊為與所述下半導體晶片之資料緩衝器連接的資料銲墊，且所述上半導體晶片之所述晶片銲墊為與所述上半導體晶片之資料緩衝器連接的資料銲墊。
  10. 如申請專利範圍第8項所述之半導體封裝，其中所述下半導體晶片之所述晶片銲墊為與所述下半導體晶片之位址緩衝器連接的位址銲墊，且所述上半導體晶片之所述晶片銲墊為與所述上半導體晶片之位址緩衝器連接的位址銲墊。
  11. 如申請專利範圍8所述之半導體封裝，其中所述下半導體晶片之所述晶片銲墊為與所述下半導體晶片之時脈緩衝器連接的時脈銲墊，且所述上半導體晶片之所述晶片銲墊為與所述上半導體晶片之時脈緩衝器連接的時脈銲墊。
  12. 如申請專利範圍第7項所述之半導體封裝，更包括封裝模製材料，所述封裝模製材料自至少所述印刷電路板之所述上表面延伸至所述上封裝基底之所述下表面。
  13. 如申請專利範圍第7項所述之半導體封裝，更包於所述下半導體封裝之外部表面的均質模製，所述均質模製至少自所述上封裝基底之下表面延伸至所述印刷電路板之所述上表面。
  14. 如申請專利範圍第7項所述之半導體封裝，其中所述印刷電路板為220微米或小於220微米。
  15. 如申請專利範圍第7項所述之半導體封裝，其中所述印刷電路板包括兩層的重配線圖案層或小於兩層的重配線圖案層。
  16. 如申請專利範圍第1項所述之半導體封裝，其中所述下半導體晶片以面朝下的配置而安裝於所述中介層。
  17. 如申請專利範圍第16項所述之半導體封裝，其中所述導電凸塊為第一導電凸塊，其中所述下半導體晶片包括晶片銲墊，所述晶片銲墊位於面向所述中介層之所述半導體晶片的主動表面處，且所述半導體封裝更包括：第二導電凸塊，自所述半導體晶片的所述主動表面延伸至所述中介層，所述第二導電凸塊將所述下半導體晶片之所述晶片銲墊連接至所述中介層之所述上端點的對應的上端點，所述第二導電凸塊具有20微米或小於20微米的高度。
  18. 如申請專利範圍第17項所述之半導體封裝，其中所述第二導電凸塊將所述下半導體晶片之所述晶片銲墊直接連接至所述上中介層之所述上端點的對應的上端點。
  19. 如申請專利範圍第1項所述之半導體封裝，其中所述下半導體晶片具有面向所述中介層之所述上表面的第一表面及與所述第一表面相對的第二表面，且所述半導體封裝更包括：氣隙，在所述下半導體晶片的所述第二表面及所述上封裝基底的所述下表面之間。
  20. 如申請專利範圍第19項所述之半導體封裝，其中所述氣隙具有50微米或小於50微米的厚度。
  21. 如申請專利範圍第4項所述之半導體封裝，其中所述導電凸塊自所述中介層之所述上表面延伸至所述上封裝基底之所述下表面上的所述下端點。
  22. 如申請專利範圍第21項所述之半導體封裝，其 中所述導電凸塊具有120微米或小於120微米的高度。
  23. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層之所述上表面具有小於1.3奈米的均方根表面粗糙度。
  24. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層包括重配線層。
  25. 如申請專利範圍第24項所述之半導體封裝，其中重配線層包括重配置圖案，所述重配置圖案包括與所述下半導體晶片電性絕緣的第一導體。
  26. 如申請專利範圍第24項所述之半導體封裝，其中所述重配線層包括重配置圖案，所述重配置圖案具有在所述重配置圖案之鄰近導體之至少一些個之間的一間距，所述間距為10微米或小於10微米。
  27. 如申請專利範圍第24項所述之半導體封裝，其中所述重配線層包括重配置圖案，所述重配置圖案具有在所述重配置圖案之鄰近導體之至少一些個之間的一間距，所述間距為5微米或小於5微米。
  28. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層之CTE不大於所述下半導體晶片之CTE的兩倍。
  29. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層之CTE不大於所述下半導體晶片之CTE的1.3倍。
  30. 如申請專利範圍第1項所述之半導體封裝，其中 所述中介層之CTE實質上等於所述下半導體晶片之CTE。
  31. 如申請專利範圍第4項所述之半導體封裝，其中第一導電節點(node)包括所述中介層之第一下端點、所述中介層之第一基底穿孔、所述中介層之第一上端點、配置於所述中介層上之第一導電凸塊、所述上封裝基底之所述下表面上的第一下端點、及所述上封裝基底之所述上表面的第一上端點、及所述上半導體晶片之Vdd晶片銲墊，所述上半導體晶片之Vdd晶片銲墊經連接以提供Vdd電源供應至所述上半導體晶片之內部電源供應電路；其中第二導電節點包括所述中介層之第二下端點、所述中介層之第二基底穿孔、所述中介層之第二上端點、配置於所述中介層上之第二導電凸塊、所述上封裝基底之所述下表面上的第二下端點、所述上封裝基底之所述上表面的第二上端點、所述上半導體晶片之Vss晶片銲墊、及所述下半導體晶片之Vss晶片銲墊，所述上半導體晶片之Vss晶片銲墊經連接以提供Vss電源供應至所述上半導體晶片之所述內部電源供應電路，所述下半導體晶片之Vss晶片銲墊經連接以提供Vss電源供應至所述下半導體晶片之內部電源供應電路；其中第三導電節點包括所述中介層之第三下端點、所述中介層之第三基底穿孔及所述下半導體晶片之Vdd晶片銲墊，所述下半導體晶片之Vdd晶片銲墊經連接以提供Vdd電源供應至所述下半導體晶片之所述內部電源供應電路，以及 其中所述第一導電節點、所述第二導電節點及所述第三導電節點各不同於彼此，其中所述第一導電節點未提供Vdd電源供應至所述下半導體晶片，以及其中所述第三導電節點未提供Vdd電源供應至所述上半導體晶片。
  32. 如申請專利範圍第1項所述之半導體封裝，其中所述中介層之整體材料包括具有100季帕或高於100季帕之楊氏模數的剛性材料。
  33. 一種半導體封裝，包括：上半導體封裝；以及下半導體封裝，所述上半導體封裝堆疊於所述下半導體封裝上，其中所述下半導體封裝包括：中介層，由半導體封裝材料或玻璃材料形成，所述中介層包括下表面、上表面、下表面上之下端點、上表面上之上端點及基底穿孔，所述基底穿孔至少延伸穿過所述中介層的基底，且所述基底穿孔將所述中介層之所述下端點的個別多數個電性連接至所述中介層之所述上端點的多數個；下半導體晶片，安裝於所述中介層，所述下半導體晶片包括晶片銲墊，所述晶片銲墊與所述中介層之所述上端點的至少一些個電性連接；導電凸塊，配置於鄰近所述下半導體晶片之所述 中介層的所述上表面上，且與所述中介層之所述上端點的至少一些個電性連接；模製材料，包圍所述下半導體晶片的側面，其中所述上半導體封裝包括：上封裝基底，包括下表面、上表面、所述下表面上的下端點、所述上表面上的上端點，所述上端點與所述下端點電***流，所述上封裝基底的所述下端點與所述導電凸塊電性連接；以及上半導體晶片，安裝於所述上封裝基底，所述上半導體晶片包括晶片銲墊，所述晶片銲墊與所述上封裝基底之所述上端點的至少一些個電性連接，其中所述中介層包括矽、鍺、矽-鍺或砷化鎵。
  34. 如申請專利範圍第33項所述之半導體封裝，其中所述模製材料的上表面與所述下半導體晶片之上表面共平面。
  35. 如申請專利範圍第33項所述之半導體封裝，其中所述模製材料的整個最高表面及所述下半導體晶片的整個最高表面位於第一平面的5微米內。
  36. 如申請專利範圍第33項所述之半導體封裝，其中所述模製材料的上表面與所述下半導體晶片的上表面齊平。
  37. 如申請專利範圍第33項所述之半導體封裝，其中所述導電凸塊的至少一些個以0.4毫米或小於0.4毫米的間距被規則地區隔開。
  38. 如申請專利範圍第33項所述之半導體封裝，其中所述下半導體晶片具有面向所述中介層之所述上表面的第一表面及與於所述第一表面相對的第二表面，且其中所述下半導體晶片之所述第二表面與所述中介層之所述上表面的距離為70微米或小於70微米。
  39. 一種半導體封裝，包括：上半導體封裝；以及下半導體封裝，所述上半導體封裝堆疊於所述下半導體封裝上，其中所述下半導體封裝包括：中介層，包括下表面、上表面、下表面上的下端點、上表面上的上端點及基底穿孔，所述基底穿孔至少延伸穿過所述中介層的基底，且所述基底穿孔將所述中介層之所述下端點的個別多數個電性連接至所述中介層之所述上端點的多數個；下半導體晶片，安裝於所述中介層，所述下半導體晶片包括晶片銲墊，所述晶片銲墊與所述中介層之所述上端點的至少一些個電性連接，所述下半導體晶片具有50微米或小於50微米的厚度；導電凸塊，配置於鄰近所述下半導體晶片之所述中介層的所述上表面上，且與所述中介層之所述上端點的至少一些個電性連接；其中所述上半導體封裝包括：上封裝基底，包括下表面、上表面、所述下表面上的下端點、所述上表面上的上端點，所述上端點與 所述下端點電***流，所述上封裝基底的所述下端點與所述導電凸塊電性連接；以及上半導體晶片，安裝於所述上封裝基底，所述上半導體晶片包括晶片銲墊，所述晶片銲墊與所述上封裝基底之所述上端點的至少一些個電性連接，其中所述中介層包括矽、鍺、矽-鍺或砷化鎵。
  40. 一種半導體封裝的製造方法，包括：以面朝下的配置將多數個第一半導體晶片安裝於中介層的晶圓的頂面，包括將所述第一半導體晶片之晶片銲墊與形成於所述晶圓中的第一導電孔(conductive via)連接；於所述晶圓上形成導電凸塊，以提供所述導電凸塊與形成於所述晶圓中的第二導電孔之間的電性連接；形成將所述多數個第一半導體晶片及所述導電凸塊圍繞之模製材料；當所述第一半導體晶片仍安裝於所述晶圓時，蝕刻所述第一半導體晶片之背側；以及將個別的第二半導體晶片堆疊於各個所述第一半導體晶片上，包括提供自個別的所述第二半導體晶片之銲墊至對應導的電凸塊的電性連接，其中所述中介層包括矽、鍺、矽-鍺或砷化鎵。
  41. 如申請專利範圍第40項所述之製造方法，其中將個別的第二半導體晶片堆疊的步驟包括：將包括對應的第二半導體晶片的個別的封裝堆疊於各個所述第一半導體 晶片上。
  42. 如申請專利範圍第41項所述之製造方法，其中所述堆疊步驟包括：將個別的所述封裝的底表面處之凸塊與對應的所述導電凸塊連接。
  43. 如申請專利範圍第42項所述之製造方法，其中所述堆疊步驟包括：於各個第一半導體晶片之頂面與堆疊在所述第一半導體晶片上的對應的所述封裝之間形成氣隙。
  44. 如申請專利範圍第40項所述之製造方法，其中所述蝕刻步驟包括化學機械研磨。
  45. 如申請專利範圍第40項所述之製造方法，其中所述蝕刻步驟將形成於所述第一半導體晶片上的模製材料移除。
  46. 如申請專利範圍第40項所述之製造方法，更包括切割所述晶圓以將第一半導體晶片及第二半導體晶片的堆疊彼此分離。
  47. 如申請專利範圍第40項所述之製造方法，更包括當多數個所述第一半導體晶片安裝於所述晶圓時，藉由從所述晶圓與所述頂面相對的底表面移除材料而薄化所述晶圓。
  48. 如申請專利範圍第47項所述之製造方法，其中所述薄化步驟將形成於所述晶圓之所述第一導電孔及所述第二導電孔的底部暴露出來。
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