KR102008014B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102008014B1
KR102008014B1 KR1020120114303A KR20120114303A KR102008014B1 KR 102008014 B1 KR102008014 B1 KR 102008014B1 KR 1020120114303 A KR1020120114303 A KR 1020120114303A KR 20120114303 A KR20120114303 A KR 20120114303A KR 102008014 B1 KR102008014 B1 KR 102008014B1
Authority
KR
South Korea
Prior art keywords
semiconductor
interposer
substrate
size
chip
Prior art date
Application number
KR1020120114303A
Other languages
English (en)
Other versions
KR20140047931A (ko
Inventor
염근대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120114303A priority Critical patent/KR102008014B1/ko
Priority to US14/048,494 priority patent/US9024426B2/en
Publication of KR20140047931A publication Critical patent/KR20140047931A/ko
Application granted granted Critical
Publication of KR102008014B1 publication Critical patent/KR102008014B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치 및 이를 제조하는 방법을 제공한다. 반도체 장치는, 인터포져, 인터포져의 하면에 전기적으로 연결되는 제1 반도체 패키지 및 인터포져의 상면에 전기적으로 연결되며, 상기 인터포져 상면에 평행한 방향으로 이격 배치되는 적어도 두 개의 제2 반도체 패키지들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관련된 것으로서, 더욱 상세하게는 다수의 반도체 패키지들이 적층된 반도체 장치 및 그 제조 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 다양한 공정들에서 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 장치를 제공한다. 상기 반도체 장치는, 인터포져, 상기 인터포져의 하면에 전기적으로 연결되는 제1 반도체 패키지 및 상기 인터포져의 상면에 전기적으로 연결되며, 상기 인터포져 상면에 평행한 방향으로 이격 배치되는 적어도 두 개의 제2 반도체 패키지들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 인터포져의 크기는 상기 제1 반도체 패키지의 크기와 실질적으로 동일하거나 클 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 반도체 패키지의 크기는 상기 인터포져의 크기보다 작고, 상기 제1 반도체 패키지의 크기보다 작을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 패키지는, 제1 기판과, 상기 제1 기판 상에 실장된 제1 반도체 칩과, 상기 제1 기판 상에 배치되며 상기 제1 반도체 칩을 보호하는 제1 몰드부를 포함하며, 상기 제2 반도체 패키지들 각각은, 제2 기판과, 상기 제2 기판 상에 실장된 제2 반도체 칩과, 상기 제2 기판 상에 배치되며 상기 제2 반도체 칩을 보호하는 제2 몰드부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 장치는, 상기 제1 기판 상에 상기 제1 반도체 칩에 인접하게 배치되며 상기 인터포져와 상기 제1 기판을 전기적으로 연결하는 제1 연결 패턴들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 장치는, 상기 제2 기판과 상기 인터포져 사이에 배치되어, 상기 제2 기판 및 상기 인터포져를 전기적으로 연결하는 제2 연결 패턴들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩은 로직 칩(logic chip)을 포함하며, 상기 제2 반도체 칩은 메모리 칩(memory chip)을 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 장치를 제공한다. 상기 반도체 장치는, 패키지 기판 상에 실장된 로직 칩을 포함하며, 제1 크기를 갖는 하부 패키지, 제1 기판 상에 실장된 메모리 칩을 각각 포함하며, 상기 제1 크기보다 작은 제2 크기를 가지는 적어도 두 개의 상부 패키지들 및 상기 하부 및 상부 패키지들 사이에서 상기 하부 및 상부 패키지들을 전기적으로 연결하며, 상기 제1 크기 이상의 제3 크기를 갖는 인터포져를 포함한다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 장치의 제조 방법을 제공한다. 상기 반도체 장치의 제조 방법은, 제1 기판 상에 제1 반도체 칩을 실장하여 제1 반도체 패키지를 마련하는 단계, 상기 제1 반도체 패키지의 전기적 특성을 테스트하는 단계, 제2 기판들 상에 제2 반도체 칩들을 각각 실장하여 제2 반도체 패키지들을 마련하는 단계, 상기 제2 반도체 패키지의 전기적 특성을 테스트하는 단계, 상기 테스트 결과 불량 없는 제1 반도체 패키지를 인터포져의 하면에 전기적으로 연결하는 단계 및 상기 테스트 결과 불량 없는 제2 반도체 패키지들을 상기 인터포져의 상면에 전기적으로 연결하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 패키지들은 상기 인터포져 상면에 평행한 방향으로 이격되어 배치될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 및 제2 반도체 패키지들 사이에 인터포져가 배치됨으로써, 반도체 장치가 휘는(warpage) 현상을 방지할 수 있다. 반도체 패키지의 크기 자유도가 증가하며, 메모리 칩들의 밀도를 유지하면서 전기적 불량을 감소시킬 수 있다. 또한, 인터포져를 사용하여 핀아웃을 통일화 및 단순화할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1c는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 장치)
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 1b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 1c는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 장치는 제1 반도체 패키지(100), 적어도 두 개의 제2 반도체 패키지들(300a, 300b), 상기 제1 및 제2 반도체 패키지들(300a, 300b) 사이에 배치된 인터포져(interposer, 200)를 포함할 수 있다.
상기 제1 반도체 패키지(100)는 제1 기판(110)과, 상기 제1 기판(110) 상에 실장된 제1 반도체 칩(120)과, 상기 제1 반도체 칩(120)을 보호하는 제1 몰드부(130)를 포함할 수 있다.
상기 제1 기판(110)은 인쇄회로기판(printed circuit board)일 수 있다. 상기 제1 기판(110)은 다수의 회로들(115)을 포함할 수 있다. 상기 제1 기판(110)은 외부 단자(예를 들면, 솔더 볼과 같은, 105)가 배치되는 하면과, 상기 제1 반도체 칩(120)이 실장되는 상면을 포함할 수 있다. 상기 상면에는 상기 제1 반도체 칩(120)과 상기 제1 기판(110)을 전기적으로 연결하는 다수의 칩 연결 패턴들(125)이 배치될 수 있다. 예컨대, 상기 칩 연결 패턴들(125)은 솔더 볼들(solder balls)일 수 있다.
상기 제1 반도체 칩(120)은 상기 제1 기판(110)의 상면에 실장될 수 있다. 실장됨은 반도체 부품을 기판 또는 가대 등에 부착하여 실제로 사용할 수 있도록 배치하는 것을 이른다. 본 발명의 실시예에 따르면, 상기 제1 반도체 칩(120)은 칩 연결 패턴들(125)에 의해 상기 제1 기판(110)에 부착될 수 있다. 상기 제1 반도체 칩(120)은 상기 제1 기판(110)의 중앙에 배치될 수 있다.
도 1a 및 도 1b에 도시된 본 발명의 일 실시예에 따르면, 상기 제1 반도체 칩(120)은 로직 칩(logic chip)을 포함할 수 있다. 통상적으로, 로직 칩의 크기가 메모리 칩의 크기보다 클 수 있다.
상기 제1 몰드부(130)는 상기 제1 기판(110) 상의 상기 제1 반도체 칩(120) 및 상기 칩 연결 패턴들(125)을 보호하도록 배치될 수 있다. 본 발명의 일 실시예에 따른 상기 제1 몰드부(130)는, 상기 제1 반도체 칩(120)의 상부면을 노출시키며 상기 제1 반도체 칩(120) 및 상기 칩 연결 패턴들(125)을 덮은 e-MUF 구조를 가질 수 있다. 상기 e-MUF 구조의 제1 몰드부(130)는, 기존의 칩 연결 패턴들(125)을 덮는 언더 필(under fill)과 제1 반도체 칩(120)을 덮는 몰드(mold)를 통합한 구조일 수 있다. 따라서, 상기 제1 몰드부(130)는 상기 칩 연결 패턴들(125)을 덮는 부분 및 상기 제1 반도체 칩(120)을 덮는 부분 사이의 계면이 없으며 연속적일 수 있다. 더불어, 상기 e-MUF 구조의 제1 몰드부(130)는 언더 필 공정이 생략됨으로써, 공정을 더욱 간략화할 수 있다.
본 발명의 다른 실시예에 따른 상기 제1 몰드부(130)는, 상기 칩 연결 패턴들(125)을 덮는 언더 필(도시되지 않음)과, 상기 제1 반도체 칩(120)을 덮는 몰드를 포함할 수 있다. 또한, 상기 몰드(도시되지 않음)는 상기 제1 반도체 칩(120)의 상부면을 완전하게 덮을 수 있다. 본 발명에서, 상기 제1 몰드부(130)의 구조를 한정하지는 않는다.
상기 적어도 두 개의 제2 반도체 패키지들(300a, 300b) 각각은, 제2 기판(310a, 310b), 제2 반도체 칩(320a, 320b) 및 제2 몰드부(330a, 330b)를 포함할 수 있다.
상기 제2 기판(310a, 310b)은 반도체 기판일 수 있다. 상기 제2 반도체 칩(320a, 320b)은 상기 제2 기판(310a, 310b) 상에 실장될 수 있다. 본 발명의 일 실시예에 다르면, 상기 제2 반도체 칩(320a, 320b)은 접착필름에 의해 상기 제2 기판(310a, 310b)에 부착될 수 있다. 상기 제2 반도체 칩(320a, 320b)은 메모리 칩(memory chip)일 수 있다. 전술한 바와 같이, 메모리 칩의 크기가 로직 칩에 비하여 작을 수 있다. 따라서, 상기 큰 크기의 로직 칩을 포함하는 제1 반도체 패키지(100)에 대응하여, 크기가 상대적으로 작은 메모리 칩을 포함하는 제2 반도체 패키지(300a, 300b)가 적어도 두 개가 배치될 수 있다. 이에 대한 설명은 후속에서 상세하게 하기로 한다.
상기 제2 몰드부(330a, 330b)는 상기 제2 기판(310a, 310b) 상에 상기 제2 반도체 칩(320a, 320b)을 보호하도록 배치될 수 있다. 일 예로, 상기 제2 몰드부(330a, 330b)는 상기 제2 반도체 칩(320a, 320b)의 상부까지 완전하게 덮는 구조일 수 있다. 다른 예로, 상기 제2 몰드부(330a, 330b)는 eMUF구조일 수 있다. 본 발명에서, 상기 제2 몰드부(330a, 330b)의 구조를 한정하는 것은 아니다.
상기 인터포져(200)는 상기 제1 및 제2 반도체 패키지들(100, 300a, 300b) 전기적으로 연결시킬 수 있다.
상기 인터포져(200)의 하면은 상기 제1 반도체 패키지(100)의 제1 반도체 칩(120)과 마주할 수 있다. 상기 인터포져(200)와 상기 제1 반도체 패키지(100)는 제1 연결 패턴들(210)에 의해 전기적으로 연결될 수 있다. 상기 제1 연결 패턴들(210)은 상기 제1 반도체 패키지(100)의 제1 기판(110)과 상기 인터포져(200)의 하면을 전기적으로 연결할 수 있다. 예컨대, 상기 제1 연결 패턴들(210)은 솔더 볼 또는 구리와 같은 금속으로 이루어진 도전 패턴을 포함할 수 있다.
상기 제2 반도체 패키지들(300a, 300b) 각각은 제2 반도체 칩(320a, 320b) 하나를 실장할 수 있다. 상기 제2 반도체 칩(320a, 320b)이 메모리 칩인 경우, 통상적으로 두 개의 메모리 칩들이 수직 적층되어 반도체 패키지를 형성하지만 이 경우, 적층된 메모리 칩들 사이에 전기적 불량이 발생할 수 있다. 본 발명의 실시예들에 따르면, 상기 제2 반도체 패키지들(300a, 300b) 각각은 제2 반도체 칩(320a, 320b)을 하나만 실장하여, 이러한 불량을 방지할 수 있다. 또한, 메모리 칩의 크기가 로직 칩보다 작다는 이점을 이용하여 제2 반도체 패키지(300a, 300b)를 수평 방향으로 이격하여 배치시킴으로써, 메모리 칩의 수량을 감소시키지 않을 수 있다.
상기 인터포져(200)의 상면에는 상기 제2 반도체 패키지들(300a, 300b)이 제2 연결 패턴들(220)을 통해 전기적으로 연결하는 핀아웃(pinout)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 반도체 패키지들(300a, 300b) 각각은 메모리 칩을 포함함으로써, 상기 인터포져(200)의 상면 핀아웃을 아래의 제1 반도체 패키지(100)의 영향 없이 일정하게 유지할 수 있다. 또한, 메모리 칩들의 차이에 따른 적합한 핀아웃을 갖는 인터포져(200)을 마련하여, 공정을 단순화할 수 있다.
도 1a 및 도 1c에 도시된 본 발명의 실시예에서는, 상기 인터포져(200)의 크기가 상기 제1 반도체 패키지(100)의 크기와 실질적으로 동일할 수 있다. 예컨대, 상기 제1 및 제2 반도체 패키지들(100, 300a, 300b)의 적층 방향으로 절단한 단면에서 상기 인터포져(200)의 너비(W1)가 상기 제1 반도체 패키지(100)의 너비(W1)와 실질적으로 동일할 수 있다.
상기 인터포져(200)의 상면은 상기 적어도 두 개의 제2 반도체 패키지들(300a, 300b)이 상기 인터포져(200)의 상면에 평행한 방향으로 서로 이격되어 배치될 수 있다. 상기 인터포져(200)와 상기 제2 반도체 패키지(300a, 300b)는 제2 연결 패턴들(220)에 의해 전기적으로 연결될 수 있다. 상기 제2 연결 패턴들(220)은 상기 제2 반도체 패키지(300a, 300b)의 제2 기판(310a, 310b)과 상기 인터포져(200)의 상면을 전기적으로 연결할 수 있다. 예컨대, 상기 제2 연결 패턴들(220)은 솔더 볼을 포함할 수 있다.
본 발명의 실시예에서는, 상기 제2 반도체 패키지들(300a, 300b) 각각의 크기가 상기 인터포져(200)의 크기보다 작을 수 있다. 예컨대, 상기 제1 및 제2 반도체 패키지들(100, 300a, 300b)의 적층 방향으로 절단한 단면에서 상기 제2 반도체 패키지(300a, 300b) 각각의 너비(W2)가 상기 인터포져(200)의 너비(W1)보다 작을 수 있다.
상기 인터포져(200)가 상기 제1 및 제2 반도체 패키지들(100, 300a, 300b) 사이에 배치됨으로써, 상기 인터포져(200)를 포함하는 반도체 장치의 휘는(warpage) 현상이 방지될 수 있다.
도 1b에 도시된 본 발명의 다른 실시예에 따르면, 상기 인터포져(200)의 크기가 상기 제1 반도체 패키지(100)의 크기보다 클 수 있다. 예컨대, 상기 제1 및 제2 반도체 패키지들(100, 300a, 300b)의 적층 방향으로 절단한 단면에서 상기 인터포져(200)의 너비(W3)가 상기 제1 반도체 패키지(100)의 너비(W1)보다 클 수 있다. 이와 같이 인터포져(200)를 이용함으로써, 상기 제2 반도체 패키지들(300a, 300b)의 수량 또는 크기의 자유도가 증가할 수 있다.
도 1c에 도시된 본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 패키지(100)는 다수의 제1 반도체 칩들(120a, 120b, 120c)을 포함할 수 있다. 상기 제1 반도체 칩들(120a, 120b, 120c)은 로직 칩뿐만 아니라 메모리 칩들을 포함할 수 있다. 상기 제1 반도체 칩들(120a, 120b, 120c) 중 적어도 하나에는 관통 전극(Though Silicon Via; TSV, 123)를 포함할 수 있다.
(반도체 장치의 제조 방법)
도 2는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하는 순서도이고, 도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3a를 참조하면, 제1 반도체 패키지(100)를 제조할 수 있다(단계 S1000.) 간략하게 설명하면, 상기 제1 반도체 패키지(100)는, 제1 기판(110) 상에 제1 반도체 칩(120)을 실장한 후, 제1 몰드부(130)를 형성할 수 있다.
상기 제1 반도체 패키지(100)를 제조한 후, 상기 제1 반도체 패키지(100)의 전기적 특성을 테스트할 수 있다(단계 S1100.) 상기 전기적 특성을 테스트 후, 상기 제1 반도체 패키지(100)의 전기적 특성이 우수하여 패스하면, 상기 제1 반도체 패키지(100)는 완성된 것으로 판별될 수 있다. 상기 제1 반도체 패키지(100)의 전기적 특성이 나쁘면, 상기 제1 반도체 패키지(100)는 다시 제조될 것이다.
이어서, 상기 제1 몰드부(130)를 부분적으로 식각하여, 상기 제1 기판(110)와 전기적으로 연결되는 제1 연결 패턴들(210)을 형성할 수 있다. 본 실시예에서는 상기 제1 연결 패턴들(210)은 솔더 볼일 수 있다.
도 2 및 도 3b를 참조하면, 제2 반도체 패키지들(300a, 300b)을 제조할 수 있다(단계 S1300.) 간략하게 설명하면, 상기 제2 반도체 패키지들(300a, 300b) 각각은, 제2 기판(310a, 310b) 상에 제2 반도체 칩(320a, 320b)을 실장한 후, 제2 몰드부(330a, 330b)를 형성할 수 있다.
상기 제2 반도체 패키지(300a, 300b)를 제조한 후, 상기 제2 반도체 패키지(300a, 300b)의 전기적 특성을 테스트할 수 있다(단계 S1300.) 상기 전기적 특성을 테스트 후, 상기 제2 반도체 패키지(300a, 300b)의 전기적 특성이 우수하여 패스하면, 상기 제2 반도체 패키지(300a, 300b)는 완성된 것으로 판별될 수 있다. 상기 제2 반도체 패키지(300a, 300b)의 전기적 특성이 나쁘면, 상기 제2 반도체 패키지(300a, 300b)는 다시 제조될 것이다.
이어서, 상기 제2 기판들(310a, 310b)의 하면 각각에 제2 연결 패턴들(220)을 형성할 수 있다.
도 2 및 도 3c를 참조하면, 인터포져(200)의 하면에 상기 제1 반도체 패키지(100)를 부착하고, 상기 인터포져(200)의 상면에 상기 제2 반도체 패키지들(300a, 300b)을 부착할 수 있다(단계 S1400, 단계 S1500.) 간략하게 설명하면, 상기 제1 연결 패턴들(210)과 상기 인터포져(200) 하면을 접하고, 상기 제2 연결 패턴들(220)과 상기 인터포져(200)의 상면을 접하여 열 등을 가하여 상기 인터포져(200)의 하면 및 상면에 각각 제1 반도체 패키지(100) 및 적어도 두 개의 제2 반도체 패키지들(300a, 300b)을 각각 부착할 수 있다.
도 1a 및 도 1c에 도시된 일 실시예에 따르면, 상기 인터포져(200)의 크기는 상기 제1 반도체 패키지(100)의 크기와 실질적으로 동일할 수 있다. 도 1b에 도시된 다른 실시예에 따르면, 상기 인터포져(200)의 크기는 상기 제1 반도체 패키지(100)의 크기보다 클 수 있다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(400)에 응용될 수 있다. 일례로, 메모리 카드(400)는 호스트와 메모리(410) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(420)를 포함할 수 있다. 에스램(422)은 중앙처리장치(424)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(426)는 메모리 카드(400)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(428)는 메모리(410)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(430)는 메모리(410)와 인터페이싱한다. 중앙처리장치(424)는 메모리 컨트롤러(420)의 데이터 교환을 위한 제반 제어/어드레스 동작을 수행한다.
메모리 카드(400)에 응용된 반도체 메모리(410)가 본 발명의 실시예에 따른 반도체 장치를 포함하는 경우, 인터포져에 의해 휘는 현상이 억제되며 반도체 패키지의 크기 자유도가 증가하며, 메모리 칩들의 밀도를 유지하면서 전기적 불량을 감소시킬 수 있다. 또한, 인터포져를 사용하여 핀아웃을 통일화 및 단순화할 수 있다.
도 4b을 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b을 참조하면, 정보 처리 시스템(500)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(500)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(500)은 메모리 시스템(510)과 각각 시스템 버스(560)에 전기적으로 연결된 모뎀(520), 중앙처리장치(530), 램(540), 유저인터페이스(550)를 포함할 수 있다. 메모리 시스템(510)에는 중앙처리장치(530)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(510)은 메모리(512)와 메모리 컨트롤러(514)를 포함할 수 있으며, 도 4b를 참조하여 설명한 메모리 카드(400)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(500)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(510)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(500)은 대용량의 데이터를 메모리 시스템(510)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 패키지 200: 인터포져
210: 제1 연결 패턴 220: 제2 연결 패턴
300a, 300b: 제2 반도체 패키지

Claims (12)

  1. 인터포져;
    상기 인터포져의 하면에 전기적으로 연결되는 하부 반도체 패키지;
    상기 인터포져의 상면에 전기적으로 연결되며, 상기 인터포져의 상면에 평행한 방향으로 서로 이격 배치되는 제1 및 제2 상부 기판;
    상기 제1 및 제2 상부 기판 상에 각각 실장된 제1 및 제2 상부 반도체칩;
    상기 제1 상부 기판 상에 배치되어 상기 제1 상부 반도체칩을 덮는 제1 상부 몰드부; 및
    상기 제2 상부 기판 상에 배치되어 상기 제2 상부 반도체칩을 덮는 제2 상부 몰드부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 인터포져의 크기는 상기 하부 반도체 패키지의 크기와 동일하거나 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 상부 기판 각각의 크기는 상기 인터포져의 크기보다 작고, 상기 하부 반도체 패키지의 크기보다 작은 반도체 장치.
  4. 제1항에 있어서,
    상기 하부 반도체 패키지는, 하부 기판과, 상기 하부 기판 상에 실장된 하부 반도체 칩과, 상기 하부 기판 상에 배치되며 상기 하부 반도체 칩을 보호하는 하부 몰드부를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 하부 기판 상에 상기 하부 반도체 칩에 인접하게 배치되며 상기 인터포져와 상기 하부 기판을 전기적으로 연결하는 제1 연결 패턴들을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 상부 기판과 상기 인터포져 사이에 배치되어, 상기 상부 기판 및 상기 인터포져를 전기적으로 연결하는 제2 연결 패턴들을 더 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 하부 반도체 칩은 로직 칩(logic chip)을 포함하며,
    상기 제1 및 제2 상부 반도체 칩은 메모리 칩(memory chip)을 포함하는 반도체 장치.
  8. 패키지 기판 상에 실장된 로직 칩을 포함하며, 제1 크기를 갖는 하부 패키지;
    제1 기판, 상기 제1 기판 상에 실장된 메모리 칩 및 상기 제1 기판 상에서 상기 메모리 칩을 덮는 몰드부를 각각 포함하는 적어도 두 개의 상부 패키지들; 및
    상기 하부 및 상부 패키지들 사이에서 상기 하부 및 상부 패키지들을 전기적으로 연결하는 인터포져를 포함하되,
    상기 상부 패키지들의 각각은 상기 제1 크기보다 작은 제2 크기를 갖고, 상기 인터포져는 상기 제1 크기 이상의 제3 크기를 갖는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    상기 제1 상부 몰드부 및 상기 제2 상부 몰드부는 서로 이격되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 및 제2 상부 기판은 상기 인터포져와 이격되는 반도체 장치.
KR1020120114303A 2012-10-15 2012-10-15 반도체 장치 및 그 제조 방법 KR102008014B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120114303A KR102008014B1 (ko) 2012-10-15 2012-10-15 반도체 장치 및 그 제조 방법
US14/048,494 US9024426B2 (en) 2012-10-15 2013-10-08 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120114303A KR102008014B1 (ko) 2012-10-15 2012-10-15 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140047931A KR20140047931A (ko) 2014-04-23
KR102008014B1 true KR102008014B1 (ko) 2019-08-06

Family

ID=50474650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120114303A KR102008014B1 (ko) 2012-10-15 2012-10-15 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9024426B2 (ko)
KR (1) KR102008014B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006030B1 (en) * 2013-12-09 2015-04-14 Xilinx, Inc. Warpage management for fan-out mold packaged integrated circuit
US9721852B2 (en) * 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
KR102258101B1 (ko) 2014-12-05 2021-05-28 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
US10354974B2 (en) * 2014-12-11 2019-07-16 Mediatek Inc. Structure and formation method of chip package structure
KR101696065B1 (ko) * 2015-03-27 2017-01-13 앰코 테크놀로지 코리아 주식회사 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법
KR102379704B1 (ko) 2015-10-30 2022-03-28 삼성전자주식회사 반도체 패키지
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
CN111052368A (zh) * 2017-09-28 2020-04-21 英特尔公司 有源硅上封装半导体封装
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
KR20220162468A (ko) * 2021-06-01 2022-12-08 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032821A1 (en) * 2008-08-08 2010-02-11 Reza Argenty Pagaila Triple tier package on package system
US20120248439A1 (en) * 2011-03-29 2012-10-04 Samsung Electronics Co., Ltd. Semiconductor packages

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3849277B2 (ja) 1998-01-26 2006-11-22 ソニー株式会社 半導体装置
JP2001217355A (ja) 1999-11-25 2001-08-10 Hitachi Ltd 半導体装置
US6518089B2 (en) 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
JP3788268B2 (ja) 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
KR100443516B1 (ko) 2001-12-24 2004-08-09 주식회사 하이닉스반도체 적층 패키지 및 그 제조 방법
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
AU2003279215A1 (en) 2002-10-11 2004-05-04 Tessera, Inc. Components, methods and assemblies for multi-chip packages
KR100651125B1 (ko) * 2005-03-21 2006-12-01 삼성전자주식회사 이중 성형된 멀티 칩 패키지 및 그 제조 방법
US7990727B1 (en) 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
US8546930B2 (en) 2008-05-28 2013-10-01 Georgia Tech Research Corporation 3-D ICs equipped with double sided power, coolant, and data features
US7898072B2 (en) * 2008-07-11 2011-03-01 Stats Chippac Ltd. Package stacking system with mold contamination prevention
US8531043B2 (en) * 2008-09-23 2013-09-10 Stats Chippac Ltd. Planar encapsulation and mold cavity package in package system
JP2011129717A (ja) 2009-12-17 2011-06-30 Sumitomo Bakelite Co Ltd 半導体パッケージおよび半導体装置
KR101668444B1 (ko) 2010-01-28 2016-10-21 삼성전자 주식회사 프레임 인터포저를 갖는 멀티 칩 패키지
US8114707B2 (en) 2010-03-25 2012-02-14 International Business Machines Corporation Method of forming a multi-chip stacked structure including a thin interposer chip having a face-to-back bonding with another chip
KR102016419B1 (ko) 2010-08-24 2019-09-02 삼성전자주식회사 인터포저 칩 및 인터포저 칩의 테스트 방법
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032821A1 (en) * 2008-08-08 2010-02-11 Reza Argenty Pagaila Triple tier package on package system
US20120248439A1 (en) * 2011-03-29 2012-10-04 Samsung Electronics Co., Ltd. Semiconductor packages

Also Published As

Publication number Publication date
KR20140047931A (ko) 2014-04-23
US9024426B2 (en) 2015-05-05
US20140103516A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
KR102008014B1 (ko) 반도체 장치 및 그 제조 방법
CN110875259B (zh) 半导体装置
US8815731B2 (en) Semiconductor package and method of fabricating the same
KR102556327B1 (ko) 패키지 모듈 기판 및 반도체 모듈
KR101692441B1 (ko) 반도체 패키지
US9165916B2 (en) Semiconductor package and method of fabricating the same
US9112062B2 (en) Semiconductor device and method of manufacturing the same
CN106298731B (zh) 电路板和包括该电路板的半导体封装件
CN106783813B (zh) 包括芯片的柔性封装
US9589947B2 (en) Semiconductor packages and methods of manufacturing the same
KR20140006587A (ko) 반도체 패키지
KR20150019537A (ko) 반도체 패키지
US20140061890A1 (en) Semiconductor package and method of manufacturing the same
KR102283505B1 (ko) 반도체 패키지 및 반도체 모듈
US10147616B2 (en) Package frame and method of manufacturing semiconductor package using the same
US8866295B2 (en) Semiconductor memory modules and methods of fabricating the same
TWI753898B (zh) 半導體模組以及製造其的方法
KR102123044B1 (ko) 반도체 패키지
US9041222B2 (en) Semiconductor device
KR102062738B1 (ko) 반도체 패키지
US8741665B2 (en) Method of manufacturing semiconductor module
KR20220014553A (ko) 다이 위치 검사부들을 포함하는 반도체 패키지
KR20150064461A (ko) 반도체 장치
KR20130111841A (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant