KR102530537B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상의 하부 반도체 칩, 및 상기 하부 패키지 기판 상의 하부 몰드막을 포함하는 하부 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩을 포함하고 상기 하부 패키지 상에 배치되는 상부 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 배치되는 연결단자들, 상기 연결단자들은 최외각 연결단자들 및 상기 하부 반도체 칩과 상기 최외각 연결단자들 사이의 내부 연결단자들을 포함하고 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되는 제 1 언더필부를 포함한다. 상기 최외각 연결단자들 중 적어도 일부는 상기 하부 몰드막의 외부에 배치된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로 적층형 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
그런데, 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.
본 발명의 기술적 과제는 기계적 강성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상의 하부 반도체 칩, 및 상기 하부 패키지 기판 상의 하부 몰드막을 포함하는 하부 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩을 포함하고 상기 하부 패키지 상에 배치되는 상부 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 배치되는 연결단자들, 상기 연결단자들은 최외각 연결단자들 및 상기 하부 반도체 칩과 상기 최외각 연결단자들 사이의 내부 연결단자들을 포함하고 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되는 제 1 언더필부를 포함한다. 상기 최외각 연결단자들 중 적어도 일부는 상기 하부 몰드막의 외부에 배치된다.
일 예에 의하여, 상기 제 1 언더필부는 상기 하부 패키지 기판의 상면의 일부 및 상기 상부 패키지 기판의 하면의 일부와 접촉한다.
일 예에 의하여, 상기 제 1 언더필부는 상기 하부 몰드막의 외부에 배치되는 상기 최외각 연결단자들 사이에 제공되어, 이들을 연결한다.
일 예에 의하여, 상기 하부 몰드막은 상기 하부 패키지 기판의 가장자리들에 인접한 영역의 상면을 노출하고, 상기 최외각 연결단자들 전부는 상기 하부 몰드막 외부에 배치된다.
일 예에 의하여, 평면적으로, 상기 하부 패키지 기판은 사각형 형상이고, 상기 하부 몰드막은 상기 하부 패키지 기판의 상면을 사각 링 형상으로 노출한다.
일 예에 의하여, 상기 하부 몰드막의 외부에 배치되는 상기 최외각 연결단자들의 일부는 상기 하부 몰드막의 외측면들과 접촉한다.
일 예에 의하여, 평면적으로, 상기 하부 몰드막은 상기 하부 패키지 기판의 모서리 영역들을 노출하고, 상기 모서리 영역들에 배치되는 상기 내부 연결단자들 및 상기 최외각 연결단자들은 상기 하부 몰드막 외부에 배치된다.
일 예에 의하여, 상기 하부 몰드막은 상기 하부 반도체 칩의 측면들과 접촉하는 중앙 하부 몰드막 및 상기 중앙 하부 몰드막으로부터 이격되어 상기 하부 패키지 기판의 가장자리들에 각각 정렬되는 외측벽들을 갖는 제 1 내지 제 4 하부 몰드막들을 포함하고, 상기 제 1 내지 제 4 하부 몰드막들은 상기 하부 패키지 기판의 모서리 영역들을 노출한다.
일 예에 의하여, 상기 하부 패키지 기판의 하면 상에 배치되는 외부단자들, 상기 외부단자들과 연결되는 보드 및 상기 외부단자들을 감싸고, 상기 하부 패키지 기판의 상기 하면과 상기 보드의 상면 사이에 제공되는 제 2 언더필부를 더 포함한다.
본 발명의 실시예에 따른 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 하부 반도체 칩 및 상기 하부 패키지 기판 상에 배치되어 상기 하부 반도체 칩의 측면들을 덮는 하부 몰드막을 포함하는 하부 패키지, 상기 하부 패키지 상에 배치되는 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩을 포함하는 상부 패키지, 상기 하부 몰드막과 상기 상부 패키지 기판 사이에 제공되는 언더필부 및 상기 하부 패키지와 상기 상부 패키지 사이에 배치되어 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결단자들을 포함하고, 상기 하부 몰드막은 상기 하부 반도체 칩의 측면들과 접촉하는 제 1 하부 몰드막 및 상기 제 1 하부 몰드막과 연결되고, 상기 연결단자들 각각의 하부 측면들을 감싸는 제 2 하부 몰드막을 포함하고, 상기 제 1 하부 몰드막의 상면은 상기 제 2 하부 몰드막의 상면보다 높은 레벨을 가진다.
일 예에 의하여, 상기 제 2 하부 몰드막의 가장자리들은 상기 하부 패키지 기판의 가장자리들에 정렬된다.
일 예에 의하여, 상기 언더필부는 상기 제 2 하부 몰드막에 의해 노출되는 상기 연결단자들의 상부 측면들을 감싸고, 상기 제 2 하부 몰드막의 상기 상면 및 상기 상부 패키지 기판의 하면과 접촉한다.
일 예에 의하여, 상기 연결단자들은 상기 하부 반도체 칩과 인접한 내부 연결단자들 및 상기 하부 반도체 칩에서 가장 멀리 배치되는 최외각 연결단자들을 포함하고, 상기 최외각 연결단자들은 상기 제 2 하부 몰드막의 외부에 배치된다.
일 예에 의하여, 상기 제 2 하부 몰드막은 상기 하부 패키지 기판의 상면의 가장자리 영역을 노출하고, 상기 언더필부는 노출된 상기 하부 패키지 기판의 상면과 접촉한다.
일 예에 의하여, 평면적으로, 상기 하부 패키지 기판은 사각형 형상이고, 상기 제 2 하부 몰드막은 상기 하부 패키지 기판의 가장자리 영역을 사각 링 형상으로 노출한다.
본 발명의 실시예에 따르면, 언더필부에 의해 상부 패키지 기판의 가장자리 부분과 하부 패키지 기판의 가장자리 부분이 서로 고정될 수 있다. 이에 따라, 연결단자들이 물리적인 충격에 의해 파손되는 것을 방지할 수 있어 반도체 패키지의 기계적 강성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A'를 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 X영역에 대응되는 확대도들이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 5는 도 4c의 사시도이다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 하부 패키지의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이다.
도 8은 도 7의 B-B'를 절단한 단면도이다.
도 9는 도 7의 C-C'를 절단한 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이다.
도 11은 도 10의 D-D'를 절단한 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이다.
도 13은 도 12의 E-E'를 절단한 단면도이다.
도 14는 도 12의 하부 패키지를 나타내는 사시도이다.
도 15a 및 도 15b는 도 12의 Y영역에 대응되는 확대도들이다.
도 16은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이다.
도 17은 도 16의 F-F'를 절단한 단면도이다.
도 18은 도 16의 하부 패키지를 나타내는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 A-A'를 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 X영역에 대응되는 확대도들이다.
도 1, 도 2 및 도 3a를 참조하면, 반도체 패키지(1)는 보드(10), 하부 패키지(100), 상부 패키지(200), 연결단자들(300a, 300b) 및 언더필부(400)를 포함할 수 있다. 보드(10) 상에 하부 패키지(100)가 배치될 수 있고, 하부 패키지(100) 상에 상부 패키지(200)가 배치될 수 있다. 보드(10)는 모바일 제품(예: 휴대폰)이나 메모리 모듈의 보드일 수 있다. 보드(10)의 하면 상에는 복수개의 단자들(미도시)이 배치될 수 있다.
하부 패키지(100)는 하부 패키지 기판(110), 하부 반도체 칩(120) 및 하부 몰드막(150)을 포함할 수 있다. 하부 패키지 기판(110)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 하부 패키지 기판(110)은 상면(110a)과 그 반대면인 하면(110b)를 가질 수 있다. 하부 패키지 기판(110)의 상면(110a)에는 연결단자들(300a, 300b)과 전기적으로 연결되는 도전성 패드들(미도시)이 배치될 수 있다. 하부 패키지 기판(110)의 하면(110b) 상에는 솔더볼과 같은 외부단자들(115)이 배치될 수 있다. 외부단자들(115)은 하부 패키지 기판(110)과 보드(10)를 전기적으로 연결할 수 있다. 예를 들어, 외부단자들(115)은 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
하부 반도체 칩(120)은 하부 패키지 기판(110)의 상면(110a) 상에 실장될 수 있다. 평면적으로, 하부 반도체 칩(120)은 하부 패키지 기판(110)의 중앙에 배치될 수 있다. 예를 들어, 평면적 관점에서, 하부 패키지 기판(110)의 가장자리는 하부 반도체 칩(120)의 측면과 제 1 거리(L1)로 이격될 수 있다. 하부 반도체 칩(120)은 활성면인 제 1 면(120a)과 비활성면인 제 2 면(120b)을 가질 수 있다. 즉, 하부 반도체 칩(120)의 활성면은 하부 패키지 기판(110)의 상면(110a)을 바라보게 배치될 수 있다. 하부 반도체 칩(120)은 예를 들어, 로직 칩, 메모리 칩 또는 이들의 조합을 포함할 수 있다. 예를 들어, 메모리 칩은 디램(DRAM), 낸드플래시(NAND flash), 노어플래시(NOR flash), 원낸드(OneNAND), 피램(PRAM), 리램(ReRAM) 또는 엠램(MRAM)을 포함할 수 있다. 예를 들어, 로직 칩은 콘트롤러, 마이크로 프로세서, 애플리케이션 프로세서(Application Processor) 또는 시스템-온-칩(system-on-chip) 등일 수 있다. 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이에는 솔더볼이나 솔더범프와 같은 접속단자들(125)이 배치될 수 있다. 접속단자들(125)은 하부 반도체 칩(120)과 하부 패키지 기판(110)을 전기적으로 연결할 수 있다. 예를 들어, 접속단자들(125)은 외부단자들(115)과 동일한 물질로 구성될 수 있다.
하부 몰드막(150)은 하부 패키지 기판(110) 상에 배치될 수 있다. 하부 몰드막(150)은 상면(150a) 및 외측면들(150c)을 가질 수 있다. 하부 몰드막(150)은 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이를 채울 수 있고, 하부 반도체 칩(120)의 측면들을 덮을 수 있다. 하부 몰드막(150)은 하부 반도체 칩(120)의 제 2 면(120b)을 노출시킬 수 있다. 하부 몰드막(150)의 상면(150a)은 하부 반도체 칩(120)의 제 2 면(120b)과 동일한 레벨을 가질 수 있다. 본 발명의 개념에 따르면, 하부 몰드막(150)은 하부 패키지 기판(110)의 가장자리 영역을 노출할 수 있다. 예컨대, 하부 몰드막(150)은 하부 패키지 기판(110)의 상면(110a)을 사각 링 형상으로 노출할 수 있다.
평면적 관점에서, 일 실시예에 따르면, 하부 몰드막(150)은 하부 반도체 칩(120)의 일 측면에서 최외각 연결단자들(300b)과 이에 인접하는 내부 연결단자들(300a) 사이의 일 지점까지 연장될 수 있다. 하부 반도체 칩(120)의 일 측면과 이에 인접한 하부 몰드막(150)의 외측면(150c) 사이의 제 2 거리(L2)는, 하부 반도체 칩(120)의 일 측면과 이에 인접한 하부 패키지 기판(110)의 가장자리 사이의 제 1 거리(L1)보다 작을 수 있다.
하부 몰드막(150)은 하부 반도체 칩(120)의 주위에 제공되는 연결홀들(155)을 가질 수 있다. 연결홀들(155)은 복수개의 행과 열을 이룰 수 있다. 하부 몰드막(150)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다.
연결단자들(300a, 300b)은 하부 패키지(100)와 상부 패키지(200) 사이에 배치될 수 있다. 평면적으로, 연결단자들(300a, 300b)은 하부 반도체 칩(120)의 가장자리들과 하부 패키지 기판(110)의 가장자리들 사이에 배치될 수 있고, 복수개의 행과 열을 이룰 수 있다.
연결단자들(300a, 300b)은 하부 몰드막(150)의 내부에 배치되는 내부 연결단자들(300a) 및 하부 몰드막(150)의 외부에 배치되는 최외각 연결단자들(300b)을 포함할 수 있다. 즉, 내부 연결단자들(300a)은 연결홀들(155)에 제공될 수 있고, 최외각 연결단자들(300b)은 하부 몰드막(150)의 의해 노출된 패키지 기판(110)의 상면(110a) 상에 배치될 수 있다. 최외각 연결단자들(300b)은 하부 몰드막(150)의 외측면들(150c)과 접촉할 수 있다. 한편, 하부 몰드막(150)에 의해 노출된 하부 패키지 기판(110)의 상면(110a)과 상부 패키지 기판(210) 사이의 공간에 의해, 최외각 연결단자들(300b)의 측면들은 노출될 수 있다.
연결단자들(300a, 300b)은 도전성 물질일 수 있고, 예를 들어, 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다. 다만, 연결단자들(300a, 300b)을 구성하는 물질은 특별히 한정되지 않을 수 있다.
상부 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220) 및 상부 몰드막(250)을 포함할 수 있다. 상부 패키지 기판(210)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 상부 패키지 기판(210)은 상면(210a)과 그 반대면인 하면(210b)를 가질 수 있다. 상부 패키지 기판(210)의 하면(210b)에는 연결단자들(300a, 300b)과 전기적으로 연결되는 도전성 패드들(미도시)이 배치될 수 있다. 상부 패키지 기판(210)의 하면(210b)은 하부 반도체 칩(120)의 제 2 면(120b) 및 하부 몰드막(150)의 상면(150a)과 이격될 수 있다. 여기서, 상부 패키지 기판(210)의 하면(210b)과 하부 반도체 칩(120)의 제 2 면(120b) 사이의 공간은 제 1 공간(351)으로 정의될 수 있고, 상부 패키지 기판(210)의 하면(210b)과 하부 몰드막(150)의 상면(150a) 사이의 공간은 제 2 공간(352)으로 정의될 수 있고, 상부 패키지 기판(210)의 하면(210b), 하부 몰드막(150)의 외측면(150c) 및 최외각 연결단자들(300b)에 의해 노출된 하부 패키지 기판(110)의 상면(110a) 사이의 공간은 제 3 공간(353)으로 정의될 수 있다. 도 3a에 도시된 바와 같이, 제 1 공간(351)은 상부 패키지 기판(210)의 하면(210b)과 하부 반도체 칩(120)의 제 2 면(120b) 사이의 이격 거리로 정의되는 제 1 높이(d1)를 가질 수 있고, 제 2 공간(352)은 상부 패키지 기판(210)의 하면(210b)과 하부 몰드막(150)의 상면(150a) 사이의 이격 거리로 정의되는 제 2 높이(d2)를 가질 수 있고, 제 3 공간(353)은 상부 패키지 기판(210)의 하면(210b)과 하부 패키지 기판(110)의 상면(110a) 사이의 이격 거리로 정의되는 제 3 높이(d3)를 가질 수 있다. 제 1 높이(d1)는 제 2 높이(d2)와 실질적으로 동일할 수 있고, 제 3 높이(d3)는 제 1 높이(d1) 및 제 2 높이(d2)보다 클 수 있다.
상부 반도체 칩(220)은 상부 패키지 기판(210)의 상면(210a) 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(220)은 접착층(225)을 개재하여 상부 패키지 기판(210)의 상면(210a)에 부착될 수 있다. 이 때, 상부 반도체 칩(220)은 와이어(w)를 통해 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 와이어(w)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 또는 티타늄(Ti) 중 하나의 물질로 이루어질 수 있다. 다만, 상부 반도체 칩(220)의 실장 형태에는 특별한 제한이 없을 수 있다. 상부 반도체 칩(220)은 하부 반도체 칩(120)과 동일하거나 서로 다른 칩일 수 있고, 로직 칩, 메모리 칩 또는 이들의 조합을 포함할 수 있다.
상부 몰드막(250)은 상부 패키지 기판(210) 상에 배치되어 상부 반도체 칩(220)을 덮을 수 있다. 상부 몰드막(250)은 하부 몰드막(150)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
언더필부(400)는 하부 패키지 기판(110)의 하면(110b)과 보드(10)의 상면 사이에 제공되어 이들과 접촉할 수 있고, 하부 패키지 기판(110)의 하면(110b)과 보드(10)의 상면 사이에 제공된 외부단자들(115)을 감쌀 수 있다. 또한, 언더필부(400)는 하부 몰드막(150)에 의해 노출된 하부 패키지 기판(110)의 가장자리 영역에 제공될 수 있다. 예컨대, 언더필부(400)는 제 3 공간(353)을 채우며, 제 3 공간(353)을 통해 노출되는 최외각 연결단자들(300b)의 측면들과 접촉할 수 있다. 즉, 언더필부(400)는 하부 몰드막(150)의 가장자리들과 하부 패키지 기판(110)의 가장자리들 사이에 제공될 수 있으며, 서로 인접하는 최외각 연결단자들(300b) 사이의 공간을 채울 수 있다. 언더필부(400)는 제 3 공간(353)을 통해 노출되는 하부 패키지 기판(110)의 상면(110a) 및 상부 패키지 기판(210)의 하면(210b)과 접촉할 수 있다. 언더필부(400)는 수지(resin)를 포함할 수 있다.
일반적으로, 하부 몰드막(150)의 외측면(150c)은, 도 3b에 도시된 바와 같이, 하부 패키지 기판(110)의 측면과 공면을 이룰 수 있다. 즉, 이 경우, 도 1에 도시된 제 1 거리(L1)와 제 2 거리(L2)는 서로 동일할 수 있다. 따라서, 도 3a에 도시된 제 3 공간(353)은 정의될 수 없다. 제 2 공간(352)의 제 2 높이(d2)는 제 3 공간(353)의 제 3 높이(d3)보다 작은 높이를 가지므로, 언더필부(400)는 제 2 공간(352)으로 주입되어 최외각 연결단자들(300b)과 접촉하기 어려울 수 있다. 따라서, 하부 패키지 기판(110)의 가장자리 영역과 상부 패키지 기판(210)의 가장자리 영역 사이에 빈 공간에 생길 수 있어, 반도체 패키지가 물리적인 충격에 의해 파손될 수 있다.
본 발명의 실시예에 따르면, 언더필부(400)는 제 3 공간(353)에 주입될 수 있다. 제 3 공간(353)의 제 3 높이(d3)는 제 2 공간(352)의 제 2 높이(d2)보다 큰 높이를 가지므로, 언더필부(400)는 제 3 공간(353)을 용이하게 채울 수 있다. 이에 따라, 하부 패키지 기판(110)의 상면(110a)의 가장자리 영역과 상부 패키지 기판(210)의 하면(210b)의 가장자리 영역은 고정될 수 있다. 따라서, 물리적인 충격에 의해 연결단자들(300a, 300b)이 파손되는 것을 방지할 수 있고, 반도체 패키지(1)의 기계적 강성을 향상시킬 수 있다.
상술한 예와 달리, 경화성 수지의 농도 및 공정 시간 등의 공정 조건에 따라, 언더필부(400)가 제공되는 위치가 달라질 수 있다. 경화성 수지의 농도가 묽고 공정 시간이 길수록 언더필부(400)는 하부 패키지 기판(110)의 가장자리에서 하부 반도체 칩(120)을 향하는 방향으로 깊숙이 제공될 수 있다. 즉, 언더필부(400)는 제 2 공간(352)과 제 1 공간(351)의 적어도 일부를 채울 수 있다. 이에 따라, 언더필부(400)는 연결단자들(300a, 300b)의 측면들 및 하부 반도체 칩(120)의 제 2 면(120b)과 접촉할 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이고, 도 5는 도 4c의 사시도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 4a를 참조하면, 하부 패키지 기판(110)의 상면(110a) 상에 하부 반도체 칩(120) 및 하부 연결단자들(130)을 형성할 수 있다. 일 실시예에 따르면, 하부 반도체 칩(120)은 하부 패키지 기판(110)의 상면(110a) 상에 플립-칩(flip-chip) 본딩될 수 있다. 하부 반도체 칩(120)은 접속단자들(125)을 통해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 하부 연결단자들(130)은 도전성 물질일 수 있고, 예를 들어, 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
도 4b를 참조하면, 하부 반도체 칩(120)의 측면을 덮고 제 2 면(120b)을 노출시키도록 예비 하부 몰드막(158)을 형성할 수 있다. 예비 하부 몰드막(158)은 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이에 배치된 접속단자들(125)을 감쌀 수 있고, 하부 패키지 기판(110)의 상면(110a) 상에 배치된 하부 연결단자들(130)을 덮을 수 있다.
도 4c 및 도 5를 참조하면, 예비 하부 몰드막(158)을 패터닝하여 하부 연결단자들(130)을 노출시키는 연결홀들(155)을 형성할 수 있고, 하부 패키지 기판(110)의 상면(110a)의 가장자리 영역에 제공된 예비 하부 몰드막(158)을 제거할 수 있다.. 예를 들어, 예비 하부 몰드막(158)의 패터닝은 레이저 드릴링 공정을 이용하여 수행될 수 있다. 패터닝 공정을 통해, 하부 몰드막(150)을 형성할 수 있다 하부 몰드막(150)은 하부 패키지 기판(110)의 가장자리 영역을 노출할 수 있다. 또한, 하부 연결단자들(130)은 연결홀들(155) 내에 배치되는 제 1 하부 연결단자들(130a) 및 하부 몰드막(150) 외부에 배치되는 제 2 하부 연결단자들(130b)로 구분될 수 있다. 제 1 하부 연결단자들(130a)은 하부 몰드막(150) 내에 제공될 수 있고, 제 2 하부 연결단자들(130b)은 하부 몰드막(150)의 외부에 제공될 수 있다. 이 때, 제 2 하부 연결단자들(130b)은 하부 몰드막(150)의 외측면(150c)과 접촉할 수 있다.
도 4d를 참조하면, 하부 패키지 기판(110)의 하면(110b) 상에 외부단자들(115)을 부착하여 하부 패키지(100)를 형성할 수 있다. 그런 다음에, 하부 패키지(100) 상에 상부 패키지(200)를 제공할 수 있다. 상부 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220) 및 상부 몰드막(250)을 포함할 수 있다. 상부 패키지 기판(210)의 하면(210b) 상에는 상부 연결단자들(230)이 배치될 수 있다. 상부 연결단자들(230)은 하부 연결단자들(130)과 동일한 물질일 수 있다.
도 4e를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)가 적층된 상태에서 리플로우 공정을 진행하여 연결단자들(300a, 300b)을 형성할 수 있다. 하부 연결단자들(130)과 상부 연결단자들(230)이 접촉된 상태에서 리플로우 공정이 수행될 수 있고, 하부 연결단자들(130)과 상부 연결단자들(230)이 서로 연결되어 연결단자들(300a, 300b)이 형성될 수 있다. 결과적으로, 하부 패키지(100)와 상부 패키지(200) 사이에 제 1 공간(351), 제 2 공간(352) 및 제 3 공간(353)이 형성될 수 있다. 그런 다음에, 하부 패키지 기판(110)의 하면(110b) 상에 보드(10)를 제공할 수 있다.
도 4f를 참조하면, 외부단자들(115)과 보드(10)를 연결할 수 있다. 그런 다음에, 제 3 공간(353) 및 하부 패키지 기판(110)의 하면(110b)과 보드(10) 사이의 공간을 통해 경화성 수지를 주입하여 언더필부(400)를 형성할 수 있다. 언더필부(400)는 경화성 수지를 주입하고, 이를 경화시키는 공정을 통해 형성될 수 있다. 경화성 수지를 경화시키는 온도는 약 150°C일 수 있다. 언더필부(400)를 형성함에 따라, 반도체 패키지(1)를 제조할 수 있다.
일반적으로, 제 3 공간(353)이 형성되지 않는 경우, 하부 몰드막(150)과 상부 패키지 기판(210)의 하면(210b) 사이의 공간이 매우 좁아 경화성 수지가 하부 몰드막(150)과 상부 패키지 기판(210)의 하면(210b) 사이의 공간으로 제공되기 어렵다. 또한, 하부 몰드막(150)과 상부 패키지 기판(210)의 하면(210b) 사이의 공간으로 경화성 수지가 주입되지 못해 넘칠 수 있고, 경화성 수지가 반도체 패키지(1)와 인접하는 전자 소자와 접촉하는 문제가 발생할 수 있다.
본 발명의 실시예에 따르면, 하부 패키지 기판(110)의 상면(110a)을 노출하는 제 3 공간(353)이 형성되므로, 제 3 공간(353)을 통해 경화성 수지가 주입될 수 있다. 이에 따라, 하부 패키지 기판(110)의 상면(110a)과 상부 패키지 기판(210)의 하면(210b) 사이에 언더필부(400)를 형성할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 하부 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 6a를 참조하면, 하부 패키지 기판(110)의 상면(110a) 상에 하부 반도체 칩(120) 및 제 1 하부 연결단자들(130a)을 형성할 수 있다. 하부 패키지 기판(110)의 가장자리 영역에는 더미 블록(500)을 형성할 수 있다. 더미 블록(500)은 제 1 하부 연결단자들(130)과 이격되게 형성될 수 있다. 즉, 제 1 하부 연결단자들(130a)은 하부 패키지 기판(110)의 상면(110a)의 가장자리 영역에는 형성되지 않을 수 있다.
도 6b를 참조하면, 하부 반도체 칩(120)의 측면을 덮고 제 2 면(120b)을 노출시키도록 예비 하부 몰드막(158)을 형성할 수 있다. 예비 하부 몰드막(158)은 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이에 배치된 접속단자들(125)을 감쌀 수 있고, 하부 패키지 기판(110) 상에 배치된 제 1 하부 연결단자들(130a)을 덮을 수 있다.
도 6c를 참조하면, 예비 하부 몰드막(158)을 패터닝하여 하부 몰드막(150)을 형성할 수 있다. 하부 몰드막(150)은 제 1 하부 연결단자들(130a)을 노출시키는 연결홀들(155)을 형성할 수 있다. 그런 다음에, 더미 블록(500)을 제거할 수 있다. 더미 블록(500)이 제거됨에 따라, 하부 몰드막(150)의 외측면들(150c)이 노출될 수 있다.
도 6d를 참조하면, 하부 몰드막(150)의 외각에 제 2 하부 연결단자들(130b)을 추가적으로 형성할 수 있다. 제 2 하부 연결단자들(130b)은 하부 몰드막(150)의 외측면들(150c)과 접촉할 수 있다. 다른 실시예에 의하면, 제 2 하부 연결단자들(130b)과 하부 몰드막(150)의 외측면들(150c)은 서로 이격될 수 있다. 제 2 하부 연결단자들(130b)의 외각인 하부 패키지 기판(110)의 상면(110a)은 노출될 수 있다. 하부 패키지 기판(110)의 하면(110b) 상에는 외부단자들(115)이 형성될 수 있다. 외부단자들(115)을 형성함에 따라, 하부 패키지(100)를 제조할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이고, 도 8은 도 7의 B-B'를 절단한 단면도이고, 도 9는 도 7의 C-C'를 절단한 단면도이다. 설명의 간략을 위해 중복되는 내용은 생략한다.
도 7 내지 도 9를 참조하면, 연결단자들(300a, 300b, 300c)은 하부 반도체 칩(120)을 기준으로 최내각에 배치되는 제 1 연결단자들(300a), 하부 반도체 칩(120)을 기준으로 최외각에 배치되는 제 2 연결단자들(300b), 및 제 1 연결단자들(300a)과 제 2 연결단자들(300b) 사이에 배치되는 제 3 연결단자들(300c)을 포함할 수 있다. 제 1 연결단자들(300a)은 하부 반도체 칩(120)과 이격되어 이를 둘러싸도록 배치될 수 있고, 제 3 연결단자들(300c)은 제 1 연결단자들(300a)을 둘러싸도록 배치될 수 있고, 제 2 연결단자들(300b)은 제 3 연결단자들(300c)을 둘러싸도록 배치될 수 있다.
하부 몰드막(150)은 하부 반도체 칩(120)의 측면들과 접촉하는 중앙 하부 몰드막(151) 및 중앙 하부 몰드막(151)의 가장자리들과 이격되어 배치되는 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d)을 포함할 수 있다. 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d) 각각의 외측면들은 하부 패키지 기판(110)의 측면들과 공면을 이룰 수 있다. 제 1 하부 몰드막(152a)과 제 3 하부 몰드막(152c)은 하부 반도체 칩(120)을 기준으로 일 방향으로 서로 대향될 수 있고, 제 2 하부 몰드막(152b)과 제 4 하부 몰드막(152d)은 하부 반도체 칩(120)을 기준으로 상기 일 방향과 직교하는 방향으로 서로 대향될 수 있다.
중앙 하부 몰드막(151)은 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이에 제공되어 접속단자들(125)을 감쌀 수 있고, 하부 반도체 칩(120)의 측면들을 덮을 수 있다. 중앙 하부 몰드막(151)과 각각의 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d) 사이에는 제 1 연결단자들(300a)이 배치될 수 있다. 이에 따라, 제 1 연결단자들(300a) 각각의 측면들은 노출될 수 있다. 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d)은 제 2 연결단자들(300b) 및 제 3 연결단자들(300c) 중 몇몇을 감쌀 수 있다. 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d)은 하부 패키지 기판(110)의 모서리 영역들을 노출할 수 있다. 모서리 영역들은 하부 패키지 기판(110)의 모서리와 인접하는 하부 패키지 기판(110)의 상면(110a)의 일부분일 수 있다. 이에 따라, 하부 패키지 기판(110)의 모서리 영역들에 배치된 연결단자들(300a, 300b, 300c) 각각의 측면들은 노출될 수 있다.
언더필부(400)는 중앙 하부 몰드막(151)과 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d) 사이에 및 하부 패키지 기판(110)의 모서리 영역들에 제공될 수 있다. 언더필부(400)는 중앙 하부 몰드막(151)과 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d) 사이에 배치된 제 1 연결단자들(300a)의 측면들과 접촉할 수 있고, 하부 패키지 기판(110)의 모서리 영역들에 배치된 연결단자들(300a, 300b, 300c)과 접촉할 수 있다.
평면적으로, 언더필부(400)는 중앙 하부 몰드막(151)과 제 1 내지 제 4 하부 몰드막들(152a, 152b, 152c, 152d) 사이에 제공된 제 1 영역(400a) 및 하부 패키지 기판(110)의 모서리 영역들에 제공된 제 2 영역들(400b)로 구분될 수 있다. 제 1 영역(400a)은 사각 링 형상일 수 있고, 제 2 영역들(400b) 각각은 사각형 형상일 수 있다. 제 1 영역(400a)과 각각의 제 2 영역들(400b)은 일부 중첩될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이고, 도 11은 도 10의 D-D'를 절단한 단면도이다. 설명의 간략을 위해 종복되는 내용의 기재는 생략한다.
도 10 및 도 11을 참조하면, 연결단자들(300a, 300b)은 하부 몰드막(150)의 내부에 배치되는 내부 연결단자들(300a)과 하부 몰드막(150)의 외부에 배치되는 외부 연결단자들(300b)을 포함할 수 있다. 하부 몰드막(150)은 하부 패키지 기판(110)의 모서리 영역들에 배치되는 외부 연결단자들(300b)의 측면들을 노출할 수 있다.
언더필부(400)는 하부 패키지 기판(110)의 모서리 영역들에 배치되는 외부 연결단자들(300b)의 측면들을 덮을 수 있다. 언더필부(400)는 외부 연결단자들(300b) 사이의 공간을 채울 수 있다. 평면적으로, 언더필부(400)는 하부 패키지 기판(110)의 모서리 영역들에 삼각형 모양으로 제공될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이고, 도 13은 도 12의 E-E'를 절단한 단면도이고, 도 14는 도 12의 하부 패키지를 나타내는 사시도이다. 도 15a 및 도 15b는 도 12의 Y영역에 대응되는 확대도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 12 내지 도 14 및 도 15a를 참조하면, 하부 몰드막(150)은 하부 반도체 칩(120)의 측면과 접촉하고 하부 반도체 칩(120)과 하부 패키지 기판(110) 사이를 채우는 제 1 하부 몰드막(151)과 연결단자들(300a, 300b)의 하부 측면들을 감싸는 제 2 하부 몰드막(153)을 포함할 수 있다. 제 1 하부 몰드막(151)과 제 2 하부 몰드막(153)은 계단 형태로 제공될 수 있다. 예를 들어, 제 1 하부 몰드막(151)은 제 1 상면(151a)을 가질 수 있고, 제 2 하부 몰드막(153)은 제 2 상면(153a)을 가질 수 있다. 제 1 상면(151a)은 하부 반도체 칩(120)의 제 2 면(120b)과 동일하거나 유사한 레벨을 가질 수 있고, 제 2 상면(153a)보다 높을 레벨을 가질 수 있다.
여기서, 상부 패키지 기판(210)의 하면(210b)과 하부 반도체 칩(120)의 제 2 면(120b) 사이의 공간은 제 1 공간(351)으로 정의될 수 있고, 상부 패키지 기판(210)의 하면(210b)과 제 2 하부 몰드막(153)의 제 2 상면(153a) 사이의 공간은 제 4 공간(354)으로 정의될 수 있다. 제 1 공간(351)은 상부 패키지 기판(210)의 하면(210b)과 하부 반도체 칩(120)의 제 2 면(120b) 사이의 이격 거리로 정의되는 제 1 높이(d1)를 가질 수 있고, 제 4 공간(354)은 상부 패키지 기판(210)의 하면(210b)과 제 2 하부 몰드막(153)의 제 2 상면(153a) 사이의 이격 거리로 정의되는 제 4 높이(d4)를 가질 수 있다. 제 4 높이(d4)는 제 1 높이(d1)보다 클 수 있다.
제 2 하부 몰드막(153)은 연결단자들(300a, 300b)의 상부 측면들을 노출시킬 수 있다. 제 2 하부 몰드막(153)은 제 1 하부 몰드막(151)과 연결되고, 제 1 하부 몰드막(151)에서 최외각에 배치되는 최외각 연결단자들(300b)을 향해 연장될 수 있다. 제 2 하부 몰드막(153)은 하부 패키지 기판(110)의 상면(110a)을 완전히 덮을 수 있다. 즉, 제 2 하부 몰드막(153)은 하부 패키지 기판(110)의 가장자리까지 연장될 수 있고, 제 2 하부 몰드막(153)의 외측면(153c)은 하부 패키지 기판(110)의 측면과 공면을 이룰 수 있다.
언더필부(400)는 제 2 하부 몰드막(153)에 의해 노출되는 연결단자들(300a, 300b)의 상부 측면들을 덮을 수 있다. 언더필부(400)는 연결단자들(300a, 300b) 사이를 채울 수 있다. 언더필부(400)는 제 2 하부 몰드막(153)의 제 2 상면(153a)과 상부 패키지 기판(210)의 하면(210b) 사이에 제공될 수 있고, 언더필부(400)는 제 2 하부 몰드막(153)의 상면(153a) 및 상부 패키지 기판(210)의 하면(210b)과 접촉할 수 있다. 즉, 언더필부(400)는 제 4 공간(354)을 채울 수 있다.
일반적으로, 하부 몰드막(150)의 외측면(150c)은, 도 15b에 도시된 바와 같이, 하부 패키지 기판(110)의 측면과 정렬될 수 있다. 이 경우, 도 15a에 도시된 제 4 공간(354)은 정의될 수 없다. 제 2 공간(352)은 제 4 공간(354)보다 작은 높이를 가지므로, 언더필부(400)는 제 2 공간(352)을 통해 최외각 연결단자들(300b)과 접촉하기 어려울 수 있다. 따라서, 하부 패키지 기판(110)의 가장자리 영역과 상부 패키지 기판(210)의 가장자리 영역 사이에 빈 공간이 생길 수 있어, 반도체 패키지가 물리적인 충격에 의해 파손될 수 있다.
본 발명의 실시예에 따르면, 언더필부(400)는 제 4 공간(354)에 주입될 수 있다. 제 4 공간(354)은 제 2 공간(352)보다 높이가 크므로, 언더필부(400)는 용이하게 제 4 공간(354)에 주입되어 최외각 연결단자들(300b)과 접촉할 수 있다. 나아가, 언더필부(400)는 내부 연결단자들(300a)과 접촉할 수 있다. 이에 따라, 상부 패키지 기판(210)의 하면(210b)과 제 2 하부 몰드막(153)의 제 2 상면(153a) 사이의 공간은 언더필부(400)에 의해 채워질 수 있으므로, 상부 패키지 기판(210)과 제 2 하부 몰드막(153)은 서로 결합할 수 있다. 따라서, 물리적인 충격에 의해 연결단자들(300a, 300b)이 파손되는 것을 방지할 수 있고, 반도체 패키지(2)의 기계적 강성을 향상시킬 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 평면도이고, 도 17은 도 16의 F-F'를 절단한 단면도이고, 도 18은 도 16의 하부 패키지를 나타내는 사시도이다. 설명의 간략을 위해 도 12 내지 도 14과 중복되는 내용의 기재는 생략한다.
도 16 내지 도 18을 참조하면, 제 2 하부 몰드막(153)은 하부 패키지 기판(110)의 가장자리 영역을 노출할 수 있다. 예컨대, 제 2 하부 몰드막(153)은 하부 패키지 기판(110)의 상면(110a)을 사각 링 형상으로 노출할 수 있다.
제 2 하부 몰드막(153)은 제 1 하부 몰드막(151)에서 최외각 연결단자들(300b)과 이에 인접하는 내부 연결단자들(300a) 사이의 일 지점까지 연장될 수 있다. 일 실시예에 따르면, 최외각 연결단자들(300b)은 제 2 하부 몰드막(153)의 외부에 배치될 수 있고, 제 2 하부 몰드막(153)의 외측면(153c)과 접촉할 수 있다. 제 2 하부 몰드막(153)은 최외각 연결단자들(300b)의 측면들을 하부 패키지(100)와 상부 패키지(200) 사이로 노출시킬 수 있다.
언더필부(400)는 제 2 하부 몰드막(153)에 의해 노출된 하부 패키지 기판(110)의 상면(110a)을 덮을 수 있다. 또한, 언더필부(400)는 제 2 하부 몰드막(153)에 의해 노출되는 연결단자들(300a, 300b)의 상부 측면들을 덮을 수 있고, 연결단자들(300a, 300b) 사이를 채울 수 있다. 언더필부(400)는 제 2 하부 몰드막(153)의 제 2 상면(153a)과 상부 패키지 기판(210)의 하면(210b)과 접촉할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 패키지 기판, 상기 하부 패키지 기판 상의 하부 반도체 칩, 및 상기 하부 패키지 기판 상의 하부 몰드막을 포함하는 하부 패키지;
    상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩을 포함하고, 상기 하부 패키지 상에 배치되는 상부 패키지;
    상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 배치되는 연결단자들, 상기 연결단자들은 최외각 연결단자들 및 상기 하부 반도체 칩과 상기 최외각 연결단자들 사이의 내부 연결단자들을 포함하고; 및
    상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 제공되는 제 1 언더필부를 포함하고,
    상기 내부 연결 단자들은 상기 하부 몰드막의 내부에 배치되고, 상기 최외각 연결단자들 중 적어도 일부는 상기 하부 몰드막의 외부에 배치되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 언더필부는 상기 하부 패키지 기판의 상면의 일부 및 상기 상부 패키지 기판의 하면의 일부와 접촉하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 언더필부는 상기 하부 몰드막의 외부에 배치되는 상기 최외각 연결단자들 사이에 제공되어, 이들을 연결하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 하부 몰드막은 상기 하부 패키지 기판의 가장자리들에 인접한 영역의 상면을 노출하고,
    상기 최외각 연결단자들 전부는 상기 하부 몰드막 외부에 배치되는 반도체 패키지.
  5. 제 1 항에 있어서,
    평면적으로, 상기 하부 패키지 기판은 사각형 형상이고,
    상기 하부 몰드막은 상기 하부 패키지 기판의 상면을 사각 링 형상으로 노출하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 몰드막은:
    상기 하부 반도체 칩의 측면들과 접촉하는 중앙 하부 몰드막; 및
    상기 중앙 하부 몰드막으로부터 이격되어 상기 하부 패키지 기판의 가장자리들에 각각 정렬되는 외측벽들을 갖는 제 1 내지 제 4 하부 몰드막들을 포함하고,
    상기 제 1 내지 제 4 하부 몰드막들은 상기 하부 패키지 기판의 모서리 영역들을 노출하는 반도체 패키지.
  7. 하부 패키지 기판, 상기 하부 패키지 기판 상의 하부 반도체 칩 및 상기 하부 패키지 기판 상의 하부 몰드막을 포함하는 하부 패키지;
    상부 패키지 기판 및 상기 상부 패키지 기판 상의 상부 반도체 칩을 포함하고, 상기 하부 패키지 상에 배치되는 상부 패키지;
    상기 하부 몰드막과 상기 상부 패키지 기판 사이에 제공되는 언더필부; 및
    상기 하부 패키지와 상기 상부 패키지 사이에 배치되어 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결단자들을 포함하고,
    상기 하부 몰드막은:
    상기 하부 반도체 칩의 측면들과 접촉하는 제 1 하부 몰드막; 및
    상기 제 1 하부 몰드막과 연결되고, 상기 연결단자들 각각의 하부 측면들을 감싸는 제 2 하부 몰드막을 포함하고,
    상기 제 1 하부 몰드막의 상면은 상기 제 2 하부 몰드막의 상면보다 높은 레벨을 가지고,
    상기 연결단자들은 상기 하부 반도체 칩과 인접한 내부 연결단자들 및 상기 하부 반도체 칩에서 가장 멀리 배치되는 최외각 연결단자들을 포함하고,
    상기 최외각 연결단자들은 상기 제 2 하부 몰드막의 외부에 배치되는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 하부 몰드막의 가장자리들은 상기 하부 패키지 기판의 가장자리들에 정렬되는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 언더필부는 상기 제 2 하부 몰드막에 의해 노출되는 상기 연결단자들의 상부 측면들을 감싸고, 상기 제 2 하부 몰드막의 상기 상면 및 상기 상부 패키지 기판의 하면과 접촉하는 반도체 패키지.

  10. 삭제
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