TWI708293B - 包括升高襯墊上的貫穿模球連接體的半導體封裝及其製造方法 - Google Patents

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TWI708293B
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成基俊
金鍾薰
裵漢儁
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南韓商愛思開海力士有限公司
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Abstract

一種半導體封裝包括：第一凸塊襯墊，所述第一凸塊襯墊在互連結構層的第一表面上；升高襯墊，在所述互連結構層的所述第一表面上的所述升高襯墊比所述第一凸塊襯墊更厚；第一半導體裝置，所述第一半導體裝置連接在所述第一凸塊襯墊上；貫穿模球連接體，所述貫穿模球連接體分別連接在所述升高襯墊上；塑模層，所述塑模層被佈置為覆蓋所述互連結構層的所述第一表面以暴露每個貫穿模球連接體的一部分；外部連接體，所述外部連接體分別附接至所述貫穿模球連接體；以及第二半導體裝置，所述第二半導體裝置在所述互連結構層的與所述塑模層相反的第二表面上。

Description

包括升高襯墊上的貫穿模球連接體的半導體封裝及其製造方法
本公開的實施方式涉及包括升高襯墊上的貫穿模球連接體的半導體封裝及其製造方法。
相關申請案的交叉參考
本申請要求2016年5月31日提交的韓國專利申請第10-2016-0067407號的優先權，其全部內容通過引用合併於此。
在電子產業中，隨著多功能、更大容量和更小的電子系統或產品的發展，多個半導體裝置被統一到一個整合封裝中。該整合封裝可以被設計為具有減小的總尺寸且執行各種功能。整合封裝可以被實現為包括具有不同功能的多個半導體晶片。這是為了同時處理大量資料。為了實現整合封裝，已經提出了系統級封裝(SIP)。例如，大量努力集中於在單個系統級封裝中整合至少一個微處理器和至少一個記憶體晶片。
根據實施方式，提供了一種製造半導體封裝的方法。該方法包括以下步驟：在虛擬晶圓上形成包括導電跡線圖案和介電層的互連結構 層；將載體晶圓附接至所述互連結構層的與所述虛擬晶圓相反的第二表面；使所述虛擬晶圓凹進以暴露所述互連結構層的與所述載體晶圓相反的第一表面；在所述互連結構層的第一表面上形成第一凸塊襯墊和升高襯墊，所述升高襯墊比所述第一凸塊襯墊更厚；將至少一個第一半導體裝置連接至所述第一凸塊襯墊；將貫穿模球連接體連接至所述升高襯墊；在所述互連結構層的所述第一表面上形成塑模層以暴露每個所述貫穿模球連接體的一部分；將外部連接體分別附接至所述貫穿模球連接體的暴露部分；以及在所述互連結構層的所述第二表面上安裝第二半導體裝置。
根據另一實施方式，提供了一種製造半導體封裝的方法。該方法包括以下步驟：在互連結構層的第一表面上形成第一凸塊襯墊和升高襯墊，所述升高襯墊比所述第一凸塊襯墊更厚；將至少一個第一半導體裝置連接至所述第一凸塊襯墊；將貫穿模球連接體連接至所述升高襯墊；在所述互連結構層的所述第一表面上形成塑模層以暴露每個所述貫穿模球連接體的一部分；將外部連接體分別附接至所述貫穿模球連接體的暴露部分；以及在所述互連結構層的第二表面上安裝第二半導體裝置。
根據另一實施方式，一種半導體封裝包括：第一凸塊襯墊，所述第一凸塊襯墊在互連結構層的第一表面上；升高襯墊，在所述互連結構層的所述第一表面上的所述升高襯墊比所述第一凸塊襯墊更厚；第一半導體裝置，所述第一半導體裝置連接在所述第一凸塊襯墊上；貫穿模球連接體，所述貫穿模球連接體分別連接在所述升高襯墊上；塑模層，所述塑模層被佈置為覆蓋所述互連結構層的所述第一表面以暴露每個貫穿模球連接體的一部分；外部連接體，所述外部連接體分別附接至所述貫穿模球連 接體；以及第二半導體裝置，所述第二半導體裝置在所述互連結構層的與所述塑模層相反的第二表面上。
根據另一實施方式，提供了一種包括半導體封裝的記憶體卡。所述半導體封裝包括：第一凸塊襯墊，所述第一凸塊襯墊在互連結構層的第一表面上；升高襯墊，在所述互連結構層的所述第一表面上的所述升高襯墊比所述第一凸塊襯墊更厚；第一半導體裝置，所述第一半導體裝置連接在所述第一凸塊襯墊上；貫穿模球連接體，所述貫穿模球連接體分別連接在所述升高襯墊上；塑模層，所述塑模層被佈置為覆蓋所述互連結構層的所述第一表面以暴露每個貫穿模球連接體的一部分；外部連接體，所述外部連接體分別附接至所述貫穿模球連接體；以及第二半導體裝置，所述第二半導體裝置在所述互連結構層的與所述塑模層相反的第二表面上。
根據另一實施方式，提供了一種包括半導體封裝的電子系統。所述半導體封裝包括：第一凸塊襯墊，所述第一凸塊襯墊在互連結構層的第一表面上；升高襯墊，在所述互連結構層的所述第一表面上的所述升高襯墊比所述第一凸塊襯墊更厚；第一半導體裝置，所述第一半導體裝置連接在所述第一凸塊襯墊上；貫穿模球連接體，所述貫穿模球連接體分別連接在所述升高襯墊上；塑模層，所述塑模層被佈置為覆蓋所述互連結構層的所述第一表面以暴露每個貫穿模球連接體的一部分；外部連接體，所述外部連接體分別附接至所述貫穿模球連接體；以及第二半導體裝置，所述第二半導體裝置在所述互連結構層的與所述塑模層相反的第二表面上。
10:半導體封裝
20:半導體封裝
100:互連結構層
101:第一表面
102:第二表面
110:第一外部導電跡線圖案/跡線圖案
112:第一圖案
113:第二圖案
114:第三圖案
115:第四圖案
120:第一內部導電跡線圖案/跡線圖案
120A:第一圖案
120B:第二圖案
120C:第三圖案
121V:通孔
130:第二內部導電跡線圖案/跡線圖案
130B:第一圖案
130C:第二圖案
130V:通孔
130VB:通孔
140:第三內部導電跡線圖案/跡線圖案
140B:第一圖案
140C:第二圖案
140V:通孔
140VB:通孔
150:第二外部導電跡線圖案/跡線圖案
150B:第一圖案
150C:第二圖案
160:信號路徑
161:水平互連部分
162:第一垂直互連部分
163:第二垂直互連部分
173:第一區域
174:第二區域
175:第三區域
191:第一介電層
193:第二介電層
194:第三介電層
195:第四介電層
230:第二凸塊襯墊
230A:襯墊
230B:襯墊
231:晶種層
231-1:晶種圖案
231E:晶種層的暴露部分
231P:晶種圖案
233:第一主體層
234:第一封蓋層
235:初步圖案
240:升高襯墊
240A:襯墊
240B:襯墊
240E:升高襯墊
243:第二主體層
243-1:第二主體層
243-2:第四主體層
244:第二封蓋層
244-1:第二封蓋層
245:初步圖案
246:第三主體層
250:第一凸塊襯墊
250A:襯墊
250B:襯墊
280:第一抗蝕圖案
281:第一開口
290:第二抗蝕圖案
291:第二開口
300:第一半導體裝置
300A:半導體晶粒/晶粒/第一從晶粒
300B:半導體晶粒/晶粒/第二從晶粒
300C:半導體晶粒/晶粒/第三從晶粒
300D:半導體晶粒/晶粒/第四從晶粒
300T:頂表面
301:表面/頂表面
303:表面
310:半導體晶粒/晶粒/主晶粒
311:TSV
312:內部互連線
321A:TSV
321B:TSV
321C:TSV
322A:內部互連線
322B:內部互連線
322C:內部互連線
330:連接襯墊
300M:塑模部件
410:焊料球
410B:貫穿模球連接體
410L:下端
410T:表面
410V:空隙
420:外連接體
450:塑模層
450A:塑模材料
500:第二半導體裝置
630:第一晶片連接體
650:第二晶片連接體
700:封裝基板
710:連接體
730:加強件
740:熱介面材料層
750:第二散熱器
800:載體晶圓
810:臨時黏合層
900:虛擬晶圓
901:第一表面
902:第二表面
7800:記憶卡
7810:記憶體
7820:記憶體控制器
7830:主機
8710:電子系統
8711:控制器
8712:輸入/輸出裝置
8713:記憶體
8714:介面
8715:匯流排
H1:高度
H2:高度
T1:厚度
T2:厚度
TP1:厚度
TP2:厚度
基於附圖和隨附詳細說明，本公開的各實施方式將變得更明顯，在附圖中：圖1至圖25說明了根據實施方式製造半導體封裝的方法；圖26是說明根據實施方式的半導體封裝的結構的截面圖；圖27是說明包括在根據實施方式的半導體封裝中的半導體裝置的截面圖；圖28是說明半導體封裝的缺陷的截面圖；圖29是說明根據另一實施方式的半導體封裝的截面圖；圖30是說明採用包括根據一些實施方式的至少一個封裝的記憶卡的電子系統的方塊圖；以及圖31是說明包括根據一些實施方式的封裝中的至少一個的電子系統的方塊圖。
本文中使用的術語可以與考慮它們在實施方式中的功能而選擇的詞語對應，並且這些術語的含義可以根據實施方式所屬領域的普通技術人員而被不同地解釋。如果進行了詳細地定義，則術語可以根據定義來解釋。除非另有說定義，否則本文使用的術語(包括技術術語和科學術語)都具有實施方式所屬領域的普通技術人員所通常理解的相同含義。
應理解的是，雖然本文可以使用術語第一、第二、第三等來描述各元件，但是這些元件不應被這些術語限制。這些術語僅用來將一個元件與另一元件區分開，而不用來僅定義元件本身或表示特定的順序。
根據下面的實施方式的半導體封裝可以與系統級封裝(SIP)對應。每個半導體封裝可以被實現為包括多個半導體裝置，該多個半導體裝置中的至少兩個被設計為具有不同的功能。可以通過利用晶粒鋸切製程將包括電子電路的諸如晶圓的半導體基板分成諸如半導體晶粒或半導體晶片的多件來獲得半導體裝置。另選地，每個半導體裝置可以具有包括封裝基板和安裝在封裝基板上的半導體晶粒的封裝形式。每個半導體裝置可以包括垂直堆疊以具有三維結構的多個半導體晶粒，並且多個半導體晶粒可以藉由穿透多個半導體晶粒的矽通孔(TSV)彼此電連接。半導體晶粒可以與包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、快閃記憶體電路、磁阻式隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路、或相變隨機存取記憶體(PcRAM)電路的記憶體晶片對應。可以在諸如行動電話、與生物技術或醫療衛生相關的電子系統或可穿戴式電子系統的通信系統中採用半導體晶片或半導體封裝。
在一些實施方式中，半導體晶片可以與具有系統級晶片(SoC)形式的邏輯晶片對應。SoC可以是包括微處理器、微控制器、數位信號處理核心或介面的特定應用積體電路(ASIC)晶片。SoC可以包括中央處理器(CPU)或圖像處理器(GPU)。為了使SoC以高速操作，SoC必須以高速與存儲資料的記憶體晶片通信。也就是說，可能需要短介面路徑和高信號頻寬以提高SoC的操作速度。例如，如果GPU晶片和高頻寬記憶體(HBM)晶片被垂直堆疊在單個SIP中，可以減小GPU晶片與HMB晶片之間的介面路徑以提高GPU晶片的操作速度。
在電子系統中，記憶體晶片與處理器晶片間通信中的瓶頸現象會降低電子系統的性能。因此，可以採用諸如HBM晶片的高性能記憶體晶片作為電子系統的記憶體晶片。HBM晶片可以被配置為包括使用TSV技術垂直堆疊的多個記憶體晶粒以獲得HBM的高頻寬。HBM晶片可以包括連接至每一個記憶體晶粒的多個TSV以獨立地控制垂直堆疊的各記憶體晶粒。每一個記憶體晶粒可以被配置為包括兩個記憶體通道和多個TSV，例如，可能需要用作輸入/輸出(I/O)引腳的128個TSV來操作每個記憶體通道。因此，由4個堆疊記憶體晶粒構成的HBM晶片可以包括1024個TSV以獨立地控制8個記憶體通道。在這種情況下，8個記憶體通道中的一個可以經由TSV與8個記憶體通道中的另一個獨立地通信。因此，可以拓寬HBM的信號頻寬，因為每個記憶體通道獨立地且直接地經由TSV接收或輸出信號。
但是，如果在HBM晶片中，TSV的數量增加，則連接至HBM晶片的互連線或襯墊的節距尺寸可能顯著減小。因此，下面的實施方式提供了具有使用利用能夠形成非常精細的圖案的晶圓處理技術實現的互連結構層將HBM晶片電連接至ASIC晶片的構造的各種SIP。
貫穿說明書，相同的附圖標記表示相同的元件。因此，即使參照一附圖沒有提及或描述附圖標記，也可以參照另一附圖提及或描述該附圖標記。另外，即使在一附圖中沒有示出附圖標記，也可以參照另一附圖提及或描述該附圖標記。
圖1至圖25說明了製造半導體封裝的方法。
圖1說明了在虛擬晶圓900上形成互連結構層100的步驟。 虛擬晶圓900可以是具有彼此相對的第一表面901和第二表面902的晶圓。可以在虛擬晶圓900的第一表面901上形成互連結構層100。可以通過使用矽處理技術或半導體處理技術來形成互連結構層100。可以通過依序地或交替地堆疊多個介電層和多個導電層來形成互連結構層100。在堆疊包括在互連結構層100中的每個導電層之後，可以使每個導電層圖案化。互連結構層100可以被形成為具有面向並接觸虛擬晶圓900的第一表面901並且具有與虛擬晶圓900相反的第二表面102。多層互連結構可以內置在互連結構層100中以將佈置在互連結構層100的第一表面101上的一些構件彼此電連接。互連結構層100可以被形成為包括使導電跡線圖案彼此電絕緣或物理分開的多個堆疊的介電層。
當形成互連結構層100時，虛擬晶圓900可以用作支承體或基板。虛擬晶圓900可以是裸露的矽晶圓。另選地，虛擬晶圓900可以是非半導體晶圓。例如，虛擬晶圓900可以是包括絕緣材料或介電材料的晶圓。在一些實施方式中，虛擬晶圓900可以是藍寶石晶圓或絕緣體上矽結構(SOI)晶圓。如果裸露的矽晶圓用作虛擬晶圓900，則可以使用半導體晶圓處理裝置和半導體晶圓處理技術來形成互連結構層100。
如參照隨後的附圖更全面地描述的那樣，第一半導體裝置和外部連接器可以佈置在互連結構層100的第一表面101上。第二半導體裝置可以佈置在互連結構層100的第二表面102上。互連結構層100的第一表面101可以具有佈置有第一半導體裝置的第一區域173和佈置有外部連接器的第二區域174。第二區域174可以被設置為位於第一區域173之間。互連結構層100的第二表面102可以具有將會佈置第二半導體裝置的第三區域 175。第二區域174中的一個可以與第三區域175垂直交疊。
雖然下文連同晶圓處理技術一起描述了用於形成互連結構層的製程，但是本公開不限於此。例如，通過改變或修改在下面的實施方式中使用的製程順序或圖案形狀可以形成互連結構層100。在一些實施方式中，使用用於形成一般重分配線的製程可以形成互連結構層100。虛擬晶圓900可以提供具有平的表面輪廓的第一表面901。因此，互連結構層100可以形成為包括具有精細節距的導電跡線圖案。
圖2至圖4是說明互連結構層100的一部分以及說明形成互連結構層100的步驟的放大圖。如圖2所示，第一外部導電跡線圖案110可以形成在虛擬晶圓900的第一表面901上。具體地，諸如金屬層的導電層可以形成在虛擬晶圓900的第一表面901上，並且可以使用光微影製程和蝕刻製程使導電層圖案化以形成第一外部導電跡線圖案110。第一外部導電跡線圖案110可以由銅(Cu)層或鋁(Al)層形成。
第一外部導電跡線圖案110可以與包括在互連結構層100中的一些互連線對應。第一外部導電跡線圖案110可以形成為具有連接襯墊形狀。第一外部導電跡線圖案110可以包括第一圖案112和具有與第一圖案112基本相同的形狀的第二圖案113。第一外部導電跡線圖案110的第一圖案112和第二圖案113可以連接至稍後佈置的第一半導體裝置。第一外部導電跡線圖案110的第一圖案112和第二圖案113可以形成在互連結構層100的第一表面101的第一區域173中。第一外部導電跡線圖案110還可以包括第三圖案114和具有與第三圖案114基本相同的形狀的第四圖案115。第一外部導電跡線圖案110的第三圖案114和第四圖案115可以連接至稍後佈置 的諸如焊料球的外部連接體。第一外部導電跡線圖案110的第三圖案114和第四圖案115可以形成在互連結構層100的第一表面101的第二區域174中。
第一外部導電跡線圖案110的第三圖案114和第四圖案115可以形成為具有比第一外部導電跡線圖案110的第一圖案112和第二圖案113的節距(或寬度)更大的節距(或寬度)。即使第三圖案114和第四圖案115的節距與第一圖案112和第二圖案113的節距不同，但因為虛擬晶圓900的表面平坦度比PCB的表面平坦度更好，所以所有的第一外部導電跡線圖案110可以被圖案化以具有與形成在一般印刷電路板(PCB)上的印刷電路圖案相比相對更精細的節距。
如圖3所示，第一介電層191可以形成在虛擬晶圓900的第一表面901上以覆蓋第一外部導電跡線圖案110並使第一外部導電跡線圖案110彼此絕緣。第一介電層191可以形成為包括各種介電材料中的至少一種。例如，第一介電層191可以由層間介電(ILD)層、或由氧化矽層、氮化矽層或諸如聚醯亞胺層的聚合物層構成的金屬間介電(IMD)層形成。可以使用層壓製程、沉積製程或塗覆製程形成第一介電層191。
第一內部導電跡線圖案120可以形成在第一介電層191上。第一內部導電跡線圖案120可以形成為提供針對第一外部導電跡線圖案110的路徑。例如，第一內部導電跡線圖案120可以形成為經由充分穿透第一介電層191的通孔121v電連接至第一外部導電跡線圖案110。與第一內部導電跡線圖案120中的一個對應的第一圖案120A可以形成為用作將第一外部導電跡線圖案110的第二圖案113電連接至第一外部導電跡線圖案110的 第三圖案114的水平互連部分161。
如圖4所示，第二介電層193可以形成在第一介電層191上以覆蓋第一內部導電跡線圖案120並使第一內部導電跡線圖案120彼此絕緣。第二介電層193可以形成為包括各種介電材料中的至少一種。第二內部導電跡線圖案130可以形成在第二介電層193上。第二內部導電跡線圖案130的第一圖案130B可以經由充分穿透第二介電層193的通孔(130VB)電連接至第一內部導電跡線圖案120的另一第二圖案120B。第二內部導電跡線圖案130的另一第二圖案130C可以經由充分穿透第二介電層193的另一通孔(130V)電連接至第一內部導電跡線圖案120的第三圖案120C。
第三介電層194可以形成在第二介電層193上以覆蓋第二內部導電跡線圖案130並使第二內部導電跡線圖案130彼此絕緣。第三介電層194可以形成為包括各種介電材料中的至少一種。第三內部導電跡線圖案140可以形成在第三介電層194上。第三內部導電跡線圖案140的第一圖案140B可以經由充分穿透第三介電層194的通孔(140VB)電連接至第二內部導電跡線圖案130的第一圖案130B。第三內部導電跡線圖案140的另一第二圖案140C可以經由充分穿透第三介電層194的另一通孔140V電連接至第二內部導電跡線圖案130的第二圖案130C。
第四介電層195可以形成在第三介電層194上以覆蓋第三內部導電跡線圖案140並使第三內部導電跡線圖案140彼此絕緣。第四介電層195可以形成為包括各種介電材料中的至少一種。第二外部導電跡線圖案150可以形成為穿透第四介電層195。第二外部導電跡線圖案150可以分別電連接至第三內部導電跡線圖案140中的一些。第二外部導電跡線圖案150 的第一圖案150B可以電連接至第三內部導電跡線圖案140的第一圖案140B。包括第二外部導電跡線圖案150的第一圖案150B、第三內部導電跡線圖案140的第一圖案140B、第二內部導電跡線圖案130的第一圖案130B、第一內部導電跡線圖案120的第一圖案120B和第一外部導電跡線圖案110的第一圖案112的導電跡線圖案可以構成第一垂直互連部分162。
第二外部導電跡線圖案150的另一第二圖案150C可以電連接至第三內部導電跡線圖案140的第二圖案140C。第二外部導電跡線圖案150的第二圖案150C、第三內部導電跡線圖案140的第二圖案140C、第二內部導電跡線圖案130的第二圖案130C、第一內部導電跡線圖案120的第二圖案120C和第一外部導電跡線圖案110的第四圖案115可以構成第二垂直互連部分163。
第一介電層至第四介電層191、193、194和195可以構成互連結構層100的使跡線圖案110、120、130、140和150彼此絕緣的主體部分。
圖5說明了在互連結構層100的第二表面102上形成第一凸塊襯墊250的步驟，並且圖6是圖5中示出的互連結構層100的一部分的放大圖。如圖5和圖6所示，第一凸塊襯墊250可以形成在互連結構層100上。第一凸塊襯墊250可以形成為與將佈置第二半導體裝置的第三區域175交疊。第一凸塊襯墊250可以是諸如凸塊的連接體隨後落入的襯墊。第一凸塊襯墊250可以形成為分別與第二外部導電跡線圖案150交疊。第一凸塊襯墊250可以分別電連接至第二外部導電跡線圖案150。第一凸塊襯墊250的襯墊250A可以電連接至第一垂直互連部分162，第一凸塊襯墊250的另 一襯墊250B可以電連接至第二垂直互連部分163。可以使用電鍍製程形成第一凸塊襯墊250。第一凸塊襯墊250可以形成為包括銅(Cu)。
圖7是說明將載體晶圓800附接至互連結構層100的步驟的截面圖。可以使用臨時黏合層810將載體晶圓800附接至互連結構層100的與虛擬晶圓900相反的第二表面102以保護第一凸塊襯墊250。在將載體晶圓800附接至互連結構層100的第二表面102之前，第一凸塊襯墊250可以形成在互連結構層100的第二表面102上。載體晶圓800可以用作用於在後續製程中處理互連結構層100的支承體。
圖8是說明暴露互連結構層100的第一表面101的步驟的截面圖。具體地，可以從互連結構層100去除虛擬晶圓900以暴露互連結構層100的第一表面101。更具體地，虛擬晶圓900的第二表面902可以作為背景以減小虛擬晶圓900的厚度，這可以使虛擬晶圓900凹進。此外，虛擬晶圓900的其餘部分可以被進一步蝕刻以暴露互連結構層100的第一表面101。因此，透過研磨和蝕刻虛擬晶圓900，可以將互連結構層100與虛擬晶圓900分開。
圖9是說明在互連結構層100的第一表面101上形成第二凸塊襯墊230和升高襯墊240的步驟的截面圖，並且圖10至圖17是在圖10中示出的互連結構層100的一部分的放大圖。如圖9所述，第二凸塊襯墊230可以形成在互連結構層100的第一表面101的將會佈置第一半導體裝置的第一區域173中。第二凸塊襯墊230可以是連接至第一半導體裝置的導電連接體。第二凸塊襯墊230可以佈置在不同的組中。第二凸塊襯墊230的每個組可以位於每個第一區域173中使得每個半導體裝置分別佈置在每個第 一區域173中。諸如凸塊的連接體隨後可以落在第二凸塊襯墊230上並且結合至第二凸塊襯墊230。升高襯墊240可以形成在互連結構層100的第一表面101上的第二區域174中。每個升高襯墊240可以形成為包括焊料層。諸如焊料球的外部連接體可以落在升高襯墊240上並且結合至升高襯墊240。升高襯墊240可以佈置在第二凸塊襯墊230的任一側上的不同組中。
升高襯墊240可以形成為具有與第二凸塊襯墊230的節距不同的節距。例如，升高襯墊240可以形成為具有大於第二凸塊襯墊230的節距的節距。升高凸塊襯墊240可以由具有與第二凸塊襯墊230的厚度不同厚度的導電層形成。升高襯墊240可以具有大於第二凸塊襯墊230的厚度T1的厚度T2，使得在互連結構層100的第一表面101上的升高襯墊240的高度比第二凸塊襯墊230的高度更高。第二凸塊襯墊230的厚度T1可以是大約5μm。第二凸塊襯墊230的厚度T1可以被設置為不超過5μm的厚度。相比之下，升高襯墊240的厚度T2可以是大約10μm。升高襯墊240的厚度T2可以被設置為大於10μm的厚度。升高襯墊240和第二凸塊襯墊230可以透過各種製程形成。例如，升高襯墊240和第二凸塊襯墊230可以透過利用耐電鍍圖案進行選擇性電鍍製程來形成。
如圖10所示，可以在互連結構層100的第一表面101上形成晶種層231。可以在第一表面101上直接沉積金屬層以形成晶種層231。晶種層231可以形成為包括由鈦(Ti)層和銅(Cu)層構成的多層金屬層。晶種層231可以延伸以覆蓋第一表面101的第一區域174和第二區域173。
如圖11所示，可以在晶種層231上形成第一抗蝕圖案280。第一抗蝕圖案280可以形成為具有第一開口281。每一個第一開口281可以 暴露晶種層231的可以形成第二凸塊襯墊(圖9的230)的一部分。第一開口281開放了晶種層231的分別與第一外部導電跡線圖案110的第一圖案112和第二圖案113交疊的部分。第一開口281還可以暴露位於互連結構層100的第一表面101上的升高襯墊(圖9的240)的區域。第一抗蝕圖案280可以在進行選擇性電鍍製程時用作耐電鍍圖案。第一抗蝕圖案280可以由光微影膠材料形成。第一抗蝕圖案280的厚度TP1可以根據第二凸塊襯墊(圖9的230)的厚度T1來設置。
如圖12所示，第二凸塊襯墊(圖9的230)的第一主體層233和第一封蓋層234形成在第一抗蝕圖案280的第一開口281中。可以在晶種層231的由第一抗蝕圖案280的第一開口281暴露的部分上使用鍍銅溶液來執行電鍍銅。第一主體層233的銅層可以被選擇性地電鍍以在第一開口281中生長。第一封蓋層234可以被電鍍在生長的第一主體層233上。第一封蓋層234可以包括鎳(Ni)層、金(Au)層或Ni和Au的多層。第一開口281中的第一主體層233和第一封蓋層234可以被視為第二凸塊襯墊230的初步圖案235。
如圖13所示，選擇性地去除第一抗蝕圖案(圖12的280)以暴露晶種層231的除了第二凸塊襯墊(圖9的230)的初步圖案235以外的另一部分。
如圖14所示，可以在晶種層231上形成第二抗蝕圖案290。第二抗蝕圖案290可以被形成為具有第二開口291。每一個第二開口291可以暴露晶種層231的可以形成升高襯墊(圖9的240)的另一部分。第二開口291開放了晶種層231的分別與第一外部導電跡線圖案110的第三圖案 114和第四圖案115交疊的部分。第二抗蝕圖案290可以在進行選擇性電鍍製程時用作耐電鍍圖案。第二抗蝕圖案290可以由光微影膠材料形成。第二抗蝕圖案290的厚度TP2可以根據升高襯墊(圖9的240)的厚度(圖9的T2)而設置。第二抗蝕圖案290的厚度TP2可以比第一抗蝕圖案(圖11的280)的厚度TP1更厚。
如圖15所示，升高襯墊(圖9的240)的第二主體層243和第二封蓋層244形成在第二抗蝕圖案290的第二開口291中。可以在晶種層231的由第二抗蝕圖案290的第二開口291暴露的部分上使用鍍銅溶液來執行另一電鍍銅。第二主體層243的另一銅層可以被選擇性地電鍍以在第二開口291中生長。第二主體層243的厚度比第一主體層233的厚度更厚。第二封蓋層244可以被電鍍在生長的第二主體層243上。第二封蓋層244可以被形成為包括焊料層。在一個示例中，第二封蓋層244可以形成為錫銀合金焊料的焊料。第二開口291中的第二主體層243和第二封蓋層244可以被視為升高襯墊(圖9的240)的初步圖案245。
第二凸塊襯墊(圖9的230)的初步圖案235可以被第二抗蝕圖案290覆蓋以在初步圖案245形成製程中被保護。由於電鍍升高襯墊(圖9的240)的初步圖案時第二凸塊襯墊(圖9的230)的初步圖案235可以被隔離，因此初步圖案245可以具有與初步圖案235的厚度和高度不同的厚度和高度。
如圖16所示，第二抗蝕圖案(圖15的290)被選擇性地去除以暴露初步圖案235和245。初步圖案235和245暴露晶種層231的部分231E。
如圖17所示，可以形成第二凸塊襯墊230和升高襯墊240。可以通過蝕刻製程選擇性地去除晶種層231的暴露部分231E。與初步圖案235和245交疊的晶種圖案231P彼此分開。晶種圖案231P和初步圖案235的堆疊可以形成第二凸塊襯墊230，並且晶種圖案231P和初步圖案245的另一堆疊可以形成升高襯墊240。
圖18是說明根據一些實施方式的升高襯墊240E的結構的截面圖。升高襯墊240E可以包括更多導電層以更厚。升高襯墊240E可以形成為具有晶種圖案231-1、第二主體層243-1、第三主體層246、第四主體層243-2和第二封蓋層244-1的依序堆疊結構。第二主體層243-1可以包括鍍銅層。第三主體層246可以是中間層並且可以包括鎳(Ni)層。第四主體層243-2可以包括另一鍍銅層。由於升高襯墊240E包括第二主體層243-1、第三主體層246和第四主體層243-2的多個主體層，因此升高襯墊240E的厚度比圖17的升高襯墊240的厚度更厚。
參照圖17，第二凸塊襯墊230可以分別電連接至第一外部導電跡線圖案110的第一圖案112和第二圖案113。第二凸塊襯墊230的一個襯墊230A可以電連接至第一垂直互連部分162，並且第二凸塊襯墊230的另一襯墊230B可以電連接至水平互連部分161。升高襯墊240可以分別電連接至第一外部導電跡線圖案110的第三圖案114和第四圖案115。升高襯墊240的一個襯墊240A可以電連接至水平互連部分161，並且升高襯墊240的另一襯墊240B可以電連接至第二垂直互連部分163。
圖19是說明在互連結構層100的第一表面101上佈置第一半導體裝置300的步驟的截面圖。第一半導體裝置300可以經由第一晶片連 接體630佈置為連接至第二凸塊襯墊230。第一晶片連接體630可以是諸如微凸塊的導電連接構件。例如，第一半導體裝置300中的一個可以經由第一晶片連接體630中的一個、第二凸塊襯墊230中的一個(圖17的230B)和水平互連部分(圖17的161)電連接至升高襯墊240中的一個襯墊240A。水平互連部分(圖17的161)可以由第一外部導電跡線圖案(圖17的110)的第二圖案(圖17的113)中的一個、第一內部導電跡線圖案(圖17的120)的第一圖案(圖17的120A)和第一外部導電跡線圖案(圖17的110)的第三圖案(圖17的114)中的一個構成。第一半導體裝置300中的至少一個可以電連接至第一凸塊襯墊250中的一個襯墊(圖17的250A)或更多個襯墊。第一半導體裝置300中的至少一個可以經由另一個第一晶片連接體630、另一個第二凸塊襯墊230(圖17的230A)和第一垂直互連部分(圖17的162)電連接至第一凸塊襯墊250中的一個襯墊(圖17的250A)或更多個襯墊。第一半導體裝置300可以是記憶體件。例如，第一半導體裝置300可以是DRAM裝置。
圖20是說明在互連結構層100的第一表面101上佈置貫穿模球連接體(TMBC)410B的步驟的截面圖。具體地，TMBC 410B可以分別連接至升高襯墊240。因為升高襯墊240的厚度比第二凸塊襯墊230的厚度更厚，所以升高襯墊240可以用作應力緩衝器。升高襯墊240具有第二封蓋層(圖17的244)。TMBC 410B可以透過封蓋層244結合並固定在升高襯墊240上。
TMBC 410B可能不包括任何焊料材料。每一個TMBC 410B可以是無焊料金屬球，例如，無焊料銅球。含有錫(Sn)的焊料球可以具 有大約220攝氏度的相對低的熔點。因此，錫(Sn)類焊料球對於TMBC 410B可能是不合適的。銅球可以具有比錫(Sn)類焊料球的熔點更高的熔點。因此，銅球對於TMBC 410B可能是合適的。另外，銅球可以具有比錫(Sn)類焊料球的導電性更高的導電性。因此，銅球對於TMBC 410B可能是更合適的。銅球可以被分別被挑選和放置在升高襯墊240上。後來，可以使用回焊製程將銅球結合至升高襯墊240以提供附接至升高襯墊240的TMBC 410B。升高襯墊240的第二封蓋層(圖17的244)可以回焊以在升高襯墊240上結合TMBC 410B。
TMBC 410B和升高襯墊240距離互連結構層100的第一表面101的高度H1可以大於安裝在第二凸塊襯墊230上的第一半導體裝置300的高度H2。升高襯墊240的厚度和TMBC 410B的直徑大小提供高度H1。因此，TMBC 410B的直徑大小可以小於整個堆疊結構高度H1的大小。雖然TMBC 410B的直徑保持得相對小，但是TMBC 410B的位置可以被抬高升高襯墊240的厚度T2。
雖然TMBC 410B和升高襯墊240的高度H1比高度H2更高，但是可以減小TMBC 410B的直徑。因此，可以減小TMBC 410B之間的節距P3。雖然TMBC 410B的直徑大小減小，但是TMBC 410B和升高襯墊240的高度H1可以比第一半導體裝置300的高度H2更高。
TMBC 410B的下端410L可以位於比第一半導體裝置300的表面301更低的水平。也就是說，TMBC 410B可以從第一半導體裝置300向下伸出。
圖21是說明在互連結構層100的第一表面101上形成塑模 材料450A的步驟的截面圖。可以使用晶圓塑模製程來塑模該塑模材料以覆蓋佈置在互連結構層100的第一表面101上的第一半導體裝置300。塑模材料450A可以由諸如環氧樹脂塑模化合物(EMC)材料的塑模構件形成。例如，EMC材料可以被加熱至攝氏180度的塑模溫度以提供液態EMC材料，並且液態EMC材料可以被塗覆和塑模在互連結構層100的第一表面101上以覆蓋TMBC 410B和第一半導體裝置300。
塑模的EMC材料可以透過後塑模固化製程被固化以形成塑模材料450A。可以在低於塑模溫度的約175攝氏度的固化溫度執行後塑模固化製程。由於TMBC 410B的銅球具有高於塑模材料450A的塑模溫度和固化溫度的熔點，因此即使在塑模材料450A上執行塑模製程和後塑模固化製程，TMBC 410B也可以不變形。一般的錫(Sn)類焊料球可以具有相對低的熔點。因此，如果TMBC 410B由錫(Sn)類焊料球形成並且不使用銅球，則TMBC可能在塑模製程和後塑模固化製程期間變形。因此，應當使用銅球而不是錫(Sn)類焊料球形成TMBC 410B以提供穩定的球連接體。
升高襯墊240可以具有相對厚的層以升高TMBC 410B。圍繞升高襯墊240的塑模材料450A的EMC部分可以根據塑模製程中或塑模製程後的外部環境而收縮或擴張。厚的升高襯墊240可以用作對EMC的收縮或擴張的應力緩衝器。由於升高襯墊240可以有效地用作應力緩衝器，因此升高襯墊240可以防止由於EMC的收縮或擴張而產生的可能被轉移到互連結構層100的跡線圖案(圖17的120、130和140)的應力。因此，可以有效地防止或抑制在互連結構層100中由於應力而產生的諸如裂縫的缺陷。
圖22是說明暴露TMBC 410B的表面410T的步驟的截面圖。具體地，可以使塑模材料450A凹進以在互連結構層100的暴露每個TMBC 410B的部分的第一表面101上形成塑模層450，並且可以去除TMBC 410B的暴露的部分以提供TMBC 410B的平坦的表面。可以使用研磨製程使塑模材料450A凹進以提供塑模層450。在這種情況下，可以在研磨製程期間去除TMBC 410B的下端410L。因此，可以透過去除塑模材料450A的部分來暴露TMBC 410B的表面410T。由於在使塑模材料450A凹進的同時去除TMBC 410B的下端410L，因此TMBC 410B的暴露表面410T可以具有平坦表面的輪廓。可以使塑模材料450A凹進直到暴露第一半導體裝置300的表面301為止。由於在使塑模材料450A凹進之後暴露第一半導體裝置300的表面301，因此從第一半導體裝置300生成的熱可以被高效地傳播到外部空間中。生成的塑模層450的表面可以是與TMBC 410B的平坦的表面410T和第一半導體裝置300的暴露的表面301共面的平坦的表面。生成的塑模層450的表面可以處於與平坦的表面410T和暴露的表面301相同的高度。
圖23是說明在TMBC 410B上形成外連接體420的步驟的截面圖。外連接體420可以被分別結合至TMBC 410B的暴露的表面410T。每個外連接體420可以具有焊料球形狀。外連接體420可以由包括錫(Sn)、銀(Ag)和銅(Cu)的錫類焊料材料形成。
圖24是說明將載體晶圓(圖23的800)與互連結構層100分開的步驟的截面圖。透過減小臨時黏合層(圖20的810)的黏合強度，可以將載體晶圓800與互連結構層100分開。例如，透過在臨時黏合層(圖20的810)上照射紫外(UV)線或透過將熱量施加到臨時黏合層(圖20的 810)上，可以將載體晶圓(圖23的800)與互連結構層100分開。如果載體晶圓(圖23的800)與互連結構層100分開，則可以暴露互連結構層100的第二表面102、第一凸塊襯墊250和第一散熱器結合襯墊。
圖25是說明在互連結構層100的第二表面102上佈置第二半導體裝置500的步驟的截面圖。使用第二晶片連接器650可以將第二半導體裝置500結合至第一凸塊襯墊250，並且第二半導體裝置500可以包括微處理器。第二晶片連接體650可以包括諸如微凸塊的導電互連體。
在第二半導體裝置500結合至互連結構層100之前，互連結構層100和塑模層450可以透過晶粒鋸切製程被分成多件。第二半導體裝置500可以被結合至互連結構層100的任一件的第一凸塊襯墊250，以提供包括附接至互連結構層100的第一表面101和第二表面102的第一半導體裝置300和第二半導體裝置500的半導體封裝10。
圖26是說明根據實施方式的半導體封裝10的結構的截面圖。圖27是說明包括在圖26的半導體封裝10中的第一半導體裝置300中的一個的顛倒的截面圖。可以使用參照圖1至圖25描述的製造製程來實現圖26中示出的半導體封裝10。
如圖26所示，第二半導體裝置500可以佈置在互連結構層100的第二表面102上。由於使用焊接製程經由第二晶片連接體650將第二半導體裝置500結合至第一凸塊襯墊250，因此第二半導體裝置500可以被安裝在互連結構層100的第二表面102上。第一半導體裝置300可以佈置在互連結構層100的第一表面101上。第一半導體裝置300可以並排地佈置在互連結構層100的第一表面101上。由於使用焊接製程經由第二晶片連接體 630將第一半導體裝置300結合至第二凸塊襯墊230，因此第一半導體裝置300可以被安裝在互連結構層100的第一表面101上。
第二半導體裝置500可以具有與第一半導體裝置300不同的功能，並且第一半導體裝置300和第二半導體裝置500可以構成單個統一的系統級封裝(CIP)。第二半導體裝置500或每個第一半導體裝置300可以包括諸如矽基板的半導體基板(未示出)、諸如電晶體的主動裝置(未示出)和互連層。主動裝置可以形成在半導體基板上，並且互連層可以形成在主動裝置和半導體基板上。互連層可以形成為包括層間介電(ILD)層或金屬間介電(IMD)層。
第二半導體裝置500可以是中央處理器(CPU)或圖像處理器(GPU)。第二半導體裝置500可以被設置為晶片形式或包括保護晶片的塑模構件的封裝形式。第二半導體裝置500可以佈置在互連結構層100的第二表面102上，並且第一半導體裝置300可以佈置在互連結構層100的與第二半導體裝置500相反的第一表面101上。第二半導體裝置500可以垂直堆疊在第一半導體裝置300上。第二半導體裝置500可以經由介面實體層(PHY)與第一半導體裝置300用信號通信。由於第二半導體裝置500垂直堆疊在第一半導體裝置300上，因此可以減小第二半導體裝置500與每個第一半導體裝置300之間的信號路徑的長度以提高半導體封裝10的工作速度。如果第二半導體裝置500包括GPU並且第一半導體裝置300是記憶體裝置，則可以減小第二半導體裝置500與每個第一半導體裝置300之間的信號路徑的長度以提高包括GPU的半導體封裝10的圖像資料處理速度。
如圖27所示，第一半導體裝置300可以包括垂直堆疊的多 個半導體晶粒310、300A、300B、300C和300D。例如，主晶粒310、第一從晶粒300A、第二從晶粒300B、第三從晶粒300C和第四從晶粒300D可以依次並向下堆疊。多個晶粒310、300A、300B、300C和300D可以透過包括TSV 311、321A、321B和321C、內部互連線312、322A、322B和322C以及連接襯墊330的直通矽晶穿孔(TSV)結構而彼此電連接。第一半導體裝置300可以進一步包括覆蓋從晶粒300A、300B、300C和300D的側塑模部件330M。
可以暴露第四從晶粒300D的頂表面300T以提高半導體封裝10的散熱效率。第四從晶粒300D的頂表面300T可以與第一半導體裝置300的頂表面301對應。還可以暴露主晶粒310的與從晶粒300A、300B、300C和300D相反的表面303，並且第一晶片連接體630可以被附接至主晶粒310的表面303。包括多個半導體晶粒310、300A、300B、300C和300D的第一半導體裝置300可以是諸如高頻寬記憶體(HBM)裝置的高性能記憶體裝置。
可以透過沉積介電層和導電層並且將介電層和導電層圖案化來形成在圖28和圖29中示出的半導體封裝10的互連結構層100。因此，可以減小互連結構層100的厚度。可以使用諸如晶圓處理技術或矽處理技術的精細構圖技術來形成該互連結構層100。因此，互連部分160可以被形成為包括具有精細節距的多條互連線。
參照圖26，在半導體封裝10中，TMBC 410B可以被佈置在互連結構層100的第一表面101上。TMBC 410B和第一半導體裝置300可以佈置在互連結構層100的第一表面101上，以與第一半導體裝置300相 鄰。每個TMBC 410B可以包括銅球。在一些實施方式中，每個TMBC 410B可以包括垂直堆疊的多個銅球以具有柱狀。TMBC 410B可以分別被結合至升高襯墊240。因此，TMBC 410B可以經由升高襯墊240被電連接至互連結構層100。
在半導體封裝10中，可以設置塑模層450以覆蓋互連結構層100的第一表面101並且填充TMBC 410B與第一半導體裝置300之間的空間。外連接體420可以被分別附接至TMBC 410B。TMBC 410B可以充分穿透塑模層450以將互連結構層100電連接至外連接體420。TMBC 410B的下表面410T可以在塑模層450的下表面被暴露並且可以具有平坦的表面輪廓。因為TMBC 410B的下表面是平的，因此諸如焊料球的外連接體420會更易於附接至TMBC 410B的下表面410T。
互連結構層100可以包括信號路徑160(即，互連部分)。互連部分160可以包括水平互連部分161，每個水平互連部分161將一個第二凸塊襯墊230電連接至一個升高襯墊240。互連部分160還可以包括第一垂直互連部分162，每個第一垂直互連部分162將一個第二凸塊襯墊230電連接至一個第一凸塊襯墊250。
參照圖17和圖26，可以經由第二晶片連接體650中的一些、第一凸塊襯墊250中的一些襯墊250A、將第一外部導電跡線圖案110的第一圖案112連接至第二外部導電跡線圖案150的第一圖案150B的第一垂直互連部分162中的一些和第二凸塊襯墊230中的一些襯墊230A將第二半導體裝置500電連接至一個第一半導體裝置300。
連接至第一垂直互連部分162的第一半導體裝置300可以與 第二半導體裝置500的連接至相同的第一垂直互連部分162的部分交疊。在這種情況下，第一半導體裝置300可以與第二半導體裝置500完全交疊。互連部分160的第一垂直互連部分162可以位於第一半導體300與第二半導體500之間的部分中。因為第一半導體裝置300與第二半導體裝置500垂直交疊，因此可以縮短第一垂直互連部分162的長度。因此，可以縮短第一半導體裝置300與第二半導體裝置500之間的信號路徑。因為第一半導體裝置300與第二半導體裝置500之間的信號路徑短，所以第二半導體裝置500的邏輯裝置可以以高速與第一半導體裝置300的記憶體裝置通信。因此，可以提高將邏輯裝置和記憶體裝置包括在一起的系統中的工作速度。
另外，互連部分160還可以包括第二垂直互連部分163，每個第二垂直互連部分163將一個升高襯墊240電連接至一個第一凸塊襯墊250。可以經由另一個第二晶片連接體650、第一凸塊襯墊250中的另一個250B、將第一外部導電跡線圖案110的第四圖案115連接至第二外部導電跡線圖案150的第二外部導電跡線圖案150的第二圖案150C的第二垂直互連部分163中的一些和升高襯墊240中的一些240B將第二半導體裝置500電連接至外部連接體420中的一些。在沒有第一半導體裝置300的情況下，第二半導體裝置500可以被直接連接至外部連接體420中的一些。
第一半導體裝置300可以經由水平互連部分161被電連接至外部連接體420中的一些。第一半導體裝置300可以被直接連接至外部連接體420中的一些而不是第二半導體裝置500。如圖17所示，水平互連部分161將第一半導體裝置300電連接至升高襯墊240中的一些240A。
可以透過介電層和導電層的沉積製程以及透過使介電層和 導電層圖案化來形成半導體封裝10的互連結構層100。因此，互連結構層100可以具有非常薄的厚度。因為在形成互連結構層100時可以應用矽處理技術或半導體處理技術，所以互連部分160被形成為多條非常精細的電線。
圖28是當TMBC 410B由焊料球形成時，有缺陷的半導體封裝的部分的截面圖。由於TMBC 410B被佈置為充分穿透塑模層450，因此重要的是在形成塑模層450時，防止產生缺陷。
如果TMBC 410B由焊料球410形成，則當外部連接體(圖23的420)附接至焊料球410時，焊料球可能從塑模層450伸出。可以使用回焊製程將外部連接體(圖23的420)附接至焊料球410。在這種情況下，焊料球410可能熔化並且塑模層450可能擴張。因此，焊料球410中的至少一個可能由於透過回焊製程產生的熱量和施加至焊料球410的壓力而不期望地從塑模層伸出。這是因為含有錫類焊料材料的焊料球410具有大約220攝氏度的相對低的熔點。如果去除至少一個焊料球410，則會在塑模層450中設置空隙410V。
焊料球的損失會導致焊料球410連接失敗。但是，根據實施方式，TMBC 410B可以由具有比錫(Sn)材料的熔點更高的熔點的金屬球形成。因此，可以防止在塑模層450中形成空隙410V。在一些實施方式中，TMBC 410B可以由具有錫(Sn)材料的熔點至少兩倍的熔點的金屬球形成。例如，每個TMBC 410B可以形成為包括銅球。在這種情況下，TMBC 410B也可以具有高導電性以減小TMBC 410B的電阻。可以透過鎳層或鎳焊料層塗覆銅球。
圖29是說明根據另一實施方式的半導體封裝20的截面圖。 半導體封裝20可以被配置為包括封裝基板700和安裝在封裝基板700上的半導體封裝10(在圖26中示出)。封裝基板700可以將半導體封裝10電連接至電子產品。封裝基板700可以包括諸如焊料球的連接體710。封裝基板700可以是印刷電路板(PCB)。半導體封裝20還可以包括使用熱介面材料層740附接至第二半導體裝置500的上表面的散熱器750。可以使用加強件730將第二散熱器750附接至封裝基板7000半導體封裝10可以佈置在由散熱器750、加強件730和封裝基板700包圍的空間中。
圖30是說明包括含有根據實施方式的至少一個半導體封裝的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或讀取所存儲的資料。記憶體7810和/或記憶體控制器7820包括根據一些實施方式的至少一個半導體封裝。
記憶體7810可以包括應用了本公開實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可以控制記憶體7810，以便回應於來自主機7830的讀取請求來讀出所存儲的資料或回應於來自主機7830的寫入請求來存儲資料。
圖31是說明包括根據實施方式的至少一個封裝的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以經由提供資料移動所通過的路徑的匯流排8715彼此聯接。
在實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行和這些部件相同的功能的邏 輯裝置。控制器8711或記憶體8713可以包括根據本公開實施方式的一個或更多個半導體封裝。輸入/輸出裝置8712可以包括選自小鍵盤、鍵盤、顯示裝置、觸控式螢幕等中的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲由控制器8711等執行的資料和/或命令。
記憶體8713可以包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可以被安裝至諸如可攜式終端或臺式電腦的資訊處理系統。快閃記憶體可以構成固態磁片(SSD)。在這種情況下，電子系統8710可以在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可以包括被設置為向通信網路發送資料和從通信網路接收資料的介面8714。介面8714可以是有線型或無線型。例如，介面8714可以包括天線、有線收發器或無線收發器。
電子系統8710可以被實現為移動系統、個人電腦、工業用電腦、或是執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統、以及資訊發送/接收系統中的任一種。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可以用於諸如分碼多重存取(code division multiple access，CDMA)、全球行動通信系統(global system for mobile communications，GSM)、北美數位行動電話(north American digital cellular，NADC)、增強分時多重存取(enhanced-time division multiple access，E-TDMA)、寬頻多重分碼存取(wideband code division multiple access，WCDMA)、CDMA2000、長期演進 技術(long term evolution，LTE)以及無線寬頻網路(wireless broadband Internet，Wibro)的通信系統中。
已經出於說明的目的公開了本公開的實施方式。本領域技術人員將理解，在不偏離本公開和隨附申請專利範圍的範疇和精神的情況下，各種修改、增加和替換是可能的。
10‧‧‧半導體封裝
100‧‧‧互連結構層
101‧‧‧第一表面
102‧‧‧第二表面
173‧‧‧第一區域
174‧‧‧第二區域
175‧‧‧第三區域
230‧‧‧第二凸塊襯墊
240‧‧‧升高襯墊
240A‧‧‧襯墊
240B‧‧‧襯墊
250‧‧‧第一凸塊襯墊
300‧‧‧第一半導體裝置
301‧‧‧表面/頂表面
410B‧‧‧貫穿模球連接體
410T‧‧‧表面
420‧‧‧外連接體
450‧‧‧塑模層
500‧‧‧第二半導體裝置
630‧‧‧第一晶片連接體
650‧‧‧第二晶片連接體

Claims (21)

  1. 一種製造半導體封裝的方法，該方法包括以下步驟：在虛擬晶圓上形成包括導電跡線圖案和介電層的互連結構層；將載體晶圓附接至所述互連結構層的與所述虛擬晶圓相反的第二表面；使所述虛擬晶圓凹進以暴露所述互連結構層的與所述載體晶圓相反的第一表面；在所述互連結構層的所述第一表面上形成第一凸塊襯墊和升高襯墊，所述升高襯墊比所述第一凸塊襯墊更厚；將至少一個第一半導體裝置連接至所述第一凸塊襯墊；將貫穿模球連接體連接至所述升高襯墊；在所述互連結構層的所述第一表面上形成塑模層，以暴露每個所述貫穿模球連接體的一部分；將外部連接體分別附接至所述貫穿模球連接體的暴露部分；以及在所述互連結構層的所述第二表面上安裝第二半導體裝置。
  2. 根據申請專利範圍第1項的方法，其中，所述虛擬晶圓是矽晶圓。
  3. 根據申請專利範圍第1項的方法，其中，所述導電跡線圖案被形成為包括將所述第一半導體裝置電連接至所述第二半導體裝置的第一垂直互連部分、將所述第二半導體裝置電連接至所述外部連接體中的一些外部連接體的第二垂直互連部分和將所述第一半導體裝置電連接至所述外部連接體中的其它一些外部連接體的水平互連部分。
  4. 根據申請專利範圍第1項的方法，其中，形成所述互連結構層的步 驟包括：在所述虛擬晶圓上形成導電層；使所述導電層圖案化；以及形成覆蓋外部導電跡線圖案的所述介電層。
  5. 根據申請專利範圍第1項的方法，該方法還包括：在所述載體晶圓被附接至所述互連結構層的所述第二表面之前，在所述互連結構層的所述第二表面上形成第二凸塊襯墊，其中，所述第二凸塊襯墊連接至所述第二半導體裝置。
  6. 根據申請專利範圍第1項的方法，其中，形成所述第一凸塊襯墊和所述升高襯墊的步驟包括：形成具有第一開口的第一抗蝕圖案，所述第一開口暴露位於所述互連結構層的所述第一表面上的所述第一凸塊襯墊的區域；在所述第一開口中分別形成所述第一凸塊襯墊；去除所述第一抗蝕圖案；形成具有第二開口的第二抗蝕圖案，所述第二開口暴露位於所述互連結構層的所述第一表面上的所述升高襯墊的區域，並且所述第二抗蝕圖案比所述第一抗蝕圖案更厚以覆蓋所述第一凸塊襯墊；以及在所述第二開口中分別形成所述升高襯墊。
  7. 根據申請專利範圍第6項的方法，該方法還包括：在所述互連結構層的所述第一表面上形成晶種層。
  8. 根據申請專利範圍第1項的方法，其中，每個所述升高襯墊被形成為包括焊料層。
  9. 根據申請專利範圍第1項的方法，其中，每個所述貫穿模球連接體形成為包括無焊料金屬球。
  10. 根據申請專利範圍第1項的方法，其中，每個所述貫穿模球連接體形成為包括銅球。
  11. 根據申請專利範圍第1項的方法，其中，每個所述外部連接體包括焊料球。
  12. 根據申請專利範圍第1項的方法，其中，所述第二半導體裝置包括微處理器；並且其中，所述第一半導體裝置包括高頻寬記憶體(HBM)裝置。
  13. 根據申請專利範圍第1項的方法，其中，使所述虛擬晶圓凹進的步驟包括對所述虛擬晶圓施加研磨製程。
  14. 根據申請專利範圍第1項的方法，其中，形成所述塑模層的步驟包括：將覆蓋佈置在所述互連結構層的所述第一表面上的所述貫穿模球連接體和所述第一半導體裝置之塑模材料進行塑模；以及使所述塑模材料凹進以形成暴露所述第一半導體裝置的表面的所述塑模層。
  15. 根據申請專利範圍第14項的方法，其中，在使所述塑模材料凹進的同時，使每一個所述貫穿模球連接體的一部分凹進以提供每一個所述貫穿模球連接體的平坦表面。
  16. 一種半導體封裝，該半導體封裝包括：第一凸塊襯墊，所述第一凸塊襯墊在互連結構層的第一表面上； 升高襯墊，在所述互連結構層的所述第一表面上的所述升高襯墊比所述第一凸塊襯墊更厚；第一半導體裝置，所述第一半導體裝置連接在所述第一凸塊襯墊上；貫穿模球連接體，所述貫穿模球連接體分別連接在所述升高襯墊上；塑模層，所述塑模層被佈置為覆蓋所述互連結構層的所述第一表面以暴露每個所述貫穿模球連接體的一部分；外部連接體，所述外部連接體分別附接至所述貫穿模球連接體；以及第二半導體裝置，所述第二半導體裝置在所述互連結構層的與所述塑模層相反的第二表面上。
  17. 根據申請專利範圍第16項的半導體封裝，其中，所述第一半導體裝置與所述第二半導體裝置垂直交疊。
  18. 根據申請專利範圍第17項的半導體封裝，其中，所述互連結構層包括第一垂直互連部分，所述第一垂直互連部分將所述第一半導體裝置電連接至所述第二半導體裝置。
  19. 根據申請專利範圍第16項的半導體封裝，其中，所述互連結構層包括：介電體；第一垂直互連部分，所述第一垂直互連部分將所述第一半導體裝置電連接至所述第二半導體裝置；第二垂直互連部分，所述第二垂直互連部分將所述第二半導體裝置電連接至所述外部連接體中的一些外部連接體；以及水平互連部分，所述水平互連部分將所述第一半導體裝置電連接至所 述外部連接體中的另一些外部連接體。
  20. 根據申請專利範圍第16項的半導體封裝，其中，連接至第二垂直互連部分的所述外部連接體被佈置為與所述第二半導體裝置垂直交疊。
  21. 一種製造半導體封裝的方法，該方法包括以下步驟：在互連結構層的第一表面上形成第一凸塊襯墊和升高襯墊，所述升高襯墊比所述第一凸塊襯墊更厚；將至少一個第一半導體裝置連接至所述第一凸塊襯墊；將貫穿模球連接體連接至所述升高襯墊；在所述互連結構層的所述第一表面上形成塑模層以暴露每個所述貫穿模球連接體的一部分；將外部連接體分別附接至所述貫穿模球連接體的暴露部分；以及在所述互連結構層的第二表面上安裝第二半導體裝置。
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