JP2013120838A - 半導体装置及び半導体チップ - Google Patents
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Abstract
【解決手段】半導体基板と、前記半導体基板の第1の面の上方に形成され、第1の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第1の配線層として形成された第1乃至第3の上層配線パッドであって、当該第2及び第3の上層配線パッドのそれぞれは、当該第1の上層配線パッドから第1の距離離間して配置され、当該第1乃至第3の上層配線パッドのうちの1つ又は2つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する1つと接続され、当該第1乃至第3の上層配線パッドのうちの残りの2つ又は1つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする。
【選択図】図1
Description
本発明の半導体装置は、半導体基板と、前記半導体基板の第1の面の上方に形成され、第1の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第1の配線層として形成された第1乃至第3の上層配線パッドであって、当該第2及び第3の上層配線パッドのそれぞれは、当該第1の上層配線パッドから第1の距離離間して配置され、当該第1乃至第3の上層配線パッドのうちの1つ又は2つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する1つと接続され、当該第1乃至第3の上層配線パッドのうちの残りの2つ又は1つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする。
本発明の第1の実施形態の半導体装置1は、図1に示すように、配線基板2と、配線基板2の表面2a(一面)上に積層された複数の半導体チップ3,4,5と、配線基板2の表面2a上に形成され、各半導体チップ3,4,5を覆う封止樹脂6と、配線基板2の裏面2b(他面)上に形成された外部端子7を備えている。
なお、図1では、各半導体チップ3,4,5の表面3a,4a,5a(一面)が上側となり、裏面3b,4b,5b(他面)が下側となるように各半導体チップ3,4,5を実装した例、即ち、各半導体チップ3,4,5をフェイスアップ型で実装した例を示したが、本発明はこれに限定されるものではない。即ち、各半導体チップ3,4,5の裏面3b,4b,5b(他面)が上側となり、表面3a,4a,5a(一面)が下側となるように各半導体チップ3,4,5を実装、即ち、各半導体チップ3,4,5をフリップチップ型で実装することもできる。
なお、図1では、ダミーバンプ電極16が内部回路と電気的に接続されていない例を示したが、本発明はこれに限定されるものではない。例えば、ダミーバンプ電極を半導体チップ内部の電源配線と接続する構成として、半導体装置1の電源電位のより一層の安定化を図ることができる。いずれの場合においても、ダミーバンプ電極16は、半導体チップ3,4,5を積層する場合に、各半導体チップ3,4,5の縁部3c,4c,5c(エッジ部分)が、それぞれぶつからないようにする機能を有する。
半導体チップ4は、図2に示すように、いわゆるワイドIODRAMと呼ばれる構成となっており、複数のDRAM(図2では4個)を1つの半導体チップ4上に配置した構成となっている。なお、以下の説明では、各DRAMを、それぞれチャネル21A〜21Dと呼称して説明する。
各ダミーバンプアレイ領域24は、それぞれ各チャネル21A〜21Dに対応して設けられており、対応して設けられたチャネル21A〜21Dの記憶領域部23と半導体チップ4の周縁部分との間に配置されている。言い換えれば、各ダミーバンプアレイ領域24と近接する半導体チップ4の周辺部との間には、内部制御回路やメモリセルアレイは配置されない。
例えば、矩形をした半導体チップ4の4つの角のうちの対角に位置する1組(2つ)の角の近傍にだけ、それぞれダミーバンプアレイ領域24を配置する構成としても構わない。
また、半導体チップ4の一例としてワイドIODRAMのチップ構成を示したが、これに限定されるものではない。
半導体チップ4は、図3Aおよび図3Bに示すように、半導体基板31と、5層の層間絶縁膜32〜36と、多層配線層(多層配線構造)を構成する4層の配線層37〜40と、ポリイミド層41と、裏面絶縁層42と、複数の表面バンプ電極9と、複数の裏面バンプ電極12と、複数の基板貫通導体17と、半導体基板31中に形成された絶縁リング43と、を有している。
そして、配線層38,39,40は、それぞれ第1中間層配線パッド52、第2中間層配線パッド53、上層配線パッド54を含んだ層となっている。
また、開口部42aにおいては、半導体基板31および層間絶縁膜32を貫通して、下層配線パッド51と電気的に接続された基板貫通導体17及び裏面バンプ電極12が形成されており、裏面バンプ電極12は半導体基板31の裏面31bから露出している。
ダミーバンプアレイ領域24においても、半導体チップ4は、図4A及び図4Bに示すように、半導体基板31と、5層の層間絶縁膜32〜36と、多層配線層を構成する4層の配線層37〜40と、ポリイミド層41と、裏面絶縁層42と、複数の表面バンプ電極9と、複数の裏面バンプ電極12と、複数の基板貫通導体17と、半導体基板31中に形成された絶縁リング43と、を有しており、基本的には記憶領域部23と同様の構造をしている。以下、記憶領域部23と同様の部分については適宜説明を省略する。
なお、図4Aにおいては、3つの表面バンプ電極9a,9c,9dと、3つの裏面バンプ電極12a,12c,12dと、3つの基板貫通導体17a,17c,17dとが形成されている例を示している。このうち、裏面バンプ電極12aと裏面バンプ電極12cとの間の距離をbとし、裏面バンプ電極12cと裏面バンプ電極12dとの間の距離をaとすると、bは、aよりも長く形成されており、裏面バンプ電極12の直径に距離aの2倍の長さを足した距離以上であることが好ましい。
ここで、下層パッド配線51間の距離a1よりも、裏面バンプ電極12cと裏面バンプ電極12d間の間隔aが小さくなる、すなわち下層パッド配線51よりも裏面バンプ電極12の方が大きくなるのが好ましい。
一方、残りの1つのパッド配線部55b(図4Aでは左から2つめのパッド配線部)には、対応する表面バンプ電極、基板貫通導体および裏面バンプ電極が設けられていない。
この結果、半導体チップ31を積層する際、下側に配置された半導体チップ3の縁部3cの上方に、裏面バンプ電極が接続されていない下層配線パッド51が配置されるようにすることで、下側に配置された半導体チップ3の縁部3cにクラックが生じるのを防ぐことができる。同様に、半導体チップ31を半導体チップ3にフリップチップ型で積層する場合には、半導体チップ3の縁部3cの上方に、半導体チップ31の表面バンプが接続されていない上層配線パッド54bが位置するようにすることで、下層に配置された半導体チップ3の縁部3cにクラックが生じるのを防ぐことができる。
次に、本発明の第2の実施形態である半導体装置について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については、適宜説明を省略する。なお、本実施形態でも、図1に示すような半導体チップ3の上に半導体チップ4Aが積層される半導体装置について説明する。
もっとも、バンプ電極9,12を削除することによって、バンプ電極9,12の数が減少してしまい、半導体チップ4の上に積層する半導体チップ5を支える全体の強度が減ってしまうおそれがあった。
これにより、半導体チップ3の縁部3cと裏面バンプ電極12が重なった場合でも、半導体チップ5を支える全体の強度を減少させることなく半導体チップ3のクラックを防止することが可能となる。
例えば、積層半導体装置を構成する半導体チップであって、上下に積層される半導体チップと自身にチップ端とが接触することを防ぐためのダミーバンプアレイ(複数のダミーバンプ)を有する半導体チップであれば適用可能である。
このように構成することで、バンプ電極の配置位置を変更する際に、縦方向のみならず横方向に移動させることもできる。
より具体的には、半導体チップをフリップチップ型で積層する場合には、ダミーバンプアレイ領域24に形成された複数のパッド配線部55の各々の下層配線パッド51に対して基板貫通導体及び裏面バンプ電極を形成する一方で、これら複数のパッド配線部55の少なくとも1つの上層配線パッド54に表面バンプ電極が形成されない構造とすることができる。
同様に、半導体チップをフェイスアップ型で積層する場合には、ダミーバンプアレイ領域24に形成された複数のパッド配線部55の各々の上層配線パッド54のそれぞれに対して表面バンプ電極を形成する一方で、これら複数のパッド配線部55の少なくとも1つの下層配線パッド51に基板貫通導体及び裏面バンプが形成されない構造とすることもできる。
Claims (12)
- 半導体基板と、
前記半導体基板の第1の面の上方に形成され、第1の配線層を含む多層配線構造と、
前記多層配線構造の上方に形成された複数の表面バンプ電極と、
各々前記第1の配線層として形成された第1乃至第3の上層配線パッドであって、当該第2及び第3の上層配線パッドのそれぞれは、当該第1の上層配線パッドから第1の距離離間して配置され、当該第1乃至第3の上層配線パッドのうちの1つ又は2つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する1つと接続され、当該第1乃至第3の上層配線パッドのうちの残りの2つ又は1つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする半導体装置。 - 前記第1乃至第3の上層配線パッドが、前記多層配線構造の前記第1の配線層として形成された一続きの第1の配線として形成されることを特徴とする請求項1に記載の半導体装置。
- 前記多層配線構造が、前記第1の配線層の下方に形成された第2の配線層を含み、
前記半導体装置は、さらに、
前記半導体基板を貫通して形成される複数の基板貫通導体と、
前記多層配線構造の前記第2の配線層として形成された第1乃至第3の下層配線パッドであって、それぞれ前記第1乃至第3の上層配線パッドに接続され、当該第1乃至第3の下層配線パッドのうちの前記1つ又は2つの上層配線パッドに接続された1つ又は2つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する1つと接続され、当該第1乃至第3の下層配線パッドのうちの前記残りの2つ又は1つの上層配線パッドに接続された2つ又は1つの下層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする請求項1に記載の半導体装置。 - 前記第1乃至第3の下層配線パッドが前記多層配線構造の前記第2の配線層として形成された一続きの第2の配線として形成されることを特徴とする請求項3に記載の半導体装置。
- 前記複数の基板貫通導体に対応して設けられた複数の裏面バンプ電極を有することを特徴とする請求項3に記載の半導体装置。
- 前記複数の裏面バンプ電極が、前記半導体基板の前記第1の面の反対側の第2の面から露出していることを特徴とする請求項5に記載の半導体装置。
- 前多層配線構造は、前記第1の配線層と前記第2の配線層との間に形成された第3の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第3の配線層として形成された第1乃至第3の中間層配線パッドであって、それぞれ前記第1乃至第3の上層配線パッドのうちの対応する1つと前記第1乃至第3の下層配線パッドのうちの対応する1つとの間に形成された前記第1乃至第3の中間層配線パッドとを備えることを特徴とする請求項3に記載の半導体装置。
- 前記第1乃至第3の中間層配線パッドが前記多層配線構造の前記第3の配線層として形成された一続きの第3の配線として形成されることを特徴とする請求項7に記載の半導体装置。
- 前多層配線構造は、前記第1の配線層の下方に前記第2の配線層との間に形成された第3の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第3の配線層として形成され、少なくとも前記第1乃至第3の下層配線パッドの上方を通過する第1の配線パターンを含むことを特徴とする請求項8に記載の半導体装置。
- 前記半導体基板、前記多層配線構造、前記複数の表面バンプ電極、及び、前記第1乃至第3の上層配線パッドを含む、第1の半導体チップと、
前記第1の半導体チップと積層された第2の半導体チップであって、当該第2の半導体チップのエッジの一部が前記第1の半導体チップの前記第1乃至第3の上層配線パッドのうちの前記残りの2つ又は1つの上層配線パッドのうちの1つと上方または下方を通過するように前記第1の半導体チップと積層された前記第2の半導体チップと、
を含むことを特徴とする請求項1に記載の半導体装置。 - 半導体基板と、
前記半導体基板の第1の面の上方に形成され、第2の配線層を含む多層配線構造と、
前記半導体基板を貫通して形成される複数の基板貫通導体と、
各々前記第2の配線層として形成された第1乃至第3の下層配線パッドであって、当該第2及び第3の下層配線パッドのそれぞれは、当該第1の下層配線パッドから第2の距離離間して配置され、当該第1乃至第3の下層配線パッドのうちの1つ又は2つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する1つと接続され、当該第1乃至第3の下層配線パッドのうちの残りの2つ又は1つの下層配線パッドが前記複数の基板貫通導体のいずれとも接続されないことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上方に設けられた下層配線層と、
前記半導体基板を貫通し、前記下層配線層と接続されたバンプ電極と、を備えた半導体チップであって、
別の半導体チップ上に前記バンプ電極を介して前記半導体基板を設ける際に、該別の半導体チップの縁部の上方に、前記バンプ電極が設けられていないことを特徴とする半導体チップ。
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