KR20220014680A - 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지 - Google Patents

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anodized film
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박승호
변성현
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Abstract

본 발명은 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지에 관한것이다.

Description

양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지{Anodized oxide layer, Anodized Oxide substrate including anodized oxide layer, anodized oxide layer - based interposer including anodized oxide layer and semiconductor package including anodized oxide layer}
본 발명은 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지에 관한것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성에 대한 요구가 증가하고 있다. 이러한 요구들을 만족시키기 위한 하나의 해결 방안으로 반도체 패키지에 인터포저(Interposer)를 적용하는 방안이 제안되었다. 인터포저는 반도체 패키지 내에서 복수의 반도체 칩들 사이에 게재되어 복수의 반도체 칩들을 수직적으로 적층하여 3차원 적층 패키지를 형성할 수 있다. 또한, 인터포저는 반도체 칩과 패키지 기판 사이에 게재되어 재배선의 기능 및 반도체 칩과 패키지 기판의 접속 결함을 방지하는 기능을 할 수 있다. 최근에 인터포저를 이용하여 반도체 패키지의 신뢰성 및 전기적 특성을 향상시키기 위한 연구들이 이루어지고 있다.
반도체 패키지용 인터포저에 있어서 현재까지 유력한 베이스 물질은 실리콘(Silicon)과 글라스(Glass)이다. 실리콘을 베이스 물질로 이용하는 인터포저를 실리콘 기반 인터포저라 하고, 글라스를 베이스 물질로 이용하는 인터포저를 글라스 기반 인터포저라 한다.
실리콘 기반 인터포저는 실리콘 기판 내부에 비아홀을 가공하고 비아홀 내부에 구리와 같은 전도성 금속을 채우는 실리콘 관통 비아(Through Silicon Via, TSV)기술을 활용하여 제작된다. 실리콘 기반 인터포저는, 실리콘 기판의 소정 부분에 비아홀을 형성하고, 비아홀 내부에 절연막 및 확산방지막을 형성하고, 구리와 같은 전도성 금속을 비아홀 내부에 도금 등의 방법으로 형성하여 제작된다. 실리콘 기판 인터포저는 실리콘을 베이스 물질로 이용하기 때문에 반도체 제조공정을 인라인 형태로 이용할 수 있다는 장점을 가진다.
그러나 실리콘 기반 인터포저 기술의 경우에는 베이스 물질이 실리콘 재질이기 때문에 전기 신호 전송 특성이 좋지 않고 제조 비용이 비싸다는 단점이 있다. 또한 실리콘 기반 인터포저는 실리콘 기판의 한쪽 면에 비아홀을 먼저 형성하고 그 이후에 다른 쪽 면을 CMP 연삭 공정을 통해 박막화 공정을 진행해야 하므로 제조공정이 많고 양면 공정을 하면서 정렬 오차가 발생하는 문제점이 있다.
이러한 실리콘 기반 인터포저를 대체하기 위해, 실리콘 대신 높은 절연저항 물질인 글라스를 베이스 물질로 이용하는 글라스 기반 인터포저에 대한 연구가 진행되고 있다. 글라스 기반 인터포저는 글라스 내부에 비아홀을 가공하고 비아홀 내부에 구리와 같은 전도성 금속을 채우는 글라스 관통 비아(Through Glass Via, TGV)기술을 활용하여 제작된다. 글라스는 그 자체로 절연성을 지니고 있으므로, TSV처럼 절연막 및 확산방지막 등의 박막 공정이 필요 없다.
그러나 글라스 기반 인터포저의 경우, 글라스 기판에 비아홀을 형성하기 위해 레이저를 이용할 경우에는 비아홀이 수직한 형태로 형성되지 않아 전류의 흐름이 안정적이지 못한 문제점이 발생하고, 비아홀 주변부가 레이저로 인한 열 스트레스로 인해 크랙이 쉽게 발생하는 문제점이 발생한다. 또한, 레이저 드릴링 방식을 이용한 비아 홀 형성 방식은 샷(sot) 수 증가에 따른 많은 레이저 설비 투자를 필요로 하게 되고, 비아 홀의 사이즈 축소에 따른 고가의 레이저 설비를 필요하여 제조비용이 상승하는 문제점이 있다.
이처럼 실리콘 또는 글라스 기반의 인터포저로는 반도체 칩을 미세화하는 기술 트렌드에 대응하는데 한계가 있다.
이외에도 수지 재질 또는 세라믹 재질을 베이스 물질로 하는 인터포저 기술이 제안되고 있으나, 종래의 비아홀 형성 수단에 의해 형성되는 비아홀은 기판의 두께 방향으로 비아홀 지름 치수가 일정하게 되지 않고, 이 때문에 어스펙트비가 낮고 비아홀 지름의 미세화, 협피치화에 한계가 있다. 또한 기판의 두께 방향으로 비아홀 지름 치수가 거의 일정하고 어스펙트비가 높은 비아홀의 형성이 가능하더라도 제조에 장시간을 필요로 해, 비용의 대폭적인 증대를 수반하는 문제가 있다.
대한민국 공개특허공보 공개번호 제2011-0111803호
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 양극산화막 재질을 이용하여 종래기술의 문제점을 해결하는 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지를 제공하는 것을 그 목적으로 한다.
본 발명의 일 특징에 따른 반도체 패키지는 반도체 칩; 및 상기 반도체 칩이 실장되는 양극산화막 기반 인터포저를 포함하며, 상기 양극산화막 기반 인터포저는, 양극산화막으로 이루어지며 내부에 수직전도부를 구비하는 양극산화막 기판부를 포함한다.
또한, 상기 양극산화막 기판 인터포저는, 상기 양극산화막 기판부의 적어도 일면에 구비된 재배선부를 포함한다.
또한, 상기 양극산화막 기반 인터포저 하부에 패키지 기판이 구비되어, 상기 양극산화막 기반 인터포저가 상기 반도체 칩과 상기 패키지 기판 사이에 구비된다.
본 발명의 일 특징에 따른 양극산화막 기반 인터포저는, 양극산화막 재질의 양극산화막 기판 베이스 내부에 수직전도부를 구비하는 양극산화막 기판부; 및 상기 양극산화막 기판부의 적어도 일면에 구비된 재배선부를 포함한다.
본 발명의 일 특징에 따른 양극산화막 기판부는, 양극산화막 재질의 양극산화막 기판 베이스; 및 상기 양극산화막 기판 베이스 내부에 구비되는 수직전도부를 포함한다.
또한, 상기 양극산화막 기판 베이스의 적어도 일면에 부착되는 지지기판을 포함한다.
또한, 상기 수직전도부는, 상기 양극산화시 형성된 기공홀의 폭보다 더 큰 폭을 갖도록 상기 양극산화막을 에칭하여 형성된 관통홀에 구비된다.
또한, 상기 수직전도부는, 상기 양극산화시 형성된 기공홀에 구비된다.
또한, 상기 관통홀과 상기 수직전도부 사이에 형성된 여유공간부를 포함한다.
또한, 상기 수직전도부는, 메인도체부와 상기 메인도체부와 접하는 완충부를 포함한다.
또한, 상기 수직전도부와 접하여 상기 양극산화막 기판 베이스 상에 형성된 비아접속패드를 포함하되, 하나의 상기 비아접속패드에 복수의 상기 수직전도부가 연결된다.
또한, 상기 양극산화막의 적어도 일부가 제거되어 형성된 파인공간부를 포함한다.
본 발명의 일 특징에 따른 양극산화막 기판 베이스는, 모재 금속을 양극산화한 후 상기 모재 금속을 제거하여 형성되는 양극산화막으로 이루어지고, 상기 양극산화시 형성된 기공홀의 폭보다 더 큰 폭을 갖도록 상기 양극산화막을 에칭하여 형성된 관통홀을 포함한다.
또한, 상기 양극산화막의 적어도 일부가 제거되어 형성된 파인공간부를 포함한다.
또한, 상기 관통홀은 다각형의 단면으로 형성된다.
또한, 적어도 하나의 표면 측에 상기 양극산화시 형성되어 상기 기공홀의 일단부를 밀폐하는 배리어층이 구비된다.
또한, 적어도 하나의 표면 측에 상기 양극산화시 형성된 배리어층이 제거되어 상기 기공홀의 밀폐 단부가 노출된다.
또한, 상기 양극산화막 기판 베이스의 적어도 일면에 구비되는 지지기판을 포함한다.
본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저를 반도체 칩과 패키지 기판 사이에 개재할 경우에는, 패키지 기판과 반도체 칩 간의 열 팽창률의 차이로 인한 문제점을 해결할 수 있게 된다. 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 실리콘 재질의 반도체 칩과 유기 재질의 패키지 기판 사이의 열 팽창률을 가지기 때문에 양자 간의 열 팽창률의 차이로 인해 발생된 응력을 완화할 수 있게 된다. 이를 통해 패키지 기판과 반도체 칩 사이의 접속부에 균열이 발생하거나, 솔더링 공정의 완료 후에 패키지 기판과 반도체 칩이 냉각될 때 반도체 칩이 손상되는 것을 방지할 수 있다.
기존 실리콘 기반 인터포저와 글라스 기반 인터포저는 실리콘(Silicon) 또는 글라스(Glass)를 베이스 물질로 하는 것인 반면에, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 양극산화막을 베이스 물질로 한다는 점에서 구성상의 차이가 있다. 위와 같이 베이스 물질에 관한 기본적인 구성상의 차이로 인하여 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는, 기존의 인터포저와 달리, 다음과 같은 장점을 가지게 된다.
첫째, 양극산화막 기판 베이스는 그 자체로 절연성을 지니고 있으므로, 실리콘 기반 인터포저에서 필요한 절연막 및 확산방지막 등의 박막 공정이 필요 없다. 또한 한 번의 에칭 공정을 통해 수많은 관통홀을 한 번에 형성한다는 점에서 글라스 기반 인터포저에서 필요한 고가의 레이저 설비가 필요하지 않게 된다.
둘째, 양극산화막 기판 베이스에 형성되는 관통홀은 그 내측벽이 수직한 형상을 가지며, 관통홀의 형상에도 제약이 없다. 실리콘 기반 인터포저의 경우 수직한 비아홀을 형성하기 위해서는 고가의 건식 식각장비를 이용해야 하는데 이 경우 제조단가가 상승할 뿐만 아니라 제조시간이 오래 걸리는 문제가 발생하고, 레이저를 이용할 경우에는 비아홀의 형상에 제약이 따른다.
셋째, 실리콘 기반 인터포저 또는 글라스 기반 인터포저와는 다르게, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 수직전도부들 사이 영역에 수 nm 내지 수백 nm의 직경을 가지는 수많은 기공홀들이 존재하는 구성을 가진다. 수직전도부들 사이의 수많은 기공홀들은 수직전도부의 온도 변화에 따른 수평적인 열 전달을 차단하는 기능을 수행한다. 수많은 기공홀들은 수많은 공기 기둥을 갖는 기능을 발휘하여 양극산화막 기판 베이스에서 수평 방향으로의 열 전달을 차단하게 된다. 실리콘 기반 인터포저의 경우에는 비아 도체의 온도 변화에 따른 열이 주변의 비아 도체 들에도 전달되기 때문에 비아 도체들을 5㎛이상으로 이격시켜야만 한다. 하지만, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 수직전도부에서 발생한 열이 주변의 수직전도부로 전달되는 것이 차단됨에 따라 수직전도부들을 보다 미세 피치 간격으로 배치할 수 있게 되고 그 결과 반도체 칩의 미세화에 보다 효과적으로 대응할 수 있게 된다. 이처럼 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 반도체 칩의 집적도를 향상시킬 수 있고, 주변 열의 전달을 최소화하여 반도체 칩의 전기적 특성 및 신뢰성을 향상시킬 수 있게 된다.
넷째, 실리콘 기반 인터포저 또는 글라스 기반 인터포저와는 다르게, 수직전도부들 사이의 수많은 기공홀 구성을 통해 수직전도부간에 발생하는 기생 커패시터에 의한 커패시티브 커플링(capacitive coupling) 성분을 낮춤으로써 수직전도부의 안정적인 신호 전달이 가능하게 한다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 기존의 실리콘 기반 인터포저 또는 글라스 기반 인터포저의 문제점을 해소하고 제조 비용을 현저히 낮출 수 있으며, 기존의 실리콘 또는 글라스 재질에서는 달성하는데 한계가 있는, 안정적인 신호전달 및 반도체 칩의 미세화가 가능한 효과를 발휘하게 된다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 단면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기반 인터포저의 단면도.
도 3a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 3b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도.
도 4a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 4b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도로서 비아접속패드를 투명처리한 도.
도 5a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 5b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도.
도 6a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 6b는 도6a부분의 일 실시예 구조를 확대한 도.
도 6c는 도6a부분의 일 실시예 구조를 확대한 도.
도 7a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 7b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도.
도 8은 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 9는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 10a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도.
도 10b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도.
도 11은 본 발명의 바람직한 일 실시예에 따른 양극산화막 기반 인터포저의 단면도.
도 12a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도.
도 12b는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도.
도 12c는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도.
도 12d는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도.
도 12e는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도.
도 13 내지 25는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 순차적으로 나타내는 공정 단면도들.
도 26은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 순차적으로 나타내는 일부 공정 단면도.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시 도인 단면도들을 참고하여 설명될 것이다. 이러한 도면들에 도시된 막 및 영역들의 두께 및 구멍들의 지름 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
본 명세서에서 사용한 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "구비하다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도 1 내지 도 12를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 단면도이다. 본 발명의 바람직한 실시예에 따른 반도체 패키지(1)는 반도체 칩(10), 양극산화막 기반 인터포저(100) 및 패키지 기판(20)를 포함한다. 반도체 칩(10)은 양극산화막 기반 인터포저(100)에 실장되어 1차적으로 패키징되고, 이후 패키지 기판(20)에 실장되어 2차적으로 패키징되어 반도체 패키지(1)를 구성하게 된다.
반도체 칩(10)은 미세한 피치를 갖는 칩 패드를 포함하는 메모리 칩, 마이크로 프로세서 칩, 로직 칩, 혹은 이들의 조합일 수 있다. 반도체 칩(10)은 양극산화막 기반 인터포저(100) 상에 플립 칩 본딩될 수 있다. 반도체 칩(10)은 특별히 제한되지 않으며 그 예는 로직 LSI(ASIC, FPGA 및 ASSP과 같은), 마이크로프로세서(CPU 및 GPU와 같은), 메모리(DRAM, HMC(Hybrid Memory Cube), MRAM(Magnetic RAM), PCM(Phase-Change Memory), ReRAM(Resistive RAM), FeRAM(강유전성 RAM) 및 플래쉬 메모리(NAND flash)), LED, 전력 장치, 아날로그IC(DC-AC 컨버터 및 절연 게이트 2극 트랜지스터(IGBT)와 같은), MEMS(가속 센서, 압력 센서, 진동기 및 지로 센서와 같은), 무배선 장치(GPS, FM, NFC, RFEM, MMIC 및 WLAN과 같은), 별개 장치, BSI, CIS, 카메라 모듈, CMOS, 수동 장치, GAW 필터, RF 필터, RF IPD, APE 및 BB를 포함한다.
일 실시예로서, 도 1에서 제1반도체 칩(10(a))은 마이크로프로세서(CPU 및 GPU와 같은)일 수 있고, 제2반도체 칩(10(b))은 메모리(DRAM, HMC(Hybrid Memory Cube), MRAM(Magnetic RAM), PCM(Phase-Change Memory), ReRAM(Resistive RAM), FeRAM(강유전성 RAM) 및 플래쉬 메모리(NAND flash))들이 다단으로 적층되어 TSV를 통해 서로 연결된 스택 칩일 수 있다. 또한 제3반도체 칩(10(c))은 로직 LSI(ASIC, FPGA 및 ASSP과 같은)일 수 있다.
제2반도체 칩(10(b))은 제3반도체 칩(10(c))과 TSV를 통해 전기적으로 연결될 수 있다. 또한, 제1반도체 칩(10(a))은 제2반도체 칩(10(b)) 및 제3반도체 칩(10(c))과 전기적으로 연결될 수 있다. 일 실시예로서, 제1반도체 칩(10(a))은 재배선부(150)를 통하여 제2반도체 칩(10(a))과 전기적으로 연결될 수 있다.
양극산화막 기반 인터포저(100)의 하부에는 패키지 기판(20)이 구비된다. 패키지 기판(20)은 기판 베이스(21), 그리고 상면 및 하면에 각각 형성된 상면 배선층(23) 및 하면 배선층(25)를 포함할 수 있다.
패키지 기판(20)의 기판 베이스(21)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(21)는 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), 비스말레이미드 트리아진(bismaleimide triazine, BT), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(liquid crystalline polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 하면 배선층(25)의 하부에는 외부접속단자(26)가 구비될 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기반 인터포저의 단면도이다.
양극산화막 기반 인터포저(100)는 양극산화막 기판부(110)와 양극산화막 기판부(110)의 적어도 일면에 구비된 재배선부(150)를 포함한다.
재배선부(150)는 양극산화막 기판부(110)의 상면 및 하면 중 일면에 구비될 수 있고, 양극산화막 기판부(110)의 상면 및 하면 모두에 구비될 수 있다.
재배선부(150)는 절연층(160)과 배선패턴(170)을 포함한다. 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물과, PSG, BPSG, FSG, SiOxCy, 스핀-온-글라스, 스핀-온-폴리머(Spin-On-Polymer)와 같은 로우-K 유전체 재료, 실리콘 탄소 재료, 이들의 화합물, 이들의 혼합물, 이들의 조합 등을 포함할 수도 있다. 절연층(160)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은 방법에 의해 형성될 수도 있다.
배선패턴(170)은 예를 들어 포토리소그래피 기술을 사용하여 절연층(160) 상에 포토레지스트 층을 형성하고 패터닝하여 배선패턴(170)이 될 절연층(160)의 부분을 노출시킴으로써 절연층(160)에 형성될 수도 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는, 절연층(160)의 노출된 부분에 대응하는 절연층(160)에 리세스 및/또는 개구부를 생성하는데 사용될 수도 있다. 리세스 및/또는 개구부는 확산 배리어 층(미도시)으로 라이닝되고 도전성 재료로 충전되어 배선패턴(170)을 구성할 수 있다. 확산 배리어 층은 ALD 등에 의해 형성된, TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수도 있으며, 배선패턴(170)을 구성하는 도전성 재료는, CVD, PVD 등에 의해 형성된, 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수도 있다. 절연층(160) 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예를 들어 CMP를 사용함으로써 제거될 수도 있다.
배선패턴(170)은 단일 층으로 구성될 수 있다. 또는 배선패턴(170)은 반도체 칩(10)의 칩 패드의 피치간격과 배선의 복잡도에 따라 복수 층으로 구성될 수 있다. 배선패턴(170)을 여러 층으로 할 것인지와 재배선부(150)를 양극산화막 기판부(110)의 상, 하면 중 어느 면에 형성할 것인지는 반도체 칩(10)과 패키지 기판(30) 사이의 배선 설계에 따라 적절하게 구비될 수 있다.
양극산화막 기판부(110)는 양극산화막 기판 베이스(120)를 포함한다. 양극산화막 기판 베이스(120)는 모재 금속을 양극산화한 후 모재 금속을 제거하여 형성되는 양극산화막만으로 이루어진다. 양극산화막은 모재 금속을 양극산화하여 형성된 막을 의미하고, 기공홀(121)은 모재 금속을 양극산화하여 양극산화막을 형성하는 과정에서 형성되는 구멍을 의미한다.
일 실시예로서, 모재 금속이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재 금속을 양극산화하면 모재 금속의 표면에 양극산화알루미늄(Al2O3) 재질의 양극산화막이 형성된다.
양극산화막은 내부에 기공홀(121)이 형성된 다공층(128)과 기공홀(121)의 일단부에서 기공홀(121)을 폐쇄하는 배리어층(129)을 포함하여 구성될 수 있다(도 10a 참조). 배리어층(129)은 양극산화시 모재의 상부에 위치하여 형성되고, 다공층(128)은 배리어층(129)의 상부에 위치하면서 형성된다. 구체적으로, 모재 금속을 양극산화할 경우, 모재 금속 상에 배리어층(129)이 먼저 형성되고, 배리어층(129)이 소정의 두께를 이루게 되면 다공층(128)이 배리어층(129) 상에 형성된다. 배리어층(129)의 두께는, 양극산화 공정 조건에 따라 달라질 수 있으나, 바람직하게는 수 십㎚ 이상 ~ 수㎛이하로 형성될 수 있고, 더욱 바람직하게는 100㎚이상 ~ 1㎛이하 사이로 형성될 수 있다. 다공층(128)의 두께 역시 양극산화 공정 조건에 따라 달라질 수 있으나, 바람직하게는 수 십㎚이상 ~ 수백 ㎛이하로 형성될 수 있다. 다공층(128)을 이루는 기공홀(121)의 직경은 수 ㎚이상 ~ 수백 ㎚이하로 형성될 수 있다. 양극산화 공정이 완료된 이후에 금속 모재를 제거하는 과정이 수행될 수 있다. 이와 같은 과정에 의해 양극산화알루미늄(Al2O3)재질의 양극산화막이 남게 된다. 양극산화막 기판 베이스(120)는 이러한 양극산화막을 이용한다.
양극산화막 기판 베이스(120)는 적어도 하나의 표면 측에 양극산화시 형성되어 기공홀(121)의 일단부를 밀폐하는 배리어층(129)이 구비된 양극산화막 기판 베이스(120)이거나(도 10a 참조), 적어도 하나의 표면 측에 양극산화시 형성된 배리어층(129)이 제거되어 기공홀(121)의 양 단부가 노출되는 양극산화막 기판 베이스(120)일 수 있다(도 10b 참조). 이처럼 양극산화막 기판 베이스(120)는 다공층(128)과 배리어층(121)이 함께 구비되는 구조이거나, 배리어층(121)이 제거되어 다공층(128)만으로 구비될 수 있다.
양극산화막 기판 베이스(120)는 기공홀(121)과는 별도로 기공홀(121)의 폭보다 더 큰 폭을 갖는 관통홀(125)을 가진다. 관통홀(125)은 수 ㎛이상 ~ 수십 ㎛이하의 폭으로 형성될 수 있다. 관통홀(125)은 에칭 공정에 의해 구비될 수 있다. 관통홀(125)은 양극산화막에 습식 반응하는 에칭용액(예를 들어 알칼리 용액)을 이용하여 한번의 에칭 공정으로 다수(일 실시예로서, 수만 내지는 수백 만개)의 관통홀(125)을 한꺼번에 형성할 수 있으므로 한 번에 하나의 비아홀을 형성하는 종래기술 대비 생산속도 및 제조원가 측면에서 유리하다.
관통홀(125)은 양극산화막 기판 베이스(120)의 일면에 포토레지스트를 형성하고 이를 패터닝하여 개구영역을 형성한 다음 개구영역을 통해 에칭 용액을 흘려보냄으로써 형성될 수 있다. 따라서 패터닝된 개구영역의 형상이 그대로 모사되어 관통홀(125)의 단면 형상이 제작된다.
양극산화막 기판부(110)는, 양극산화막 기판 베이스(120)와 양극산화막 기판 베이스(120) 내부에 구비되는 수직전도부(130)를 포함한다.
양극산화막 기판 베이스(120)의 관통홀(125)에는 도전성 재료가 구비되어 수직전도부(130)가 형성된다. 여기서의 도전성 재료는 구리, 텅스텐, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 솔더, 인듐 또는 이들의 합금을 포함할 수 있다.
패터닝된 포토레지스트를 마스크로 이용한 에칭 공정을 이용하여 관통홀(125)을 형성하기 때문에, 관통홀(125)의 단면 형상에는 제약이 없고 양극산화막이 에칭 용액과 반응하여 형성되는 관통홀(125)의 내측벽은 수직한 내측벽을 형성하게 된다. 수직한 내측벽을 가지는 관통홀(125)의 내부에 도전성 재료가 충진되어 수직전도부(130)을 이루게 된다. 관통홀(125)에 형성되는 수직전도부(130)는 수직한 기둥 형태로 양극산화막 기판 베이스(120)에 구비된다. 양극산화막 기판 베이스(120)의 일단부에서 타단부에 이르기까지 수직전도부(130)는 동일한 단면적을 가지게 되므로, 내측벽이 수직한 형상을 이루지 못하는 비아 도체에 비해 원활한 전기흐름 측면에서 유리하다. 내측벽이 수직한 형상을 이루지 못하고 일단부에서 타단부로 갈수록 단면적이 작아지거나 중앙부로 갈수록 단면적이 작아지는 비아도체의 경우에는 열적, 전기적으로 병목 구간을 형성하지만, 본 발명의 바람직한 실시예에 따른 수직전도부(130)는 일단부에서 타단부까지 그 단면적이 동일하므로 열적, 전기적으로 병목 구간이 없는 구성이 된다.
도전성 재료를 관통홀(125)에 충진하는 방법으로는 전기도금방법, 무전해 도금 방법 또는 선택적 증착방법이 있다. 본 발명의 바람직한 실시예에 따른 양극산화막 기판 베이스(120)는 에칭 공정을 이용하여 관통홀(125)이 제조되기 때문에 높은 종횡비의 구현이 가능하다. 이처럼 높은 종횡비의 관통홀에 도전성 재료를 충전함에 있어서는 수직전도부(130) 내에 공극이 형성되지 않도록 하는 것이 중요하다.
종래 실리콘 기반 인터포저용 기판은 비아홀 내부에 시드층을 형성하고 시드층을 이용하여 전기도금으로 비아도체를 형성하는 방식을 채택하고 있다. 그러나 이러한 종래기술에 따르면 비아홀의 바닥면과 내측벽에서 도금이 동시에 성장하기 때문에 비아홀의 종횡비가 클 경우 비아도체 내부에 공극이 형성되는 문제가 발생하게 된다. 그러나 본 발명의 바람직한 실시예에 따른 수직전도부(130)는 상, 하로 관통된 관통홀(125)을 갖는 양극산화막의 하부에 금속 시드 기판을 재치한 후 전기도금을 하여 일방향으로(관통홀(125)의 하부에서 상부 방향으로) 도금층을 성장시키면서 수직전도부(130)가 형성되므로 수직전도부(130) 내부에 공극이 형성되지 않는다.
양극산화막 기판부(110)는, 양극산화막 기판 베이스(120)의 적어도 일면에 구비되는 지지기판(140)을 포함할 수 있다.
실리콘 기반 인터포저용 기판부는 충분한 두께를 가지는 실리콘 웨이퍼 상면에서 1차적으로 비아도체 및 배선부를 형성하고 뒤집어서 후면을 가공하는 공정을 거치기 때문에, 취급이 용이할 수 있다. 하지만, 양극산화막 기판 베이스(120)는 양극산화 공정을 통해 그 두께가 수십 ㎛ 내지 수백 ㎛의 두께로 제작되고, 관통홀(125)이 양극산화막 기판 베이스(120)를 상, 하로 관통하는 형태로 제작되므로 양극산화막 기판 베이스(120)를 운반 및/또는 취급하는 과정에서 양극산화막 기판 베이스(120)가 취성 파괴될 우려가 있다. 특히, 양극산화막 기판 베이스(120)는 절단 예정라인을 따라 미리 파인공간부(123)가 형성될 수 있으므로 양극산화막 기판 베이스(120)를 운반 및/또는 취급하는 과정에서 양극산화막 기판 베이스(120)가 더욱 쉽게 취성 파괴될 수 있다. 이러한 점을 방지하기 위해, 본 발명의 바람직한 실시예에 따른 양극산화막 기판부(110)는 양극산화막 기판 베이스(120)의 적어도 일면에 구비된 지지기판(140)을 포함할 수 있다. 지지기판(140)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판, 수지 등으로 형성될 수 있으며, 후속 공정을 수행하는 동안 양극산화막 기판 베이스(120)의 휨 변형을 방지하고, 양극산화막 기판 베이스(120)의 운반 및/또는 취급을 용이하게 한다. 지지기판(140)은 접착층에 의해 양극산화막 기판 베이스(120)에 부착될 수 있다. 접착층은 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
이하에서는 도 3 내지 도 12를 참조하여 양극산화막 기판부(110)에 대하여 살펴본다. 본 발명의 바람직한 실시예에 따른 양극산화막 기판부(110)는 도 3 내지 도 12를 참조하여 설명되는 일 실시예의 구성요소 중 적어도 어느 하나를 포함하여 구성될 수 있다.
도 3a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 3b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도이다.
도 3a 및 도 3b를 참조하면, 양극산화막 기판 베이스(120)는 전도영역(CA)과 전도영역(CA) 주변에서 전도영역(CA)을 감싸는 형태로 형성된 기공홀영역(PA)을 포함한다. 전도영역(CA)은 양극산화시 형성된 기공홀(121)의 폭보다 더 큰 폭을 갖도록 양극산화막을 에칭하여 형성된 관통홀(125)에 전도성 물질을 충진하여 형성될 수 있다. 다른 실시예로서 전도영역(CA)은 양극산화시 형성된 기공홀(121)에 전도성 물질을 충진하여 형성될 수도 있다. 전도영역(CA)은 반도체 칩(10)과 전기적으로 연결되는 전기 전도성 영역일 수 있다. 또는 전도영역(CA)은 반도체 칩(10)과는 전기적으로 연결되지 않으면서 반도체 칩(10)의 열을 방열하는 열 전도성 영역일 수 있다.
전도영역(CA)은 수직전도부(130)을 통해 상, 하로 전기 또는 열을 전도시키는 영역일 수 있다. 수직전도부(130)의 재질이 전기전도성이 높은 재질인 경우에는 전도영역(CA)은 전기전도성 영역이 되고, 수직전도부(130)의 재질의 열전도성이 높은 재질인 경우에는 열전도성 영역이 된다. 여기서 전기전도성이 높은 재료에는 구리, 텅스텐, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 솔더, 인듐 또는 이들의 합금을 포함할 수 있다. 또한 열전도성이 높은 재료에는 베릴륨 옥사이드, 알루미늄 나이트라이드, 실리몬 카바이드 또는 열전도성이 높은 고분자 복합재료를 포함할 수 있다. 전도영역(CA)은 복수개가 구비되어 그 중 일부는 전기전도성 영역이 되고, 나머지는 열전도성 영역으로 구비될 수 있다.
기공홀영역(PA)은 내부가 비워있는 기공홀(121)이 존재하는 영역으로서 전도영역(CA)주변에서 전도영역(CA)을 감싸는 형태로 형성되어 전도영역(CA)을 주변으로부터 고립시키는 기능을 수행한다. 기공홀영역(PA)은 양극산화막 재질로 구성되어 절연 기능을 가짐과 동시에 기공홀(121)의 단열 기능을 통해 전도영역(CA)을 전기적, 열적으로 고립시키는 기능을 가진다.
전도영역(CA)에는 양극산화막 기판 베이스(120)를 관통하면서 양극산화막 기판 베이스(120) 내부에 형성되는 수직전도부(130)가 구비될 수 있다.
본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)의 수직전도부(130)의 단면 형상은 임의의 형상으로 구비될 수 있다. 양극산화막 기판 베이스(120)의 관통홀(125)은 에칭 공정을 통해 형성되므로, 도 3b에 도시된 바와 같이, 그 단면 형상이 원형 뿐만 아니라 사각형, 삼각형, 육각형 등 다각형의 단면으로 형성될 수 있다. 원형 단면은 수직전도부(130)가 열 팽창 시 주변의 양극산화막으로 균등한 응력을 인가하므로 양극산화막의 크랙 방지 측면에서 다른 형상에 비해 유리하다. 반면에 사각형 또는 육각형의 다각형의 단면은 복수의 수직전도부(130)간에 동일 피치간격일 때 원형 단면에 비해 그 단면적이 크기 때문에 전기전도성 및/또는 열전도성이 원형 단면보다 유리하다.
도 4a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 4b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도로서 비아접속패드를 투명처리한 도이다.
도 4a 및 도4b를 참조하면, 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)는 수직전도부(130)와 접하여 양극산화막 기판 베이스(120) 상에 형성된 비아접속패드(181)를 포함하되, 하나의 비아접속패드(181)에 복수의 수직전도부(130)가 연결될 수 있다.
하나의 비아접속패드(181)에 대응하여 복수개의 수직전도부(130)가 접하여 구비될 수 있다. 하나의 비아접속패드(181)의 면적은 그에 대응되는 복수개의 수직전도부(130)의 면적의 합보다 크다.
수직전도부(130)은 후속공정의 리플로우 공정(Reflow) 또는 열압착본딩 공정(TCB) 등을 수행하는 과정에서 열 팽창 및/또는 수축할 수 있는데, 이때 하나의 비아접속패드(181)에 대응하여 복수개의 수직전도부(130)가 접하여 구비함으로써 수직전도부(130)가 팽창 및/또는 수축할 수 있는 부피를 줄일 수 있게 된다. 하나의 비아접속패드(181)에 대응하여 제1단면적을 가지는 하나의 수직전도부(130)을 접하여 구비하는 구성과 달리, 하나의 비아접속패드(181)에 대응하여 복수개의 수직전도부(130)가 제1단면적보다 작은 제2단면적을 가지는 구성에 따르면, 온도 변화에 따른 부피 팽창량이 줄어드므로 수직전도부(130)의 열 팽창에 의해 수직전도부(130) 상의 물질층의 박리를 방지할 수 있게 된다. 본 발명의 바람직한 실시예에 따르면, 수직전도부(130) 상에는 재배선부(150)가 구비될 수 있는데, 수직전도부(130)를 복수개로 쪼개어 각각의 단면적을 줄임으로써 수직전도부(130)를 구성하는 구리 등이 열에 의해 팽창함에 따른 재배선부(150)의 층간 박리 문제를 방지할 수 있게 된다.
여기서 복수개로 구비되는 수직전도부(130)의 단면 형상은 원형 뿐만 아니라 사각형, 삼각형, 육각형 등 다각형의 단면으로 형성될 수 있으며, 그 형상에는 제한이 없다. 또한 수직전도부(130)의 수평 단면 형상과 비아접속패드(181)의 수평 단면 형상은 서로 대응되는 형상일 수 있다. 일 실시예로서, 비아접속패드(181)가 사각형의 수평 단면 형상이면 수직전도부(130)의 수평 단면 형상도 이에 대응하여 사각형의 형상일 수 있다. 다만 이에 한정되는 것은 아니며 비아접속패드(181)의 수평 단면 형상과 수직전도부(130)의 수평 단면 형상은 서로 다른 형상으로 구비될 수 있다.
하나의 비아접속패드(181)에 대응하여 복수개의 수직전도부(130)가 접하여 구비되는 구성에 따르면, 복수개의 수직전도부(130) 중 어느 하나의 수직전도부(130)에서 도전성 재료가 제대로 충진되지 않아 그 기능을 온전히 수행하지 못하더라도 나머지 수직전도부(130)를 통해 그 기능이 온전히 달성될 수 있다.
도 5a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 5b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도이다.
도 5a 및 도 5b를 참조하면, 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)는 관통홀(125)과 수직전도부(130) 사이에 형성된 여유공간부(127)를 포함할 수 있다.
수직전도부(130)가 관통홀(125)의 내측벽에 빈틈없이 구비되지 않고, 수직전도부(130)와 관통홀(125) 사이에는 이격된 공간으로서 여유공간부(127)가 형성될 수 있다. 수직전도부(130) 주변부에 여유공간부(127)를 구비함으로써, 수직전도부(130)가 열 팽창할 때에 여유공간부(127)가 수직전도부(130)의 폭 방향의 변형을 허용함으로써 수직전도부(130)의 길이 방향으로 위치하는 물질층의 박리를 방지할 수 있게 된다. 본 발명의 바람직한 실시예에 따르면, 수직전도부(130)의 상, 하면에는 비아접속패드(181, 183)가 구비될 수 있는데, 관통홀(125)과 수직전도부(130) 사이에 형성된 여유공간부(127)를 구비함으로써 수직전도부(130)를 구성하는 구리 등이 열에 의해 팽창함에 따른 비아접속패드(181, 183)의 층간 박리 문제를 방지할 수 있게 된다.
여유공간부(127)는 관통홀(125) 내부에 공극없이 수직전도부(130)를 먼저 형성한 이후에 후속 공정으로 수직전도부(130)의 주변을 추가 에칭함으로써 형성될 수 있다.
수직전도부(130)는 다각형의 단면 형상을 가지며, 여유공간부(127)는 수직전도부(130)의 적어도 하나의 변에 인접하여 형성될 수 있다. 도 5B를 참조하면, 수직전도부(130)는 사각형의 단면 형성을 가지며 여유공간부(127)는 수직전도부(130)의 2개의 변에 인접하여 형성되거나 수직전도부(130)의 꼭지점을 기준으로 외측으로 연장되는 호 형태로 형성되는 것을 도시하고 있다. 다만, 본 발명의 바람직한 실시예에 따른 여유공간부(127)의 형상은 도 5B에 도시된 형상으로 한정되는 것은 아니며, 수직전도부(130)가 열 팽창할 때에 여유공간부(127)가 수직전도부(130)의 폭 방향의 변형을 허용할 수 있는 구조라면 모두 가능하다. 일 실시예로서, 수직전도부(130)가 원형 단면을 가지는 경우, 여유공간부(127)는 임의의 형상으로 수직전도부(130) 주변에서 빈 공간을 형성하며 구비될 수 있다.
도 6a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 6b는 도 6a부분의 일 실시예 구조를 확대한 도면이며, 도 6c는 도 6a부분의 일 실시예 구조를 확대한 도면이다.
도 6a 내지 도 6c를 참조하면, 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)는, 양극산화시 형성된 기공홀(121)에 도전성 재료가 충진되어 형성된 수직전도부(130)를 포함할 수 있다. 여기서의 도전성 재료는 구리, 텅스텐, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 솔더 또는 인듐을 포함할 수 있다.
도 6a 내지 도 6c에 도시된 수직전도부(130)는 양극산화시 형성된 기공홀(121)에 도전성 재료가 충진되어 형성된다는 점에서, 양극산화시 형성된 기공홀(121)과 별도로 형성된 관통홀(125)에 도전성 재료가 충진되어 형성되는 일 실시예의 구조와는 차이가 있다. 양극산화시 형성된 기공홀(121)에 도전성 재료가 충진되어 형성되는 수직전도부(130)의 구성은, 수직전도부(130)가 팽창할 수 있는 부피를 현저히 줄일 수 있으므로, 수직전도부(130)의 열 팽창에 의해 수직전도부(130) 상의 비아접속패드(181)의 박리를 보다 효과적으로 방지할 수 있게 된다.
도 6b및 도 6c를 참조하면, 수직전도부(130)는, 기공홀(121)에 도전성 재료가 충진되어 형성되는 수직전도부(130)가 양극산화막 기판 베이스(120)의 상면으로 돌출되지 않는 구조로 형성될 수 있고(도 6b), 또는 기공홀(121)에 도전성 재료가 충진되어 형성되는 수직전도부(130)가 양극산화막 기판 베이스(120)의 상면으로 돌출되는 구조(도 6c)로 형성될 수 있다. 여기서 도 6c에 도시된 구조와 같이, 기공홀(121)에 도전성 재료가 충진되어 형성되는 수직전도부(130)가 양극산화막 기판 베이스(120)의 상면으로 돌출되는 구조에 따르면, 수직전도부(130)와 비아접속패드(181)간의 접촉면적이 커져서 비아접속패드(181)의 박리를 보다 효과적으로 방지할 수 있다.
본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)의 수직전도부(130)는, 메인도체부(131)와 메인도체부(131)와 접하는 완충부(135)를 포함할 수 있다. 완충부(135)는 메인도체부(131)의 내부와 외부 중 적어도 일부에 구비될 수 있다.
도 7a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 7b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도이다.
도 7a 및 도 7b에 도시된 수직전도부(130)는, 메인도체부(131)의 내부에 완충부(135)를 구비한다. 완충부(135)는 금속 또는 비금속 재질로 형성될 수 있다. 완충부(135)를 형성하는 재질로는 메인도체부(131)의 탄성률보다 낮은 탄성률을 갖는 재질인 것이 바람직하다. 일 실시예로서, 메인도체부(131)의 재질이 구리인 경우에는 완충부(135)의 재질은 솔더일 수 있다. 또는 완충부(135)는 폴리머 재질일 수 있다.
도 7b를 참조하면, 완충부(135)의 단면 형상은 메인도체부(131)의 단면 형상과 동일한 형상으로 구비될 수 있다. 이를 통해 메인도체부(131)의 응력이 균일하게 분산되어 완충부(135)에 의해 흡수될 수 있다. 한편, 서로 이격되는 메인도체부(131)들 사이에 완충부(135)가 구비될 수 있다. 이 경우 완충부(135)는 튜브 형태로 형성될 수 있다.
도 8은 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이다. 도 8을 참조하면, 수직전도부(130)는, 메인도체부(131)와 메인도체부(131)의 적어도 일면에 구비된 완충부(135)를 포함한다. 완충부(135)는 메인도체부(131)의 상면 및/또는 하면에 구비될 수 있다. 이 경우 완충부(135)는 금속 재질로 형성될 수 있으며, 메인도체부(131)의 탄성률보다 낮은 탄성률을 갖는 재질인 것이 바람직하다. 예컨대, 메인도체부(131)의 재질이 구리인 경우에는 완충부(135)의 재질은 솔더일 수 있다.
도 9는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이다. 도9를 참조하면, 수직전도부(130)는 메인도체부(131)의 외부에 완충부(135)를 구비한다. 메인도체부(131)와 양극산화막 기판 베이스(120) 사이에 완충부(135)가 구비된다. 여기서 완충부(135)는 금속 또는 비금속 재질로 형성될 수 있다. 완충부(135)를 형성하는 재질로는 메인도체부(131)의 탄성률보다 낮은 탄성률을 갖는 재질인 것이 바람직하다. 일 실시예로서, 메인도체부(131)의 재질이 구리인 경우에는 완충부(135)의 재질은 솔더일 수 있다. 또는 완충부(135)는 폴리머 재질일 수 있다.
이처럼 본 발명의 바람직한 실시예에 따른 수직전도부(130)가 메인도체부(131)와 완충부(135)를 포함하여 구성됨에 따라, 메인도체부(131)가 온도 변화에 의해 열 팽창하더라도 완충부(135)가 탄성적으로 변형하므로 메인도체부(131)의 열 팽창에 따른 응력을 완충부(135)가 흡수함으로써 메인도체부(131)가 관통홀(125)의 내측벽에서 박리되는 것을 방지하고 수직전도부(130)의 상부 및/또는 하부에 위치하는 비아접속패드(181)의 박리를 방지할 수 있다.
본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)의 양극산화막 기판 베이스(120)는 적어도 하나의 표면 측에는 양극산화시 형성되어 기공홀(121)을 밀폐하는 배리어층(129)이 구비되거나, 적어도 하나의 표면 측에는 양극산화시 형성된 배리어층(129)이 제거되어 기공홀(121)이 노출되는 구조로 형성될 수 있다.
도 10a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 단면도이고, 도 10b는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도이다.
도 10a을 참조하면, 양극산화막 기판 베이스(120)는 적어도 하나의 표면 측에는 양극산화시 형성되어 기공홀(121)의 일단부를 밀폐하는 배리어층(129)이 구비되는 구조이다. 배리어층(129)의 상면에는 재배선부(150)가 형성될 수 있다. 이처럼 재배선부(150) 하부에 배리어층(129)이 구비되는 구조에 따르면, 배리어층(129)의 상부에 재배선부(150)를 형성할 때 재배선부(150)의 평탄도를 향상시킬 수 있다는 점에서 유리하게 작용할 수 있다. 이를 통해 재배선부(150)의 평탄화 공정을 생략할 수 있다. 또한 기공홀(121)이 노출되지 않는 구조이기 때문에 기공홀(121)에 미세한 파티클이 부착된 후 후속공정시 미세한 파티클이 아웃가싱되어 후속 공정에 영향을 미치는 것을 방지할 수 있다.
도 10b을 참조하면, 양극산화막 기판 베이스(120)는 표면 측에서 기공홀(121)이 노출되는 구조이다. 기공홀(121)이 노출되는 표면 상에 재배선부(150)를 형성하는 구성에 의하면, 상부로 노출된 기공홀(121)에 의해 그 상부에 형성되는 재배선부(150)의 박리를 방지하는 효과를 갖는다. 보다 구체적으로 양극산화막 기판 베이스(120)의 상부에는 재배선부(150)가 형성되는데, 재배선부(150)의 적어도 일부분이 기공홀(121) 내부로 침투되어 앵커링되므로 재배선부(150)의 박리를 보다 효과적으로 방지할 수 있다.
본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부(110)는 외부 접속 단자(190)를 포함할 수 있다. 도 11은 본 발명의 바람직한 일 실시예에 따른 양극산화막 기반 인터포저의 단면도이다. 도 11을 참조하면, 양극산화막 기판부(110)의 하부에는 수직전도부(130)와 접속하는 하부 비아접속패드(183)와, 하부 비아접속패드(183)의 하면에 형성되는 UBM(Under Bump Metallurgy, 191)과, UBM의 하면에 형성되는 솔더범프(193)가 구비된다. 하부 비아접속패드(183)는 수직전도부(130)와 동일 재질로 형성될 수 있다. UBM(191)은 하나 또는 복수의 비솔더 금속층을 포함할 수 있다. 예를 들어, UBM(191)은 구리 또는 구리 합금을 포함하는 구리 함유층을 포함할 수 있고, 또한 구리 함유층 상에 금속 캐핑층을 포함할 수 있다. 금속 캐핑층은 니켈 함유층들, 팔라듐 함유층들 및/또는 그 밖의 유사한 것 또는 이들의 다중층 들일 수 있다. 솔더 범프(193)는 Sn-Ag 합금, Sn-Ag-Cu 합금 또는 그 밖의 유사한 것으로 형성될 수 있고, 납을 함유하지 않거나 함유할 수 있다.
양극산화막 기판 베이스(120)는 파인공간부(123)를 포함할 수 있다. 파인공간부(123)는 양극산화막 기판 베이스(120)의 적어도 일부가 제거되어 형성될 수 있다. 파인공간부(123)는 양극산화막 기판 베이스(120)의 양 면 중에서 재배선부(150)가 형성되지 않는 면에 형성되는 것이 바람직하다. 후속 공정에서 양극산화막 기판 베이스(120)의 제1면에는 재배선부(150)가 형성되어 반도체 칩(10)이 실장되고 이를 뒤집은 다음 양극산화막 기판 베이스(120)의 제2면에서 외부접속단자(190)를 형성한 이후에 제2면이 상측으로 향한 상태에서 개별화 공정이 진행되기 때문에, 파인공간부(123)가 제2면에 형성된 구조가 외부접속단자(190)를 제2면에 형성하는 공정에 간섭을 덜 줄 뿐만 아니라 제2면 측에서 개별화 수단에 의한 개별화가 진행되어 보다 쉽게 절단되도록 하기 때문이다.
도 12a는 본 발명의 바람직한 일 실시예에 따른 양극산화막 기판부의 평면도이고, 도 12b는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도면이며, 도 12c는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도면이고, 도 12d는 도 12a의 A-A’라인을 따르는 단면도의 일 실시예 구조를 나타내는 도면이다.
파인공간부(123)는 양극산화막 기판 베이스(120)의 절어도 일부가 파여 형성될 수 있다. 여기서 파이는 부분이 양극산화막 기판 베이스(120)의 상, 하 수직 방향일 경우에는 홀 또는 홈의 형태로 형성되고, 파이는 부분이 기공홀(121)내에서 수평 방향일 경우에는 확공의 형태로 형성될 수 있다.
양극산화막 기판 베이스(120)는 웨이퍼 크기 및 형상에 대응되는 크기 및 형상으로 제작될 수 있다. 웨이퍼 크기 및 형상에 대응되는 크기 및 형상으로 제작된 양극산화막 기판 베이스(120)를 원판의 양극산화막 기판 베이스(120)라 칭하고, 후속 공정에서 절단되어 개별화된 것을 단위 양극산화막 기판 베이스(120)라 칭한다. 원판의 양극산화막 기판 베이스(120)가 보다 작은 크기의 단위 양극산화막 기판 베이스(120)로 절단될 때, 파인공간부(123)는 절단예정라인(DL)을 따르는 위치에 구비될 수 있다. 파인공간부(123)가 절단예정라인(DL)을 따라 양극산화막 기판 베이스(120)에 형성될 경우에는, 양극산화막 기판 베이스(120)를 절단예정라인(DL)을 따라 절단할 때에 절단이 보다 쉽게 이루지도록 한다. 이를 통해 원판의 양극산화막 기판 베이스(120)를 단위 양극산화막 기판 베이스(120)로 개별화할 때, 양극산화막 기판 베이스(120)의 파손을 방지하도록 한다.
도 12a를 참조하면, 파인공간부(123)는 절단예정라인(DL)을 따라 양극산화막 기판 베이스(120)에 형성된다. 절단예정라인(DL)을 따라 파인공간부(123)가 적어도 하나 구비될 수 있다. 이를 통해 절단예정라인(DL)을 따라 절단할 경우에 양극산화막 기판 베이스(120)가 보다 쉽게 절단되며, 절단시 버(burr) 발생을 취소화하고, 절단시 발생하는 응력이 양극산화막 기판 베이스(120)로 전달되는 것을 방지할 수 있다. 양극산화막 기판 베이스(120)는 취성 파괴가 일어나기 쉬운 재질이므로 절단예정라인(DL)을 따라 형성된 파인공간부(123)의 구성을 통해 취성 파괴의 우려를 최소화할 수 있다.
도 12b를 참조하면, 파인공간부(123)는 양극산화막 기판 베이스(120)를 상, 하로 관통하는 홀 형태로 구비될 수 있다. 도 12c를 참조하면, 파인공간부(123)는 일정 깊이만으로 파여 홈 형태로 구비될 수 있다.
한편, 도 12e를 참조하면, 파인공간부(123)는 기공홀(121)의 직경이 확경되어 형성되는 확공부(126A)로 구비될 수 있다. 금속 모재를 양극산화하면 수많은 기공홀(121)이 규칙적으로 형성되게 되는데, 이러한 기공홀(121)의 일부 영역(예를 들어 절단예정라인(DL))에 위치하는 기공홀(121)들의 기공을 확공하여 확공부(126A)를 형성한다. 이를 통해 양극산화막 기판 베이스(120)는 양극산화시 형성된 기공홀(121)의 기공이 확공된 확공부(126A)와 양극산화시 형성된 기공홀(121)의 기공을 그대로 유지하는 비확공부(126B)를 포함하여 형성된다. 확공부(126A)의 구성을 통해 양극산화막 기판 베이스(120)가 보다 쉽게 절단될 수 있다.
도 12d를 참조하면, 파인공간부(123)의 내부에는 충진재(124)가 구비될 수 있다. 도 12d에 도시된 충진재(124)는 도 12c에 도시된 파인공간부(123)의 구조에 구비되는 것으로 도시하고 있으나, 도 12b에 도시된 파인공간부(123)의 구조에 구비될 수 있다. 또한 충진재(124)는 도 12e에 도시된 확공부(126A)에도 충진될 수 있다.
충진재(124)는 금속 또는 비금속 재질로 형성될 수 있다. 충진재(124)의 재질에 따라 파인공간부(123)의 기능 내지는 양극산화막 기판 베이스(120)의 기능이 보강된다. 충진재(124)의 재질에 따라 충진재(124)는 방열 기능을 수행할 수 있고, 절단시 버(burr) 발생을 취소화할 수 있다. 또한 충진재(124)는 절단 이후 단위 양극산화막 기판 베이스(120)의 측면을 보강하는 기능을 수행할 수 있다.
충진재(124)는 양극산막 기판부(110)의 열팽창 계수를 조절하는 기능을 수행할 목적으로 채용될 수 있다. 충진재(124)가 양극산화막 기판부(110)의 열팽창 계수를 조절하여 반도체 칩(10)과의 접속부분 및/또는 패키지 기판(20)과의 접속 부분이 파손되는 것을 방지할 수 있다.
다시 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 패키지(1)는 반도체 칩(10)과 반도체 칩(10)이 실장되는 양극산화막 기반 인터포저(100)를 포함한다.
본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 양극산화막 기판부(110)와 재배선부(150)를 포함하여 구성될 수 있다. 양극산화막 기반 인터포저(100) 하부에 패키지 기판(20)이 구비되어, 양극산화막 기반 인터포저(100)가 반도체 칩(10)과 패키지 기판(30) 사이에 구비될 수 있다. 양극산화막 기반 인터포저(100)는 반도체 칩(10)과 패키지 기판(30) 사이에 게재되어 재배선의 기능 및 반도체 칩(10)과 패키지 기판(30)의 접속 결함을 방지하는 기능을 할 수 있다.
유기 재료로 이루어지고 배선 패턴이 형성된 패키지 기판(30)상에 반도체 칩(10)을 직접 탑재하고 솔더링 등을 실시함으로써 반도체 패키지(1)를 제작하는 경우, 솔더 용융 온도까지 패키지 기판(30)과 반도체 칩(10)을 가열할 필요가 있다. 이때, 유기 재료로 이루어진 패키지 기판(30)의 열 팽창률은 실리콘으로 이루어진 반도체 칩(10)의 열 팽창률과 상이하므로, 패키지 기판(30)과 반도체 칩(10) 사이의 접속부에 균열이 발생할 수 있고, 솔더링 공정의 완료 후에 패키지 기판(30)과 반도체 칩(10)이 냉각되는 경우에 반도체 칩(10)이 손상을 입을 수 있다.
하지만, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)를 반도체 칩(10)과 패키지 기판(30) 사이에 개재할 경우에는, 패키지 기판(30)과 반도체 칩(10) 간의 열 팽창률의 차이로 인한 전술한 문제점을 해결할 수 있게 된다. 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 실리콘 재질의 반도체 칩(10)과 유기 재질의 패키지 기판(30) 사이의 열 팽창률을 가지기 때문에 양자 간의 열 팽창률의 차이로 인해 발생된 응력을 완화할 수 있게 된다. 이를 통해 패키지 기판(30)과 반도체 칩(10) 사이의 접속부에 균열이 발생하거나, 솔더링 공정의 완료 후에 패키지 기판(30)과 반도체 칩(10)이 냉각되는 경우에 반도체 칩(10)이 손상되는 것을 방지할 수 있다.
한편, 기존 실리콘 기반 인터포저와 글라스 기반 인터포저는 실리콘(Silicon) 또는 글라스(Glass)를 베이스 물질로 하는 것인 반면에, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 양극산화막을 베이스 물질로 한다는 점에서 구성상의 차이가 있다. 위와 같이 베이스 물질에 관한 기본적인 구성상의 차이로 인하여 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는, 기존의 인터포저와 달리, 다음과 같은 장점을 가지게 된다.
첫째, 양극산화막 기판 베이스(120)는 그 자체로 절연성을 지니고 있으므로, 실리콘 기반 인터포저에서 필요한 절연막 및 확산방지막 등의 박막 공정이 필요 없다. 또한 한 번의 에칭 공정을 통해 수많은 관통홀(125)을 한 번에 형성한다는 점에서 글라스 기반 인터포저에서 필요한 고가의 레이저 설비가 필요하지 않게 된다.
둘째, 양극산화막 기판 베이스(120)에 형성되는 관통홀(125)는 그 내측벽이 수직한 형상을 가지며, 관통홀(125)의 형상에도 제약이 없다. 실리콘 기반 인터포저의 경우 수직한 비아홀을 형성하기 위해서는 고가의 건식 식각장비를 이용해야 하는데 이 경우 제조단가가 상승할 뿐만 아니라 제조시간이 오래 걸리는 문제가 발생하고, 레이저를 이용할 경우에는 비아홀의 형상에 제약이 따른다.
셋째, 실리콘 기반 인터포저 또는 글라스 기반 인터포저와는 다르게, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 수직전도부(130)들 사이 영역에 수 nm 내지 수백 nm의 직경을 가지는 수많은 기공홀(121)들이 존재하는 구성을 가진다. 수직전도부(130)들 사이의 수많은 기공홀(121)들은 수직전도부(130)의 온도 변화에 따른 수평적인 열 전달을 차단하는 기능을 수행한다. 수많은 기공홀(121)들은 수많은 공기 기둥을 갖는 기능을 발휘하여 양극산화막 기판 베이스(120)에서 수평 방향으로의 열 전달을 차단하게 된다. 인터포저 상에는 복수개의 반도체 칩이 실장될 수 있는데, 실리콘 기반 인터포저의 경우에는 비아 도체의 온도 변화에 따른 열이 주변의 비아 도체 들에도 전달되기 때문에 비아 도체들을 5㎛이상으로 이격시켜야만 한다. 하지만, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저는 수직전도부(130)에서 발생한 열이 주변의 수직전도부(130)로 전달되는 것이 차단됨에 따라 수직전도부(130)들을 미세 피치 간격으로 배치할 수 있게 되고 그 결과 반도체 칩의 미세화에 보다 효과적으로 대응할 수 있게 된다. 이처럼 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 반도체 칩의 집적도를 향상시킬 수 있고, 주변 열의 전달을 최소화하여 반도체 칩(10)의 전기적 특성 및 신뢰성을 향상시킬 수 있게 된다.
넷째, 실리콘 기반 인터포저 또는 글라스 기반 인터포저와는 다르게, 수직전도부(130)들 사이의 수많은 기공홀(121) 구성을 통해 수직전도부(130)간에 발생하는 기생 커패시터에 의한 커패시티브 커플링(capacitive coupling) 성분을 낮춤으로써 수직전도부(130)의 안정적인 신호 전달이 가능하게 한다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 양극산화막 기반 인터포저(100)는 기존의 실리콘 기반 인터포저 또는 글라스 기반 인터포저의 문제점을 해소하고 제조 비용을 현저히 낮출 수 있으며, 기존의 실리콘 또는 글라스 재질에서는 달성하는데 한계가 있는, 안정적인 신호전달 및 반도체 칩의 미세화가 가능한 효과를 발휘하게 된다.
도 13 내지 도 25는 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다. 이하에서는 도 13 내지 도 25를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 패키지(1)이 제조과정을 살펴본다.
양극산화막 기판 베이스(120)는 알루미늄 또는 알루미늄 합금의 모재 금속을 구비하여 양극 산화하는 과정을 통해 제작된다. 다공층(128)에 포함되는 기공홀(121)의 직경은 수 ㎚이상 ~ 수백 ㎚이하로 형성된다. 도 10 a 및 도 10b를 참조하여 설명한 바와 같이 양극산화 공정을 통해 제작된 양극산화막 기판 베이스(120)는 적어도 하나의 표면 측에는 양극산화시 형성되어 기공홀(121)의 일단부를 밀폐하는 배리어층(129)이 구비되거나, 적어도 하나의 표면 측에는 양극산화시 형성된 배리어층(129)이 제거되어 기공홀(121)의 양 단부가 노출되는 구조로 형성될 수 있다.
도 14를 참조하면, 양극산화막 기판 베이스(120)에 기공홀(121)과는 별도로 기공홀(121)의 폭보다 더 큰 폭을 갖는 관통홀(125)을 형성한다.
관통홀(125)은 수 ㎛이상 ~ 수십 ㎛이하의 폭으로 형성될 수 있다. 관통홀(125)은 한번의 에칭 공정으로 다수(예를 들어, 수만 내지는 수백만개)의 관통홀(125)을 한꺼번에 형성할 수 있으므로 한 번에 하나의 비아홀을 형성하는 종래기술 대비 생산속도 및 제조원가 측면에서 유리하다. 또한, 에칭 공정을 이용하여 관통홀(125)을 형성하기 때문에 관통홀(125)의 형상에는 제약이 없고 양극산화막이 에칭 용액과 반응하여 형성되는 관통홀(125)의 내측벽은 수직한 내벽을 형성하게 된다. 수직한 내측벽을 가지는 관통홀(125)의 내부에 도전성 재료가 충진되어 수직전도부(130)을 이루게 되므로, 수직한 형상을 이루지 못하는 비아 도체에 비해 원활한 전기흐름 측면에서 유리하다. 관통홀(125)은 양극산화막 기판 베이스(120) 상면에 포토레지스트를 형성하고 이를 패터닝하여 개구영역을 형성한 다음 개구영역을 통해 에칭 용액을 흘려보냄으로써 형성될 수 있다. 따라서 패터닝된 개구영역의 형상과 대응되는 형상으로 관통홀(125)의 단면 형상이 제작된다. 관통홀(125)의 단면 형상은 도 3a 및 도 3b에 도시된 바와 같이 원형 형상 뿐만 아니라 다각형 형상으로 제작될 수 있다.
또한 양극산화막 기판 베이스(120)에는 파인공간부(123)를 형성할 수 있다. 파인공간부(123)는 후속 공정의 절단예정라인(DL)을 따라 형성될 수 있다. 도 12를 참조하여 설명한 바와 같이, 파인공간부(123)는 양극산화막 기판 베이스(120)의 절어도 일부가 파여 형성될 수 있으며, 파이는 부분이 양극산화막 기판 베이스(120)의 상, 하 수직 방향일 경우에는 홀 또는 홈의 형태로 형성되고 파이는 부분이 기공홀(121)내에서 수평 방향일 경우에는 확공의 형태로 형성될 수 있다.
원판의 양극산화막 기판 베이스(120)가 보다 작은 크기의 단위 양극산화막 기판 베이스(120)로 절단될 때, 파인공간부(123)는 절단예정라인(DL)을 따르는 위치에 구비될 수 있다. 파인공간부(123)가 절단예정라인(DL)을 따라 양극산화막 기판 베이스(120)에 형성될 경우에는, 양극산화막 기판 베이스(120)를 절단예정라인(DL)을 따라 절단할 때에 절단이 보다 쉽게 이루지도록 한다. 이를 통해 원판의 양극산화막 기판 베이스(120)를 단위 양극산화막 기판 베이스(120)로 개별화할 때, 양극산화막 기판 베이스(120)의 파손을 방지하도록 한다.
도 15및 도 16을 참조하면, 양극산화막 기판 베이스(120)의 관통홀(125)에 도전성 재료를 충진하여 수직전도부(130)를 형성한다.
여기서 도전성 재료는 구리, 텅스텐, 알루미늄, 금, 은, 몰리브덴, 탄탈륨, 솔더, 인듐 또는 이들의 합금을 포함하며, 바람직하게는 전기전도도가 우수한 구리 또는 구리 합금인 것이 바람직하다. 도전성 재료를 관통홀(125)에 충진하는 방법으로는 전기도금방법, 무전해 도금 방법 또는 선택적 증착방법이 있다. 바람직하게는 전기도금방법에 의해 관통홀(125) 내부에 도전성 재료가 충진될 수 있다. 양극산화막 기판 베이스(120)의 하부에 금속 시드 기판을 재치한 후 이를 이용하여 전기도금을 실시하면 수직전도부(130)가 하부 시드 기판 상에서 상부 방향으로 일 방향 성장하기 때문에 수직전도부(130)의 내부에 공극이 없는 상태로 수직전도부(130)가 형성될 수 있다.
수직전도부(130)의 단면 형상은, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 원형 형상 뿐만 아니라 다각형 형상으로 제작될 수 있다. 또한 수직전도부(130)는, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 하나의 비아접속패드(181)에 여러 개의 수직전도부(130)가 동시에 접속되도록 형성될 수 있다. 또한 수직전도부(130)를 형성한 이후에, 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 수직전도부(130)의 주변으로 여유공간부(127)가 형성되도록 추가 에칭 공정을 수행할 수 있다. 한편 도 7 내지 도 9를 참조하여 설명한 바와 같이, 수직전도부(130)는 메인도체부(131)와 완충부(135)로 구성될 수 있다.
관통홀(125)에 도전성 재료를 충진할 때에, 파인공간부(123)에도 관통홀(125)에 충진되는 도전성 재료와 동일한 재료가 충진될 수 있다. 또는 관통홀(125)에 충진되는 재료와 다른 재료가 충진될 수 있다. 이와는 다르게 파인공간부(123)는 내부에 별도의 재료가 충진되지 않을 수 있다.
도 17을 참조하면, 양극산화막 기판 베이스(120)의 하부에는 지지기판(140)이 구비되어 양극산화막 기판부(110)를 형성한다.
지지기판(140)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있으며, 후속 공정을 수행하는 동안 양극산화막 기판 베이스(120)의 강성을 보강하는 기능을 수행하여 양극산화막 기판 베이스(120)의 운반 및/또는 취급을 용이하게 한다. 지지기판(140)은 접착층에 의해 양극산화막 기판 베이스(120)에 부착될 수 있다. 접착층은 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
한편, 지지기판(140)이 도 17에 도시된 단계에서 구비되는 것으로 설명하였으나, 그 이전 단계에서 구비될 수 있다. 도 26을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 방법은, 모재 금속(m)을 준비하는 단계(도 26(a)), 모재 금속(m)을 양극산화하여 모재 금속(m) 상에 양극산화막 기판 베이스(120)를 형성하는 단계(도 26(b)), 양극산화막 기판 베이스(120)의 상면에 지지기판(140)를 구비하여 지지기판(140)과 모재 금속(m) 사이에 양극산화막 기판 베이스(120)가 위치하도록 하는 단계(도 26(c)), 모재 금속(m)만을 선택적으로 제거하는 단계(도 26(d)), 양극산화막 기판 베이스(120)에 관통홀(125)을 형성하는 단계(도 26(e)), 양극산화막 기판 베이스(120)의 관통홀(125)에 도전성 재료를 충진하여 수직전도부(130)를 형성하는 단계(도 26(f))를 포함한다. 양극산화막 기판 베이스(120)는 수십 ㎛에서 수백 ㎛의 두께로 형성되기 때문에 양극산화막 기판 베이스(120)만을 따로 떼어내어 취급할 경우에는 취성파괴가 쉽게 일어날 수 있다. 따라서 양극산화막 기판 베이스(120)에 관통홀(125)을 형성하기 이전 공정에서 부터 양극산화막 기판 베이스(120)의 일면에 지지기판(140)이 구비되어 양극산화막 기판 베이스(120)의 취급성을 향상시킬 필요가 있게 된다. 본 발명의 바람직한 일 실시예에 따르면, 도 26에 도시된 바와 같이, 양극산화시 사용된 금속 모재(m)를 제거하는 단계 이전에 양극산화막 기판 베이스(120)에 지지기판(140)이 구비될 수 있다. 또한 도 13 내지 도 15에 도시된 양극산화막 기판 베이스(120)에 지지기판(140)이 구비될 수 있다.
도 18 내지 도 25를 참조하여 설명하는 이후의 제작단계는 도 26 (f)를 기준으로 후속 공정이 진행될 수 있고, 도 17을 기준으로 후속 공정이 진행될 수 있다.
도 18을 참조하면, 양극산화막 기판 베이스(120)의 일면에 재배선부(150)를 형성한다. 다만 도 18에 도시된 바와는 다르게, 재배선부(150)는 양극산화막 기판 베이스(120)의 양면에 구비될 수도 있다.
재배선부(150)는 절연층(160)과 배선패턴(170)을 포함한다. 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물과, PSG, BPSG, FSG, SiOxCy, 스핀-온-글라스, 스핀-온-폴리머(Spin-On-Polymer)와 같은 로우-K 유전체 재료, 실리콘 탄소 재료, 이들의 화합물, 이들의 혼합물, 이들의 조합 등을 포함할 수도 있다. 절연층(160)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은 공지된 임의의 적절한 방법에 의해 형성될 수도 있다. 배선패턴(170)은 예를 들어 포토리소그래피 기술을 사용하여 절연층(160) 상에 포토레지스트 층을 형성하고 패터닝하여 배선패턴(170)이 될 절연층(160)의 부분을 노출시킴으로써 절연층(160)에 형성될 수도 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는, 절연층(160)의 노출된 부분에 대응하는 절연층(160)에 리세스 및/또는 개구부를 생성하는데 사용될 수도 있다. 리세스 및/또는 개구부는 확산 배리어 층(미도시)으로 라이닝되고 도전성 재료로 충전되어 배선패턴(170)을 구성할 수 있다. 확산 배리어 층은 ALD 등에 의해 형성된, TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수도 있으며, 배선패턴(170)을 구성하는 도전성 재료는, CVD, PVD 등에 의해 형성된, 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수도 있다. 절연층(160) 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예를 들어 CMP를 사용함으로써 제거될 수도 있다.
도 19를 참조하면, 양극산화막 기반 인터포저(100) 상에 반도체 칩(10)을 실장한다.
반도체 칩(10)은 복수개가 실장될 수 있으며, 제1반도체 칩(10(a))은 마이크로프로세서(CPU 및 GPU와 같은)일 수 있고, 제2반도체 칩(10(b))은 메모리(DRAM, HMC(Hybrid Memory Cube), MRAM(Magnetic RAM), PCM(Phase-Change Memory), ReRAM(Resistive RAM), FeRAM(강유전성 RAM) 및 플래쉬 메모리(NAND flash))들이 다단으로 적층되어 TSV를 통해 서로 연결된 스택 칩일 수 있다. 또한 제3반도체 칩(10(c))은 로직 LSI(ASIC, FPGA 및 ASSP과 같은)일 수 있다. 반도체 칩(10)들을 양극산화막 기반 인터포저(100)의 재배선부(150)에 부착하기 위해 고온 공정이 필요할 수 있다. 고온 공정과정에서 수직전도부(130) 역시 온도변화를 거치게 되는데, 수많은 기공홀(121)들이 수직전도부(130)들 간의 열 전달을 차단하여 수직전도부(130)의 열 팽창에 의한 재배선부(150)의 박리 현상을 최소화할 수 있게 된다.
도 20을 참조하면, 반도체 칩(10)을 밀봉하는 제1몰딩재(31)를 형성한다.
제1몰딩재(31)는 폴리머 재료를 포할 수 있다. 일부 실시예에서, 제1몰딩재(31)는 몰딩 컴파운드 층일 수 있다. 몰딩 컴파운드 층은 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함할 수 있다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다. 이후 화학적 기계적 연마(CMP)에 의하여 제1몰딩재(31)의 일부를 제거하여 반도체 칩(10)의 상면이 노출될 수 있다.
양극산화막 기판 베이스(120)를 웨이퍼 크기 및 형상과 동일한 크기 및 형상으로 제작한 경우에는, 웨이퍼 레벨 패키징이 가능하다.
도 21을 참조하면, 도 20을 참조하여 설명한 공정이 완료된 이후에 후속공정을 위해 뒤집힐 수 있다. 이 경우, 반도체 칩(10)은 제1몰딩재(31)에 의해 보호됨과 동시에 제1몰딩재(31)가 양극산화막 기반 인터포저(100)를 지지하는 기능을 수행한다.
도 22를 참조하면, 지지기판(140)을 제거하고, 지지기판(140)이 제거된 위치에 외부 접속단자(190)를 형성한다.
지지기판(140)을 제거하면 양극산화막 기판부(110)의 수직전도부(130)가 노출이 되고, 노출된 수직전도부(130)는 외부접속단자(190)를 형성함에 있어 얼라인을 위해 사용될 수 있다. 양극산화막 기판부(110)의 수직전도부(130)는 일면에서 형성되는 재배선부(150)를 위해 얼라인 마크로서 기능함과 동시에 타면에서 형성되는 외부접속단자(190)를 위한 얼라인 마크로서 기능함으로써 정렬마크를 형성하기 위한 별도의 공정이 필요 없고 수직전도부(130)를 기준으로 일면 및 타면의 정렬이 이루어지기 때문에 정렬오차를 최소화할 수 있다. 여기서 수직전도부(130)는 재배선부(150)의 배선패턴(170)가 전기적으로 연결되는 기능성 수직전도부(130)와, 재배선부(150)의 배선패턴(170)가 전기적으로 연결되지 않는 더미성 수직전도부(130)를 포함하여 구성될 수 있다. 더미성 수직전도부(130)는 얼라인 마크로서 기능하며, 비젼카메라로 인식되기 용이한 배열로 복수 개 구비될 수 있다. 또한 더미성 수직전도부(130)는 배선패턴(170)과는 전기적으로 연결되지 않기 때문에, 반도체 칩(10)의 열방출 목적으로 이용될 수 있다. 더미성 수직전도부(130)는 앞서 설명한 수직전도부(130)의 구성과 동일한 구성으로 제작될 수 있다.
한편, 외부접속단자(190)는, 도 11을 참조하여 설명한 바와 같이, 수직전도부(130)와 접속하는 하부 비아접속패드(183)과, 하부 비아접속패드(183)의 하면에 형성되는 UBM(191)과, UBM의 하면에 형성되는 솔더범프(193)가 구비될 수 있다.
도 23을 참조하면, 절단예정라인(DL)을 따라 절단하여 개별화된 반도체 패키지(1)를 제작한다. 도 23에는 도시되지 않았지만, 양극산화막 기판 베이스(120)의 적어도 일면에는 파인공간부(123)가 미리 형성되어 있을 수 있으며, 이를 통해 양극산화막 재질의 양극산화막 기판 베이스(120)를 보다 쉽고 완벽하게 개별화할 수 있다.
도 24를 참조하면, 양극산화막 기반 인터포저(100) 상에 반도체 칩(10)이 실장되어 몰딩된 것을 패키지 기판(20)에 실장한다. 이후 도 25를 참조하면, 제2몰딩재(33)로 몰딩함으로써 반도체 패키지(1)가 완성이 된다.
전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
10:반도체 칩 20:패키지 기판
100:양극산화막 기반 인터포저 110:양극산화막 기판부
120:양극산화막 기판 베이스 130:수직전도부
140:지지기판 150:재배선부
160:절연층 170:배선패턴
190:외부접속단자

Claims (18)

  1. 반도체 칩; 및
    상기 반도체 칩이 실장되는 양극산화막 기반 인터포저를 포함하며,
    상기 양극산화막 기반 인터포저는, 양극산화막으로 이루어지며 내부에 수직전도부를 구비하는 양극산화막 기판부를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 양극산화막 기판 인터포저는,
    상기 양극산화막 기판부의 적어도 일면에 구비된 재배선부를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 양극산화막 기반 인터포저 하부에 패키지 기판이 구비되어,
    상기 양극산화막 기반 인터포저가 상기 반도체 칩과 상기 패키지 기판 사이에 구비되는 반도체 패키지.
  4. 양극산화막 재질의 양극산화막 기판 베이스 내부에 수직전도부를 구비하는 양극산화막 기판부; 및
    상기 양극산화막 기판부의 적어도 일면에 구비된 재배선부를 포함하는 양극산화막 기반 인터포저.
  5. 양극산화막 재질의 양극산화막 기판 베이스; 및
    상기 양극산화막 기판 베이스 내부에 구비되는 수직전도부를 포함하는 양극산화막 기판부.
  6. 제5항에 있어서,
    상기 양극산화막 기판 베이스의 적어도 일면에 구비되는 지지기판을 포함하는 양극산화막 기판부.
  7. 제5에 있어서,
    상기 수직전도부는, 상기 양극산화시 형성된 기공홀의 폭보다 더 큰 폭을 갖도록 상기 양극산화막을 에칭하여 형성된 관통홀에 구비되는 양극산화막 기판부.
  8. 제5항에 있어서,
    상기 수직전도부는, 상기 양극산화시 형성된 기공홀에 구비되는 양극산화막 기판부.
  9. 제7항에 있어서,
    상기 관통홀과 상기 수직전도부 사이에 형성된 여유공간부를 포함하는 양극산화막 기판부.
  10. 제5에 있어서,
    상기 수직전도부는,
    메인도체부와 상기 메인도체부와 접하는 완충부를 포함하는 양극산화막 기판부.
  11. 제5항에 있어서,
    상기 수직전도부와 접하여 상기 양극산화막 기판 베이스 상에 형성된 비아접속패드를 포함하되,
    하나의 상기 비아접속패드에 복수의 상기 수직전도부가 연결되는 양극산화막 기판부.
  12. 제5항에 있어서,
    상기 양극산화막의 적어도 일부가 제거되어 형성된 파인공간부를 포함하는 양극산화막 기판부.
  13. 모재 금속을 양극산화한 후 상기 모재 금속을 제거하여 형성되는 양극산화막으로 이루어지고, 상기 양극산화시 형성된 기공홀의 폭보다 더 큰 폭을 갖도록 상기 양극산화막을 에칭하여 형성된 관통홀을 포함하는 양극산화막 기판 베이스.
  14. 제13항에 있어서,
    상기 양극산화막의 적어도 일부가 제거되어 형성된 파인공간부를 포함하는 양극산화막 기판 베이스.
  15. 제13항에 있어서,
    상기 관통홀은 다각형의 단면으로 형성되는 양극산화막 기판 베이스.
  16. 제13항에 있어서,
    적어도 하나의 표면 측에 상기 양극산화시 형성되어 상기 기공홀의 일단부를 밀폐하는 배리어층이 구비된 양극산화막 기판 베이스.
  17. 제13항에 있어서,
    적어도 하나의 표면 측에 상기 양극산화시 형성된 배리어층이 제거되어 상기 기공홀의 밀폐 단부가 노출되는 양극산화막 기판 베이스.
  18. 제13항에 있어서,
    상기 양극산화막 기판 베이스의 적어도 일면에 구비되는 지지기판을 포함하는 양극산화막 기판 베이스.


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