TWI380398B - Methods of forming covered voids in a semiconductor substrate - Google Patents

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Description

1380398 九、發明說明： 【發明所屬之技術領域】 本文中所揭示之實施例係關於形成半導體基板中一或多 個經覆蓋空隙之方法、形成場效電晶體之方法形成絕緣 體上半導體基板之方法、形成包含二氧化矽之跨距的方 法、形成電磁輻射體及導管之方法、形成成像器系統之方 法、形成奈米微流管道之方法、螢光測定方法冷卻半導 體裝置之方法及積體電路。 【先前技術】 在半導體裝置製造中之一持續目標係在保持個別裝置之 完整性及所要之效能特徵的同時使該等裝置更小且定位得 彼此更接近。&目標導致發展並改良各種半導體構造，例 如包括凹入存取裝置（RAD)、絕緣體上半導體構造、部分 及/或偽絕緣體上半導體構造、翅狀場效電晶體（FinFET)及 其他構造。可將此等半導體構造用於（例如）供用於動態隨 機存取記憶體（DRAM)、NOR、NAND、FLASHK憶體及 浮體記憶體以及其他半導體裝置及電路t之邏輯、記憶體 或其他電路t。亦已將半導體裝置製造應用於各種微觀結 構之發展。舉例而f，此等包括以半導體材料製造之光波 導的發展及微機電系統（MEMS)之發展。 在製造期間，可形成電路或微觀結構而具有形成於其中 之空隙。此等空隙可在隨後之處理期間全部或部分填充有 一或多種材料、保持為空或被排空，且可將任何剩餘空隙 用於各種目的。無論如何，形成所要空隙可為達成空隙之 128438.doc 1380398 所要位置及大小之一挑戰。 分析科學之一持續目標係發展用於快速分離及/或特徵 化材料之工具及方法。舉例而言，存在發展用於快速分離 及/或特徵化生物材料（諸如核苷酸序列及胺基酸序列）之工 具的一持續目標。對發展適合用於分離及/或特徵化材料 之微觀結構感興趣，但仍需要用於製造及使用此等微觀結 構之經改良方法。 【實施方式】
最初描述形成半導體基板中一或多個經覆蓋空 丨牙、乃法 的實例實施例。在此文獻之上下文中，界定術語"半導體 基板"或"半導電基板"以意謂任何包含半導電材料之構 造，半導電材料包括（但不限於）塊狀半導電材料（諸如半導 電晶圓（單獨或在包含其他材料之裝配件中）)及半導電材料 層（單獨或在包含其他材料之裝配件中）。術語"基板"係指 代任何支樓結構，包括（但不限於）上文所描述之半導電基
板。*亥（等）經覆蓋空隙可隨後完全或部分填充有一或多種 體液體及/或氣體材料。一或多個剩餘空隙可排空其 中之空氣。此外，可在所製造之最終構造中存在一經覆蓋 ，隙’-空隙可被部分地填充，或—空隙可被完全填充使 ^在所製造之最終構造中不存在空隙部分。此外且無論如 可’該或該等經覆蓋空隙可全部或部分地形成於半導體基 =之半導電材料内或被完全收納於半導體基板之 體材料的外部。 牛學 最初參看圖1及圖2,大體上用參考數字H)來指示一半導 128438.doc 1380398 體基板之一部分❶在一實施例中，可將基板部分10看作包 含一第一材料12、一第二材料14及一第三材料16。在一實 施例中’第一材料12包含半導體材料》舉例而言且僅以實 例說明之’材料12可包含以下中之一或多者、基本上由以 下中之一或多者組成或由以下中之一或多者組成：Si、
Ge、Ga、Ga/Al、Si/Ge、Ga/As、SiC及 Ga/Al/N，且可為 單晶、多晶或非晶的。舉例而言，半導電材料丨2可包含元 素形式矽，例如’單晶矽（諸如塊狀晶圓之塊狀單晶矽）。 在一實施例中，基板12包含一含單晶基板，該含單晶基板 包含如所示之<1〇〇>平面方向（圖i)。 第二材料14形成於第一材料12上，且在組成上完全或部 分不同於第一材料12。第二材料14可為絕緣、導電或半導 電材料中之一或多者。實例半導電材料包括上文針對第一 基板材料12所描述之彼等半導電材料。實例導電材料包括 任何導電金屬、導電金屬之合金或任何合適之導電金屬化 合物》實例絕緣材料包括二氧化矽或氮化矽中之至少一 者。第二材料14之一實例厚度範圍係自約丨，5〇〇埃至約 3,0〇〇 埃。 ' 第三材料16被收納於第二材料14上，且在組成上完全或 部分不同於第二材料14。材料16之一實例厚度範圍：自約 ⑽埃至約_埃。第三材料16可在組成上與第一材料_ 同或不同。無論如何，實例第三材料包括：元素形式矽， 包括（例如）元素形式非晶錢/或單晶石夕；及元素形式W、 几素形式Ti、料物、元㈣式〜以及㈣^之―組合中 128438.doc 1380398 的任何-或多纟。在—些實施例中，可將材料16看作一在 組成上不同於第二材料14之"磊晶種子材料'在此文獻之 上下文中’^晶種子材料"係—將作為—具有與該蟲晶種 子材料相組成之材料的蟲日曰曰±長的種子的材 料’在下文之實例中描述了某—實例蟲晶生長。遙晶種子 材料自身可&已或可能未被蟲晶生長。在—些實施例中， 可將材料16看作-在組成上不同於第二材料14之"種子材
料"（未在前加"磊晶"）。
種子材 料’，（未在前加，，磊晶”）係一將促進一與該種子材料具有相同 或不同組成之材料之生長的材料。在一實施例中可將半 導體基板1〇看作包含或界定某一平均最外整體表面Η，該 表面15可能為或可能並非大體上平面。 歹有圖3及圖
u 1丨…久矛一何料14 到達第一材料12之複數個開口 17、18及19。在一實施 中，可將此看作形成或提供基板突出物20、21、22及= 在一實施例中’可將此等突出物中之任何兩個緊鄰的突 物看作組成一對包含第二材料14之突出物，該第二材料 自或相對於第-材料12而向上突出，且其包含突出物側 24。與立即終止於第一材料12之最外表面處不同，當然 可形成開口 17、18及19以延伸至第一材料12(未圖示^中\ 此僅k供在半導體基板上提供經曝露之不同第一材料 第二材料的一實例實施例’其中該第二材料包含相對： 第一材料向上突出之一對突出物且包含在所描繪之實例 包含—開口之壁的側壁。在第二材料突出物之頂上提2 128438.doc -9· 經曝露之第：Γ鉍粗 ^ 。 '。在一實施例中，可藉由任何合適之钱 j或其他技術（且不管是現有的還是尚待發展的技術）來形 、複數個此等開σ β在圖3及圖4之實例中，提供開口 17、 8及19以包含大體平行於平均最外整體表面15而延伸之細 毒槽I實施例中，溝槽17、1 8及19可包含平行於 1 〇〇>平面方向而延伸之含單晶材料基底26。 參丨看圖5及圖6,已自經曝露之第一材料匕選擇性地生長 鲁（至乂相對於第二材料）及自經曝露之第三材料16選擇性地 (至夕相對於第：材料）生長額外第-材料13以有效地橋接 跨越第二材料突出物之各別對從而在各別突出物對之間形 成經覆盍空隙28。在此文獻之上下文中，選擇性生長界定 一生長速率，就至少約1〇〇埃之生長而言，與所有其他不 同組成的曝露材料相比或至少與某一其他不同組成的曝露 材料（該經選擇性生長之材料被與之相比較）相比較，該生 長逮率至少為2:1 ^僅以實例說明之，選擇性生長可為導 • 電材料或半導電材料之選擇性生長《在一實施例中，選擇 性生長並不自至少大部分第二材料侧壁24生長可偵測之第 一材料1 3。在實例圖5及圖6實施例中，基本上不自側壁μ 生長額外第一材料13,其中僅由於材料13自第一材料以及 其自身之向上生長以及材料13自第三材料16及其自身之向 下生長而發生在開口 17、18及19内側壁24之部分由材料13 覆蓋由於材料12及13各自為第一材料，所以將開口 I?、 18及19内之材料12的以前之基底26展示為虛線。可能看得 出或可能看不出材料12及13之此界面。在一實施例中，選 128438.doc -10- 1380398 擇性生長相對於第二材料之選擇率至少為10:1，且在一實 施例中至少為100:1。在一實施例令，第一材料之選擇性 生長係至少為100埃且達成相對於第二材料之至少為 的選擇率》 在實她例中，選擇性生長包含包含磊晶石夕之生長。舉 例而言且僅以實例說明之，自實例單晶矽材料丨2選擇性生 長磊晶矽且其中第三材料16包含單晶矽及/或元素形式w、 元素形式Ti或矽化物中之任何一或多者的方式包括在850 籲。C之溫度下及在40 Tc)rr之壓力下使用二氯㈣、氯化氯及 氫進行化學氣相沈積。在一實施例中，選擇性生長包含生 長几素形式W或矽化物中之任何一或多者。舉例而言，在 第三材料16包含元素形式矽的情況下，可藉由在35〇£)(：及 20 mT〇rr下將WF6及矽烷用作前驅體進行化學氣相沈積（其 他方面如美國.專利第5,043,299號中所描述）而自材料16選 擇性生長元素形式W,且來選擇性生長元素形式w。舉例 • 而s，在第三材料16包含元素形式矽的情況下，可藉由電 漿增強化學氣相沈積（包括在自約55〇(>c至約68〇。匚之溫度 下 '在約5 Torr至約8 Torr之壓力下（具有或不具有電漿）使 四氯化鈦及氫同時流至基板）而自材料丨6選擇性生長矽化 欽。 在一實施例中，選擇性生長包含包含多晶矽之生長。 在，、中第一材料包含單晶元素形式矽（包含一平面 方向）的實施例中，第三材料包含元素形式單晶矽（包含 平行於第一材料之<1〇〇>平面方向的<1〇〇>平面方向）。 128438.doc 無論如何，左甘 <100>平面帛·'材料包含單晶元素形式矽(包含— 向）的—實施例中，蝕刻開口（其可包括 以具有平行於此、平面方向而延伸之側面。…槽) 實施例中，—種形成半導體基板中經 法包含形成-對自半導體基板向上突出之m = 例說明之，突出物2。、21、22及23中之任何兩個鄰=: ，均可構成此等突出物之—實例對。在該對突出物之頂上 提供元素形切。舉例而言，材料/層16可包含任何元素 形式矽。相對於突出物侧壁之至少若干部分而自元素形式 石夕選擇性生長-包含多晶⑦之材料以有效橋接跨越一對開 口從而在該對突出物之間形成一經覆蓋空隙。在一實施例 中，氧化至少一些經選擇性生長之包含多晶矽之材料以在 經覆蓋空隙之頂上形成一包含二氧化矽之橋。在一實施例 中’氧化所有此材料。 在一實施例中，藉由沈積非晶矽並將其退火為多晶而形 成元素形式矽，且自其進行包含多晶矽之材料的選擇性生 長。舉例而言，圖103描繪了基板900之一顯微照片，該基 板900包含單晶矽902、二氧化矽突出物9〇4及非晶矽9〇6。 其係藉由在二氧化矽上、在單晶矽基板9〇2上沈積非晶石夕 而形成。蝕刻非晶矽及二氧化矽以形成其上具有非晶石夕 906之突出物904，其中溝槽908形成於該等突出物之間。 參看圖104 ’使其在約625 C之溫度下退火而使非晶石夕變為 多晶的。在約850C之溫度下及約40 Torr之壓力下將Η]、 HC1及SiHzCh用作前驅體而自其生長多晶矽91〇。 128438.doc •12· 工380398 實施例中，種形成半導體基板中一 :法包含形成-對自半導體基板向上突出之突出物丄 出：Γ月之出物2°、21、22及23中之任何兩個鄰近突 可構成此等突出物之一實例對。在該對突出物之頂 素=素形式，舉例而言，材料/層16可包含任何元 , 相對於大出物側壁之至少若干部分而自元素形 ’、矽選擇性生長疋素形式w或矽化物中之至少一者以有 橋接跨越該對突出物從而在 办 /耵犬出物之間形成一經覆蓋 :隙。僅以實例說明之且關於上文所描述之實施例，經覆 盍空隙28中之任-者均構成此等經覆蓋空隙之實例。 、在實施例t，-種形成半導體基板中複數個經覆蓋介 隙之方法包括將絕緣材料沈積於含元素形切材料上。: 以實例說明之’上文所描述之實施例中之材： 匕3，、上沈積有絕緣材料14之含元素形式矽材料。將 非晶石夕沈積於該絕緣材料上。舉例而言，關於上文所 之實施例，材料/層16可包含沈積於絕緣材料14上之^曰 石夕。相對於絕緣材料而自該含元素形式石夕之材料及 曰曰曰 石夕選擇性生長-包含元素形切之材料以有效橋接跨越: 複數個開口從而覆蓋該複數個開σ。舉例而言，關於上文 所描述之實施例，材料13構成__已被如此選擇性生長 例性包含元素形式妙之材料。 在-實施例t ’-種形成半導體基板中複數個經覆蓋* 隙之方法包含將絕緣材料沈積於—第—含元切切材/: 上。在該絕緣材料上形成一第二含元素形式石夕材料上。钱 128438.doc -13-
刻穿過第二含元㈣切㈣及絕緣材料㈣達第— A ㈣料的複數個開口。自第—含元素形式”:： Γ第：第：包含疋素形式梦之材料。相對於絕緣材科而 自弟二含元素形式矽材料選擇性生長一第二包含元 梦之材料以有效橋接跨越複數個開σ從而覆蓋該複數個: 口。當然，可構想關於任何其他所揭示之實施例的任何： 他上文及下文屬性。 ν、 、在-實施例中，一種形成半導體基板中複數個經覆蓋空 隙之方法包含將絕緣材料沈積於—第—含元素形式石夕材料 上。在絕緣材料上形成一非晶含元素形式矽材料。蝕刻穿 過非晶含元㈣式料料及絕緣材料而達到含元素形式石夕 材料的複數個開σ 1火非晶含元素形切材料以有效形 =多晶含石夕材料。自含S素形切材料蠢晶生長-第一包 含元素形式矽之材料，同時相對於絕緣材料而自多晶含矽 材料選擇性生長-包含多晶石夕之材料以有效橋接跨越複數 個開口從而覆蓋該複數個開口。當然，可構想關於任何其 他所揭示之實施例的任何其他上文及下文屬性。 參看圖7及圖8，每一經覆蓋溝槽28(圖7及圖8中未標明） 之至少大部分已填充有一或多種導電材料30，藉此（例如） 不再存在空隙（因為已完全填充有固體材料）。可使用此以 自其形成細長之導電線❶舉例而言，可提供個別細長溝槽 以具有至少一開放端（可將導電材料沈積至該開放端中或 沈積穿過該開放端而至經覆蓋之細長溝槽内）從而在溝槽 内有效形成導電線。舉例而言，可利用合適之化學氣相沈 128438.doc • 14- 1380398 積及/或原子層沈積技術以自一或多個端或自其他接近位 置各向同性地填充經覆蓋之細長溝槽。可將此等導電線用 作局部互連、大體上整體延伸之導電線、場效電晶體閘極 線及/或其他導電線。 舉例而言且僅以實例說明之，圖9-圖12描繪了基板10a 之一替代實施例部分。已在適當處利用來自圖5_圖8之實 施例基板的類似數字，其中差異用後綴”a"或用不同數字 指示。圖9及圖1〇描繪了在經覆蓋之細長溝槽28a内一閘極 介電質32之形成。此材料之一實例係二氧化矽，其可（例 如）藉由材料13(其中此材料包含至少一些元素形式矽）之熱 氧化而形成。圖11及圖12將導電材料30&描繪為已自至少 一開放端而彼沈積至閘極介電質32上之經覆蓋之細長溝槽 内從而在該等溝槽内有效形成導電閘極線。場效電晶體源 極/汲極區域34及場效電晶體管道區域36已形成於實例性 ’、呈選擇&生長之半導電材料13内。此可藉由對材料^ (延 伸於突出物20、21、22及23上及橋接於以前之空隙以上） 的合適之有遮罩或無遮$導電率改質捧雜的而製成。 在實施例中，一種开々成場效電晶體之方法包括提供— 包含-〈祕平面方向之含單_基板。將絕緣村料沈積 於該含單晶沙基板上。平行於<1〇〇>平面方向來触刻穿過 該絕緣材料W基板之切材料的複數個溝槽讀供平行 於<1〇0>平面方向而延伸之溝槽之含單⑭材料基底。 ^ =基底之含單㈣材料及在絕緣材料上蟲晶生長— ^疋素形切之材料以藉由包含元素形切之材料有效 128438.doc 1380398 橋接跨越溝槽並在該等溝槽内形成經覆蓋溝槽空隙。在一 實施射，可在蟲晶生長之前濕式姓刻含單晶石夕材料基 底。僅以實例說明之，曝露至一稀釋HF溶液包含此濕式飯 刻之一實例。無論如何且在一實施例中，可在磊晶生長之 前在絕緣材料上提供_不同於該絕緣材料之經曝露之磊晶 種子材料且在磊晶生長期間自該經曝露之磊晶種子材料生 . 長橋接跨越該等溝槽之包含元素形式矽之材料。在_實施 - 例中，可在磊晶生長之前（例如）利用如上文所描述之稀釋 HF溶液或使用某一其他溶液來濕式㈣遙晶種子材料 單晶矽材料基底。 場效電晶體管道區域或場效電晶體源極/汲極區域中之 至少一者形成於橋接跨越溝槽之包含元素形式矽之材料 内。僅以實例說明之，圖12描繪了如此形成於被收納於材 料16上之材料13中的此等場效電晶體區域及場效電晶體源 極/汲極區域。此外，在一實例實施例中，場效電晶體閘 φ 極形成於溝槽空隙内。在一實施例中，氧化橋接跨越溝槽 G 3元素七式石夕之材料的一下側以在經覆蓋溝槽空隙内 之此下侧上至少部分地形成一閘極介電質。在此氧化之 後，將導電材料沈積於經覆蓋溝槽空隙内以在該等經覆蓋 溝槽空隙内形成場效電晶體閘極。 上文所描述之實施例描繪了導致形成細長溝槽之包含第 二材料之突出物的實例。當然亦可構想任何替代形式之突 出物（包括不同形狀之突出物的組合）。舉例而言圖13及 圖14中關於一替代性實施例基板部分1〇b而描繪了替代性 128438.doc -16 - 1380398 實例突出物38。已在適當處利用來自首先描述之實施例基 板的類似數字，其中差異用後辍"b"或用不同數字來指 示。圖13及圖14將突出物38描繪為包含經間隔之自立柱。 圖14描繪了用以形成材料13b從而包含一覆蓋空隙2讣之頂 板的選擇性生長，其中該頂板至少部分地由被收納於空隙 28b内之複數個柱38支撐。 上文所描繪之實施例僅包括形成半導體基板中之經覆蓋 空隙（包括提供經曝露之第一、第二及第三材料以及突出 物）之實例方法。當然可構想獨立於所提供的經曝露之第 一、第二及第三材料的替代性方法及構造。舉例而言且僅 以實例說明之，大體上在圖15中用參考數字4〇來指示另一 實施例基板部分。此包括一具有一沈積於其上之導電材料 44的實例性含元素形式矽材料42。實例性含元素形式矽材 料包括單獨或與其他材料組合之單晶矽、多晶矽或非晶 矽。實例導電材料44包括元素金屬、元素金屬之合金及/ 或導電金屬化合物中之任何一者或組合。導電材料44之一 實例厚度範圍係自約1，5〇〇埃至約3〇〇〇埃。 參看圖16,已蝕刻穿過導電材料料而達到含元素形式矽 材料42的複數個開口 45、扦及叼。在一實施例中，開口 45、46及47包含（例如）大體平行於半導體基板之平均最外 整體表面而延伸之細長溝槽（例如，如在一些其他實施例 中所描述）。無論如何且為繼續論述之目的’可將開口 45、46及47看作包含各別側壁5〇及基底51。當然，亦可發 生至材料42(未圖不）中之蝕刻且不必立即停止於材料 128438.doc •17- 1380398 上。 參看圖17，已用一絕緣材料52來加襯開口 45、46及47之 至；>'側壁5 0。僅以實例說明之，材料包括二氧化石夕及/或 氮化珍。絕緣材料52之一實例厚度範圍係自6〇埃至3〇〇 埃在實施例中，在用絕緣材料5 2來加襯側壁5 〇的同 時，亦用絕緣材料52來加襯基底51。在一實施例中，藉由 化學氣相沈積及/或原子層沈積來形成材料52。 參看圖18且僅在一實施例中，已自導電材料料之高度最 外表面之頂上及自㈣5、46及47内之基底51來蝕刻絕緣 材料52。一用於完成此之實例技術包括利用一乾式各向異 性氟碳化物姓刻化學處理。 參看圖19,已相對於絕緣材料而在複數個開口 45、粕及 47上選擇性生長一包含元素形式矽之材料54以有效橋接跨 越此等開π從而覆蓋此等一，藉此形成經覆蓋開口或經 覆蓋空隙49。在一實施例中，在選擇性生長包含元素形式 矽之材料54的同時，亦已自開口 45、46及47内之基底“磊 晶生長包含元素形式矽之材料55。僅以實例說明之，材料 54及55可包含相同或不同組合物，且可因此選擇性生長一 含元素形式矽材料以橋接跨越複數個開口（例如，如上文 所描述），其中導電材料44包含元素形式化物中之 任何一者或組合。 在-實施例中，-包含元素形切之材料之用以有效橋 接跨越複數個開口的選擇性生長可並不自該複數個開口之 基底蟲晶生長包含元素形式#H圖2G描繪了 一與圖 128438.doc -18- 1380398 18之基板部分相比較的實例替代性實施例基板部分4〇a。 已在適當處利用來自圖15_圖19之實施例的類似數字，其 中差異用後綴"a"或用不同數字來指示。圖2〇描繪了在圖 17之基板部分處理之前或之後的一基板部分4〇a之替代性 處理。在圖20中，已自導電材料44之頂上移除了圖17之絕 緣材料52或從未在導電材料44上提供圖17之絕緣材料52， 但該絕緣材料52作為一絕緣材料襯層52a而保留於開口 45、46及47内之基底51上。此可藉由對圖17之材料52的至 少至導電材料44之任何合適之蝕刻或機械及/或化學機械 研磨過程來實現。或者，僅以實例說明之，可在側壁5〇及 51上但非在材料44之頂部上實施材料523之某種形式的選 擇性生長。舉例而言且僅以實例說明之，可用一合適之材 料層來遮罩材料54之頂部，而側壁50及基底51在材料52a 之選擇性生長期間保持未遮罩。 參看圖21，已在複數個開口 45、46及47上選擇性生長包 含元素开> 式石夕之材料54以橋接跨越並覆蓋此等開口，從而 形成經覆蓋開口或經覆蓋空隙49a。 在一實施例中’可在選擇性生長之前在導電材料上之複 數個開口頂部的最近處提供一經曝露之種子材料或一經曝 露之磊晶種子材料，其中此選擇性生長係一自該經曝露之 蟲晶種子材料的磊晶生長。最初結合圖22_圖26中之基板 部分40b來描述此實施例的一替代性實例。已在適當處利 用來自圖1 5-圖19之實施例的類似數字，其中差異用後綴 "b"或用不同數字來指示。參看圖22，已在導電材料料上 128438.doc •19- 1380398 提供-經曝露之種子材料58或一經曝露之蠢晶種子材料 5 8實例材钭包括非晶石夕、單晶石夕、元素形式w、元素形 式Τι、石夕化物及其組合。材料58之一實例厚度範圍係自約 200埃至約800埃。 參看圖23，已蝕刻穿過材料58及導電材料44而到達含元 素形式石夕材枓42的開口4513、461)及471)。因此在所描繪之 實施例中，開口側壁50b包含材料44及58。又，為繼續論 述之目的，可將收納於複數個開口 45b、及之頂部 最近處之磊晶種子材料看作包含高度最外表面6〇。 參看圖24,已形成一絕緣材料52b以加襯開口 451)、4讣 及47b。參看圖25,已蝕刻絕緣材料52b以有效保持加襯開 口 45b、46b及47b之至少側壁50be參看圖％，已在複數個 開口 45b、46b及47b上磊晶生長包含元素形式矽之材料5外 以有效橋接跨越此等開口從而覆蓋此等開口，藉此形成經 覆蓋開口或經覆蓋空隙49b。在所描繪之實施例令，亦已 自此等開口之基底51磊晶生長包含元素形式矽之材料55β 此外，在此實施例中僅以實例說明之，材料58之高度最外 表面60在選擇性生長期間被曝露且在此磊晶生長期間自該 高度最外表面60生長包含元素形式矽之材料54。 圖27及圖28中描繪了 一替代性實施例基板4〇c。在適當 處利用關於40/40a/40b實施例之類似數字，其中差異用後 綴”c"或用不同數字來指示。參看圖27，已在開口 45c、 及47c内之材料44的側壁上以及在基底51上形成絕緣材料 52c，但並未在材料58之側壁上形成絕緣材料52c ^舉例而 128438.doc •20· 。可利用一選擇性熱氧化過程來形成材料52c，藉此相 對於材料58來選擇性氧化-導電材料44及含元素形式石夕材 料42。此選擇性氧化對於材料52〇之厚度生長而言可充分 间或基本上係無限的，使得無材料形成於材料“上。或 者可因此形成一些絕緣材料52c。在此例子中，可實施 材料52c之一計時蝕刻以自材料“清除氧化物但並未自導 電材料44或含元素形式矽材料42清除氧化物。舉例而言， 許多夕化物（例如，矽化鎢、石夕化始及石夕化始）將以一比含 元素形式石夕材料42或TiN、RU或Pt之一實例導電材料44中 之任-者相當慢之速度氧化，且可使用—短稀釋hf濕式钱 刻以自材料58清除任何所得之氧化物。 參看圖28，已在複數個開口 45c、4心及4<^上選擇性及/ 或蟲晶生長包含元素形式石夕之材料54c以有效橋接跨越並 覆蓋此等開口，藉此形成經覆蓋開口或經覆蓋空隙49c。 圖29及圖30描繪了 一替代性實施例基板4〇d。已在適當 籲 4利用關於40/4〇a/4〇b/4〇c實施例之類似數字，其中差異 用後綴”d"或用不同數字來指示。參看圖巧，已相對於材 料58及42而在開口 45d、46d及47d内之導電材料44的側壁 上選擇性地形成絕緣材料52d。參看圖3〇，已在複數個開 口 45d、偏及47d上選擇性生長包含元素形切之材料… 以有效橋接跨越此等開口並覆蓋此等開口。亦已自開口基 底5 1生長經磊晶生長之包含元素形式矽之材料。 上文所描述之40/40a/40bM0C/40d實施例提供將向外曝露 之材料58之高度最外表面6〇 ’且自該高度最外表面6〇生長 128438.doc •21 · 1380398 包含7L素形式矽之材料54。最初參看圖31圖35來描述一 替代性實例實施例基板40e。在適當處利用來自上文 40/40a/40b/40c/40d實施例之類似數字，其中差異用後綴 e或用不同數子來指示。參看圖31，且理想上在形成開 口 45e、46e及47e之則，一遮罩或覆蓋層64已形成於材料 58上。一些、無或所有此材料可保留於完成之構造中，且 無論如何，在此特定實施例中不同於材料58之組合物的某 一材料組合物係被主要期待用於材料64之材料組合物。此 材料可為絕緣、導電及/或半導電的。僅以實例說明之， 在材料42包含矽、材料44包含非晶矽且材料58包含矽化鎢 的情況下’一實例材料64包含氮化矽。 參看圖32，用絕緣材料52e(舉例而言且僅以實例說明 之，其類似於關於圖27中之絕緣材料52c所描繪及描述之 絕緣材料）來加襯穿過導電材料44之複數個開口 45e、46e 及4 7 e的至少侧壁。 參看圖33，已在複數個開口 we、40e及47e上選擇性及/ 或磊晶生長包含元素形式矽之材料54e以有效橋接跨越並 覆蓋此等開口，從而形成經覆蓋開口或經覆蓋空隙49e。 因此，在實例圖33實施例中，在此磊晶生長期間，材料58 之高度最外表面60被覆蓋。 參看圖34且僅以實例說明之，已描繪了基板4〇e之某一 隨後之處理。具體言之，將遮罩材料64展示為已相對於包 含元素形式矽之材料54e及材料58而被大體上選擇性地移 除。圖35中描繪了進一步可能之隨後的處理，藉此已相對 128438.doc -22- 於包含元素形式矽之材料54e及導電材料44而選擇性地移 除材料5 8。
圖36說明了關於由圖33所描繪之處理的替代性實例隨後 處理。已在適當處利用來自4〇e實施例之類似數字，其中 差異用後綴"f”或用不同數字來指示。在圖33中，包含元素 形式矽之材料54e並未生長至橋接於遮罩材料64上之點。 圖36描繪了經處理以生長包含元素形式矽之材料從而 橋接於遮罩材料64上的晶圓部分4〇f。 僅以實例說明之’圖37及圖38描繪了—類似於圖32之基 板4刀的替代性實施例基板部分4〇g，但其中絕緣材料 並未形成於基底51上’或已自基底51上移除絕緣材料 52g。已在適當處利用來自圖32及圖33之實施例的類似數 字，其中差異用後綴，，g"來指示。 現結合圖39-圖45來另外描述形成半導體基板中
個經覆蓋空隙之方法的實施例。參看圖39，大體上用參4 數字70來指示一半導體基板部分。此包含某一基底基右 72(舉例而言且僅以實例說明之，塊狀單晶外在基板7 上沈積一第一材料74。纟第-材料74上沈積—第二材申 76。在第二材料76上沈積一第三材料78。第二材㈣藉识 被收納於第一材料74與第三材料78之中間，且第二材料7 在組成上不同於第一材料74及第三材料78。第—材料及澤 二材料在組成上可相同或不同。第一材料及第三材料可為 m電及/或半導電，其中絕緣係較佳的。實例材詞 包括二氧切或氮切中之—者或組合。僅以實例說日月 128438.doc •23. 1380398 二貧二二材:)包括:素―元素形…非 物，其之二:形::二:… 二材料78看作具有-高度最外表面79,且該J最：：第 79可為或可不為平面。 且^度最外表面 層74、76及78中之每一去认虫 至3，_埃。此外 /例厚度範®係自埃
;材=薄。此外’第三材㈣可比第 ： 大約Π厚ΓΗ及 二看圖4〇’已形成穿過第三材料78、第二材料％及第一 ，、而到達基板材料72的開口 80。當然，此等開口亦可 延伸至材料72中。在—實施例中，可藉由㈣來形成開口 且在實施例中開口 80包含複數個細長溝槽。 β在一實施例中’可將開口 8〇看作相對於半導體基板⑶而 提供或界定向上突出之側壁82的各別對。側壁82在其間具 有-空間83,其分別包含相對之第—材料74、第二材料％ 及第三材料78。 參看圖4卜已至少相對於第—材料74及第三材料78而自 側壁82之相對第二材料76選擇性生長一第四材料“以有效 形成跨越空間83之第四材料86的橋從而在側壁82之間形成 各別經覆蓋空隙87。在一實施例中，基本上無第四材料％ 自第一材料74及第三材料78之側壁生長，其中僅由於材料 86在開口咖自其自身之向上及向下生長而發生在開續 128438.doc -24 - 1380398 内材料74及78之若干側壁部分由材料86之覆蓋。第二材料 及第四材料在組成上可相同或不同。在一實施例中，此選 擇性生長形成將包含元素形式矽之第四材料。在一實施例 中，形成將包含元素形式霤或一矽化物中之任何一或多者 的第四材料。實例處理及材料可為如在上文所描述之實施 例中之任一者中所描述之處理及材料。圖41描繪了 一實施 例藉以一材料88沈積於基板材料72之頂上及/或在材料86 自第二材料76生長期間亦選擇性地自基板材料Μ沈積。在 此事件中，材料88可在組成上與材料86相同或不同。 圖41亦描繪了一實施例，其中選擇性生長並未生長第四 材料86而延伸於第三材料78之一高度最外表面乃上。圖42 描、會了繼續之處理及/或一替代性實施例，藉以材料86之 選擇性生長得以充分繼續以生長將延伸於第三材料7 8之高 度最外表面79上的第四材料86。 參看圖43，已將基板70向内研磨至至少第三材料78而留 φ 下橋接於經覆蓋空隙87上之第四材料86。圖44說明了實例 眭的隨後或繼續之處理，藉以向内實施基板7〇之研磨至至 少第二材料76而留下橋接於經覆蓋空隙87上之第四材料 86。圖45說明了另外的隨後或繼續之處理，藉以向内研磨 基板70至第一材料74而仍然留下橋接於經覆蓋空隙87上之 某些第四材枓86。 在一實施例中’一種形成半導體基板内一經覆蓋空隙之 方法包括提供—塊狀含單晶矽基板。關於圖39僅以實例說 月之，材料72可構成一塊狀含單晶石夕基板。在塊狀含單晶 128438.doc -25- 1380398 矽基板上沈積一第一絕緣材 可包含此第-絕緣材料之—實例關於_39實施例’材料74 含元素形式攻材料。在圖39實施例材料士沈積 包含此含元紊形式矽材料的_ _，材料76可 料上沈積一第二絕緣材料該含70素形式矽材 在圖39實施例之上下文Φ，好 料78可包含比第二絕緣材料。 又〒材 第二絕緣材料相同或不同。在一實=材料可在組成上與 ^ ^ 實施例中，第一絕緣材料
J：3二氧切以二絕緣材料包含氮切。在-實施例 中’沈積於第-絕緣材料上之含元素形〇材料包含非晶 矽及/或單晶矽。 第一絕緣 僅以實例 可發生至 蝕刻穿過第二絕緣材料、含元素形式矽材料及 材料而到達基板之塊狀含矽材料的複數個溝槽。 說明之，圖40描繪了此實例處理。再次當然地， 材料72中之蝕刻。
在溝槽内自含元素形切材料及自基板之塊狀含石夕材料 選擇性生長-包含矽之材料以藉由包含元素形式矽之材料 而有效橋接跨越溝槽從而在該等溝槽内形成經覆蓋溝槽空 隙。僅以實例說明之，圖41及圖42描繪了此處理之實例。 在一實施例中，場效電晶體管道區域或場效電晶體源極/ 汲極區域中之至少一者形成於橋接跨越溝槽之包含元素形 式矽之材料内。 關於上文所描述之實施例中之任一者亦當然，可隨後用 絕緣、導電或半導電材料中之任何一者或組合來全部或部 分填充所形成之經覆蓋開口 /空隙》又且無論如何，上文 128438.doc -26- 1380398 實施射之任—者可不形成溝槽及/或提供形成-或多個 經覆盍開Π/空隙之其他組態突出物。舉例而言且僅以實 ㈣明之’可在自立柱形成之上下文中利用圖13及圖14之 實施例。無論如何，當然可構想關於任何其他所揭示之實 施例的任何其他上文及下文屬性。
本文中之實施例涵蓋形成一包含二氧化矽之跨距的方 法。舉例而言，-包含側壁之開口形成於半導體基板内。 此外’該或該等經覆蓋空隙可全部或部分形成於半導體基 板之+導電㈣内或被完全收納於半導體基板之任何半導 體材料的外部。相對於侧壁之至少某-部分而選擇性生長 一含70素形切材料以橋接跨越開口從而在該開口内形成 一經覆蓋空腔。僧以眘也f^ 、 實幻說月之，s然可構想上文所描繪 及描述之鄉性生長—含元素形切材料以橋接跨越-開 從在該開口内形成一經覆蓋空腔或空隙的實施例中之 任一者。
轭例中，跨越該開口來氧化經 素形式矽材料的至少一最外上 長3- 取外上+4为以在該空腔上形成· 跨越該開°之包含二氧切之橋。僅以實例說明之，圖4 及圖47為繪了根據剛才所描述之實施例之—實例來處理白 =部分心。圖46及圖47描繪了在一替代由圖7及圖W 田、·之處理步驟的處理步驟時的圖5及圖6之基板部分】〇, 2此被表承為1〇。。在適當處利用來自首先描述之實施 :、類似數字’其尹差異用後缀"c"或用不同數字來指 不°圖46及圖47描繪了橋接跨越所描緣之❹的經選擇性
nms.doc -27- 2長之含元紊形切材料13的一最外上半部分，其由於已 被乳化而在空腔上形成一跨越開口之包含二氧化石夕之橋9。 ，留下橋接之含碎材料13ee圖46及圖47將氧化描繪為不 所有’*^Ba生長之含元素形式妙材料的氧化，其中僅大 半之此材料被氧化而形成包含二氧化矽之橋9〇。無論 -何且在-實施例中’可在選擇性生長橋接跨越開口之含 :素形切材料的同時自該或該等開口之基底蟲晶生長包 3元素形式矽之材料（例如，如圖46及圖47中所描繪）。可 自含元素形式石夕材料及/或自元素形<w、元素形式TUt — 矽化物中之至少一者選擇性生長含元素形式矽材料13。可 以其他方式進行處理（僅以實例說明之，如上文結合基板 10/10a/10b及其他實施例所描述）。 圖48及圖49說明了一替代性實施例基板部分丨〇d ^已在 適當處利用來自首先描述之基板1〇/1〇c實施例的類似數 子’其中差異用後綴’’d"或用不同數字來指示。圖48及圖 49描繪了基板部分10d，其中圖5及圖6之所有經選擇性生 長之含元素形式矽材料皆已被氧化而在各別空腔上形成跨 越各別開口之包含二氧化矽之橋9〇d。可以其他方式發生 處理’如上文關於基板l〇/l〇a/l〇b/l〇c及其他實施例所描 述0 緊接著參看圖50-圖53來描述形成半導體基板中經覆蓋 空隙之方法的額外實施例。參看圖50，一基板部分1〇〇包 含某一基底基板102(例如，單晶石夕及/或至少一種其他半導 體材料）。突出物104、105及106自基板102向上突出，且 128438.doc •28· 1380398 包含侧壁108。突出物104、105及106分別包含不同組成之 第材料110及第一材料112，其中第二材料112包含至少 某一被收納於第一材料11〇上的向外曝露之部分。第一材 料110及第二材料112可為絕緣、導電、半導電且包括其之 任何組合。材料11 〇及112之構造及尺寸之實例材料分別係 如上文針對層14及16而結合首先描述之實施例所描述的材 料。為繼續論述之目的，可將第二材料112看作包含高度 最外表面114及第二材料侧壁丨丨6。
參看圖5 1，已自第二材料丨12而沿突出物側壁高度向 内地選擇性生長該第三材料12〇，且藉由第三材料12〇而有 效橋接跨越突出物1()4、1()5及1()6以在突出物之鄰近對之 間形成各別經覆蓋空隙122。實例純、材料及方法係如 結合上文實施例中之任—者所描述之屬性、材料及方法。 第一材料可為與第二材料相同之組合物或為不同組合物。 在實施例_，苐三材料包含元素形式石夕，且選擇性生長 包含選擇性及/或包含蟲晶石夕之生長。在-實施例中，第 :材料包含^素形切。在—實施例中第二材料包含元 素形式W、元素形心或一石夕化物中之任何一或多者。在 實粑例中’第二材料包含元素形式矽，且選擇性生 :元Π:: 了化物f之任何—或多者。在-實施例 3 70㈣式|、元素形式Ti或-妙化物中 任何一或多者，且選擇性生長包含包含蟲晶石夕之生長。 面圖51實施例令，自第二材料112之經曝露之高度最外表 面…及自第二材料112之經曝露之側壁表面灣= 128438.doc
-29- 1380398 材料120之選擇性生長。或者，可在選擇性生長期間覆蓋 此等中之至少一者的部分或全部。 參看圖52’已向内至少至第二材料112地移除第三材料 120且在各別經覆蓋空隙122上有效留下跨越突出物之各別 鄰近對的包含第三材料之橋12〇。此移除可包含蝕刻、機 械研磨及/或化學機械研磨中之任何一者或組合。此外， 可向内至第一材料110地進行第三材料12〇之此移除（例 如，如圖53中所示）。在此例子中再次舉例而言，第三材 料之此移除在經覆蓋空隙上之突出物之各別對上有效留下 一包含第三材料之橋120。 其他屬性及方法可以其他方式為如上文及下文實施例中 之任一者中所描述之屬性及方法。舉例而言且僅以實例說 明之，可提供經覆蓋空隙以包含大體平行於半導體基板之 平均最外整體表面而延伸之細長溝槽。此外在一實施例 中，可用導電材料來填充至少大部分此等溝槽以自其形成 細長之導電線。或者且僅以實例說明之，可在所陳述之選 擇性生長之前形成一對突出物以包含其他結構（例如，間 隔之自立柱）。在一實施例中，選擇性生長可形成一或多 個待由一頂板覆蓋之空隙，該頂板至少部分地由被收納於 空隙内之複數個柱來支撐。 本文中之實施例亦包括冷卻半導體裝置之方法。舉例而 言，可在此等方法實施例中及在結構實施例中利用本文中 所展示及描述之提供經覆蓋溝槽或開口的結構中之任一 者。構造之實例材料及尺寸在其他方面係如本文中所揭 128438.doc -30 · 示。-種冷卻根據-實施例之半導體裝置的方法包含 至-絕緣材料中之溝槽。跨越該等溝槽而豸擇性生長一含 元素形式矽材料以將該等溝槽轉化為細長之經覆蓋：管。 形成至少-積體電路裝置且將其至少部分地收納於至:跨 越該等細長之經覆蓋導管中之一者而被收納的含元素形式 石夕材料内。將冷卻劑提供於導管内且較佳包含冷卻劑⑼ 如，呈液體或氣體中之一者或兩者的形式 動。 、丫义奴 *在-實施例m溝槽以具有經曝露之溝槽基底該 等溝槽基底包含其上沈積有絕緣材肖之含元素形式石夕^ 料。在一實施例中，在跨越溝槽選擇性生長含元素形式矽 材料期間自溝槽基底蟲晶生長含元素形切材料以將該等 溝槽轉化為細長之經覆蓋導管。 在一實施例中，溝槽之蝕刻首先包含在一含元素形式矽 材料上沈積絕緣材料。接著蝕刻至此絕緣材料中之溝槽。 在選擇性生長之前將一不同於絕緣材料之經曝露之種子材 料提供於絕緣材料上，且在此選擇性生長期間自該經曝露 之種子材料選擇性生長跨越該等溝槽而被收納之包含元素 形式矽之材料。當然，可利用上文所描述之種子材料中之 任一者，且無論如何可在蝕刻之前或之後將此種子材料提 供於絕緣材料上以形成溝槽。若在蝕刻之前提供則蝕刻 複數個溝槽之動作亦將首先穿過該種子材料且接著穿過絕 緣材料而發生。在一實施例中，選擇性生長包含含元素形 式矽材料之磊晶生長。 128438.doc •31· 本文中之實施例亦包括形成絕緣體上半導體基板之方 法°舉例而言，參看圖54,大體上用參考數字i 30來指示 絕緣體上半導體基板之一部分。此包含某一基底基板 132、一被收納於其上之絕緣體層ι34及一被收納於絕緣體 層134上之含矽半導體層136。基底基板132可包含一塊狀 含單晶石夕基板。用於絕緣體134之實例材料包括二氧化矽 或氮化石夕中之一者或兩者。層134之一實例厚度範圍係自 約1，000埃至約3,〇〇〇埃。含矽半導體層136之一實例厚度範 圍係自約600埃至約2,〇〇〇埃，其中實例材料包括單晶矽及 81〇6?((其中")^’在〇.01至2〇之範圍内）。 參看圖55，已有複數個開口 138、140及142蝕刻穿過半 導體層136。亦可實施此蝕刻，而使開口 、i4〇及U2部 分地延伸至絕緣體層134中或完全延伸穿過絕緣體層 134(圖55中未圖示）。開口 138、140及142可為任何形狀（例 如’如本文中所揭示之形狀），其中一實施例為大體平行 於絕緣體上半導體基板之平均最外整體表面而延伸之細長 溝槽。圖55中之基板部分13〇被描繪為具有一由含矽半導 體層136之最外表面所界定的平面最外整體表面，儘管當 然並不要求平面性。 參看圖56’已在被收納於絕緣體層134上之含矽半導體 層136上磊晶生長一包含元素形式矽之材料144，以藉由包 含元素形式矽之材料而有效橋接跨越開口 138、14〇及 142，並在開口 138、14〇及142内形成經覆蓋空隙146。於 橋接跨越開口 138、140及142之包含元素形式矽之材料内 128438.doc -32- 1380398 形成場效電晶體管道區域或場效電晶體源極/汲極區域中 之至少一者。 舉例而言立僅以實例說明之，圖57描繪了形成於材料 144内之場效電晶體管道區域丨54及場效電晶體源極/汲極 區域156。已直接在開口 138、14〇及142上形成閘極構造 148。將此等閘極構造148描繪為包含形成於一閘極介電質 區域152上之導電區域150。 經覆蓋空隙146可完全或部分地保留作為完成之電路構 造的部分（例如，具備流動或靜態地收納於其中之冷卻劑 流體）。在一實施例中，用導電、半導電及/或絕緣材料之 任一者中的一者'兩者或三者來完全或部分填充經覆蓋空 隙146。在一實施例中’將場效電晶體閘極構造提供於先 前之空隙146内’且在此實施例中閘極構造ι48可能被消 除。或者僅以實例說明之，可將場效電晶體閘極構造提供 於先前經覆蓋空隙146内及其上（例如，如圖58中所描繪）。 將圖58中之基板部分13〇描繪為包含位於先前經覆蓋空隙 146内之閘極介電質ι6〇及導電材料162。藉此，自上方及 下方來閘控實例管道區域丨54。僅以實例說明之，可藉由 利用自經覆蓋空隙146(圖57)之一或多個端來接近空隙146 之氣體進行熱氧化'接著各向同性沈積任何合適之導電材 料162(例如，如在此文獻中之別處所描述）來形成閘極介電 質。 在一實施例中，圖54-圖58描繪了 一包含元素形式矽之 材料144自一實例含石夕半導體層136之經曝露部分的為晶生 128438.doc -33· 1380398 長。在僅一個替代例中僅以實例說明之，可在磊晶生長之 則將一經曝露之磊晶種子材料提供於含矽半導體層上且在 此磊晶生長期間自該經曝露之磊晶種子材料生長包含元素 形式矽之材料。關於圖59及圖6〇中之一基板部分13〇&而描 、’會了此實例實施例。已在適當處利用來自首先描述之實施 例的類似數字，其中差異用後綴"a"或用不同數字來指 示。圖59將基板部分i3〇a描繪為包含一被收納於含矽半導 體層136上之經曝露之蟲晶種子材料166 ,且經由其而形成 開口 138a、i4〇a& 142a。實例磊晶種子材料係如在此文獻 中之別處所描述之蟲晶種子材料。圖6〇描繪了一包含元素 形式矽之材料144a在層136上之隨後磊晶生長，其藉由包 含疋素形式矽之材料144a而有效橋接跨越該等開口從而在 開口 138a、140a及142a内形成經覆蓋空隙146。 關於基板部分130b而結合圖61-圖63來描述另一實施 例。在適當處利用來自基板部分13 〇實施例之類似數字， 其中差異用後綴"b"或用不同數字來指示。參看圖6丨，開 口 138b、140b及142b不僅已被蝕刻穿過半導體136，而且 被姓刻穿過絕緣體層134而到達塊狀含單晶矽基板之塊狀 含單晶石夕材料132。開口 138b、140b及142b包含含單晶石夕 基底168。當然，亦可發生至材料132(未圖示）中之蝕刻。 參看圖62’自含單晶矽基底168磊晶生長一包含元素形 式矽之材料M5 ’且自被收匆於絕緣體層134上之含矽半導 體層136磊晶生長一包含元素形式矽之材料14作以有效橋 接跨越開口 138b、140b及142b，並在此等開口内形成經覆 128438.doc •34- 1380398 蓋空隙146b。在橋接跨越開口 138b、140b及142b之包含元 素形式矽之材料144b内形成場效電晶體管道區域或場效電 晶體源極/汲極區域中之至少一者。 可關於圖62實施例來製造如圖54-圖60實施例中所描繪 及描述之任何處理及構造。舉例而言且僅以實例說明之， 圖63描繪了在先前為經覆蓋空隙146b(圖62)處之内的閘極 構造172之製造。已在圖62之經覆蓋空隙146b内（例如）藉由 材料144b及145之熱氧化而形成介電材料174。已隨後在其 上沈積一導電閘極材料176，其中所接收之與材料144b相 對的至少最上介電材料174包含一閘極介電質。管道區域 154b及源極/汲極區域156b已形成於經磊晶生長之包含元 素形式矽之材料144b内。 本文中之實施例包含積體電路。在一實施例中，積體電 路包含一具有某一平均最外整體表面之絕緣體上半導體基 板。該基板包含含單晶石夕材料、一被枚納於該含單晶妙材 料上之絕緣體及一被收納於該絕緣體上之包含元素形式石夕 之材料。複數個細長冷卻導管在絕緣體内（亦即，在該絕 緣體之至少某一部分内）大體平行於平均最外整體表面而 延伸。冷卻流體被收納於冷卻導管内。在某些實施例中， 場效電晶體管道區域及/或場效電晶體源極/汲極區域中之 一者或兩者被收納於位於冷卻導管上的包含元素形式石夕之 材料内。其他方面，實例構造、材料、尺寸及製造方法係 如在此文獻中之別處所描述之構造、材料、尺寸及製造方 法。 128438.doc -35- 1380398 緊接者關於一基板部分200而參看圖64-圖70來描述形成 絕緣體上半導體基板之方法的實施例。參看圖64，此包含 一基底基板202，該基底基板202具有一形成於其上之絕緣 層204。在一實施例中，一磊晶種子材料2〇6或一種子材料 206形成於絕緣材料2〇4上。在一實施例中，基底基板2〇2 包含一塊狀爭晶石夕晶圓及/或一載體基板β無論如何且為 繼續論述之目的，可將基底基板2〇2看作包含一基底區域 208、一位於基底區域2〇8上之含矽半導體區域212及一被 提供於含矽半導體區域212與基底區域208中間的釋放區域 210。在一實施例中’基底基板2〇2包含塊狀單晶矽，且在 一實施例中’藉由將氫植入基底基板2〇2中而形成釋放區 域210。舉例而言，可藉由在約4〇·2ΐ〇 KeV下以約 5E16/cm之劑量植入氫離子（h+)而形成一植入氫之釋放區 域210。或者且僅以實例說明之，可形成另一實例釋放區 域210以包含一被收納於基底區域2〇8上之絕緣體層。舉例 而言’此可藉由適當植入氧原子並隨後進行退火以形成二 氧化矽區域2 10而形成。作為一替代性實例，可在基底基 板208頂上沈積一合適之二氧化矽或其他層，且隨後在其 上形成一含咬半導體區域212。無論如何，釋放區域21〇之 一實例厚度範圍係自約200埃至約2微米，且相對於釋放區 域210及含矽半導體區域212而固有地提供或形成某一界面 215 ° 參看圖65，已蝕刻至絕緣層2〇4中而到達含矽半導體區 域212之冷卻溝槽218。在提供材料206之情況下，亦如所 128438.doc -36- 1380398 描繪之實施例中所示钱刻穿過其之冷卻溝槽218。 參看圖66,已在絕緣層2〇4上選擇性生長（至少相對於絕 緣層）一橋接材枓220以藉由橋接材料而有效橋接跨越冷卻 溝槽218，並形成經覆蓋之細長冷卻溝槽224。用於橋接材 料220之實例材料及尺寸以及形成橋接材料22〇之方法係如 上文在用於覆蓋空隙/溝槽之其他實施例中所描述之材料 及尺寸以及方法。當然如在於此文獻中之別處所描述之實 施例中，可利用諸如所揭示之磊晶種子材料及種子材料， 且無論如何可自開口 218之基底發生磊晶材料之生長（例 如，如所示）。無論如何，可在此時或稍後用絕緣、半導 電及/或導電材料中之一或多者來部分填充經覆蓋之細長 冷卻溝槽224。 參看圖67，且僅在一實例實施例中，一絕緣體層223已 形成於橋接跨越冷卻溝槽218之橋接材料220的一外表面 上。在一實施例中，形成此以具有一大體上為平面之外表 面 225。 參看圖68，在釋放區域21〇(未圖示）與含矽半導體區域 212之界面215處，發生a)基底區域2〇8(未圖示）及釋放區域 2 10(未圖示）自b)含矽半導體區域212、具有經覆蓋之細長 冷卻溝槽224的絕緣層204及橋接材料220之分離。僅以實 例說明之，用於完成此之技術包括所謂之"智慧型切割技 術（smart-cut techniques)”及（例如）如美國專利第6184 lu 號中所描述之技術》 參看圖69且僅在一個實施例中，基板200已與一載體基 128438.doc -37- 1380398 板230結合》在一實施例中，載體基板230包含某一基底基 板232，該基底基板232具有一形成於其上之氧化物層 234。基板200之絕緣體層223已被結合至載體基板230，且 在所描繪之實施例中被結合至其之氧化物層234。無論如 何，場效電晶體管道區域或場效電晶體源極/汲極區域中 之至少一者形成於含矽半導體區域212内，且在冷卻溝槽 224内提供冷卻流體。 舉例而言’圖70描繪了隨後之處理，其中一閘極介電質 240已形成於含矽半導體區域212上，且閘極構造242已形 成於其上。圖70亦描繪了形成於含矽半導體區域212中之 管道區域250及源極/汲極區域252。可最終將冷卻流體提 供於經覆盍之細長冷卻溝槽内。此冷卻流體可包含流動氣 體（例如，空氣）及/或一合適之流動液體。 上文實例性的圖6 4 ·圖7 0實施例包含·—種方法，其中在 進行姓刻以形成溝槽218之前形成釋放區域。圖7丨_圖73描 繪了一替代性實施例基板部分2〇〇a，其中在進行蝕刻以形 成冷卻溝槽之後形成釋放區域。在適當處利用來自首先描 述之實施例的類似數字，其中差異用後綴”a"來指示。參 看圖71，基底基板202a包含一基底區域208a及含矽半導體 區域212a，其至少在過程中之此時並無一界定之釋放區 域。 參看圖72，已蝕刻至絕緣層204中而到達含矽半導體區 域2 12的冷卻溝槽2 1 8。 參看圖73,釋放區域210a已形成於含矽半導體區域2l2a 128438.doc -38- 1380398 與基底區域208a的中間。僅以實例說明之，此可藉由植入 氯原子及/或氧原子中之—或多者而形成。可在此植入之 前將一經全部或部分犧牲平面化之層提供於基板2〇〇a上以 有效填充開口 21 8從而為穿過其進行離子植入而形成釋放 區域210a提供均勻厚度材料。處理可隨後關於圖64-圖70 實施例而如上文所描述或以其他方式進行。 緊接著關於一基板部分200b而參看圖105及圖106來描述 形成一絕緣體上半導體基板之方法的實施例。在適當處利 用來自圖64-圖70基板部分200實施例之類似數字，其中差 異用後綴"b"或用不同數字來指示。 參看圖105 ’展示了圖70所描繪之處理的替代處理。具 體言之，合適之閘極介電質材料227及導電的第一場效電 晶體閘極229已形成於溝槽224内。因此在此實施例中，至 少關於所描繪之溝槽224 ’此並不充當其内最終收納有冷 卻流體之冷卻溝槽。 參看圖106，閘極介電質231已形成於含矽半導體區域 212上》已在含矽半導體區域212上形成與第一場效電晶體 閘極229相對之第二場效電晶體閘極233 ^已在被收納於第 一場效電晶體閘極229與第二場效電晶體閘極233之間的含 矽半導體區域212之材料内形成場效電晶體管道區域235。 源極/汲極區域23 7已形成於含矽半導體區域212内。用以 產生圖1 06結構之處理序列當然可呈關於組件/區域227、 229、231、233、235及237之任何次序。可另外如上文關 於圖64-圖70實施例或圖71-圖73實施例中之任一者所描述 128438.doc •39- !38〇398 而發生處理，且僅以實例說明之。 本文中之一些實施例包括電磁輻射導引件（諸如導管）及 形成電磁輻射導引件之方法。參看圖74_圖79來描述一實 例實施例。 參看圖74, 一半導體構造300包含一基底302及一在該基 底上之材料3 04。基底302可包含一或多種半導體材料（諸 如石夕或鍺）。在一些實施例中，基底可經組態以在適當之
電刺激之下產生電磁輻射。在此等實施例中，基底可包含 乂下材料、基本上由以下材料組成或由以下材料組成： ΙΠ/IV材料（例如，可含有InA1P、GaS及GaN中之一或多 者）’·或II/VI材料（例如，可含有硒化鋅及碲化鎘中之一者 或兩者）。
材料304最終被圖案化為基底3〇2上之突出物，且可包含 任何合適用以形成此等突出物之材料。材料3〇4可為電絕 緣、導電或半導電的。在一些實施例中，材料3〇4電絕緣 且包含二氧化矽及/或氮化矽、基本上由二氧化矽及/或氮 化矽組成，或由二氧化矽及/或氮化矽組成。 參看圖75,材料304被圖案化為複數個突出物3〇6，其中 此等突出物藉由延伸至基底302之間隙3〇8而彼此間隔。、儘 管將該等間隙展示為僅延伸至基底302之一上表面，但在 其他實施例令，該等間隙可延伸至基底302中。 可利用任何合適之處理來圖案化材料3〇4。舉例而言 可在材料304上提供經光微影圖案化之光阻以界定最終 成於材料304中之圖t ;可進行蝕刻以將圖案自光阻轉; 128438.doc -40- ^80398 至材料304 ;且隨後可移除光阻而留下圖75之構造β 參看圖76,在開口 308内沿突出物3〇6之側壁而形成一含 金屬層3 1G。該含金屬層可包含以下中之—或多者、基本 上由以下中之一或多者組成或由以下中之一或多者組成 兀素金屬(諸如鈦或鎢)；金屬合金；及含金屬組合物(諸如 金屬氮化物)。可藉由任何合適之處理來形成含金屬層31〇 以僅加襯突出物3〇4之側壁。舉例而言，可最初將含金屬 材料形成為一延伸跨越構造3〇〇之一整個上部構形的層， 且接著可使此層經受各向異性钱刻而留下圖％之構造。 參看圖77,在突出物304之上表面上形成種子材料312。 該種子材料可藉由選擇性沈積至突出物3〇4之上表面上而 :成或可藉由在一非選擇性沈積之後進行蝕刻而形成。儘 管在所示之實施例中在圖案化突出物3〇6之後形成種子材 料’但在其他實施例中，可在圖案化突出物之前在材料 I04上提供種子材料。在此等其他實施例中，可在圖案化 突出物期間圖案化種子材料。 種子材料可包含先前在此揭示案中所論述之種子材料中 之任一者。因此，種子材料可包含結晶半導體材料、鎢、 鈦、石夕化物等等。 參看圖78及圖79,自種子材料生長一覆蓋材料3Μ以橋 接跨越突出物306。材料314可包含與種子材料312相同之 組成。因此，材料314可與種子材料合併以形成一延伸跨 越突出物306及橋接於開口 308上的單一同質組合物。 圖79展示了開口 308形成複數個延伸於基底3〇2上之導 128438.doc •41 · 1380398 官。在操作令，可刺激基底3〇2以產生進入導管且接著由 該等導管導引至所要位置的電磁輻射。電磁輻射可包含任 何合適之波長，且在一些實施例中可對應於可見光。含金 屬襯層（或覆層）310可極化由基底302所產生之電磁輻射。 在一些實施例中，可省略含金屬襯層。 開口 308在圖78之處理階段可為開放空間（如所示），或 了至、。卩分地填充有材料。舉例而言，可在開口内提供一 材料，該材料具有不同於基底3〇2、覆蓋物314及含金屬層 3 10之折射特性的折射特性以增強在導管内對電磁輻射之 保持力。若開口將至少部分地填充有材料，則在一些實施 例中可在跨越該等開口而形成覆蓋物之前提供此材 料。 在些實施例中，基底302可包含一並非電磁輻射體之 組合物’且可轉而將電磁輻射自除基底之外的源引入導管 中。 參看圖80-圖84來描述形成一電磁輻射導引件之另一實 例實施例方法。 參看圖80，一構造320包含一基底322，其具有複數個支 樓於其上之突出物3 24。該等突出物包含一材料326及另一 材料328。在一些實施例中，基底322可包含單晶矽，材料 320可包含二氧化矽’且材料328可包含單晶矽。因此，構 造320可對應於一類似於圖61之圖案化絕緣體上矽（S〇i)結 構的圖案化絕緣體上矽（SOI)結構。在一些實施例中，可 過為基底322包含一第一材料’可認為材料326係一第二材 128438.doc -42- 1380398 料，且可認為材料328係一第三材料。在一些實施例中， 材料328可包含元素形式鎢、元素形式鈦或矽化物中之一 或多者。 參看圖81自材料328蟲晶生長覆蓋材料330，且因此材 料328充當一種子層。材料33〇可包含單晶矽，且因此可包 3與基底3 22之材料相同的組合物。 材料330之生長形成被包含於突出物324、基底322及一 由材料330界定之覆蓋物之間的導管332。 參看圖82,可氧化材料328及33〇以形成氧化物334。在 其中材料326包含二氧化矽且材料328及33〇包含矽的實施 例中，此氧化可將氧化物334形成為二氧化矽，該二氧化 矽與突出物326之氧化矽合併（如所示）。 參看圖83及圖84，用材料34〇來加襯導管332，且接著用 材料342來填充該等有襯導管。可選擇材料34〇及342以具 有大體上將特定波長之電磁輻射保持在導管内的光折射特 徵，使得此等波長可由導管自一位置導引至另一位置。舉 例而言，材料340及342中之一者或兩者可具有不同於基底 332之材料或材料326及334中之一者或兩者的光折射特 性。在一些實施例中，將不氧化材料328及3 3〇以形成材料 334，且在此等實施例中，材料34〇及342中之一者或兩者 可具有不同於材料328及33〇中之一者或兩者的光折射特 性。在一些實施例中，可省略材料34〇及342中之一者或兩 者。在一些實施例中，材料34〇及342令之一者或兩者可包 含金屬。該金屬可呈元素形式、合金形式或呈一含金屬組 128438.doc -43- 1380398 合物（例如，氮化物或矽化物）之形式。 圖84展示了具有位於其中之材料34〇及342的導管332形 成電磁輻射導引路徑。具體言之，電磁輻射由箭頭344圖 解說明為在一端進入導管'被沿著導管導引且在另一端退 出導管。 本文中之一些實施例包括成像器系統及形成成像器系統 之方法。參看圖85 -圖89來描述一實例實施例。 參看圖85，一構造350包含一半導體基底352及一形成於 該基底上之材料354。材料354可包含一導電組合物，且可 因此包含金屬、含金屬化合物及/或導電摻雜半導體材 料。材料354包含一不同於半導體基底352之組合物。在一 些實施例中，基底352可包含單晶矽。 在材料354上提供一種子區域356。用虛線355來圖解說 明種子材料與材料354相接合於之近似邊界。在一些實施 例中’種子材料在組成上可與材料354之剩餘部分相同， 且僅由其在材料354之一最上區域（最終自其發生額外材料 之生長）處的位置界定。種子區域可包含單晶矽。在一些 實施例中’材料354及材料356包含單晶矽、基本上由單晶 石夕組成或由單晶矽組成。在其他實施例中，材料354包含 一不同於單晶矽之組合物，而材料356包含單晶矽、基本 上由單晶矽組成或由單晶矽組成。在此等其他實施例中， 材料354可包含一或多種導電組合物（諸如元素金屬及/或— 或多種含金屬化合物）。 參看圖86,圖案化材料354及種子材料356以形成複數個 128438.doc • 44· 1380398 延伸至基底352之開口 358且形成包含材料354及種子材料 356之複數個突出物360。可藉由任何合適之方法來圖案化 材料354及356。舉例而言，可在該等材料上形成一經光微 影圖案化之光阻遮罩’可藉由—或多次合適之㈣而將一 圖案自該遮轉移至該等材料，且接著可移除該遮罩而留 下圖86之構造。 參看圖87,用介電材料362來至少部分地填充開口 358。 在所示之實施例中，該等開口完全填充有介電材料362且 一平面化表面363延伸跨越材料356及介電材料362。可藉 由以下步驟形成圖87之構造：提供介電材料362以完全填 充開口 358及延伸跨越突出物36〇，接著進行平面化（例如 化學機械研磨）以自突出物上移除材料362並形成所示之平 面化表面363。介電材料362可包含二氧化矽、基本上由二 氧化石夕組成或由二氧化ί夕組成。在一些實施例中，開口可 保持開放而非至少部分地填充有介電材料（換言之，可省 略圖8 7之處理）。 參看圖88，自種子材料356及在開口 358上生長單晶矽 364。在所示之實施例中，用介電材料362來填充開口 358，且因此在此介電材料上生長單晶矽364。 參看圖89，形成一由單晶矽364支撐之像素37〇(具體言 之，一CMOS成像器裝置）。該像素包括第一閘極構造371 及第二閘極構造373以及源極/汲極區域372、382及384 ; 其中源極/汲極區域372對應於一光電二極體。該光電二極 體延伸跨越介電材料3 62之若干凹穴。内埋之介電材料3 62 128438.doc -45- 可將某種電隔離提供給流至下層之基底352中的電荷，而 不排除使用習知隔離結構（諸如淺溝槽隔離結構3 74)而在層 364令使像素彼此隔離的能力。 介電材料362之凹穴可相對於可見光之波長而具有次波 長寬度及深度尺寸。凹穴之此等次波長寬度及深度尺寸可 降低入射光之損耗並改良像素之敏感性。由於矽具有一不 同於介電材料362之折射率，所以通過層364之一些入射光 將在介電材料362與材料364之間的界面處反射。在矽介 電質界面處反射之光被重新導引至像素之光電二極體，如 圖89中用表示光的箭頭3 75圖解展示。 像素370可為一像素陣列之許多相同像素中的一者。該 陣歹】之各種像素之間的像素串擾可歸因於降低基底3 5 2内 之像素-像素載子移動率的内埋介電質362而降低。 本文中之一些實施例包括螢光測定系統及螢光測定方 法。參看圖90-圖93來描述一實例實施例。 參看圖90，一構造4〇〇包含一基底4〇2，其具有複數個支 撐於其上之突出物404。該等突出物包含一材料406及另一 材料408。在—些實施例中，基底402可包含單晶矽，材料 406可包含二氧化矽，且材料4〇8可包含單晶矽。因此，構 也400可對應於一類似於圖61之圖案化s〇I結構的圖案化 S〇1結構。可將材料408稱作一種子材料。 犬出物404藉由延伸至基底4〇2之間隙4〇5而彼此間隔。 參看圖91，自種子材料4〇8生長單晶半導體材料41〇以形 成一延伸跨越間隙405之覆蓋物。 I28438.doc -46· 1380398 參看圖92，氧化材料408及410(圖91)以形成氧化物材料 412。在所示之實施例中，氧化物412包含與4〇6相同之材 料使得氧化物412與材料406合併《圖92亦展示了經氧化以 形成氧化物4 14之基底402。將氧化物414展示為與材料4〇6 相同之組合物使得氧化物414及材料406合併為單一材料。 在一些實施例中’材料406及氧化物412與414皆基本上由 二氧化石夕組成或皆由二氧化石夕組成。
氧化物406、412及414圍繞間隙405。在一些實施例中， 可s忍為氧化物406、412及414係圍繞對應於間隙405之導管 的窗。此等窗可透過各種波長之電磁輻射，且因此可將圖 92之構造400用作螢光測定計之樣本保持結構。圖％展示 了圖92之構造之透視圖且展示了一位於該等導管中對應於 間隙405之導管内的流體樣本42〇。圖93之視圖亦以虛線視 圖圖解說明了在材料414下方之導管。 圖93展示了一電磁輻射發射源422及一電磁輻射偵測器
424。㈣器及發射器相對於彼此以直角配置(如對於榮光 測定計典型的）。在操作中，自源422將轄射似導引向樣 本420,從而造成樣本之一組分發出營光。接著㈣測器 424來偵測螢光425。 儘管將發射展示為通過突屮私士 艰5Q大出物中之一者且將偵測展示為 穿過覆蓋物414，但在 /、他實施例中可顛倒偵測器與發射 測器及發射 器之相對位置。又，在一此昝 二實施例中，可將镇 器中之一者定位於基底414下方。 本文中之—些實施例包括奈米微流管道及形成奈米微流 128438.doc -47- 1380398 管道之方法。參看圖94_圖98來描述一實例實施例。 參看圖94及圖95，一構造500包含一基底502,其具有複 數個支撐於其上之突出物5〇4。該等突出物包含一材料5〇6 及另一材料508 ^在—些實施例中，基底502可包含單晶 矽，材料506可包含二氧化矽，且材料5〇8可包含單晶矽。 因此’構造500可對應於一類似於圖61之圖案化s〇I結構的 圖案化SOI結構。可將材料5〇8稱作一種子材料。 突出物504藉由延伸至基底5〇2之間隙（或溝槽）5〇5而彼 此間隔。 導電摻雜基底502之部分以在間隙505之底部形成導電區 域510，同時在鄰近於該等導電區域處留下絕緣區域512。 圖95之俯視圖展示了’在一些實施例中，僅位於間隙5〇5 底部之基底部分被摻雜而形成區域5 1 〇。因此，在間隙5〇5 底部亦存在沿著基底之一些部分的絕緣區域5丨2。 參看圖96及圖97’自種子材料508生長單晶半導體材料 514以形成一延伸跨越間隙5〇5之覆蓋物。此將間隙轉化為 延伸於覆蓋物514與基底502之間的導管。導電摻雜覆蓋物 5 14之部分以在間隙5〇5上形成導電區域52〇，同時在鄰近 於導電區域處留下絕緣區域522。圖97之俯視圖展示了， 在一些實施例中’僅位於間隙505上之覆蓋物部分被摻雜 而形成區域520，使得亦存在直接位於間隙5〇5之一些部分 上的覆蓋物之絕緣區域522。圖97中以虛線視圖圖解說明 了間隙505以幫助讀者理解間隙相對於覆蓋物514之所示導 電區域及絕緣區域的位置。 128438.doc -48· 1380398 圖98展示了圖96及圖97之構造的透視圖，且展示了位於 對應於間隙505之導管内的流體樣本53〇。圖98之視圖亦以 虛線視圖而圖解說明了位於材料覆蓋物5丨4下方之導管 505 « 導電區域5 10及520形成藉由對應於導管5〇5之間隔而彼 此偏移的成對導電板。將該等成對導電板電連接至監視設 備550、552及554。該等監視設備可監視成對板之間的電 特性以偵測在一樣本流體530在該等板之間通過時所發生 的改變。可關於各種大分子（諸如核苷酸或蛋白質）來對此 等改變分類使得可最終將圖98之構造500用於大分子之特 徵化及/或排序。儘管展示了三個獨立之監視設備55〇、 5 52及5 54 ’但在其他實施例中，該等監視設備可由單一處 理器包含。 可將導電板δ忍為係一债測系統’該债測系統監視在該等 板之間通過的流體材料之至少一電特性。 已存在針對將奈米微流管道（換言之，具有大約若干奈 米之至少一些尺寸的管道）用於大分子之排序及/或其他特 徵化的重要研究。證明難以使用習知過程來製造奈米微流 管道。然而，可利用如本文中所揭示之某一處理來製造如 圖94-圖98中所示之奈米微流管道。此外，可使用半導體 處理而在管道之相對侧上製造導電板，且可接著將此等導 電板用於監視流動穿過管道之材料。導電板可為半導體材 料之導電摻雜區域（如所示），及/或可包含圖案化的含金屬 材料。 128438.doc • 49- 1380398 可將此揭示案中所描述之各種結構併人於電子系統中。 圖99說明了 一對應於一電腦系統6〇〇之電子系統的一實 施例。電腦系、统600包括監視器6〇1或其他通信輸出裝置、
記憶體單元。此外，可將記憶體單元陣列㈣至—讀取電 路以用於自料記憶體單元讀取資料。可將定址及讀取電 路用於在記憶體裝置608與處理器6〇6之間輸送資訊。在圖 100中所示之主機板604的方塊圖中說明了此。在此方塊圖 中，將定址電路說明為610且將讀取電路說明為612。 處理器裝置606可對應於一處理器模組，且可包含此揭 示案中所描述之各種結構。
一鍵盤602或其他通信輸入裝置，及主機板6〇4。主機板 6〇4可載有一微處理器6〇6或其他資料處理單元及至少一記 憶體裝置608。記憶體裝置6〇8可包含一記憶體單元陣列： 且可將此陣列與定址電路輕接以用於存取該陣列中之個別 s己憶體裝置608可對應於一記憶體模組，且可包含此揭 示案十所描述之各種結構。 圖101說明了一電子系統700之高階組織的簡化方塊圖。 系統700可對應於（例如）電腦系統、過程控制系統或任何其 他利用一處理器及相關聯之記憶體的系統。電子系統7〇〇 具有功能元件，包括處理器702、控制單元7〇4、記憶體裝 置單元706及輸入/輸出（I/O)裝置7〇8(將理解，在各種實施 例中該系統可具有複數個處理器、控制單元、記憶體裝置 單元及/或I/O裝置）^通常，電子系統7〇〇將具有一原生指 令集，該等指令規定將由處理器7〇2對資料所執行之操作 128438.doc -50- 以及處理器702、記情體》番s U體裝置早兀7〇6及I/O裝置708之間的 其他互動。控鮮元7_由連㈣環通過—組導致自記 憶體裝置706獲取指令並執行該等指令的操作來協調處理 請、記憶體裝置鳩及1/0裝置雇之所有操作。記憶體 裝置706可包含此揭示案t所描述之各種結構。
圖1〇2係-電子系統8〇〇之一簡化方塊圖。系統_包括 一記憶體裝置802，該記憶體裝置8〇2具有記憶體單元謝 之一陣列、位址解碼器806、列存取電路8〇8、行存取電路 81〇、用於控制操作之讀取/寫入控制電路812及輸入/輸出 電路8 14。5己憶體裝置802進一步包括功率電路8〖6及感測 器820(諸如用於判定一記憶體單元是處於一低臨限值傳導 狀態還是一高臨限值傳導狀態的電流感測器）^所說明之 功率電路816包括功率供應電路88〇、用於提供一參考電壓 之電路8 82、用於向一第一字線提供脈衝之電路884、用於 向一第二字線提供脈衝之電路886及用於向一位元線提供 脈衝之電路888。系統800亦包括一處理器822或用於記憶 體存取之記憶體控制器。 s己憶體裝置802經由佈線或金屬化線而自處理器822接收 控制信號。使用記憶體裝置802來儲存經由I/O線存取之資 料。處理器822或記憶體裝置802中之至少一者可包含此揭 示案中所描述之各種結構。 可在單一封裝處理單元中或甚至在單一半導體晶片上製 造各種電子系統’以便降低處理器與該（等）記憶體裝置之 間的通信時間。 I28438.doc
用電子系統， 且該等 可在記憶體模組、裝置驅動器 機、處理器模組及特殊應用模組中使用 電子系統可包括多層、多晶片模組β —者，諸如時鐘、 工業控制系統、箱 汽車、 電子系統可為廣泛範圍之系統中之任 電視、蜂巢式電話、個人電腦、汽車、 機等等。 依照法令，已以關於結構及方法特徵而或多或少具有 定性的語言描述了本文中所揭示之標的物。 特 热而，將理 解，申請專利範圍並不限於所展示及描述之特定特徵，因 為本文中所揭示之意義包含實例實施例。申請專利範圍因 此將被給予如字面措詞之完整範疇，且將根據等效物之原 則而加以適當解譯。 【圖式簡單說明】 圖1係根據本發明之一實施例的過程中之一基板之一部 分的圖解透視圖。 圖2係圖1之基板沿圖1中之線2-2所截取的視圖。 圖3係圖1之基板在繼由圖1所示之步驟後之一處理步驟 時的視圖》 圖4係圖3之基板沿圖3中之線4-4所截取的視圖》 圖5係圖3之基板在繼由圖3所示之步驟後之一處理步驟 時的視圖。 圖6係圖5之基板沿圖5中之線6-6所截取的視圖。 圖7係圖5之基板在繼由圖5所示之步驟後之一處理步驟 時的視圖。 128438.doc -52- 1380398 圖8係圖7之基板沿圖7中之線8_8所截取的視圖。 圖9係根據本發明之—實施例的過程中之一基板之一部 分的圖解透視圖。 圖10係圖9之基板沿圖9中之線1〇-1〇所截取的視圖。 圖11係圖9之基板在繼由圖9所示之步驟後之一處理步驟 時的視圖。 圖12係圖"之基板沿圖"中之線12]2所截取的視圖。 圖13係根據本發明之一實施例的過程中之一基板之一部 分的圖解透視圖。 圖14係圖13之基板在繼由圖13所示之步驟後之一處理步 驟時的視圖。 圖15係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖。 圖16係圖15之基板在繼由圖15所示之步驟後之一處理步 驟時的視圖。 圖17係圖16之基板在繼由圖16所示之步驟後之一處理步 驟時的視圖。 圖18係圖17之基板在繼由圖17所示之步驟後之一處理步 驟時的視圖。 圖19係圖18之基板在繼由圖18所示之步驟後之一處理步 驟時的視圖。 ^ 圖20係根據本發明之一實施例的過裎 ^ τ < 一巷板之一部 分的圖解剖視圖。 圖係圖20之基板在繼由圖20所示之步驟後之一處理步 128438.doc -53 - x^Q398 騍時的視圖。 圖22係根據本發明之一實施例的過程中之一某板之一部 分的圖解剖視圖。 圖23係圖22之基板在繼由圖22所示之步驟後之一處理步 帮時的視圖。 ' 圖24係圖23之基板在繼由圖23所示之步驟後之一處理步 驟時的視圖。
圖25係圖24之基板在繼由圖24所示之步驟後之—處理步 騍時的視圖。 圖26係圖25之基板在繼由圖25所示之步驟後之一處理步 驟時的視圖。 圖27係根據本發明之一實施例的過裎 、枉中之一基板之一部 分的圖解剖視圖。 示之步驟後之一處理步 圖28係圖27之基板在繼由圖27所 驟時的視圖。
圖29係根據本發明之一實施例的過 r之一基板之一部 分的圖解剖視圖。 圖30係圖29之基板在繼由圖29所示 驟時的視圖。 圖31係根據本發明之一實施例的過程 分的圖解剖視圖。 圖32係圖31之基板在繼由圖31所示 驟時的視圖。 圖33係圖32之基板在繼由圖32所 之步驟後之一處理步 中之一基板之一部 之步驟後之一處理步 不之步騾後之一處理步 128438.doc •54· 1380398 驟時的視圖。 圖34係圖33之基板在繼由圖33所示 驟時的視圖。 又步騾後之一處理步 圖35係圖34之基板在繼由圖34所示 驟時的視圖。 步驟後之一處理步
圖36係根據本發明之一實施例的過程 分的圖解剖視圖。 圖37係根據本發明之一實施例的過程 分的圖解剖視圖。 中之一基板之一 中之一基板之一 部 部 圖38係圖37之基板在繼由圖37所示 驟時的視圖。 之步驟後之一處理步
圖3 9係根據本發明之一實施例的過程 分的圖解剖視圖。 圖40係圖39之基板在繼由圖39所示之 驟時的視圖。 圖41係圖40之基板在繼由圖40所示之 驟時的視圖。 中之一基板之一 部 步驟後之一處理步 步驟後之一處理步 之步驟後之一處理步 之步驟後之一處理步 之步驟後之一處理步 圖42係圖41之基板在繼由圖41所示 驟時的視圖。 圖43係圖42之基板在繼由圖42所示 驟時的視圖》 圖44係圖43之基板在繼由圖43所示 驟時的視圖。 圖45係圖44之基板在繼由圖44所示之| v邵後之一處理步 128438.doc •55· ^80398 驟時的視圖。 圖46係根據本發明之一實施例的過 八^之一基板之一部 为的圖解透視圖。 圖47係圖46之基板沿圖46中之線47_47_料㈣ 圖48係根據本發明之一實施例的過程 . T 一暴板之一 刀的圖解透視圖。 部
圖49係圖48之基板沿圖48中之線49 49所截取的視圖 圖50係根據本發明之一實施例的過程 τ〈 一暴板之· 分的圖解剖視圖。 部 圖51係圖50之基板在繼由圖5〇所 驟時的視圖。 示之步驟後之一處理步 圖52係圖51之基板在繼由圖51所示 驟時的視圖。 之步驟後之一處理步
圖53係圖52之基板在繼由圖52所示之步驟後之一處理步 驟時的視圖。 少 圖54係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖》 圖55係圖54之基板在繼由圖54所示之步驟後之一處理步 驟時的視圖。 圖56係圖55之基板在繼由圖55所示之步驟後之一處理步 驟時的視圖。 圖57係圖56之基板在繼由圖56所示之步驟後之一處理步 驟時的視圖。 圖5 8係圖57之基板在繼由圖57所示之步驟後之一處理步 128438.doc -56· 1380398 驟時的視圖。 圖59係根據本發明之一實施例的過程中之一 分的圖解剖視圖。 圖60係圖59之基板在繼由圖59所 驟時的視圖。 圖61係根據本發明之一實施例的過程 分的圖解剖視圖。 基板之一部 示之步驟後之一處理步 中之一基板之一部
圖62係圖61之基板在繼由圖61所示 <步驟後之一處理步 驟時的視圖。 圖63係圖62之基板在繼由圖62所示 下之步驟後之一處理步 驟時的視圖。 圖64係根據本發明之一實施例的過程
分的圖解剖視圖。 圖65係圖64之基板在繼由圖64所示 驟時的視圖。 圖66係圖65之基板在繼由圖65所示 驟時的視圖。 圖67係圖66之基板在繼由圖66所 驟時的視圖》 圖68係圖67之基板在繼由圖67所示 驟時的視圖。 中之一基板之一部 之步驟後之一處理步 之步驟後之一處理步 不之步驟後之一處理步 之步驟後之一處理步 圖69係圖68之基板在繼由圖68所示 驟時的視圖。 圖70係圖69之基板在繼由圖69所示 之步驟後之一處理步 之步驟後之一處理步 128438.doc •57 · 1380398 驟時的視圖。 圖71係根據本發明之一實施例的過程中 一暴扳之一部 为的圖解剖視圖。 圖72係圖71之基板在繼由圖71所示之步驟後之—處理步 驟時的視圖。 圖73係圖72之基板在繼由圖72所 驟時的視圖。
圖74係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖。 圖75係圖74之基板在繼由圖74所示之步驟後之一處理步 驟時的視圖。 圖76係圖75之基板在繼由圖75所示之步驟後之一處理步 驟時的視圖。 圖77係圖76之基板在繼由圖76所示之步驟後之一處理步 驟時的視圖。
示之步驟後之一處理步 圖78係圖77之基板在繼由圖77所示之步驟後之一處理步 驟時的視圖。 圖79係圖78之基板沿線79-79的俯視剖視圖；其中圖78 之視圖係沿著圖79之線78-78。 圖80係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖。 圖81係圖80之基板在繼由圖80所示之步驟後之一處理步 驟時的視圖。 圖82係圖81之基板在繼由圖81所示之步驟後之一處理步 128438.doc •58· 1380398 驟時的視圖。 圖83係圖82之基板在繼由圖82所示之步驟後之一處理步 驟時的視圖。 圖84係圖83之基板沿線84_84的俯視剖視圖；其中圖83 之視圖係沿著圖84之線83-83。 圖85係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖。 圖86係圖85之基板在繼由圖85所示之步驟後之—處理步 驟時的視圖。 圖87係圖86之基板在繼由圖86所示之步驟後之一處理步 驟時的視圖。 圖88係圖87之基板在繼由圖87所示之步驟後之一處理步 驟時的視圖。 圖89係圖88之基板在繼由圖88所示之步驟後之一處理步 驟時的視圖。 圖90係根據本發明之一實施例的過程中之一基板之一部 分的圖解剖視圖。 圖91係圖90之基板在繼由圖90所示之步驟後之一處理步 驟時的視圖》 圖92係圖91之基板在繼由圖91所示之步驟後之一處理步 驟時的視圖。 圖93係圖92之基板的圖解透視圖。 圖94及圖95分別係根據本發明之一實施例的過程中之一 基板之一部分的圖解剖視圖及圖解俯視圖。圖95之視圖係 12S438.doc -59· I38Q398 沿著圖94之線95-95，而圖94之視圖係沿著圖95之線94-94 〇 圖96及圖97分別係圖94及圖95之基板在繼由圖94及圖95 所示之步驟後之一處理步驟時的圖解剖視圖及圖解俯視 圖。圖96之視圖係沿著圖97之線96-96，而圖97之視圖係 沿著圖96之線97-97。 圖98係圖96及圖97之基板的圖解透視圖。
圖99係一電腦實施例之圖解視圖。 圖1〇〇係展示圖99之電腦實施例之主機板的特定特徵的 方塊圖。 圖101係一電子系統實施例之高級方塊圖。 圖102係一記憶體裝置實施例之簡化方塊圖。 圖103係根據本發明之一實施例的過程中 ..β 1、—丞板的顯 微照片。
圖104係圖103之基板在繼圖1〇3之步驟後之—處理步驟 時的顯微照片。 圖105係根據本發明之一實施例的過程中 — 心—基板之一 部分的圖解剖視圖，且為繼由圖69所描繪之♦ <慝理後之由圖 7〇所描繪之處理的替代處理。 圖106係圖105之基板在繼圖1〇5所示之舟跡# >鄉後之一處理 步驟時的視圖。 【主要元件符號說明】 2-2 線 4-4 線 -60- 128438.doc 1380398
6-6 線 8-8 線 10 參考數字 10 基板部分 10-10 線 10a 基板 10c 晶圓部分 12 第一材料 12-12 線 13 額外第一材料 13b 材料 13c 橋接之含矽材料 14 第二材料 15 平均最外整體表面 16 第三材料 17 開口 18 開口 19 開口 20 基板突出物 21 基板突出物 22 基板突出物 23 基板突出物 24 突出物側壁 26 含單晶材料基底 128438.doc •61 · I38Q398
28 經覆蓋空隙 28a 經覆蓋之細長溝槽 28b 空隙 30 導電材料 30a 導電材料 32 閘極介電質 34 場效電晶體源極/汲極區域 36 場效電晶體管道區域 38 突出物 40 參考數字 40a 基板部分 40b 基板部分 40c 基板 40d 基板 40e 基板 40f 晶圓部分 40g 基板部分 42 材料 44 材料 45 開口 45b 開口 45c 開口 45d 開口 45e 開口 128438.doc -62- I38Q398
46 開 口 46b 開 口 46c 開 σ 46d 開 D 46e 開 V 47 開 σ 47-47 線 47b 開 σ 47c 開 π 47d 開 a 47e 開 口 49 經 覆 蓋開 〇 或 經 覆 蓋 空 隙 49-49 線 49a 經 覆 蓋開 口 或 經 覆 蓋 空 隙 49b 經 覆 蓋開 口 或 經 覆 蓋 空 隙 49c 經 覆 蓋開 口 或 經 覆 蓋 空 隙 49e 經 覆 蓋開 Π 或 經 覆 蓋 空 隙 50 侧 壁 50b 開 V 側壁 51 基底 52 絕緣材料 52a 絕緣材料襯層 52b 絕 緣 材料 52c 絕 緣 材料 128438.doc •63 - 1380398
52d 絕緣材料 52e 絕緣材料 52g 絕緣材料 54 包含元素形式矽之材料 54b 包含元素形式矽之材料 54c 包含元素形式矽之材料 54f 包含元素形式矽之材料 55 包含元素形式矽之材料 58 經曝露之種子材料 60 高度最外表面 64 遮罩或覆蓋層 70 參考數字 72 基底基板 74 第一材料 76 第二材料 78 第三材料 78-78 線 79 高度最外表面 79-79 線 80 開口 82 向上突出之側壁 83 空間 83-83 線 84-84 線 128438.doc •64- I38Q398
86 第四材料 87 經覆蓋空隙 88 材料 90d 包含二氧化矽之橋 94-94 線 95-95 線 96-96 線 97-97 線 100 基板部分 102 基底基板 104 突出物 105 突出物 106 突出物 108 突出物側壁 110 第一材料 112 第二材料 114 高度最外表面 116 第二材料側壁 120 第三材料 122 經覆蓋空隙 130 參考數字 130a 基板部分 130b 基板部分 132 塊狀含單晶矽材料 128438.doc -65- I38Q398 134 絕緣體層 136 含矽半導體層 138 開口 138a 開口 138b 開口 140 開口 140a 開口 140b 開口 142 開口 142a 開口 142b 開口 144 包含元素形式矽之材料 144a 包含元素形式矽之材料 144b 包含元素形式矽之材料 145 包含元素形式矽之材料 146 經覆蓋空隙 146b 經覆蓋空隙 148 閘極構造 150 導電區域 152 閘極介電質區域 154 管道區域 154b 管道區域 156 場效電晶體源極/汲·極區域 156b 源極/>及極區域 128438.doc -66- I38Q398
160 閘極介電質 162 導電材料 166 經曝露之遙晶種子材料 168 含單晶矽基底 172 閘極構造 174 介電材料 176 導電閘極材料 200 基板部分 200a 基板部分 200b 基板部分 202 基底基板 202a 基底基板 204 絕緣層 206 磊晶種子材料/種子材料 208 基底區域 208a 基底區域 210 釋放區域 210a 釋放區域 212 含矽半導體區域 212a 含矽半導體區域 215 界面 218 冷卻溝槽 220 橋接材料 223 絕緣體層 128438.doc -67- I38Q398
224 經覆蓋之細長冷卻溝槽 225 外表面 227 閘極介電質材料 229 第一場效電晶體閘極 230 載體基板 232 基底基板 233 第二場效電晶體閘極 234 氧化物層 235 場效電晶體管道區域 237 源極/沒極區域 240 閘極介電質 242 閘極構造 250 管道區域 252 源極/>及極區域 300 半導體構造 302 基底 304 材料 306 突出物 308 間隙 310 含金屬層 312 種子材料 314 覆蓋材料 322 基底 324 突出物 128438.doc -68- 1380398
326 材料 328 另一材料 330 覆蓋材料 332 導管 334 氧化物 340 材料 342 材料 344 箭頭 350 構造 352 半導體基底 354 材料 355 虛線 356 種子區域 358 開口 360 突出物 362 介電材料 364 早晶碎 370 像素 371 閘極構造 372 源極/>及極區域 373 第二閘極構造 374 淺溝槽隔離結構 375 箭頭 382 源極/汲極區域 128438.doc -69- 1380.398
384 源極/汲極區域 400 構造 402 基底 404 突出物 405 間隙 406 材料 408 另一材料 410 氧化物材料 414 氧化物 420 流體樣本 422 電磁輻射發射源 423 輻射 424 偵測器 425 螢光 500 構造 502 基底 504 間隙 506 材料 508 另一材料 510 導電區域 512 絕緣區域 514 覆蓋物 520 導電區域 522 絕緣區域 -70- 128438.doc 1380.398
530 流體樣本 550 監視設備 552 監視設備 554 監視設備 600 電腦系統 601 監視器 602 鍵盤 604 主機板 606 微處理器 608 記憶體裝置 610 定址電路 612 讀取電路 700 電子系統 702 處理器 704 控制單元 706 記憶體裝置單元 708 輸入/輸出（I/O)裝置 800 電子系統 802 記憶體裝置 804 記憶體單元 806 位址解碼器 808 列存取電路 810 行存取電路 812 讀取/寫入控制電路 128438.doc 71 · 1380398
814 輸入/輸出電路 816 功率電路 820 感測器 822 處理器 880 電路 882 電路 884 電路 886 電路 888 電路 900 基板 902 單晶矽 904 二氧化矽突出」 906 非晶矽 908 溝槽 910 多晶矽
128438.doc -72-

Claims (1)

1380398
:種形成-半導體基板内一經覆蓋空隙之方法其包 2. 3. 4. 5. 6. 8. 提供一對相對於-半導體基板向上突出之 側壁具有-位於其間之空間且包含相對之第一、第= 第三材料；該第二材料被收納於該第一材料 ：： 料中間且不同於該第-材料及該第三材料；及μ 相對於該第-材料及該第三材料自該等 第二材料選擇性地生長一第四材料，以跨 = 效形成第四材料之-橋，從而在該等側壁之間形：f 覆蓋空隙。 义間形成-經 :::::之方法’其包含提供不同於該第三材料之該 :::::之方法’其包含提供與該第三材料相同之該 Π:::之方法，其包含提供與該第四材料相同之該 :::項1之方法，其包含提供比該第三材料厚之該第 項1之方法，其包含提供比該第三村料薄之該第 三項1之方法’其包含提供比該第二材料厚之該第 /項1之方法’其包含提供大約為相同厚度之該第 128438-1010926.doc 9.1380398 二材料及該第三材料。 生長該 :請未項1之方法，其中該選擇性生長包含磊晶 四材料以包含-包含矽之材料。 10.如請求項1之方法 第二材料。 其包含提供不同於該第四材料之該 11.12. 如請求項10之方法 第四材料以包含一 ’其中該選擇性生長包含磊晶 包含矽之材料。 生長該 如請求項10之方法， 形式碎。 其包含提供該第二材料以包含元素 13. 如凊求項12之方法，其包含提供該第四材料 形式w或1化物中之任何一或多者。 素 14. 如吻求項10之方法其包含提供該第二材料以包含元素 )弋 元素形式Ti或一矽化物中之任何一或多者。 15. 如靖求項Η之方法，其包含提供該第四材料以包含元素 形式碎^ 16. 17. 18. 19, 如請求項1之方法，其中該選擇性生長生長該第四材料 以延伸於該第三材料之一高度最外表面上。 月求項1之方法，其中該選擇性生長並不生長該第四 材=以延伸於該第三材料之—高度最外表面上。 項1之方法，其包含在該選擇性生長之後，將該 基板向内研磨至5 /卜）—I» ., 至夕該第二材料，而留下橋接於該經覆 蓋空隙上之第四材料。 如明求項18之方法，其包含在該選擇性生長之後，將該 基板向内研磨至至少該第二材料’而留下橋接於該經覆 128438-1010926.doc 1380398 蓋空隙上之第四材料。 20. 如請求項19之方法，其包含在該選擇性生長之後將該 基板向内研磨至該第一材料，而留下橋接於該經覆蓋空 隙上之第四材料。 21. —種形成一半導體基板内一經覆蓋空隙之方法，其包 含： 、 提供一塊狀含單晶矽基板； 在該塊狀含單晶矽基板上沈積-第-絕緣材料； 在該第一絕緣材料上沈積一含元素形式矽材料； 在該含元素形切材料上沈積—第二絕緣材料； 蝕刻穿過該第二絕緣材料、該含元素形式石夕材料及該 第-絕緣材料而到達該基板之塊狀切材料的複數個溝 相對於該第一絕緣材料及該第二絕緣材料，自該含元 ㈣式_材料及自在該等溝槽内該基板之該塊狀含石夕材 料^擇性生長—包含梦之材料，以藉由包含元素形式石夕 =:接跨越該等溝槽從而在該等― 22. 如請求項21之方法 之該第一絕緣材料 23. 如請求項21之方法 之該第一絕緣材料 24·如請求項23之方法 其包含提供與該第二絕緣材料相同 …… w σ 一 ψ 絕緣材料及包含氮切之該第二絕緣材料 其包含提供不同於該第二絕緣材科 其包含提供包含二氧化矽之該第一 '28438-10iQ926.doc 1380398 25. 26. 27. 如凊求項21之方法，其包含提供經沈積於該第一絕緣材 料上之該含元素形式矽材料以包含非晶矽。 月求項21之方法，其包含提供經沈積於該第一絕緣材 料上之該3元素形式矽材料以包含多晶矽。 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 青求項26之方法’其中提供經沈積於該第一絕緣材料 〜3兀素形式矽材料，以最初包含非晶矽，隨後再 將其轉化為多晶矽。 丹 如請求項21之方沐，甘4 μ 一 其進一步包含在橋接跨越該等溝槽 戎：姑3兀素形式矽之材料内形成場效電晶體管道區域 5六電晶體源極/汲極區域中之至少。 如請求項1^>士、+ 之方法，其中該第一材料為絕緣。 其中該第一材料為導電。 其中該第一材料為半導電。 其中該第三材料為絕緣。 其中該第三材料為導電。 其中該第三材料為半導電。 〃中該第二材料具有為平面之高度 如請求項1之方法 如請求項1之方法 如請求項1之方法 如請求項1之方法 如請求項1之方法 如請求項1之方法 最外表面。 如請求項！之方法，盆 最外表面。 中該第 一種形成 含： 形成〜 持料具有非平面之高度 半導體基板中一經霜 復羞空隙之方法，其包 對自一半導體基板向 物，該等突+ 突出之第一材料突出 次出物包含側壁； 128438-1010926.doc -4- ::第一材料上提供一經曝露之第二材料 科不同於該第一材料； μ第一材 相對於該等突出物之該一 等突出物侧壁古产“山 ’而自該第二材料沿該 由…材：：選擇性生長一第三材料'並藉 出物之二:―:覆橋r越該_物，《在該對突 ❿战經覆盏空隙；及 該内至少至該第二材料地移除 突出物之橋。該經覆盍空隙上有效留下-跨越該對 之方法，其包含提供與該第二材料相同之該 39 :::::7之方法，其包含提供不同於該第二材料之該 40 項37之方法，其包含提供該第三材料以包含元素 二性生長包含包括― 形式^方法，其包含提供該第二材料以包含元素 42’：=項方法，其包含提供該第二材料以包含元素 43.如請求或一石夕化物中之任何一或多者。 形式石夕，且=其包含提供該第二材料以包含元素 且該選擇性生長包含生長元素形式w、元素形 ^ 5 發化物中之任何一或多者。 44_如請求項^ 7 45.如請求I 法，其包含提供絕緣性之該第一材料。 7之方法，其包含提供該經曝露之第二材料之 128438-1010926.doc 1380398 高度最外表面，且自 經曝露之第二材料之 ，且自其選擇性生長 經曝露部分以包含該第二材料之一 其選擇性生長該第三材料。 46. 如請求項37之方法，其包含提供該 經曝露部分以包含第二材料之側壁 該第三材料。 4?' 48·如請求項37之方法，其中該移除包含姓刻。 49·如請求項37之方法，其中該移除包含機械研磨。 50.如:求項37之方法，其中該移除包含化學機械研磨。 月求項37之方法，其中該第三材料之該移除係向内至 該第一材料。 52. =請求項37之方法，其包含提供該經覆蓋空隙，以包含 大體平仃於該半導體基板之一平均最外整體表面延伸 之細長溝槽。 53. 如請求項52之方法，其包含用導電材料填充該溝槽之至 大部刀並自其形成一細長之導電線。 54. 如請求項37之方法，其包含在該選擇性生長之前提供該 對突出物以包含間隔開之自立柱。 55. 如請求項37之方法，其包含在該選擇性生長之前提供該 對突出物以包含複數個間隔開之自立柱中之兩者，該選 擇性生長形成待由一頂板覆蓋之該空隙，該頂板至少部 分地由被收納於該空隙内之該複數個柱支撐。 128438-1010926.doc
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735161B2 (en) 2015-09-09 2017-08-15 Micron Technology, Inc. Memory device and fabricating method thereof

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
KR101525590B1 (ko) * 2008-10-08 2015-06-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI458129B (zh) * 2010-12-21 2014-10-21 Lextar Electronics Corp 發光二極體晶片結構及其製造方法
CN102769002B (zh) * 2011-04-30 2016-09-14 中国科学院微电子研究所 半导体器件及其形成方法、封装结构
US8648414B2 (en) 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
US8395217B1 (en) 2011-10-27 2013-03-12 International Business Machines Corporation Isolation in CMOSFET devices utilizing buried air bags
WO2013158210A2 (en) 2012-02-17 2013-10-24 Yale University Heterogeneous material integration through guided lateral growth
DE112013002558T5 (de) * 2012-05-18 2015-02-19 Fuji Electric Co., Ltd. Halbleiterbauelement
DE112013004996T5 (de) * 2012-10-15 2015-07-09 Seoul Viosys Co., Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
KR102022658B1 (ko) * 2012-10-15 2019-09-18 서울바이오시스 주식회사 절연 구조체를 갖는 반도체 소자 및 및 그것을 제조하는 방법
US8866204B2 (en) * 2013-01-30 2014-10-21 Stmicroelectronics, Inc. Method to form finFET/trigate devices on bulk semiconductor wafers
US9059335B2 (en) * 2013-02-27 2015-06-16 Wisconsin Alumni Research Foundation Anisotropic conducting films for electromagnetic radiation applications
US8921992B2 (en) * 2013-03-14 2014-12-30 Raytheon Company Stacked wafer with coolant channels
WO2014144698A2 (en) * 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
US8753953B1 (en) * 2013-03-15 2014-06-17 International Business Machines Corporation Self aligned capacitor fabrication
CN106233429B (zh) 2014-04-16 2019-06-18 耶鲁大学 获得平坦的半极性氮化镓表面的方法
CN106233471A (zh) 2014-04-16 2016-12-14 耶鲁大学 蓝宝石衬底上的氮‑极性的半极性GaN层和器件
US9852902B2 (en) 2014-10-03 2017-12-26 Applied Materials, Inc. Material deposition for high aspect ratio structures
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
US10573627B2 (en) * 2015-01-09 2020-02-25 Silicon Genesis Corporation Three dimensional integrated circuit
JP6600476B2 (ja) * 2015-03-30 2019-10-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9679897B1 (en) * 2016-04-04 2017-06-13 International Business Machines Corporation High density nanofluidic structure with precisely controlled nano-channel dimensions
JP2019531245A (ja) 2016-08-12 2019-10-31 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ 成長の際に窒素極性ファセットを排除することによる異種基板上で成長する積層欠陥のない半極性および非極性ＧａＮ
KR102318560B1 (ko) * 2017-04-12 2021-11-01 삼성전자주식회사 반도체 소자
WO2019040117A1 (en) 2017-08-21 2019-02-28 Eli Lilly And Company DOSE DETECTION MODULE FOR DRUG DELIVERY DEVICE
CA3073605C (en) 2017-08-21 2023-03-21 Eli Lilly And Company Medication delivery device with sensing system
WO2019072743A1 (en) 2017-10-13 2019-04-18 Analog Devices Global Unlimited Company DESIGN AND MANUFACTURE OF SENSORS IN NANOGAP
KR20190071227A (ko) * 2017-12-14 2019-06-24 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10553607B1 (en) 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
US10446578B1 (en) 2018-08-24 2019-10-15 Micron Technology, Inc. Methods used in forming an array of elevationally-extending strings of memory cells, methods of forming an array of elevationally-extending strings of memory cells, and methods of forming an array of vertical strings of memory cells
FR3085536A1 (fr) * 2018-09-03 2020-03-06 Soitec Dispositif cfet et procede de fabrication d'un tel dispositif
US11527623B2 (en) * 2020-07-28 2022-12-13 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11355392B2 (en) * 2020-08-07 2022-06-07 Micron Technology, Inc Conductive via of integrated circuitry, memory array comprising strings of memory cells, method of forming a conductive via of integrated circuitry, and method of forming a memory array comprising strings of memory cells

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077826B2 (ja) * 1983-08-25 1995-01-30 忠弘 大見 半導体集積回路
US4528047A (en) 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4820654A (en) * 1987-12-09 1989-04-11 Ncr Corporation Isolation of regions in a CMOS structure using selective epitaxial growth
US4993143A (en) * 1989-03-06 1991-02-19 Delco Electronics Corporation Method of making a semiconductive structure useful as a pressure sensor
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
CA2061264C (en) * 1991-02-15 1999-11-16 Kiyofumi Sakaguchi Etching solution for etching porous silicon, etching method using the etching solution and method of preparing semiconductor member using the etching solution
CA2061796C (en) * 1991-03-28 2002-12-24 Kalluri R. Sarma High mobility integrated drivers for active matrix displays
JPH05217824A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体ウエハ及びその製造方法
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
JP3532625B2 (ja) * 1994-10-06 2004-05-31 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3378135B2 (ja) * 1996-02-02 2003-02-17 三菱電機株式会社 半導体装置とその製造方法
US6509313B1 (en) * 1996-02-28 2003-01-21 Cornell Research Foundation, Inc. Stimulation of immune response with low doses of cytokines
JPH09298195A (ja) * 1996-05-08 1997-11-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5882532A (en) * 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
FR2749977B1 (fr) * 1996-06-14 1998-10-09 Commissariat Energie Atomique Transistor mos a puits quantique et procedes de fabrication de celui-ci
JP3320641B2 (ja) * 1996-09-13 2002-09-03 株式会社東芝 メモリセル
JP3602679B2 (ja) * 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
JP3382840B2 (ja) * 1997-05-23 2003-03-04 シャープ株式会社 半導体装置の製造方法
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
JP4301462B2 (ja) * 1997-09-29 2009-07-22 川崎マイクロエレクトロニクス株式会社 電界効果トランジスタ
WO1999033115A1 (en) * 1997-12-19 1999-07-01 Advanced Micro Devices, Inc. Silicon-on-insulator configuration which is compatible with bulk cmos architecture
TW411589B (en) * 1998-02-27 2000-11-11 Mosel Vitelic Inc Method of manufacturing capacitor bottom electrode and structure thereof
JPH11317527A (ja) * 1998-05-06 1999-11-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Ｓｏｉ基板の作製方法
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
US6093623A (en) * 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
US6268630B1 (en) * 1999-03-16 2001-07-31 Sandia Corporation Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications
US6940098B1 (en) 1999-03-17 2005-09-06 Mitsubishi Cable Industries, Ltd. Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
US6433401B1 (en) * 1999-04-06 2002-08-13 Analog Devices Imi, Inc. Microfabricated structures with trench-isolation using bonded-substrates and cavities
EP1043770B1 (en) * 1999-04-09 2006-03-01 STMicroelectronics S.r.l. Formation of buried cavities in a monocrystalline semiconductor wafer and a wafer
US6358791B1 (en) * 1999-06-04 2002-03-19 International Business Machines Corporation Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby
TW515109B (en) * 1999-06-28 2002-12-21 Semiconductor Energy Lab EL display device and electronic device
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
US6245636B1 (en) * 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
TW473917B (en) * 2000-03-07 2002-01-21 United Microelectronics Corp Step-like structure of silicon on insulation (SOI)
WO2001067500A2 (en) * 2000-03-07 2001-09-13 Micron Technology, Inc. Methods for making nearly planar dielectric films in integrated circuits
US6552396B1 (en) * 2000-03-14 2003-04-22 International Business Machines Corporation Matched transistors and methods for forming the same
US6406982B2 (en) * 2000-06-05 2002-06-18 Denso Corporation Method of improving epitaxially-filled trench by smoothing trench prior to filling
EP1161985B1 (en) * 2000-06-05 2005-10-26 STMicroelectronics S.r.l. Process for manufacturing integrated chemical microreactors of semiconductor material, and integrated microreactor
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP2002134375A (ja) * 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
DE10054484A1 (de) * 2000-11-03 2002-05-08 Bosch Gmbh Robert Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US6610615B1 (en) * 2000-11-15 2003-08-26 Intel Corporation Plasma nitridation for reduced leakage gate dielectric layers
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6599362B2 (en) 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
US20020134503A1 (en) * 2001-03-20 2002-09-26 Accucorp Technical Services, Inc. Silicon wafers bonded to insulator substrates by low viscosity epoxy wicking
US6410938B1 (en) * 2001-04-03 2002-06-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
US6403485B1 (en) * 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
US6509613B1 (en) * 2001-05-04 2003-01-21 Advanced Micro Devices, Inc. Self-aligned floating body control for SOI device through leakage enhanced buried oxide
US6512244B1 (en) * 2001-05-07 2003-01-28 Advanced Micro Devices, Inc. SOI device with structure for enhancing carrier recombination and method of fabricating same
US6664146B1 (en) * 2001-06-01 2003-12-16 Advanced Micro Devices, Inc. Integration of fully depleted and partially depleted field effect transistors formed in SOI technology
US7023989B1 (en) * 2001-06-19 2006-04-04 Cisco Technology, Inc. Arrangement for delivering applications to a network enabled telephony device
US6680243B1 (en) * 2001-06-29 2004-01-20 Lsi Logic Corporation Shallow junction formation
KR100421046B1 (ko) * 2001-07-13 2004-03-04 삼성전자주식회사 반도체 장치 및 그 제조방법
US6642579B2 (en) * 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
US6808954B2 (en) * 2001-09-07 2004-10-26 Intel Corporation Vacuum-cavity MEMS resonator
US6531375B1 (en) * 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification
US6870225B2 (en) * 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US20030116552A1 (en) 2001-12-20 2003-06-26 Stmicroelectronics Inc. Heating element for microfluidic and micromechanical applications
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
DE10221799A1 (de) * 2002-05-15 2003-11-27 Fujitsu Ltd Silicon-on-Insulator-Biosensor
KR100473733B1 (ko) 2002-10-14 2005-03-10 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조방법
DE60228856D1 (de) * 2002-12-04 2008-10-23 St Microelectronics Srl Verfahren zur Herstellung von Mikrokanälen in einer integretierten Struktur
US7009272B2 (en) * 2002-12-28 2006-03-07 Intel Corporation PECVD air gap integration
US6936851B2 (en) 2003-03-21 2005-08-30 Tien Yang Wang Semiconductor light-emitting device and method for manufacturing the same
US7041575B2 (en) * 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
KR100559990B1 (ko) * 2003-12-30 2006-03-13 동부아남반도체 주식회사 반도체 장치의 소자 분리체 및 그 형성방법
KR100549007B1 (ko) * 2004-03-10 2006-02-02 삼성전자주식회사 펀치쓰루 방지막을 갖는 반도체 장치의 트랜지스터들 및그 제조 방법들
US7157350B2 (en) * 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
US7755445B2 (en) * 2004-08-03 2010-07-13 Banpil Photonics, Inc. Multi-layered high-speed printed circuit boards comprised of stacked dielectric systems
US7335963B2 (en) * 2004-08-25 2008-02-26 Micron Technology, Inc. Light block for pixel arrays
WO2006025064A2 (en) 2004-09-02 2006-03-09 Ramot At Tel-Aviv University Ltd. Embedded channels, embedded waveguides and methods of manufacturing and using the same
US7229895B2 (en) * 2005-01-14 2007-06-12 Micron Technology, Inc Memory array buried digit line
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
EP2311854B1 (en) 2005-07-29 2013-04-17 The Government of the United States of America, as represented by the Secretary of Health and Human Services Mutated pseudomonas exotoxins with reduced antigenicity
JP4534041B2 (ja) * 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7952158B2 (en) 2007-01-24 2011-05-31 Micron Technology, Inc. Elevated pocket pixels, imaging devices and systems including the same and method of forming the same
FR2895419B1 (fr) * 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US7378704B2 (en) * 2006-03-16 2008-05-27 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US20070249138A1 (en) 2006-04-24 2007-10-25 Micron Technology, Inc. Buried dielectric slab structure for CMOS imager
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7628932B2 (en) * 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7557002B2 (en) 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7498265B2 (en) * 2006-10-04 2009-03-03 Micron Technology, Inc. Epitaxial silicon growth
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
JP2008277696A (ja) * 2007-05-07 2008-11-13 Toshiba Corp 半導体装置の製造方法
CN100565562C (zh) 2007-10-15 2009-12-02 北京派瑞根科技开发有限公司 电子标签安全认证方法
US7682944B2 (en) * 2007-12-14 2010-03-23 Cree, Inc. Pendeo epitaxial structures and devices
EP2816453B1 (en) 2012-02-15 2019-03-27 Murata Manufacturing Co., Ltd. Touch-style input terminal
FR3037442B1 (fr) 2015-06-11 2018-07-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Photodiode spad couverte d'un reseau

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735161B2 (en) 2015-09-09 2017-08-15 Micron Technology, Inc. Memory device and fabricating method thereof
US10020310B2 (en) 2015-09-09 2018-07-10 Micron Technology, Inc. Memory device and fabricating method thereof
US10424583B2 (en) 2015-09-09 2019-09-24 Micron Technology, Inc. Methods of operating a memory device

Also Published As

Publication number Publication date
US9786548B2 (en) 2017-10-10
TWI560740B (en) 2016-12-01
US8617966B2 (en) 2013-12-31
US9922869B2 (en) 2018-03-20
US20170372941A1 (en) 2017-12-28
US20170372942A1 (en) 2017-12-28
US20110233734A1 (en) 2011-09-29
US20110256694A1 (en) 2011-10-20
US20180019157A1 (en) 2018-01-18
US9059078B2 (en) 2015-06-16
US20220262670A1 (en) 2022-08-18
WO2008097448A3 (en) 2009-03-19
US20170352580A1 (en) 2017-12-07
TWI490976B (zh) 2015-07-01
WO2008097448A2 (en) 2008-08-14
US20080188019A1 (en) 2008-08-07
US10163685B2 (en) 2018-12-25
US20080187463A1 (en) 2008-08-07
US20170352578A1 (en) 2017-12-07
US11348826B2 (en) 2022-05-31
US9997398B2 (en) 2018-06-12
TW200839936A (en) 2008-10-01
US20080188051A1 (en) 2008-08-07
US20130337630A1 (en) 2013-12-19
US10998222B2 (en) 2021-05-04
US20080185647A1 (en) 2008-08-07
US20170352579A1 (en) 2017-12-07
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US8039357B2 (en) 2011-10-18
US20170352577A1 (en) 2017-12-07
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US20170372940A1 (en) 2017-12-28

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