KR100421046B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR100421046B1 KR10-2001-0042355A KR20010042355A KR100421046B1 KR 100421046 B1 KR100421046 B1 KR 100421046B1 KR 20010042355 A KR20010042355 A KR 20010042355A KR 100421046 B1 KR100421046 B1 KR 100421046B1
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Abstract

본 발명은 액티브 영역의 면적을 증대시킬 수 있는 반도체 장치 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 장치는 반도체 기판과, 반도체 기판의 소정 부분에 형성되며 소자들이 형성될 액티브 영역을 한정하는 트랜치, 액티브 영역 표면 및 트랜치의 상부 모서리로부터 소자들이 형성되는 깊이 만큼 형성된 SEG막, 및 트랜치 공간 및 트랜치 측벽의 SEG막 사이에 매립되는 절연막을 포함한다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 액티브 영역의 면적을 증대시킬 수 있는 소자 분리막을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 소자 분리막은 소자가 형성되는 액티브 영역을 한정하면서, 이들 액티브 영역간을 전기적으로 분리시키는 역할을 한다. 이러한 소자 분리막을 형성하는 방식으로는 크게 로코스(LOCOS) 및 트랜치(trench) 방식이 있으며, 현재에는 트랜치 방식에서 발전된, 보다 넓은 액티브 영역을 제공하는 STI(shallow trench isolation) 방식이 주로 이용되고 있다.
하지만, 현재의 반도체 소자는 STI와 같은 소자 분리막이 사용된다 하더라도, 반도체 소자의 집적 밀도가 기하급수적으로 증가됨으로 인하여, 실질적으로 개개의 소자가 차지하는 액티브 영역의 면적은 상대적으로 감소되고 있는 추세이다.
이와 같이, 소자가 차지하는 액티브 영역의 면적이 상대적으로 감소되면, 액티브 영역에 형성되는 소자가 단채널 트랜지스터인 경우, 문턱 전압(threshold voltage)이 급격히 감소되는 리버스 내로우 위쓰 이펙트(reverse narrow width effect)가 발생된다. 이를 보다 구체적으로 설명하면, 액티브 영역의 면적이 협소해지면, 액티브 영역의 중심에 형성되는 플랫 트랜지스터(flat transistor)의 비율보다 액티브 영역의 가장자리에 형성되는 코너 트랜지스터(corner transistor)의 비율이 높게 된다. 이때, 알려진 바와 같이, 코너 트랜지스터(coner Tr.)의 문턱 전압(Vt1)은 도 1에 도시된 바와 같이, 플랫 트랜지스터(Flat Tr.)의 문턱 전압(Vt2) 보다 작기 때문에, 액티브 영역에 형성된 트랜지스터의 문턱 전압은 전체적으로 낮아지게 되므로, 리버스 내로우 위스 이펙트가 발생된다.
이러한 리버스 내로우 위쓰 이펙트를 방지하기 위한 방법으로는 트랜지스터의 채널 영역에 채널 이온을 주입하는 방식이 있는데, 이러한 경우 디램의 정적 리프레쉬 특성이 열화되는 문제점이 발생된다.
한편, 이러한 이유로, 소자 분리막의 면적을 축소시키면, 액티브 영역간의 절연 특성을 확보할 수 없게 되어, 소자 분리막으로의 역할을 수행하지 못하게 된다.
종래에는 소자 분리막의 절연 특성을 확보함과 동시에 액티브 영역의 면적을 상대적으로 증대시키기 위한 방법이 제안되었다. 이러한 방법을 도 2a 및 도 2b를 통하여 설명하도록 한다.
먼저, 도 2a를 참조하여, 반도체 기판(10) 상부에 패드 산화막(12)과 실리콘 질화막(14)을 순차적으로 증착한다. 그후, 소자 분리 예정 영역이 노출되도록 실리콘 질화막(14)과 패드 산화막(12)을 소정 부분 패터닝한다. 반도체 기판(10) 결과물 상부에 소정의 물질막을 증착한다음, 물질막을 실리콘 질화막(14) 및 패드 산화막(120 측벽에만 존재하도록 패터닝하여, 스페이서(16)를 형성한다. 이때, 물질막 즉, 스페이서(16)를 구성하는 물질로는 예를들어, 실리콘 또는 실리콘 산화막과 식각 선택비가 우수한 실리콘 질화막 또는 폴리이미드막이 이용될 수 있다. 그후, 패드 산화막(12), 실리콘 질화막(14) 및 스페이서(16)를 마스크로 하여, 반도체 기판(10)을 소정 깊이로 식각하여, 트랜치(18)를 형성한다.
다음, 도 2b를 참조하여, 트랜치(18)가 충분히 매립되도록 반도체 기판(10) 상부에 절연막(20)을 증착한다. 이어서, 반도체 기판(10) 표면이 노출되도록, 절연막(20), 실리콘 질화막(14), 패드 산화막(12) 및 스페이서(16)를 화학적 기계적 연마(chemical mechanical polishing)하여, 소자 분리막을 형성한다.
그러나, 종래의 소자 분리막은 다음과 같은 문제점을 갖는다.
스페이서(16)는 상술한 바와 같이 실리콘 또는 실리콘 산화막에 대하여 식각 선택비가 우수한 막으로 형성되었으므로, 트랜치(18)내에 절연막(20)을 매립시키기 위한 연마 공정시, 스페이서(16)와 그 양 옆에 형성되어 있는 패드 산화막(12) 및 절연막(19)과 연마 선택비 역시 상이하다. 이에따라, 반도체 기판(10) 표면을 노출시키려면, 상대적으로 연마 속도가 늦은 스페이서(16)를 완전히 제거하기 위한 과도 연마가 수행되어야 한다. 이때, 이러한 과도한 연마로 인하여 스페이서(16) 하부에 위치한 반도체 기판(10) 영역, 즉 트랜치(18) 가장자리의 반도체 기판(10)이 유실되고, 이 유실된 반도체 기판(10) 부분에 절연막(19)이 매립되어 버린다. 이로 인하여, STI 소자 분리막 가장자리의 모서리 부분이 액티브 영역 쪽으로 잠식되어, 실질적으로 액티브 영역을 축소시키게 된다.
더불어, 이러한 모서리 부분의 절연막(19) 두께는 상대적으로 얇으므로 전계가 집중되는 현상까지 발생되어, 가장자리 부분에서 전기적 특성이 열악하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 액티브 영역의 면적을 확장시키면서, 소자 분리막의 절연 특성은 유지시킬 수 있는 반도체 장치를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 모서리 부분의 전기적 특성이 양호한 소자 분리막을 갖는 반도체 장치를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 상기한 반도체 장치의 제조방법을 제공하는 것이다.
도 1은 일반적인 플랫 트랜지스터(flat transistor)와 코너 트랜지스터(corner transistor)의 문턱 전압을 나타낸 그래프이다.
도 2a 및 도 2b는 종래의 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 장치를 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
50 - 반도체 기판 58 - 표면 산화막
60 - 라이너 62 - 제 1 매립용 절연막
64 - SEG막 66 - 제 2 매립용 절연막
70 - STI
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일견지에 따른 반도체 장치는, 반도체 기판과, 반도체 기판의 소정 부분에 형성되며, 소자들이 형성될 액티브 영역을 한정하는 트랜치, 트랜치의 상부 모서리로부터 소정 길이에 걸쳐 형성된 실리콘층, 및 트랜치 공간 및 트랜치 측벽의 실리콘층 사이에 매립되는 절연막을 포함한다.
여기서, 실리콘층은 SEG막일 수 있으며, 실리콘층은 상기 액티브 영역 표면에도 형성될 수 있다. 또한, 실리콘층이 형성되는 트랜치 측벽의 길이는 소자들이 형성되는 깊이 정도일 수 있으며, 바람직하게는 400 내지 1000Å인 것을 특징으로 한다.
한편, 절연막은 상기 트랜치 측벽 사이에 매립되는 제 1 매립용 절연막 및 상기 실리콘층 사이에 매립되는 제 2 매립용 절연막을 포함하고, 제 1 매립용 절연막은 HDP 산화막일 수 있고, 제 2 매립용 절연막은 토즈(TOSZ) 산화막일 수 있다. 아울러, 트랜치의 측벽과 상기 제 1 매립용 절연막 사이에는, 열 산화막 및 라이너가 순차적으로 더 개재될 수 있다.
또한, 본 발명의 다른 실시예에 의한 반도체 장치는, 반도체 기판과, 반도체 기판의 소정 부분에 형성되며, 소자들이 형성될 액티브 영역을 한정하는 트랜치, 액티브 영역 표면 및 트랜치의 상부 모서리로부터 소정 길이에 걸쳐 형성된 SEG막, 및 트랜치 공간 및 트랜치 측벽의 SEG막 사이에 매립되는 절연막을 포함한다.
본 발명의 다른 견지에 따른 반도체 장치의 제조방법은 다음과 같다.
먼저, 반도체 기판상에 소자들이 형성되는 액티브 영역을 한정하는 트랜치를 형성한다. 이어서, 트랜치의 소정 두께만큼 충진되도록 제 1 매립용 절연막을 형성한다음, 노출된 액티브 영역 표면 및 트랜치 측벽을 소정 두께만큼 성장시켜서, SEG막을 형성한다. 그후, 트랜치 측벽의 SEG막 사이의 공간에 제 2 매립용 절연막을 충진한다.
여기서, 트랜치를 형성하는 단계는, 반도체 기판 상부에 패드 산화막과, 마스크막을 순차적으로 증착하는 단계와, 마스크막 및 패드 산화막을 소정 부분 패터닝하는 단계, 그리고, 패터닝된 마스크막 및 패드 산화막을 이용하여 반도체 기판을 소정 깊이만큼 식각하는 단계를 포함한다.
또한, 트랜치를 형성하는 단계와, 제 1 매립용 절연막을 형성하는 단계 사이에, 상기 트랜치 내측 표면에 열산화막을 형성하는 단계와, 상기 열산화막 표면에 라이너를 형성하는 단계를 더 포함한다.
제 1 매립용 절연막을 형성하는 단계는, 트랜치 내부가 충분히 매립되도록 제 1 매립용 절연막을 증착하는 단계와, 반도체 기판 표면이 노출되도록 마스크막, 패드 산화막 및 제 1 매립용 절연막을 화학적 기계적 연마하는 단계, 및 트랜치 상부 양 측벽이 소정 부분 노출되도록 제 1 매립용 절연막을 소정 두께만큼 식각하며, 제 1 매립용 절연막을 소정 부분 식각하는 단계시 열산화막 및 라이너도 소정 부분 식각한다.
제 1 매립용 절연막은 습식 식각 방식으로 소정 두께만큼 식각하는 것을 특징으로 한다. 아울러, 제 1 매립용 절연막은 상기 소자들이 기판내에 형성되는 두께 정도로 식각하는 것이 바람직하며, 예를들어, 400 내지 1000Å 두께 정도로 식각한다.
또한, 제 1 매립용 절연막을 식각하는 단계와 SEG막을 형성하는 단계 사이, 상기 SEG막을 형성하는 단계와 제 2 매립용 절연막을 형성하는 단계 사이, 또는 상기 제 1 매립용 절연막을 식각하는 단계와 SEG막을 형성하는 단계 사이 및 상기 SEG막을 형성하는 단계와 제 2 매립용 절연막을 형성하는 단계 사이에, 수소 어닐링을 더 실시할 수 있다. 수소 어닐링을 실시하는 단계 이후에, 상기 반도체 기판 결과물 표면에 열산화막을 형성하는 단계를 더 포함할 수 있다.
SEG막 사이의 공간에 제 2 매립용 절연막을 충진하는 단계는, 상기 SEG막 사이의 공간이 충분히 매립되도록 유동성 산화막을 증착하는 단계와, 유동성 산화막의 치밀도를 개선시키기 위하여 열처리 공정을 실시하는 단계와, 유동성 산화막을 에치백하는 단계를 포함하는 것을 특징으로 한다. 여기서, 유동성 산화막은 토즈(TOSZ) 산화막이 이용될 수 있다.
본 발명에 의하면, 트랜치를 일정 높이 만큼 매립시킨다음, 노출된 액티브 영역의 표면 및 트랜치의 양측벽을 소정 두께만큼 SEG막을 성장시킨다. 그후, 트랜치 양측벽의 SEG막 사이의 공간을 매립시켜, STI를 형성한다.
이때, SEG는 트랜치의 상부 측벽 형성되므로, STI의 절연 특성에 영향을 미치지 않으면서, 액티브 영역의 폭은 증대시킨다. 이에따라, STI 가장자리 부분이 액티브 영역쪽으로 연장되는 현상이 발생되지 않으며, 액티브 영역의 폭이 증대되므로써 리버스 내로우 위쓰 이펙트와 같은 문제점이 해결된다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
첨부한 도면 도 3a 내지 도 3d는 본 발명에 따른 소자 분리막을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(50) 상부에 패드 산화막(52) 및 마스크막(54)을 순차적으로 증착한다. 여기서, 마스크막(54)으로는 실리콘 또는 실리콘 산화막과 식각 선택비가 우수한 물질이 이용될 수 있고, 예를들어, 실리콘 질화막이 이용된다. 그후, 마스크막(54) 및 패드 산화막(52)을 소자 분리 예정 영역이 노출되도록 소정 부분 패터닝한다. 노출된 반도체 기판(50)을 패터닝된 마스크막(54)및 패드 산화막(52) 형태로 소정 깊이만큼 식각하여, 트랜치(56)를 형성한다. 이때, 트랜치(56)는 이른바 얕은 트랜치(shallow trench)이다. 다음으로, 트랜치(56)의 내측 표면을 산화하여 표면 산화막(58)을 형성한다. 이때, 표면 산화막(58)은 열산화 방식으로 형성되고, 표면 산화막(58)의 형성으로 트랜치(56) 내표면에 발생되는 식각 손상이 치유된다.
도 3b를 참조하여, 표면 산화막(58) 상부에 라이너(60)를 형성한다. 라이너(60)는 표면 산화막(58)과 이후 트랜치(56)내에 매립될 매립용 절연막과 열팽창 계수 차이로 인한 스트레스를 완화시키는 막이다. 이러한 라이너(60)로는 예를들어, 실리콘 질화막이 이용될 수 있으며, 그 두께는 약 100 내지 400Å 정도의 박막으로 형성된다. 그후, 반도체 기판(50) 결과물 상부에 트랜치(56)가 충분히 매립되도록 제 1 매립용 절연막(62)을 형성한다. 제 1 매립용 절연막(62)은 예를들어, HDP(high density plasma) 산화막이 이용될 수 있다.
다음, 제 1 매립용 절연막(62), 마스크막(54) 및 패드 산화막(52)을 반도체 기판(50) 표면이 노출되도록 화학적 기계적 연마한다. 이에따라, 반도체 기판(50) 상부의 패드 산화막(52)과 마스크막(54)은 모두 제거되고, 제 1 매립용 절연막(62)이 트랜치(56)내에 매립된다. 그후, 습식 식각 방식으로, 즉 화학 용액을 이용하여 제 1 매립용 절연막(62) 및 라이너(60)를 소정 깊이 만큼 제거한다. 이와같은 제 1 매립용 절연막(62)을 소정 깊이만큼 제거함에 따라, 트랜치(56) 내부와 반도체 기판(50) 사이에는 소정의 단차(t)가 발생된다. 아울러, 트랜치(56)내의 제 1 매립용 절연막(62) 및 라이너(60)을 소정 깊이만큼 식각함으로써, 트랜치(56) 상부의측벽(56a) 부분이 노출된다. 여기서, 단차, 즉 제 1 매립용 절연막(62)이 제거되는 두께는 바람직하게는 반도체 소자가 형성되는 깊이, 즉, 접합 영역의 깊이 정도, 예를들어, 400 내지 1000Å 정도이다.
그후, 도 3c를 참조하여, 노출된 반도체 기판(50) 표면, 즉, 반도체 기판(50) 상부 표면과 트랜치(56) 상부 측벽(56a) 부분에 실리콘막, 바람직하게는 SEG(selective epitaxial growth:64)막을 성장시킨다. 이때, SEG막(64)은 공지된 바와 같이, 실리콘 물질 상부에서만 형성된다. 그러므로, 트랜치(56)의 노출된 측벽 부분이 각각 "a" 두께 만큼 성장되어, 액티브 영역(트랜치 외곽의 반도체 기판 영역)의 선폭이 "2a" 만큼 증대된다. 여기서, "W"는 SEG 성장시키기 이전 액티브 영역의 선폭, 즉, 종래의 액티브 영역의 선폭이 된다. 이와같이, 액티브 영역의 선폭이 SEG의 두께만큼 증대되므로써, 액티브 영역의 면적 역시 증대된다. 더구나, SEG막(64)은 트랜치(56)의 상부 측벽에만 형성되므로, 소자 분리막의 선폭을 전체적으로 감소시키지 않아, 소자 분리막의 절연특성에 영향을 미치지 않는다. 이때, 디펙트(defect)가 없는 양질의 SEG막(64)을 형성하기 위하여, SEG막(64)을 형성하기 전 또는 후에 반도체 기판 결과물을 수소 분위기에서 어닐링하여 준다. 또한, 어닐링 공정을 진행한다음, 제 1 매립용 절연막(62)과 동일한 물질의 막, 예를들어, 산화막(도시되지 않음)을 결과물 표면에 소정 두께만큼 성장시킨다. 그러면, 디펙트 경화 특성이 훨씬 양호해진다.
다음으로, 도 3d에 도시된 바와 같이, 트랜치(56) 측벽에 형성된 SEG막(64) 사이의 공간이 충분히 충진되도록, 제 2 매립용 절연막(66)을 형성한다. 여기서,제 2 매립용 절연막(66)으로는 유동성 산화막인 토즈(TOSZ)산화막이 이용될 수 있다. 이때, 토즈 산화막이 제 2 매립용 절연막(66)으로 이용되는 경우, 증착 후 치밀도를 개선하기 위하여 소정의 온도에서 어닐링을 실시한다. 그 다음, 제 2 매립용 절연막(66)을 SEG막(64)이 노출될 때까지 습식 또는 건식 방식으로 에치백하여, 트랜치(56)내에 절연막들이 완전히 매립시킨다. 이에따라, STI(70)가 완성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 트랜치를 일정 높이 만큼 매립시킨다음, 노출된 액티브 영역의 표면 및 트랜치의 양측벽을 소정 두께만큼 SEG막을 성장시킨다. 그후, 트랜치 양측벽의 SEG막 사이의 공간을 매립시켜, STI를 형성한다.
이때, SEG는 트랜치의 상부 측벽 형성되므로, STI의 절연 특성에 영향을 미치지 않으면서, 액티브 영역의 폭은 증대시킨다. 이에따라, STI 가장자리 부분이 액티브 영역쪽으로 연장되는 현상이 발생되지 않으며, 액티브 영역의 폭이 증대되므로써, 액티브 영역의 면적이 증대되어, 리버스 내로우 위쓰 이펙트와 같은 문제점이 해결된다.
기타, 본 발명의 기술적 원리를 벗어나지 않는 범위에서 다양하게 변경실시할 수 있다.

Claims (26)

  1. 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되며, 소자들이 형성될 액티브 영역을 한정하는 트랜치;
    상기 트랜치의 상부 모서리로부터 소정 길이에 걸쳐 측벽에 형성된 실리콘층; 및
    상기 트랜치 공간 및 트랜치 측벽에 형성된 실리콘층 사이에 매립되는 절연막을 포함하며,
    상기 실리콘층이 형성되는 트랜치의 측벽 길이는 소자들이 형성되는 깊이인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 실리콘층은 SEG막인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 실리콘층은 상기 액티브 영역 표면에도 성장되는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 실리콘층이 형성되는 트랜치 측벽의 길이는 400 내지 1000Å인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 절연막은 상기 트랜치 측벽 사이에 매립되는 제 1매립용 절연막 및 상기 실리콘층 사이에 매립되는 제 2 매립용 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제 1 매립용 절연막은 HDP 산화막인 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 제 2 매립용 절연막은 토즈 산화막인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서, 상기 트랜치 측벽과 상기 제 1 매립용 절연막 사이에 열 산화막 및 라이너가 순차적으로 더 개재되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되며, 소자들이 형성될 액티브 영역을 한정하는 트랜치;
    상기 액티브 영역 표면 및 트랜치의 상부 모서리로부터 소정 길이에 걸쳐 트랜치 측벽에 형성된 SEG막; 및
    상기 트랜치 공간 및 트랜치 측벽의 SEG막 사이에 매립되는 절연막을 포함하며,
    상기 SEG막이 형성되는 트랜치 측벽의 길이는 소자들이 형성되는 깊이인 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 SEG막이 형성되는 트랜치 측벽의 길이는 400 내지 1000Å인 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 절연막은 상기 트랜치 측벽 사이에 매립되는 제 1 매립용 절연막 및 상기 SEG막 사이에 매립되는 제 2 매립용 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제 1 매립용 절연막은 HDP 산화막인 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서, 상기 제 2 매립용 절연막은 TOSZ 산화막인 것을 특징으로 하는 반도체 장치.
  15. 제 12 항에 있어서, 상기 트랜치의 측벽과 상기 제 1 매립용 절연막 사이에는, 열 산화막 및 라이너가 순차적으로 더 개재되는 것을 특징으로 하는 반도체 장치.
  16. 반도체 기판상에 소자들이 형성되는 액티브 영역을 한정하는 트랜치를 형성하는 단계;
    상기 트랜치의 소정 두께만큼 충진되도록 제 1 매립용 절연막을 형성하는 단계;
    상기 노출된 액티브 영역 표면 및 트랜치 측벽을 소정 두께만큼 성장시켜서, SEG막을 형성하는 단계; 및
    상기 트랜치 측벽의 SEG막 사이의 공간에 제 2 매립용 절연막을 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서, 상기 트랜치를 형성하는 단계는,
    상기 반도체 기판 상부에 패드 산화막과, 마스크막을 순차적으로 증착하는 단계;
    상기 마스크막 및 패드 산화막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 마스크막 및 패드 산화막을 이용하여, 상기 반도체 기판을 소정 깊이만큼 식각하여, 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 16 항에 있어서, 상기 트랜치를 형성하는 단계와, 제 1 매립용 절연막을 형성하는 단계 사이에,
    상기 트랜치 내측 표면에 열산화막을 형성하는 단계와,
    상기 열산화막 표면에 라이너를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서, 상기 제 1 매립용 절연막을 형성하는 단계는,
    상기 트랜치 내부가 충분히 매립되도록 제 1 매립용 절연막을 증착하는 단계;
    상기 반도체 기판 표면이 노출되도록 상기 마스크막, 패드 산화막 및 제 1 매립용 절연막을 화학적 기계적 연마하는 단계; 및
    상기 트랜치 상부 양 측벽이 소정 부분 노출되도록 제 1 매립용 절연막을 소정 두께만큼 식각하는 단계를 포함하며,
    상기 제 1 매립용 절연막을 소정부분 식각하는 단계시, 상기 열산화막 및 라이너도 소정 부분 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서, 상기 제 1 매립용 절연막은 습식 식각 방식으로 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 19 항에 있어서, 상기 제 1 매립용 절연막은 상기 소자들이 기판내에 형성되는 두께 정도로 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서, 상기 제 1 매립용 절연막은 약 400 내지 1000Å 두께 정도로 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 16 항에 있어서, 상기 제 1 매립용 절연막을 식각하는 단계와 SEG막을 형성하는 단계 사이, 상기 SEG막을 형성하는 단계와 제 2 매립용 절연막을 형성하는 단계 사이, 또는 상기 제 1 매립용 절연막을 식각하는 단계와 SEG막을 형성하는 단계 사이 및 상기 SEG막을 형성하는 단계와 제 2 매립용 절연막을 형성하는 단계 사이에, 수소 분위기에서 어닐링 공정을 더 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 23 항에 있어서, 상기 수소 분위기에서 어닐링을 실시하는 단계 이후에, 상기 반도체 기판 결과물 표면에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 16 항에 있어서, 상기 SEG막 사이의 공간에 제 2 매립용 절연막을 충진하는 단계는,
    상기 SEG막 사이의 공간이 충분히 매립되도록 유동성 산화막을 증착하는 단계;
    상기 유동성 산화막의 치밀도를 개선시키기 위하여 열처리 공정을 실시하는단계; 및
    상기 유동성 산화막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 24 항에 있어서, 상기 유동성 산화막은 토즈(TOSZ) 산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
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