JP2002076336A - 半導体装置およびｓｏｉ基板 - Google Patents

半導体装置およびｓｏｉ基板

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JP2002076336A
JP2002076336A JP2000265228A JP2000265228A JP2002076336A JP 2002076336 A JP2002076336 A JP 2002076336A JP 2000265228 A JP2000265228 A JP 2000265228A JP 2000265228 A JP2000265228 A JP 2000265228A JP 2002076336 A JP2002076336 A JP 2002076336A
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insulating film
silicon
layer
semiconductor device
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Tatsuya Kunikiyo
辰也 國清
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Abstract

(57)【要約】 【課題】 酸化シリコン膜に比べて膜厚を薄くできると
ともに、劣化を防止したゲート絶縁膜を有するシステム
化された半導体装置を提供することを第１の目的とし、
素子分離絶縁膜やＳＯＩ基板内の埋め込み酸化膜のホッ
トキャリア耐性を向上させることで、信頼性が向上した
半導体装置を提供することを第２の目的とする。 【解決手段】 シリコン基板１上に順に配設された重水
素を含む酸化シリコン膜１１１および重水素を含む窒化
シリコン膜１２１の２層膜で構成されるゲート絶縁膜
と、窒化シリコン膜１２１上に順に配設されたドープト
ポリシリコン膜１３、バリアメタル層１４、タングステ
ン等の金属膜１５の３層膜で構成されるゲート電極とを
備えている。また、金属膜１５上には窒化シリコン膜１
８が配設され、ゲート絶縁膜およびゲート電極および窒
化シリコン膜１８を被覆するように被覆絶縁膜１６１が
配設されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびＳ
ＯＩ基板に関し、特に、半導体素子を構成する絶縁膜お
よび埋め込み絶縁膜を改良した半導体装置およびＳＯＩ
基板に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Silicon Fi
eld Effect Transistor）の微細化に伴い、電流駆動力
の向上としきい値電圧のロールオフ（ゲート長、およ
び、ゲート幅の変化に対して、しきい値電圧が変化する
量）を緩和する目的で、ゲート絶縁膜の膜厚を薄くする
試みがなされている。
【０００３】その背景には、（１）電流駆動力が向上す
ると回路の動作速度が速くなり、半導体チップの動作周
波数が上がることと、（２）しきい値電圧のロールオフ
が緩和されると、転写工程や加工工程時のゲート長、お
よび、ゲート幅のばらつきに対して、トランジスタのし
きい値電圧の変動が小さくなり、量産しやすいことの２
つの理由がある。
【０００４】酸化シリコン（ＳｉＯ2）のゲート絶縁膜
では、厚さが３ｎｍ以下になるとシリコン基板からゲー
ト電極への直接トンネリングによるゲートリーク電流が
顕著になるため、酸化シリコンのゲート絶縁膜は膜厚３
ｎｍ程度が限界である。しかしながら、電流駆動力を向
上させるために、酸化シリコン膜で換算したゲート絶縁
膜の膜厚（以下、換算膜厚と呼称）が３ｎｍ以下のもの
が要求されている。
【０００５】さらに、酸化シリコンのゲート絶縁膜が、
ホウ素を高濃度に含むポリシリコン膜（表面チャネル型
のＰ型ＭＯＳＦＥＴのゲート電極として使用）に接して
形成されると、ポリシリコン膜中のホウ素が熱処理時に
熱拡散してゲート絶縁膜中にも拡散し、それがチャネル
に達することに起因するしきい値電圧の変動が問題にな
っている。
【０００６】この問題を解決する一方法として、ゲート
長が０．１２μｍ以下の世代では、例えば図４３に示す
ような構成のＭＯＳＦＥＴ９０が使用されている。
【０００７】図４３においてＭＯＳＦＥＴ９０は、シリ
コン基板１上に順に配設された酸化シリコン膜１１およ
び窒化シリコン膜１２の２層膜で構成されるゲート絶縁
膜と、窒化シリコン膜１２上に順に配設されたドープト
ポリシリコン膜１３、バリアメタル層（ＷＮｘ，ＴｉＮ
ｘ，Ｔａ，ＴａＮ等）１４、金属膜１５の３層膜で構成
されるゲート電極とを備えている。なお、酸化シリコン
膜と窒化シリコン膜とで構成されるゲート絶縁膜を、以
下においてはＯＮ（Oxide-Nitride）膜と呼称する。
【０００８】なお、ＭＯＳＦＥＴ９０は、ゲート絶縁膜
およびゲート電極を被覆する被覆絶縁膜１６、少なくと
も被覆絶縁膜１６の側面を覆うサイドウォール絶縁膜１
７、ゲート電極の下部のシリコン基板１の表面内に配設
されたチャネル層７、チャネル層７を間に挟んで対向す
るように配設された一対のエクステンション層６、一対
のエクステンション層６内にそれぞれ配設されたポケッ
ト層５、一対のエクステンション層６に隣接して配設さ
れた一対のソース・ドレイン主要層４を有している。こ
こで、エクステンション層６はソース・ドレイン主要層
４と同一導電型であり、ソース・ドレイン層として機能
するのでソース・ドレインエクステンション層６と呼称
すべきであるが、便宜的にエクステンション層６と呼称
する。
【０００９】また、ＭＯＳＦＥＴ９０の活性領域は素子
分離絶縁膜の一種であるＳＴＩ（Shallow Trench Isola
tion）膜３によって規定され、シリコン基板１の内部に
はチャネルストッパ層２が配設され、ＭＯＳＦＥＴ９０
の上部には第１層間絶縁膜２１、絶縁膜２２、第２層間
絶縁膜２３、第３層間絶縁膜２４が積層されている。
【００１０】また、図４３においては、第１層間絶縁膜
２１および絶縁膜２２を貫通して一対のソース・ドレイ
ン主要層４にそれぞれ達するコンタクト部３１、一方の
コンタクト部３１に接続される第１配線層３２、第２層
間絶縁膜２３を貫通して他方のコンタクト部３１に達す
るコンタクト部３３、コンタクト部３３に接続される第
２配線層３３が配設された構成を示しているが、これは
一例に過ぎない。
【００１１】なお、参考までに、ＭＯＳＦＥＴにおける
各層のドーパントの種類を図４４に示めす。図４４にお
いては、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴのそ
れぞれを、表面チャネル型と埋め込みチャネル型とに分
類し、チャネル層、チャネルストッパ層、ソース・ドレ
イン主要層、エクステンション層、ポケット層、ドープ
トポリシリコン層のそれぞれについて、使用可能なドー
パントを列挙している。
【００１２】次に上述したＯＮ膜の利点について説明す
る。ＯＮ膜は、（１）直接トンネリングによるゲート電
流がほとんど流れない条件下での換算膜厚が３ｎｍより
薄くすることができる、（２）窒化シリコン中のドーパ
ントの拡散係数は、酸化シリコン中の拡散係数よりもか
なり小さいので、ポリシリコン中のドーパントがゲート
絶縁膜中を熱拡散してチャネルに達することはなく、そ
れに起因するしきい値電圧変動がないという２つの利点
を有している。
【００１３】なお、窒化シリコン膜をシリコン基板上に
形成してゲート絶縁膜に用いる試みもなされたが、窒化
シリコン／シリコン基板の界面準位密度が増加するた
め、実用化されていない。界面準位密度が大きくなる
と、ＭＯＳＦＥＴの内部を移動中のキャリアがトラップ
／デトラップを繰り返すことに起因して移動度や実効的
なキャリア密度が低下するため、ドレイン電流が低下す
る問題が起こる。その結果、ＭＯＳＦＥＴで構成される
半導体集積回路の動作速度が低下する問題が発生する。
【００１４】
【発明が解決しようとする課題】上記のように、ＯＮ膜
は多くの利点を持つが、ホットキャリア耐性に若干の問
題を有している。
【００１５】図４５〜図４７はシリコン基板上に形成さ
れたＯＮ膜のホットキャリアに起因する劣化メカニズム
を説明する模式図である。水素原子は、酸化シリコン膜
の形成時、あるいは、その後の工程（水素シンター等）
でＯＮ膜中に導入され、図４５に示すように、ＯＮ膜を
構成する酸化シリコン膜中のシリコン原子の一部と結合
する。図４５においては、シリコン原子（Ｓｉ）と水酸
基（ＯＨ）との結合体を示している。なお、シリコン原
子には記号Ｒで示される原子が単結合で３つ結合してい
る。これは、酸素（Ｏ）や水素（Ｈ）やシリコン等の何
れかの原子が単結合で３つ結合することを示しており、
同様の表記は図４７および図４８においても使用してい
る。
【００１６】また、窒化シリコン膜中にも膜の形成時や
その後の工程により水素原子が取り込まれている。さら
に、ＳｉＯ2／Ｓｉ界面のシリコン原子の不飽和結合手
（ダングリングボンド）は、水素シンター等の工程によ
り導入された水素原子と結合して終端されている。
【００１７】ＭＯＳＦＥＴにストレス電圧（例えば、Ｎ
型ＭＯＳＦＥＴの場合、ドレインとゲートに電源電圧Ｖ
DD、ソースに０Ｖ、あるいはベース電源電圧ＶBB＝−１
Ｖ）が印加されると、内部電界により加速されてエネル
ギーを得たシリコン基板中のホットキャリアＨＯＴは、
ＳｉＯ2／Ｓｉ界面の障壁エネルギーより大きなエネル
ギーを有することで界面を越え、図４５に示すようにＳ
ｉＯ2中に達する。
【００１８】そして、ホットキャリアＨＯＴのエネルギ
ーにより、シリコン原子に結合した水酸基の水素原子の
結合が切れ、結合が切られた酸素の不飽和結合手は固定
電荷として働く。
【００１９】結合が切れた水素原子は、図４６に示すよ
うに、ゲート絶縁膜中の電界によるドリフトや、熱拡散
によりＳｉＯ2／Ｓｉ界面に達する。界面に達した水素
原子は、界面のＳｉ原子と水素原子との結合体と反応
し、水素分子を形成する。
【００２０】これらの水素分子は気体として揮発し、図
４７に示すようにＳｉＯ2／Ｓｉ界面のシリコン原子の
ダングリングボンドは界面準位として働き、酸化シリコ
ン膜中のシリコン原子のダングリングボンドは固定電荷
として働く。
【００２１】固定電荷や界面準位が形成されると、しき
い値電圧の変動やドレイン電流の劣化等が起こり、回路
の動作速度の低下、および、回路の誤動作を引き起こ
す。
【００２２】以上は酸化シリコン膜中の水素原子に起因
するＯＮ膜の劣化メカニズムの説明であったが、次に、
窒化シリコン膜中の水素原子に起因するＯＮ膜の劣化メ
カニズムを説明する。
【００２３】ＯＮ膜を構成する窒化シリコン膜は、通
常、下記の反応式（１）、（２）で表される化学反応に
より形成される。
【００２４】
【化１】
【００２５】
【化２】
【００２６】反応式（１）は、ＣＶＤ反応装置やＲＴＮ
（Rapid Thermal Nitridation）で装置での反応を表
し、反応式（２）はプラズマ励起による反応を表してい
る。なお、反応式（２）のＮ*は窒素原子のラジカルを
意味している。
【００２７】反応式（１）、（２）から判るように、窒
化シリコン膜の形成工程では副産物として水素ガスが形
成される。式の上では水素分子であるが、その一部は反
応の過程で、窒化シリコン膜の中へ水素原子の状態で取
り込まれる。窒化シリコン膜中の水素原子は、シリコン
原子と結合するものや、窒化シリコンの格子間に存在す
るもの等、さまざまな形態で存在する。
【００２８】図４８は、反応式（１）の反応を用いて形
成した窒化シリコン膜中の水素原子濃度のアンモニアガ
ス分圧依存性を示す図であり、反応室内の全圧に対する
アンモニアガスの分圧の比率を横軸に示し、縦軸に水素
原子濃度（atomic％）を示している。
【００２９】図４８から判るように、窒化シリコン膜に
は、１０〜３０atomic％程度の水素原子が含まれてい
る。
【００３０】ＯＮ膜をゲート絶縁膜として用いると、ス
トレス電圧下では酸化シリコン膜中の水素原子に加え
て、窒化シリコン中の水素原子も、ドリフト、あるいは
拡散により酸化シリコン膜中に移動して、図４６に示す
ように、シリコン原子に結合した水酸基の水素原子と反
応して水素分子を形成したり、ＳｉＯ2／Ｓｉ界面のＳ
ｉ原子と水素原子との結合体と反応して水素分子を形成
する。
【００３１】そして、これらの水素分子は気体として揮
発し、図４７に示すようにＳｉＯ2／Ｓｉ界面のシリコ
ン原子の不飽和結合手は界面準位として働き、酸化シリ
コン膜中の酸素原子の不飽和結合手は固定電荷として働
くので、ＯＮ膜で構成されるゲート絶縁膜は、酸化シリ
コン膜のみで構成されるゲート絶縁膜に比べて劣化が加
速するという特性があった。
【００３２】特に、ＯＮ膜の換算膜厚を薄くするため
に、酸化シリコン膜は薄く、窒化シリコン膜は厚くする
傾向にあるため、窒化シリコン膜中の水素原子に起因す
る劣化が支配的になり、無視できない問題になりつつあ
る。
【００３３】また、半導体装置のシステム化が進み、各
種の機能ブロックを備えた半導体装置が使用されつつあ
るが、各機能ブロック、例えば、メモリアレイ部、入出
力部、ＣＰＵ部、ロジック部ごとに印加される最大電圧
が異なるため、同一のＯＮ膜で全てのゲート絶縁膜の信
頼性を満たすことが困難になりつつある。
【００３４】本発明は上記のような問題点を解消するた
めになされたもので、酸化シリコン膜に比べて膜厚を薄
くできるとともに、劣化を防止したゲート絶縁膜を有す
るシステム化された半導体装置を提供することを第１の
目的とする。
【００３５】また、ホットキャリア耐性が問題になる絶
縁膜としては、上述したゲート絶縁膜だけでなく、ＳＴ
Ｉ膜等のトレンチ分離構造により素子分離を行う素子分
離絶縁膜や、ＳＯＩ（Silicon On Insulator）基板内の
埋め込み酸化膜などが挙げられる。これらの絶縁膜のホ
ットキャリア耐性を向上させることで、信頼性が向上し
た半導体装置を提供することを第２の目的とする。
【００３６】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板の主面上に配設されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート
電極とを有する少なくとも１種類のＭＯＳＦＥＴを備え
た半導体装置であって、前記ゲート絶縁膜は、酸化シリ
コン膜と酸窒化シリコン膜との２層膜であって、少なく
とも１層に重水素原子を含む第１の２層膜、あるいは、
窒化シリコン膜と酸窒化シリコン膜との２層膜であっ
て、少なくとも１層に重水素原子を含む第２の２層膜を
有する。
【００３７】本発明に係る請求項２記載の半導体装置
は、前記第１の２層膜が、酸化シリコン膜上に酸窒化シ
リコン膜が積層され、前記第２の２層膜が、酸窒化シリ
コン膜上に窒化シリコン膜が積層された構成である。
【００３８】本発明に係る請求項３記載の半導体装置
は、前記第１の２層膜の前記酸窒化シリコン膜の厚さが
前記酸化シリコン膜よりも厚い。
【００３９】本発明に係る請求項４記載の半導体装置
は、前記第２の２層膜の前記酸窒化シリコン膜の厚さが
前記窒化シリコン膜よりも厚い。
【００４０】本発明に係る請求項５記載の半導体装置
は、前記第１および第の２層膜が、それぞれの第１層お
よび第２層に重水素原子を含んでいる。
【００４１】本発明に係る請求項６記載の半導体装置
は、前記前記半導体装置が、与えられる最大印加電圧が
それぞれ異なる複数の機能ブロックを有し、前記少なく
とも１種類のＭＯＳＦＥＴは、前記ゲート絶縁膜の厚さ
が異なる複数種類のＭＯＳＦＥＴであって、前記複数種
類のＭＯＳＦＥＴは、前記最大印加電圧に耐えるよう
に、前記ゲート絶縁膜の厚さに応じて前記複数の機能ブ
ロックにそれぞれ配設されている。
【００４２】本発明に係る請求項７記載の半導体装置
は、前記少なくとも１種類のＭＯＳＦＥＴが、前記ゲー
ト絶縁膜および前記ゲート電極の積層体と、該積層体の
側面外方の前記半導体基板の前記主面上を部分的に覆う
被覆絶縁膜と、前記被覆絶縁膜を覆うサイドウォール絶
縁膜とをさらに有し、前記被覆絶縁膜は、重水素原子を
含んでいる。
【００４３】本発明に係る請求項８記載の半導体装置
は、前記被覆絶縁膜が酸化シリコン膜である。
【００４４】本発明に係る請求項９記載の半導体装置
は、前記被覆絶縁膜が酸窒化シリコン膜である。
【００４５】本発明に係る請求項１０記載の半導体装置
は、半導体基板の主面表面内に配設された素子分離絶縁
膜によって規定される活性領域上に配設されたゲート絶
縁膜と、前記ゲート絶縁膜上に配設されたゲート電極と
を有するＭＯＳＦＥＴを備えた半導体装置であって、前
記素子分離絶縁膜は、前記半導体基板の主面表面内に配
設されたトレンチと、前記トレンチの内壁に配設された
重水素原子を含む内壁絶縁膜と、前記内壁絶縁膜で覆わ
れた前記トレンチ内に埋め込まれた絶縁膜とを有してい
る。
【００４６】本発明に係る請求項１１記載の半導体装置
は、前記内壁絶縁膜が、重水素原子を含む酸化シリコン
膜あるいは、重水素原子を含む酸窒化シリコン膜であ
る。
【００４７】本発明に係る請求項１２記載の半導体装置
は、前記絶縁膜が、重水素原子を含む酸化シリコン膜あ
るいは、重水素原子を含む酸窒化シリコン膜である。
【００４８】本発明に係る請求項１３記載の半導体装置
は、前記内壁絶縁膜が、その上部端縁部が、前記半導体
基板の主面上に緩やかな丸みを有して盛り上がるように
配設され、前記上部端縁部に前記ＭＯＳＦＥＴのゲート
電極のゲート幅方向の端縁部が係合している。
【００４９】本発明に係る請求項１４記載の半導体装置
は、前記半導体基板が、シリコン基板上に配設された埋
め込み絶縁膜と、前記埋め込み絶縁膜上に配設されたＳ
ＯＩ層とを備えるＳＯＩ基板であって、前記埋め込み絶
縁膜は重水素原子を含んでいる。
【００５０】本発明に係る請求項１５記載のＳＯＩ基板
は、シリコン基板上に配設された埋め込み絶縁膜と、前
記埋め込み絶縁膜上に配設されたＳＯＩ層とを備えるＳ
ＯＩ基板であって、前記埋め込み絶縁膜が、酸化シリコ
ン膜、酸窒化シリコン膜、窒化シリコン膜のうち何れか
２つの膜を含む２層膜である。
【００５１】本発明に係る請求項１６記載のＳＯＩ基板
は、前記埋め込み絶縁膜が重水素原子を含んでいる。
【００５２】本発明に係る請求項１７記載のＳＯＩ基板
は、前記埋め込み絶縁膜が、前記ＳＯＩ層に隣接する第
１層と、前記第１層の下層の第２層とに区分され、重水
素原子が、前記第１層に少なくとも含まれている。
【００５３】本発明に係る請求項１８記載のＳＯＩ基板
は、前記第１層が、前記酸化シリコン膜および前記酸窒
化シリコン膜の何れかである。
【００５４】本発明に係る請求項１９記載の半導体装置
は、請求項１５記載の前記ＳＯＩ基板の前記ＳＯＩ層上
に配設されたＭＯＳＦＥＴを少なくとも有している。
【００５５】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞ ＜Ａ−１−１．半導体装置のブロック構成＞図１は、シ
ステム化された半導体装置の構成の一例を示すブロック
図であり、機能ブロックとして、Ｉ／Ｏ部Ｆ１、ＣＰＵ
（Central Processing Unit）部Ｆ２、キャッシュ部Ｆ
３、メモリ部Ｆ４の４つの回路部を有する構成を示して
いる。
【００５６】Ｉ／Ｏ部Ｆ１は、半導体装置の外部電源お
よび外部グランド電源と接続し、外部の信号を半導体装
置内部へ入力したり、半導体装置内部の信号を外部へ出
力する機能を有する。
【００５７】そして、信号を入出力する際に、信号電圧
や信号電流の大きさが規格内に収まるように保護回路を
備えている。さらに、入出力信号が公知の通信・伝送方
式で行われる場合は、該信号を変調、あるいは、復調す
る回路を備えている。
【００５８】また、外部の電源電圧を機能ブロックごと
に変圧して供給する回路を備えている。例えば、外部の
電源電圧が２Ｖの場合、ＣＰＵ部Ｆ２とキャッシュ部Ｆ
３には１．２Ｖ、メモリ部Ｆ４には１．５Ｖの電源電圧
を供給するように構成されている。
【００５９】メモリ部は、信号データを蓄積する機能を
有し、１ビット、あるいは、多ビットの情報を蓄積する
複数のメモリセルがアレイ状に配置されて構成されてい
る。また、ワード線に昇圧した電圧を印加するための昇
圧回路、ビット情報を検出するためのセンスアンプ回
路、メモリセルのアドレスを指定するアドレスデコーダ
／エンコーダ回路等を備えている。
【００６０】メモリセルにはワード線が備えられてお
り、ワード線電位が高電位の状態では、メモリ部の電源
電圧よりも若干昇圧した電圧が印加される。これは、メ
モリセルトランジスタのしきい値電圧分の信号電圧降下
を補正するためである。
【００６１】なお、メモリセルの構成は、ＤＲＡＭ、Ｓ
ＲＡＭ、ＦＲＡＭ（FerroelectricRandom Access Memor
y）、フラッシュＥＥＰＲＯＭ、ＭＲＡＭ（Magnetic Ra
ndom Access Memory）等の何れでも良い。
【００６２】キャッシュ部は、ＣＰＵ部とメモリ部の動
作速度の違いを考慮して、ＣＰＵ部とメモリ部間のデー
タの入出力調整を行う機能を有している。
【００６３】ＣＰＵ部は、入力情報をもとに情報処理を
行い、処理した情報を出力する機能を有している。ＣＰ
Ｕ部は消費電力が大きいので、速度向上と消費電力低減
を両立する必要がある。そのため、速度を大幅に低減し
ない程度に、外部の電源電圧より低い電圧が用いられ
る。すなわち、電源電圧は高い方がＭＯＳＦＥＴの電流
駆動力が向上するので、速度向上のためには望ましい
が、消費電力は電源電圧の２乗に比例するため、消費電
力は大幅に大きくなるからである。
【００６４】システム化された半導体装置は以上のよう
な構成を有し、各機能ブロックごとに印加される最大印
加電圧が異なる。
【００６５】例えばＣＰＵ部Ｆ２を構成するＭＯＳＦＥ
Ｔには高い電流駆動力が要求されるため、ゲート絶縁膜
として用いられるＯＮ膜の膜厚は薄い方が望ましい。
【００６６】一方、Ｉ／Ｏ部Ｆ１に印加される電源電圧
がＣＰＵ部Ｆ２の電源電圧より高い場合には、Ｉ／Ｏ部
Ｆ１の保護回路等で用いられるＭＯＳＦＥＴのゲート絶
縁膜として用いられるＯＮ膜の膜厚をＣＰＵ部Ｆ１のＭ
ＯＳＦＥＴと同じにすると、所定の期間（例えば１０年
間）の信頼性を保証することが困難となる。
【００６７】＜Ａ−１−２．信頼性保証のためのゲート
絶縁膜の構成例１＞上記問題を解決するには、最も単純
には、印加される最大電圧の大きさに応じて、機能ブロ
ックごとにＯＮ膜の膜厚を厚くすることで、信頼性を保
証することが可能となる。
【００６８】例えば、図２（ａ）および図２（ｂ）にお
いては、それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１におけ
るＭＯＳＦＥＴのゲート絶縁膜とゲート電極を模式的に
示している。
【００６９】ここで、図２（ａ）および図２（ｂ）にお
いては、半導体基板Ｘ１上にゲート絶縁膜ＧＸ１および
ＧＸ２が形成され、ゲート絶縁膜ＧＸ１およびＧＸ２の
上には何れもゲート電極Ｘ４が形成された構成を示して
いる。
【００７０】ゲート絶縁膜ＧＸ１は半導体基板Ｘ１上に
配設された酸化シリコン膜（ＳｉＯ 2）Ｘ２と、その上
に配設された窒化シリコン膜（ＳｉＮ）Ｘ３とで構成さ
れ、ゲート絶縁膜ＧＸ２は半導体基板Ｘ１上に配設され
た酸化シリコン膜Ｘ２と、その上に配設された窒化シリ
コン膜Ｘ５とで構成されている。
【００７１】そして、図２（ｂ）に示すＩ／Ｏ部Ｆ１の
ゲート絶縁膜ＧＸ２の膜厚Ｔ２は、図２（ａ）に示すＣ
ＰＵ部Ｆ２のゲート絶縁膜ＧＸ１の膜厚Ｔ１よりも厚く
形成されている。なお、酸化シリコン膜Ｘ２の厚さは同
じであり、窒化シリコン膜Ｘ５の厚さが窒化シリコン膜
Ｘ３よりも厚く形成されていることで、ゲート絶縁膜Ｇ
Ｘ２がゲート絶縁膜ＧＸ１よりも厚くなっている。
【００７２】また、メモリ部においても、例えば、ＤＲ
ＡＭのメモリセルトランジスタには、昇圧された電圧が
印加されるので、メモリセルトランジスタのゲート絶縁
膜として用いられているＯＮ膜の膜厚は、センスアンプ
回路、アドレスデコーダ／エンコーダ回路のＭＯＳＦＥ
Ｔのゲート絶縁膜として用いられているＯＮ膜の膜厚よ
りも厚く形成することになる。
【００７３】なお、窒化シリコン膜の比誘電率は６．５
〜９、酸化シリコン膜の比誘電率は３．９〜４．３であ
るので、ＯＮ膜のうち、窒化シリコン膜が厚いほどゲー
ト絶縁膜の静電容量は大きくなる。また、飽和領域での
ドレイン電流はゲート絶縁膜の静電容量が大きくなるほ
ど大きくなり、ドレイン電流が増えると回路の動作速度
が速くなるので、ＯＮ膜中の窒化シリコン膜の膜厚を厚
くすると、回路の動作速度を速くできる。
【００７４】また、ゲート電極として、ポリシリコン層
上に窒化タングステン（ＷＮx）などのバリアメタル層
を介して、タングステン（Ｗ）などの金属層を配設した
ポリメタルゲートを備えたＰ型ＭＯＳＦＥＴにおいて
は、ポリシリコン層にボロンをドープする場合がある。
この場合、熱処理工程によりボロンが拡散し、ゲート絶
縁膜が２ｎｍ程度の酸化シリコン膜である場合は、ゲー
ト絶縁膜中を拡散して半導体基板に達し、Ｐ型ＭＯＳＦ
ＥＴのしきい値電圧が変動する可能性がある。これを回
避するには、ボロンの拡散係数が小さい窒化シリコン膜
を用いれば良く、特に、窒化シリコン膜の厚さを厚くし
たＯＮ膜はボロンがゲート絶縁膜を突き抜けることによ
るしきい値電圧の変動の防止に適している。
【００７５】以上説明したＯＮ膜の膜厚の設定例は、一
例であり、これらの例に限定されるものではない。
【００７６】例えば、図３（ａ）および図３（ｂ）にお
いては、それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１におけ
るＯＮ膜の膜厚の他の設定例を模式的に示している。
【００７７】図３（ａ）および図３（ｂ）において、半
導体基板Ｘ１上にゲート絶縁膜ＧＸ１およびＧＸ３が形
成され、ゲート絶縁膜ＧＸ１およびＧＸ３の上には何れ
もゲート電極Ｘ４が形成されている。
【００７８】ゲート絶縁膜ＧＸ１は図２（ａ）に示すも
のと同じであるが、ゲート絶縁膜ＧＸ３は半導体基板Ｘ
１上に配設された酸化シリコン膜Ｘ６と、その上に配設
された窒化シリコン膜Ｘ７とで構成されている。
【００７９】図３（ｂ）に示すＩ／Ｏ部Ｆ１のゲート絶
縁膜ＧＸ３の膜厚Ｔ２は、図３（ａ）に示すＣＰＵ部Ｆ
２のゲート絶縁膜ＧＸ１の膜厚Ｔ１よりも厚く形成され
ている。なお、酸化シリコン膜Ｘ６および窒化シリコン
膜Ｘ７の厚さが、酸化シリコン膜Ｘ２および窒化シリコ
ン膜Ｘ３よりも厚く形成されていることでゲート絶縁膜
ＧＸ３がゲート絶縁膜ＧＸ１よりも厚くなっている。
【００８０】また、図４（ａ）および図４（ｂ）におい
ては、それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１における
ＯＮ膜の膜厚の他の設定例を模式的に示している。
【００８１】図４（ａ）および図４（ｂ）において、半
導体基板Ｘ１上にゲート絶縁膜ＧＸ１およびＧＸ４が形
成され、ゲート絶縁膜ＧＸ１およびＧＸ４の上には何れ
もゲート電極Ｘ４が形成されている。
【００８２】ゲート絶縁膜ＧＸ１は図２（ａ）に示すも
のと同じであるが、ゲート絶縁膜ＧＸ４は半導体基板Ｘ
１上に配設された酸化シリコン膜Ｘ６と、その上に配設
された窒化シリコン膜Ｘ３とで構成されている。
【００８３】図４（ｂ）に示すＩ／Ｏ部Ｆ１のゲート絶
縁膜ＧＸ４の膜厚Ｔ２は、図４（ａ）に示すＣＰＵ部Ｆ
２のゲート絶縁膜ＧＸ１の膜厚Ｔ１よりも厚く形成され
ている。なお、窒化シリコン膜Ｘ３の厚さは同じであ
り、酸化シリコン膜Ｘ６の厚さが酸化シリコン膜Ｘ２よ
りも厚く形成されていることで、ゲート絶縁膜ＧＸ４が
ゲート絶縁膜ＧＸ１よりも厚くなっている。
【００８４】なお、窒化シリコン膜の厚さを酸化シリコ
ン膜よりも薄くした場合は、以下のような作用効果も得
られる。すなわち、酸化シリコン膜には圧縮応力が、窒
化シリコン膜には引っ張り応力が発生するが、窒化シリ
コン膜の引っ張り応力の方が強いため、窒化シリコン膜
を厚くするとＯＮ膜と半導体基板との界面での応力が大
きくなり、界面準位密度や欠陥密度が増加する可能性が
ある。そのため窒化シリコン膜の厚さを酸化シリコン膜
よりも薄くすることで、基板界面での応力を低減して界
面準位密度や欠陥密度を低減することができる。
【００８５】以上説明したＯＮ膜の膜厚の設定例は、印
加される最大電圧が高いＯＮ膜ほど、膜厚を厚くする技
術思想を開示するものである。
【００８６】＜Ａ−１−３．信頼性保証のためのゲート
絶縁膜の構成例２＞以上の説明においてはゲート絶縁膜
としてＯＮ膜を用いる場合の信頼性保証のための構成に
ついて示したが、図５（ａ）および図５（ｂ）に示すよ
うにゲート絶縁膜として酸化シリコン膜上に酸窒化シリ
コン膜（ＳｉＯＮ）を積層した積層膜を使用し、機能ブ
ロックの最大印加電圧に応じて、積層膜の厚さを調節す
るようにしても良い。
【００８７】図５（ａ）および図５（ｂ）においては、
それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１におけるＭＯＳ
ＦＥＴのゲート絶縁膜とゲート電極を模式的に示してい
る。
【００８８】ここで、図５（ａ）および図５（ｂ）にお
いては、半導体基板Ｘ１上にゲート絶縁膜ＧＸ５および
ＧＸ６が形成され、ゲート絶縁膜ＧＸ５およびＧＸ６の
上には何れもゲート電極Ｘ４が形成された構成を示して
いる。
【００８９】ゲート絶縁膜ＧＸ５は半導体基板Ｘ１上に
配設された酸化シリコン膜Ｘ２と、その上に配設された
酸窒化シリコン膜Ｘ８とで構成され、ゲート絶縁膜ＧＸ
６は半導体基板Ｘ１上に配設された酸化シリコン膜Ｘ２
と、その上に配設された酸窒化シリコン膜Ｘ９とで構成
されている。
【００９０】そして、図５（ｂ）に示すＩ／Ｏ部Ｆ１の
Ｏゲート絶縁膜ＧＸ６の膜厚Ｔ２は、図５（ａ）に示す
ＣＰＵ部Ｆ２のゲート絶縁膜ＧＸ５の膜厚Ｔ１よりも厚
く形成されている。なお、酸化シリコン膜Ｘ２の厚さは
同じであり、酸窒化シリコン膜Ｘ９の厚さが酸窒化シリ
コン膜Ｘ８よりも厚く形成されていることで、ゲート絶
縁膜ＧＸ６がゲート絶縁膜ＧＸ５よりも厚くなってい
る。
【００９１】なお、酸窒化シリコン膜の比誘電率は、酸
化シリコン膜の比誘電率より大きいので、酸窒化シリコ
ン膜が厚いほどゲート絶縁膜の静電容量は大きくなり、
ゲート絶縁膜の静電容量を大きくすることで回路の動作
速度を速くできることは、ゲート絶縁膜としてＯＮ膜を
使用する場合と同様である。
【００９２】＜Ａ−１−４．信頼性保証のためのゲート
絶縁膜の構成例３＞また、ゲート絶縁膜の信頼性保証の
ための構成としては、図６（ａ）および図６（ｂ）に示
すようにゲート絶縁膜として酸窒化シリコン膜（ＳｉＯ
Ｎ）上に窒化シリコン膜（ＳｉＮ）を積層した積層膜を
使用し、機能ブロックの最大印加電圧に応じて、積層膜
の厚さを調節するようにしても良い。
【００９３】図６（ａ）および図６（ｂ）においては、
それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１におけるＭＯＳ
ＦＥＴのゲート絶縁膜とゲート電極を模式的に示してい
る。
【００９４】ここで、図６（ａ）および図６（ｂ）にお
いては、半導体基板Ｘ１上にゲート絶縁膜ＧＸ７および
ＧＸ８が形成され、ゲート絶縁膜ＧＸ７およびＧＸ８の
上には何れもゲート電極Ｘ４が形成された構成を示して
いる。
【００９５】ゲート絶縁膜ＧＸ７は半導体基板Ｘ１上に
配設された酸窒化シリコン膜Ｘ１０と、その上に配設さ
れた窒化シリコン膜Ｘ１１とで構成され、ゲート絶縁膜
ＧＸ８は半導体基板Ｘ１上に配設された酸窒化シリコン
膜Ｘ１２と、その上に配設された窒化シリコン膜Ｘ１１
とで構成されている。
【００９６】そして、図６（ｂ）に示すＩ／Ｏ部Ｆ１の
Ｏゲート絶縁膜ＧＸ８の膜厚Ｔ２は、図６（ａ）に示す
ＣＰＵ部Ｆ２のゲート絶縁膜ＧＸ７の膜厚Ｔ１よりも厚
く形成されている。なお、窒化シリコン膜Ｘ１１の厚さ
は同じであり、酸窒化シリコン膜Ｘ１２の厚さが酸窒化
シリコン膜Ｘ１０よりも厚く形成されていることで、ゲ
ート絶縁膜ＧＸ８がゲート絶縁膜ＧＸ７よりも厚くなっ
ている。
【００９７】酸窒化シリコン膜の熱膨張率がシリコンと
ほとんど同じであるため、熱処理工程中に発生する熱応
力が、ＯＮ膜に比べて小さいので、基板界面での応力を
低減して界面準位密度や欠陥密度を低減することができ
る。
【００９８】また、酸窒化シリコン膜と窒化シリコン膜
との積層膜は、ＯＮ膜に比べてホットキャリア耐性に優
れるという特徴も有している。これは、膜中の水素拡散
が、膜中に窒素が高濃度に存在すると抑制されるためで
ある。
【００９９】なお、窒化シリコン膜の厚さを酸窒化シリ
コン膜よりも薄くした場合に、基板界面での応力を低減
して界面準位密度や欠陥密度を低減することができるこ
とは、ゲート絶縁膜としてＯＮ膜を使用する場合と同様
である。
【０１００】以上説明した酸窒化シリコン膜と窒化シリ
コン膜との積層膜の膜厚の設定例は、一例であり、これ
らの例に限定されるものではない。
【０１０１】例えば、図７（ａ）および図７（ｂ）にお
いては、それぞれ、ＣＰＵ部Ｆ２とＩ／Ｏ部Ｆ１におけ
る酸窒化シリコン膜と窒化シリコン膜との積層膜の他の
設定例を模式的に示している。
【０１０２】図７（ａ）および図７（ｂ）において、半
導体基板Ｘ１上にゲート絶縁膜ＧＸ７およびＧＸ９が形
成され、ゲート絶縁膜ＧＸ７およびＧＸ９の上には何れ
もゲート電極Ｘ４が形成されている。
【０１０３】ゲート絶縁膜ＧＸ７は図６（ａ）に示すも
のと同じであるが、ゲート絶縁膜ＧＸ３は半導体基板Ｘ
１上に配設された酸窒化シリコン膜Ｘ１０と、その上に
配設された窒化シリコン膜Ｘ１３とで構成されている。
【０１０４】図７（ｂ）に示すＩ／Ｏ部Ｆ１のゲート絶
縁膜ＧＸ９の膜厚Ｔ２は、図７（ａ）に示すＣＰＵ部Ｆ
２のゲート絶縁膜ＧＸ７の膜厚Ｔ１よりも厚く形成され
ている。なお、窒化シリコン膜Ｘ１３の厚さが、窒化シ
リコン膜Ｘ１１よりも厚く形成されていることでゲート
絶縁膜ＧＸ９がゲート絶縁膜ＧＸ７よりも厚くなってい
る。
【０１０５】＜Ａ−２．作用効果＞以上説明したよう
に、ゲート絶縁膜として２層の絶縁膜を使用し、そのう
ちの何れか１層のみの膜厚を調整するか、あるいは両層
の膜厚を調整することによって、機能ブロックの最大印
加電圧に応じて積層膜の厚さを調節することができ、機
能ブロックごとに動作速度と信頼性を最適化できる。
【０１０６】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る実施の形態２とし
て、図８にＭＯＳＦＥＴ１００の断面構成を示す。
【０１０７】図８おいてＭＯＳＦＥＴ１００は、シリコ
ン基板１上に順に配設された重水素を含む酸化シリコン
膜１１１および重水素を含む窒化シリコン膜１２１の２
層膜で構成されるゲート絶縁膜と、窒化シリコン膜１２
１上に順に配設されたドープトポリシリコン膜１３、バ
リアメタル（ＷＮｘ，ＴｉＮｘ，Ｔａ，ＴａＮ等）層１
４、タングステン等の金属膜１５の３層膜で構成される
ゲート電極とを備えている。なお、本発明においてはゲ
ート電極の構造に影響は受けないので、ゲート電極は上
記構造に限定されるものではなく、単純な金属電極（Ｃ
ｕ，Ｍｇ，Ｐｔ，Ｚｒ，Ｍｏ，Ｗ，Ａｌ，Ａｇ，Ａｕ，
Ｎｉ，Ｃｏ，Ｔｉ等）をゲート電極として用いてもよ
い。
【０１０８】また、金属膜１５上には窒化シリコン膜１
８が配設され、ゲート絶縁膜およびゲート電極および窒
化シリコン膜１８を被覆するように被覆絶縁膜１６１が
配設されている。
【０１０９】また、少なくとも被覆絶縁膜１６１の側面
を覆うサイドウォール絶縁膜１７、ゲート電極の下部の
シリコン基板１の表面内に配設されたチャネル層７、チ
ャネル層７を間に挟んで対向するように配設された一対
のエクステンション層６、一対のエクステンション層６
に隣接して配設された一対のソース・ドレイン主要層４
を有し、エクステンション層６全体、ソース・ドレイン
主要層４の一部およびチャネル層７の一部にオーバーラ
ップするようにポケット層５が配設されている。
【０１１０】ここで、エクステンション層６はソース・
ドレイン主要層４と同一導電型であり、ソース・ドレイ
ン層として機能するのでソース・ドレインエクステンシ
ョン層６と呼称すべきであるが、便宜的にエクステンシ
ョン層６と呼称する。
【０１１１】ポケット層５は短チャネル効果を抑制する
目的で配設され、ソース・ドレイン主要層４と異なる導
電型（チャネル層と同じ導電型）の不純物を注入して構
成されている。なお、ポケット層５をエクステンション
層６の外側まで延在するように形成すると、ゲート長の
変動に対してしきい値電圧の変動を小さくでき、いわゆ
るロールオフを改善できる。
【０１１２】また、ＭＯＳＦＥＴ１００の活性領域は素
子分離絶縁膜の一種であるＳＴＩ（Shallow Trench Iso
lation）膜３によって規定され、シリコン基板１の内部
にはチャネルストッパ層２が配設されている。
【０１１３】ＭＯＳＦＥＴ１００の特徴は、ゲート絶縁
膜として形成されているＯＮ膜を構成する窒化シリコン
膜１２１および酸化シリコン膜１１１が重水素を含んで
いる点である。以下、重水素原子を含むＯＮ膜の形成方
法について説明する。
【０１１４】＜Ｂ−２．重水素原子を含むＯＮ膜の形成
方法＞ ＜Ｂ−２−１．重水素を含む窒化シリコン膜の形成方法
＞まず、重水素を含む窒化シリコン膜の形成方法につい
て説明する。重水素を含む窒化シリコン膜形成に際して
の化学反応は、以下に示す反応式（３）および（４）で
表される。
【０１１５】
【化３】
【０１１６】
【化４】
【０１１７】反応式（３）は、ＬＰＣＶＤ（Low Pressu
re Chemical Vapor Deposition）装置やＲＴＡ（Rapid
Thermal Anneal）装置での反応を表し、反応式（４）は
プラズマ励起反応を利用したＰＥＣＶＤ（Plasma Enhan
ced Chemical Vapor Deposition）装置での反応を表し
ている。さらに、反応式（３）の変形例として、反応式
（５）および（６）を示す。
【０１１８】
【化５】
【０１１９】
【化６】
【０１２０】ただし、反応式（５）の右辺の水素分子と
重水素分子の割合は１：１と仮定したが、この割合は反
応の温度、分圧等により決定され一意には決まらない。
【０１２１】図９〜図１１はストレス電圧が印加された
状態下のＯＮ膜中の重水素原子と水素原子の振る舞いを
説明する模式図である。なお、図９〜図１１において
は、従来の方法で形成された酸化シリコン膜上に、重水
素を含むように形成された窒化シリコン膜を形成した場
合を示している。
【０１２２】図９に示すように、窒化シリコン膜に取り
込まれた重水素原子は、シリコン原子と結合したり、あ
るいは、孤立して存在している。
【０１２３】また、図９に示すように、酸化シリコン膜
中には水素原子が含まれ、シリコン原子の一部と結合し
ている。図９においては、シリコン原子（Ｓｉ）と水酸
基（ＯＨ）との結合体を示している。なお、シリコン原
子には記号Ｒで示される原子が単結合で３つ結合してい
る。これは、酸素（Ｏ）や水素（Ｈ）やシリコン等の何
れかの原子が単結合で３つ結合することを示している。
なお、窒化シリコン膜中には、シリコン原子とＯＤ基と
の結合体が示され、当該シリコン原子には記号Ｒで示さ
れる原子が単結合で３つ結合している。同様の表記は図
１０〜図１４においても使用している。
【０１２４】また、酸化シリコン膜／シリコン基板界面
のシリコン原子のダングリングボンドは、水素シンター
等の工程により導入された水素原子と結合して終端され
ている。
【０１２５】いわゆる水素原子は、Ｈ（1Ｈプロチウ
ム、質量数１）であるのに対して、重水素には、Ｄ（2
Ｈジュウテリウム、質量数２）とＴ（3Ｈトリチウム、
質量数３）とが存在する。Ｄ（ジュウテリウム）は安定
であるが、Ｔ（トリチウム）は半減期１２年でβ-崩壊
する放射性物質であるため、半導体装置に用いるのは望
ましくない。そのため、本実施の形態２では、質量数２
の重水素Ｄを用いている。
【０１２６】なお、ストレス電圧が印加された状態下で
は、内部電界により加速されてエネルギーを得たシリコ
ン基板中のホットキャリアＨＯＴは、酸化シリコン膜／
シリコン基板界面の障壁エネルギーより大きなエネルギ
ーを有することで界面を越え、図９に示すようにＳｉＯ
2中に達する。
【０１２７】そして、ホットキャリアＨＯＴのエネルギ
ーにより、シリコン原子に結合した水酸基の水素原子の
結合が切れ、結合が切られた酸素原子の不飽和結合手
（ダングリングボンド）は固定電荷として働く。
【０１２８】結合が切れた水素原子および窒化シリコン
膜中の重水素原子は、図１０に示すように、ゲート絶縁
膜中の電界によるドリフトや、熱拡散により酸化シリコ
ン膜／シリコン基板界面に達する。界面に達した水素原
子および重水素原子は、界面のＳｉ原子と水素原子との
結合体と反応し、水素分子および水素重水素分子を形成
する。
【０１２９】また、重水素原子はシリコン原子に結合す
る水酸基の水素原子と反応して水素重水素分子（ＨＤ）
を形成することもある。
【０１３０】これらの水素分子（Ｈ2）や水素重水素分
子は気体として揮発し、図１１に示すように酸化シリコ
ン膜／シリコン基板界面のシリコン原子の不飽和結合手
は界面準位として働き、酸化シリコン膜中のシリコン原
子の不飽和結合手は固定電荷として働く。
【０１３１】固定電荷や界面準位が形成されると、しき
い値電圧の変動やドレイン電流の劣化等が起こり、回路
の動作速度の低下、および、回路の誤動作を引き起こす
が、水素原子に比べて重水素原子は原子量が大きいの
で、ドリフトや熱拡散の速度は遅い。そのため、窒化シ
リコン膜中の重水素原子が酸化シリコン膜／シリコン基
板界面に達する時間は、窒化シリコン膜中の水素原子が
上記界面に達する時間よりも長くなる。その結果、スト
レス電圧が印加された状態下でのホットキャリア耐性が
向上して、ＭＯＳＦＥＴの寿命が長くなる。
【０１３２】＜Ｂ−２−２．重水素を含む酸化シリコン
膜の形成方法＞以下、重水素を含む酸化シリコン膜の形
成方法について説明する。重水素を含む酸化シリコン膜
は重水素を含む水（Ｄ2Ｏ）で形成する。その化学反応
は、以下に示す反応式（７）表される。
【０１３３】
【化７】
【０１３４】具体的な形成方法としては、Ｄ2Ｏ（酸化
ジュウテリウム）を熱して気化したガスを石英管で構成
される反応炉の中に流し、反応式（７）の反応によりシ
リコン基板を酸化して形成することができる。なお、酸
化シリコン膜やＯＮ膜を従来の手法で形成した後、重水
素雰囲気下で熱処理することで重水素を導入するように
しても良い。
【０１３５】図１２〜図１４はストレス電圧が印加され
た状態下のＯＮ膜中の重水素原子と水素原子の振る舞い
を説明する模式図である。なお、図１２〜図１４におい
ては、重水素を含むように形成された酸化シリコン膜上
に、従来の方法で窒化シリコン膜を形成した場合を示し
ている。
【０１３６】図１２に示すように、酸化シリコン膜に取
り込まれた重水素原子は、シリコン原子に結合する酸素
原子に結合し、ダングリングボンドを終端してトラップ
（捕獲中心）密度を低減したり、あるいは、酸化シリコ
ン膜／シリコン基板界面のシリコン原子のダングリング
ボンドに結合して終端させ、界面準位密度を低減してい
る。
【０１３７】なお、ストレス電圧が印加された状態下で
は、内部電界により加速されてエネルギーを得たシリコ
ン基板中のホットキャリアＨＯＴは、酸化シリコン膜／
シリコン基板界面の障壁エネルギーより大きなエネルギ
ーを有することで界面を越え、図１２に示すように酸化
シリコン中に達する。
【０１３８】そして、ホットキャリアＨＯＴのエネルギ
ーにより、シリコン原子に結合したＯＤ基の重水素原子
の結合が切れ、結合が切られた酸素原子の不飽和結合手
は固定電荷として働く。ただし、重水素原子と酸素原子
間の結合エネルギーは、水素原子と酸素原子間の結合エ
ネルギーよりも大きいので、ホットキャリアによる酸素
原子からの解離は重水素原子の方が起こりにくい。
【０１３９】また、結合が切れた重水素原子および窒化
シリコン膜中の水素原子は、図１３に示すように、ゲー
ト絶縁膜中の電界によるドリフトや、熱拡散により酸化
シリコン膜／シリコン基板界面に達する。界面に達した
水素原子および重水素原子は、界面のシリコン原子と水
素原子との結合体と反応し、重水素分子および水素重水
素分子を形成する。
【０１４０】また、重水素原子はシリコン原子に結合し
た水酸基の水素原子と反応して水素重水素分子を形成す
ることもある。
【０１４１】これらの水素分子や水素重水素分子は気体
として揮発し、図１４に示すように酸化シリコン膜／シ
リコン基板界面のシリコン原子の不飽和結合手は界面準
位として働き、酸化シリコン膜中のシリコン原子の不飽
和結合手は固定電荷として働く。
【０１４２】固定電荷や界面準位が形成されると、しき
い値電圧の変動やドレイン電流の劣化等が起こり、回路
の動作速度の低下、および、回路の誤動作を引き起こす
が、重水素原子とシリコン原子間の結合は強固なので、
ホットキャリアによる解離が起こりにくく、ストレス電
圧が印加された状態下でのホットキャリア耐性が向上し
て、ＭＯＳＦＥＴの寿命が長くなる。
【０１４３】＜Ｂ−３．ＭＯＳＦＥＴの製造方法＞次
に、製造工程を順に示す図１５〜図１９を用いてＭＯＳ
ＦＥＴ１００の製造方法について説明する。
【０１４４】まず、シリコン基板１を準備し、図１５に
示すようにＳＴＩ膜３によって活性領域を規定した後、
イオン注入によりチャネル層７およびチャネルストッパ
層３を形成する。
【０１４５】なお、チャネル層７としては、Ｎ型ＭＯＳ
ＦＥＴの場合には、ボロン、２フッ化ボロン（Ｂ
Ｆ2）、インジウム（Ｉｎ）などを注入し、Ｐ型ＭＯＳ
ＦＥＴの場合にはリン（Ｐ）、ヒ素（Ａｓ）、アンチモ
ン（Ｓｂ）などを注入する。
【０１４６】また、チャネルストッパ層３にはチャネル
層７と同様の不純物を、注入エネルギーを高くして注入
する。
【０１４７】そして、活性領域上に重水素を含む酸化シ
リコン膜１１１、重水素を含む窒化シリコン膜１２１、
ドープトポリシリコン膜１３、バリアメタル層１４、金
属膜１５、窒化シリコン膜１８で構成される多層膜を選
択的に形成する。
【０１４８】なお、酸化シリコン膜１１１および窒化シ
リコン膜１２１の形成においては、反応式（３）〜
（７）を用いて説明した形成方法を採用し、また、酸化
シリコン膜１１１および窒化シリコン膜１２１の少なく
とも一方の膜厚を調整することによって、半導体装置を
構成する各機能ブロックの最大印加電圧に対応させるこ
とは言うまでもない。
【０１４９】ドープトポリシリコン膜１３にはボロン、
リン、窒素等のドーパントをイオン注入により導入す
る。この際、ドーズ量を少なくとも１×１０15／ｃｍ2
以上にすると、ポリシリコン層が縮退して金属と同様の
電気伝導を有することになる。
【０１５０】バリアメタル層１４は、金属膜１５の構成
原子が隣接する膜に拡散するのを防止するために配設さ
れ、その意味では金属膜１５の上部にも配設しても良
い。
【０１５１】窒化シリコン膜１８はＰＥＣＶＤにより堆
積され、ゲートパターニングを行う露光工程において、
下層の膜からの反射光によりレジストマスクの長さがレ
イアウト上のゲート長よりも縮小してしまうハレーショ
ンを防止するＡＲＣ（Anti Reflection Coat）膜として
機能する。なお、図１５においてはゲートパターニング
を行った後の状態を示している。
【０１５２】次に、図１６に示す工程において、パター
ニングしたゲート電極の上部からイオン注入を行って、
シリコン基板１の表面内に自己整合的にポケット層５お
よびエクステンション層６を形成する。
【０１５３】なお、エクステンション層６としては、Ｎ
型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ、Ｓｂ、窒素
（Ｎ）などを注入し、Ｐ型ＭＯＳＦＥＴの場合には、
Ｂ、ＢＦ2、Ｉｎなどを注入する。
【０１５４】また、ポケット層５としては、Ｎ型ＭＯＳ
ＦＥＴの場合には、Ｂ、ＢＦ2、Ｉｎなどを注入し、Ｐ
型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ、Ｓｂ、Ｎなどを
注入する。
【０１５５】また、ポケット層５の形成においてはエク
ステンション層６の先端よりもさらに前方に及ぶように
形成するため、基板を傾けて斜め方向から注入する方法
が採られる場合もある。
【０１５６】次に、図１７に示す工程において、シリコ
ン基板１全体を窒素あるいは一酸化窒素（ＮＯ）雰囲気
中でＲＴＡ処理し、ゲート電極および窒化シリコン膜１
８と、シリコン基板１の露出面を窒化あるいは窒化酸化
して被覆絶縁膜１６１Ａを形成する。この際、ドープト
ポリシリコン膜１３の側面には窒化シリコン膜あるいは
酸窒化シリコン膜（何れも耐酸化性の膜）が形成され、
金属膜１５の側面には金属窒化膜が形成される。
【０１５７】次に、図１８に示す工程において、シリコ
ン基板１全体をＲＴＯ（Rapid Thermal Oxidation）処
理し、被覆絶縁膜１６１Ａを酸化して被覆絶縁膜１６１
を形成する。酸化を行うのは、異方性エッチングやイオ
ン注入によりゲート電極やシリコン基板に発生した欠陥
を酸化膜に取り込んで除去するためである。
【０１５８】なお、ドープトポリシリコン膜１３の側面
には耐酸化性の膜が形成されているので、大きく酸化さ
れることはない。
【０１５９】ＲＴＡ処理およびＲＴＯ処理によりシリコ
ン基板１の露出面には酸窒化シリコン膜が形成され、同
時に、エクステンション層６やポケット層５にイオン注
入されたドーパントが、シリコン基板を構成する結晶格
子位置に配位して活性化する。
【０１６０】次に、図１９に示す工程において、全面を
覆うように絶縁膜を形成し、異方性エッチングにより少
なくとも被覆絶縁膜１６１の側面を覆うサイドウォール
絶縁膜１７を形成する。なお、上記絶縁膜としては、窒
化シリコン膜、酸窒化シリコン膜、酸化シリコン膜、Ｔ
ＥＯＳ（tetraethyl orthosilicate:Ｓｉ(ＯＣ2Ｈ5)4）
膜、ＢＰＴＥＯＳ（boro-phospho tetraethyl orthosil
icate）膜やこれらの多層膜を使用すれば良い。
【０１６１】最後に、サイドウォール絶縁膜１７の上部
からイオン注入を行って、シリコン基板１の表面内に自
己整合的にソース・ドレイン主要層４を形成すること
で、図８に示すＭＯＳＦＥＴ１００を得る。
【０１６２】なお、ソース・ドレイン主要層４として
は、Ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ、Ｓｂ、Ｎ
などを注入し、Ｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ
2、Ｉｎなどを注入する。
【０１６３】なお、この後、ソース・ドレイン主要層４
の表面に窒素あるいはゲルマニウムあるいはアルゴンを
イオン注入してソース・ドレイン主要層４の表面をアモ
ルファスシリコンとし、続いて、全面に渡ってコバルト
あるいはチタン等の高融点金属膜を形成し、高温処理に
よりシリサイド化して、シリコン基板１の露出面と高融
点金属膜の接触している部分に金属シリサイドを形成す
るようにしても良い。金属シリサイドを形成することで
ソース・ドレイン主要層４の抵抗を低減し、ＭＯＳＦＥ
Ｔ１００の動作速度を高めることができる。
【０１６４】＜Ｂ−４．作用効果＞以上説明したよう
に、重水素原子は水素原子よりも重いので、窒化シリコ
ン膜から酸化シリコン／シリコン基板界面へのドリフト
あるいは拡散する速度が水素原子に比べて遅い。そのた
め、ＯＮ膜の窒化シリコン膜に重水素を含ませること
で、ストレス電圧が印加された状態下でも、界面準位を
形成する速度が遅くなる。その結果、ＭＯＳＦＥＴの信
頼性が向上することになる。
【０１６５】また、重水素原子とシリコン原子間の結合
エネルギーは、水素原子とシリコン原子間の結合エネル
ギーよりも大きいので、ホットキャリアによりシリコン
原子からの解離は重水素原子の方が起こりにくい。その
ため、ＯＮ膜の酸化シリコン膜に重水素を含ませること
で、ストレス電圧が印加された状態下での、ホットキャ
リアによる解離が起こりにくく、ストレス電圧が印加さ
れた状態下でのホットキャリア耐性が向上して、ＭＯＳ
ＦＥＴの寿命が長くなり、信頼性が向上することにな
る。
【０１６６】なお、ＯＮ膜の窒化シリコン膜だけに重水
素を含ませた構成、あるいは酸化シリコン膜だけに重水
素を含ませた構成でも上記のようにＭＯＳＦＥＴの信頼
性を向上させる効果を有するが、図８に示すＭＯＳＦＥ
Ｔ１００のように、両者を併せて備えたＯＮ膜であれ
ば、その効果はより高まることになる。
【０１６７】＜Ｂ−５．変形例＞以上説明した実施の形
態２においては、ゲート絶縁膜として重水素を含むＯＮ
膜を使用する構成を示したが、ＯＮ膜を構成する酸化シ
リコン膜の代わりに酸窒化シリコン膜（ＳｉＯＮ）を用
いても良い。
【０１６８】重水素を含む酸窒化シリコン膜酸形成に際
しての化学反応は、以下に示す反応式（８）〜（１１）
で表される。
【０１６９】
【化８】
【０１７０】
【化９】
【０１７１】
【化１０】
【０１７２】
【化１１】
【０１７３】Ｄ2Ｏを熱して気化したガスあるいは気化
したＮＤ3を石英管で構成される反応炉の中に流し、シ
リコン基板を酸化して形成することができる。
【０１７４】酸窒化シリコン膜が酸化シリコン膜に比べ
て優れている点は、膜中のシリコン原子のダングリング
ボンドを窒素原子が終端する点にある。Ｓｉ−Ｎの結合
エネルギーは、Ｓｉ−Ｈの結合エネルギーよりも大きい
ため、ホットキャリアにより結合を切られる割合が小さ
い。また、膜中の窒素原子が水素原子のドリフトや熱拡
散の速度を減速するので、ホットキャリア耐性が向上す
ることになる。
【０１７５】また、従来の酸窒化シリコン膜の形成方法
としては、ＮＯやＮ2Ｏガスを酸素ガスで希釈したガス
を石英管で構成される反応炉の中に流し、シリコン基板
を酸化して形成すれば良い。
【０１７６】また、重水素を含むＯＮ膜の代わりに、重
水素を含む酸化シリコン膜の上に重水素を含む酸窒化シ
リコン膜を積層した構成としても良い。
【０１７７】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞以下、本発明に係る実施の形態３
として、ゲート絶縁膜、ゲート電極および、その上部の
窒化シリコン膜を被覆する被覆絶縁膜として、重水素を
含んだ被覆絶縁膜を使用する構成について説明する。
【０１７８】図２０に、重水素を含んだ被覆絶縁膜１６
２を有するＭＯＳＦＥＴ２００の構成を示す。なお、図
２０においては、図８を用いて説明したＭＯＳＦＥＴ１
００と同一の構成については同一の符号を付し、重複す
る説明は省略する。
【０１７９】図２０に示すように、ＭＯＳＦＥＴ２００
は、重水素を含む酸化シリコン膜１１１および重水素を
含む窒化シリコン膜１２１の２層膜で構成されるゲート
絶縁膜、窒化シリコン膜１２１上に順に配設されたドー
プトポリシリコン膜１３、バリアメタル層１４、金属膜
１５の３層膜で構成されるゲート電極および、その上部
の窒化シリコン膜１８を被覆するように重水素を含む被
覆絶縁膜１６２が配設されている。
【０１８０】＜Ｃ−２．製造方法＞以下、ＭＯＳＦＥＴ
２００の製造方法について説明する。なお、基本的には
図１５〜図１９を用いて説明したＭＯＳＦＥＴ１００の
製造方法と同様であり、異なるのは被覆絶縁膜１６２の
形成に関する部分だけであるので、以下においては被覆
絶縁膜１６２の形成についてのみ説明する。
【０１８１】図１６を用いて説明したポケット層５およ
びエクステンション層６の形成後、図１７に示す被覆絶
縁膜１６１Ａと同様に、シリコン基板１全体に渡って被
覆絶縁膜１６２を形成する。
【０１８２】被覆絶縁膜１６２を形成する主たる目的
は、異方性エッチング時にシリコン基板表面が被るエッ
チングダメージを回復するためである。
【０１８３】被覆絶縁膜１６２の形成方法としては、
（Ａ）ＣＶＤ法による酸化シリコン膜、ＴＥＯＳ酸化膜
（tetraethy lorthosilicate:Ｓｉ(ＯＣ2Ｈ5)4）やＨＤ
Ｐ（High Density Plasma）酸化膜の堆積、（Ｂ）酸化
雰囲気下で熱処理することによる酸化膜の形成、の２つ
がある。以下の両者の方法について説明する。
【０１８４】＜Ｃ−２−１．ＣＶＤ法による酸化シリコ
ン膜の形成＞ ＜ＬＰＣＶＤ法による酸化シリコン膜の形成＞ＣＶＤ法
を用いての酸化シリコン膜の形成に際しての化学反応
は、以下に示す反応式（１２）で表される。
【０１８５】
【化１２】
【０１８６】上記反応の特徴は、ＳｉＣｌ2Ｈ2（ＤＣ
Ｓ：dichlorosilane）の代わりにＳｉＣｌ2Ｄ2をソース
ガスとして、酸化シリコン膜をＬＰＣＶＤ装置で形成す
ることである。これにより、ＳｉＣｌ2Ｄ2に含まれる重
水素原子の一部が反応中に酸化シリコン膜に取り込まれ
ることになる。上記反応においては酸化シリコン膜以外
に有機シリコン化合物等も形成されるが、それらは「by
products」として示している。これは以下に示す他の
反応式においても同じである。
【０１８７】なお、ＳｉＣｌ2Ｄ2の形成方法の一例とし
ては、以下に示す反応式（１３）で表される化学反応を
利用すれば良い。
【０１８８】
【化１３】
【０１８９】＜ＬＰＣＶＤ法によるＴＥＯＳ酸化膜の形
成＞ＣＶＤ法を用いての酸化シリコン膜の形成に際して
の化学反応は、以下に示す反応式（１４）で表される。
【０１９０】
【化１４】
【０１９１】上記反応の特徴は、ＴＥＯＳ中の水素を重
水素で置換した重水素ＴＥＯＳをソースガスとして、酸
化シリコン膜をＬＰＣＶＤ装置で形成することである。
これにより、重水素ＴＥＯＳに含まれる重水素原子の一
部が反応中に酸化シリコン膜に取り込まれることにな
る。
【０１９２】なお、重水素ＴＥＯＳの形成方法の一例と
しては、以下に示す反応式（１５）で表される化学反応
を利用すれば良い。
【０１９３】
【化１５】
【０１９４】＜ＰＥＣＶＤ法によるＨＤＰ酸化膜の形成
＞ＣＶＤ法を用いてのＨＤＰ酸化シリコン膜の形成に際
しての化学反応は、以下に示す反応式（１６）で表され
る。
【０１９５】
【化１６】
【０１９６】上記反応の特徴は、ＴＥＯＳ中の水素を重
水素で置換した重水素ＴＥＯＳをソースガスとして、酸
化シリコン膜をＰＥＣＶＤ装置で形成することである。
【０１９７】ＰＥＣＶＤ法は、反応室中に低圧下で電極
間に電圧（高周波電圧）を印加することによりプラズマ
を生成し、当該プラズマによりＣＶＤ反応を促進させる
手法である。プラズマの存在により、ＴＥＯＳは酸素と
直接反応して酸化シリコン膜を形成し、高密度な酸化シ
リコン膜を形成することができる。
【０１９８】その他、以下に示す反応式（１７）および
（１８）で表される反応を用いることによってもＨＤＰ
酸化シリコン膜を形成できる。
【０１９９】
【化１７】
【０２００】
【化１８】
【０２０１】上記反応の特徴は、ＳｉＨ4（silane）中
の水素を重水素で置換した重水素シラン（ＳｉＤ4）を
ソースガスとして、酸化シリコン膜をＰＥＣＶＤ装置で
形成することである。これにより、重水素シランに含ま
れる重水素原子の一部が反応中に酸化シリコン膜に取り
込まれることになる。
【０２０２】＜Ｃ−２−２．熱酸化法による酸化シリコ
ン膜の形成＞まず、シリコン基板１全体を窒素雰囲気下
においてＲＴＡ処理し、ゲート電極を形成する際の異方
性エッチングにより被ったエッチングダメージをある程
度回復させる。このとき同時にシリコン基板１の露出表
面とゲート電極の側面が窒化される。
【０２０３】ゲート電極のドープトポリシリコン膜１３
は酸化されやすいので、側面を窒化することにより酸化
が抑制される。次に、例えば、酸化雰囲気下で熱処理す
ることにより、露出したシリコン基板１の表面が酸化さ
れて、酸化シリコン膜が形成される。このとき同時にエ
ッチングダメージは、該酸化シリコン膜に取り込まれて
除去される。先の工程で表面が窒化されたシリコン基板
１を酸化するので、該酸化シリコン膜は窒素原子を含ん
でいる。
【０２０４】ここで、酸化雰囲気の一例として、Ｄ2Ｏ
雰囲気がある。この場合の酸化反応は下記の反応式（１
９）で表される。
【０２０５】
【化１９】
【０２０６】なお、酸化シリコン膜の代わりに重水素原
子を含む酸窒化シリコン膜を形成してもよい。その場合
は、先に説明した反応式（８）〜（１１）で表される反
応を使用して形成すれば良い。
【０２０７】また、重水素を含む酸化シリコン膜１１１
および重水素を含む窒化シリコン膜１２１の２層膜で構
成されるゲート絶縁膜の代わりに、実施の形態１におい
て説明した重水素を含む酸化シリコン膜と重水素を含む
酸窒化シリコン膜の２層膜で構成されるゲート絶縁膜、
あるいは、重水素を含む酸窒化シリコン膜と重水素を含
む窒化シリコン膜の２層膜で構成されるゲート絶縁膜を
使用しても良いことは言うまでもない。
【０２０８】なお、窒化シリコン膜の形成については、
反応式（１）および（２）を用いて説明した以外に、下
記の反応式（２０）および（２１）で表される化学反応
により形成される場合もある。
【０２０９】
【化２０】
【０２１０】
【化２１】
【０２１１】上記反応式（２０）で示される方法は、半
導体基板の表面に酸化シリコン膜を形成した後、窒素原
子ラジカル（Ｎ*）で酸化シリコン膜の表面を窒化する
ことでＯＮ膜を形成するものであり、Ｓｉ3Ｎ4／ＳｉＯ
2の２層膜が形成される。また反応式（２１）において
は、ＳｉＯＮ／ＳｉＯ2の２層膜が形成される。
【０２１２】＜Ｃ−３．作用効果＞以上説明した方法に
より形成された重水素を含む酸化シリコン膜において
は、何れも膜中の重水素原子が、膜中のシリコン原子の
ダングリングボンドと結合して終端させたり、酸化シリ
コン膜／シリコン基板界面のシリコン原子のダングリン
グボンドと結合して終端させるので、結果的にトラップ
密度や界面準位密度が低減することになる。
【０２１３】被覆絶縁膜１６２はゲート絶縁膜に隣接す
る部分もあるので、ダングリングボンドを低減できる重
水素を含む酸化シリコン膜を使用することで、ゲート絶
縁膜に影響を与えないという点で望ましい構成と言え
る。
【０２１４】＜Ｃ−４．変形例＞図８および図２０に示
すＭＯＳＦＥＴ１００および２００においては、ゲート
絶縁膜である重水素を含む酸化シリコン膜１１１および
重水素を含む窒化シリコン膜１２１は、ゲート電極のパ
ターニング形状に合わせてパターニングされた形状であ
り、被覆絶縁膜１６１および１６２は、ゲート絶縁膜の
側面に接触する構成となっていたが、図２１に示すＭＯ
ＳＦＥＴ３００のような構成としても良い。
【０２１５】すなわち、図２１に示すＭＯＳＦＥＴ３０
０においては、重水素を含む酸化シリコン膜１１１およ
び重水素を含む窒化シリコン膜１２１は、サイドウォー
ル絶縁膜１７の下部にまで延在し、被覆絶縁膜１６２は
サイドウォール絶縁膜１７と窒化シリコン膜１２１との
間にも延在するように配設されている。
【０２１６】このような構成とした場合、被覆絶縁膜１
６２とゲート絶縁膜とが接触する面積が増えるので、重
水素を含む酸化シリコン膜で構成される被覆絶縁膜１６
２は、ゲート絶縁膜に影響を与えないという点でより望
ましい構成と言える。
【０２１７】なお、図２１では、ゲート電極の異方性エ
ッチングは窒化シリコン膜１２１上で停止するように示
されているが、実際には窒化シリコン膜１２１は多少オ
ーバーエッチングされる。
【０２１８】また、以上説明した本発明に係る実施の形
態１〜３においては、本発明をＭＯＳＦＥＴに適用した
構成を示したが、本発明は、flash ＥＥＰＲＯＭ（Elec
trically Erasable Programmable Read Only Memory）
やＬＤＭＯＳＦＥＴ（LateralDiffusion ＭＯＳＦＥ
Ｔ）や、ＤＴＭＯＳＦＥＴ（Dynamic Threshold ＭＯＳ
ＦＥＴ）にも同様に適用できる。
【０２１９】また、以上説明した実施の形態１〜３で
は、ゲート絶縁膜としてＯＮ膜を使用する構成を主とし
て説明したが、ＯＮＯ（Oxide-Nitride-Oxide）膜、Ｓ
ｉＯ2／ＳｉＯＮ膜、ＳｉＯ2／ＳｉＯＮ／ＳｉＯ2膜、
ＳｉＮ／ＳｉＯＮ膜とし、各機能ブロックごとに膜厚を
調整したり、重水素を含ませるようにしても良い。
【０２２０】また、実施の形態３において説明した被覆
絶縁膜１６２としては、重水素を含んだ酸化シリコン膜
あるいは重水素を含んだ酸窒化シリコン膜を例示した
が、被覆絶縁膜１６２を、ＯＮＯ膜、ＳｉＯ2／ＳｉＯ
Ｎ膜、ＳｉＯ2／ＳｉＯＮ／ＳｉＯ2膜、ＳｉＯＮ／Ｓｉ
Ｎ膜等の多層膜で構成し、その中の何れかの層に重水素
を含む構成としても、実施の形態３と同様の効果を得る
ことができる。
【０２２１】＜Ｄ．実施の形態４＞本発明に係る実施の
形態２においては、ゲート絶縁膜として重水素を含むＯ
Ｎ膜を使用する構成を示したが、ＯＮ膜を構成する窒化
シリコン膜において水素原子の含有量を少なくできれば
実施の形態２の半導体装置と同様の作用効果を得ること
ができる。
【０２２２】すなわち、図４８を用いて説明したように
反応式（１）で表される化学反応では、ソースガスのア
ンモニアの分圧が高くなるほど、窒化シリコン膜中の含
有水素原子濃度が高くなっている。
【０２２３】従って、反応式（２）で表される化学反応
を用いて窒化シリコン膜を形成すれば、含有水素原子濃
度を低くすることができる。
【０２２４】含有水素原子濃度を低くできれば、ＯＮ膜
中における水素原子のドリフトあるいは熱拡散により界
面準位や固定電荷が発生する量を低減でき、ホットキャ
リア耐性を向上できる。
【０２２５】＜Ｅ．実施の形態５＞ ＜Ｅ−１．装置構成＞次に、図２２〜図３２を用いて、
本発明に係る実施の形態５について説明する。
【０２２６】図２２は本発明に係る実施の形態５の半導
体装置の特徴部を示す図である。すなわち、図２２にお
いて、シリコン基板５１の表面内にＳＴＩ膜５０が配設
され、その上部端縁部はシリコン基板５１の主面上に緩
やかな丸みを有して盛り上がった内壁酸化膜５８で構成
されており、当該端縁部にＭＯＳＦＥＴのゲート電極６
４のゲート幅方向の端縁部が係合した構成が示されてい
る。
【０２２７】ＳＴＩ膜５０は、シリコン基板５１の表面
内にトレンチ５７を設け、その内壁面に配設された内壁
酸化膜５８と、トレンチ５７内部に埋め込まれた埋め込
み絶縁膜６１とを有して構成されている。なお、図２２
はゲート電極６４の幅方向の断面図を示しており、ゲー
ト電極６４とシリコン基板５１との間にはゲート絶縁膜
６３が配設されている。
【０２２８】このような構成のＳＴＩ膜５０における特
徴は、内壁酸化膜５８および埋め込み絶縁膜６１が重水
素を含むことである。
【０２２９】＜Ｅ−２．製造方法＞以下、製造工程を順
に示す図２３〜図３０を用いてＳＴＩ膜５０の製造方法
について説明する。
【０２３０】まず、図２３に示す工程において、シリコ
ン基板５１を準備し、シリコン基板５１上に酸化シリコ
ン膜５２とポリシリコン膜（あるいは、アモルファスシ
リコン膜）５３、窒化シリコン膜５４を順に堆積する。
【０２３１】なお、酸化シリコン膜５２は内壁酸化膜５
８の部分的酸化を促進するための膜であり、ポリシリコ
ン膜５３は後の工程で形成される酸化シリコン膜のバー
ズビーク周辺の応力を緩和する膜である。
【０２３２】次に、図２４に示す工程において、転写工
程で形成したレジストマスク５５を用いて、窒化シリコ
ン膜５４をパターニングし、ポリシリコン膜５３に達す
る開口部ＯＰを形成する。なお、レジストマスク５５の
開口パターンはシリコン基板５１に形成するトレンチの
パターンに合わせて設定される。
【０２３３】次に、レジストマスク５５を除去後、図２
５に示す工程において、窒化シリコン膜５４をハードマ
スクとしてシリコン基板１を異方性エッチングし、トレ
ンチ５７を形成する。なお、この段階ではトレンチ５７
の開口部に連続するように、酸化シリコン膜５２の開口
部５６ｂとポリシリコン膜５３の開口部５６ａとが存在
している。
【０２３４】次に、図２６に示す工程において、トレン
チ５７の内壁を酸化、あるいは窒化酸化して、酸化シリ
コン膜、あるいは酸窒化シリコン膜で構成される内壁酸
化膜５８を形成する。
【０２３５】内壁酸化膜５８を形成するための化学反応
は、先に説明した反応式（７）〜（１２）、（１４）、
（１６）〜（１９）で表される反応を使用すれば良く、
これらの化学反応により得られる酸化シリコン膜、ある
いは酸窒化シリコン膜は重水素を含むことになる。
【０２３６】図２６において内壁酸化膜５８はトレンチ
５７（図２５参照）の内壁だけでなく、酸化シリコン膜
５２の開口部５６ｂ（図２５参照）とポリシリコン膜５
３の開口部５６ａ（図２５参照）にも形成され、特に酸
化シリコン膜５２の開口部５６ａにおいては酸化が促進
されてバーズビーク５９が形成され、その厚みが厚くな
る。なお、図２６においてはバーズビーク５９によって
厚みが増した部分を符号６０で示している。
【０２３７】また、図示は省略するが、内壁酸化膜５８
を覆うように重水素を含む窒化シリコン膜を配設するよ
うにしても良い。この窒化シリコン膜を形成するための
化学反応は、先に説明した反応式（３）〜（６）で表さ
れる反応を使用すれば良い。
【０２３８】次に、図２７に示す工程において、例え
ば、酸化シリコン膜、酸窒化シリコン膜、ＴＥＯＳ膜、
ＨＤＰ酸化シリコン膜等の埋め込み絶縁膜６１でトレン
チ５７を埋め込む。
【０２３９】埋め込み絶縁膜６１を形成するための化学
反応は、先に説明した反応式（７）〜（１２）、（１
４）、（１６）〜（１９）で表される反応を使用すれば
良く、これらの化学反応により得られる絶縁膜は重水素
を含むことになる。
【０２４０】次に、重水素雰囲気下、アルゴン雰囲気
下、あるいは窒素雰囲気下で熱処理を行う。この熱処理
は埋め込み絶縁膜６１を焼き締める（densification）
ことと、当該絶縁膜６１の粘性流動の性質を利用してＳ
ＴＩ膜５０の周囲の応力を緩和するためである。
【０２４１】重水素を含んだ絶縁膜は重水素含有量が多
いほど柔らかくなるので、応力緩和には効果的な材質で
ある。
【０２４２】なお、絶縁膜中での重水素原子は、水素原
子よりも強固にシリコン原子と結合するので、８００〜
１２００℃程度の高温で熱処理しても重水素原子の揮発
量は少ない。重水素原子の揮発をさらに抑制するには、
重水素雰囲気下で熱処理を行うか、あるいは低温高圧の
雰囲気下で熱処理を行えば良い。
【０２４３】次に、図２８に示す工程において、ＣＭＰ
（Chemical Mechanical Polishing）処理により、窒化
シリコン膜５４をストッパとして用いて、埋め込み絶縁
膜６１の上面を平坦化する。
【０２４４】次に、図２９に示す工程において、窒化シ
リコン膜５４およびポリシリコン膜５３をエッチングに
より除去する。この段階では、窒化シリコン膜５４およ
びポリシリコン膜５３で囲まれていた部分に余分な埋め
込み絶縁膜６１が残っている。
【０２４５】次に、図３０に示す工程において、余分な
埋め込み絶縁膜６１をエッチングにより除去することで
ＳＴＩ膜５０が形成される。このとき、酸化シリコン膜
５２および余分な埋め込み絶縁膜６１の周囲の内壁酸化
膜５８も除去され、埋め込み絶縁膜６１の上部端縁部に
は、バーズビーク５９によって厚みが増した内壁酸化膜
５８が盛り上がるように残ることになる。
【０２４６】最後に、シリコン基板１上にゲート絶縁膜
６３を形成し、ゲート絶縁膜６３上にゲート電極６４を
形成することで図２２に示す構成を得ることができる。
【０２４７】＜Ｅ−３．作用効果＞図３１に、図２２に
おけるＳＴＩ膜５０の上部端縁部近傍の構成を拡大して
示す。図３１に示すように、ゲート電極６４が係合する
ようなＳＴＩ膜５０においては、内壁酸化膜５８／シリ
コン基板５１界面に界面準位やトラップがホットキャリ
ア等により形成されると、ゲート絶縁膜の場合と同様に
ゲート電極６４を有するＭＯＳＦＥＴの電流駆動力が低
下する。
【０２４８】しかし、ＳＴＩ膜５０のように内壁酸化膜
５８に重水素が含まれていると、内壁酸化膜５８中のダ
ングリングボンドを重水素が終端するため、ホットキャ
リア耐性が向上して信頼性が向上することになる。
【０２４９】また、ＳＴＩ膜５０のように重水素を含む
埋め込み絶縁膜６１を用いることで、内壁酸化膜５８中
の重水素が、後工程の熱処理で揮発することを防止する
効果がある。
【０２５０】なお、ＳＴＩ膜５０で活性領域を規定し、
そこに実施の形態１〜実施の形態３において説明した重
水素原子を含む多層構造のゲート絶縁膜を有するＭＯＳ
ＦＥＴを形成するようにしても良いことは言うまでもな
い。
【０２５１】＜Ｅ−４．ポリシリコン膜の効果＞図２３
に示す工程において、シリコン基板５１上に酸化シリコ
ン膜５２とポリシリコン膜５３を設ける構成を示した
が、ポリシリコン膜５３は図３０を用いて説明した工程
において、余分な埋め込み絶縁膜６１をエッチングによ
り除去する際に、埋め込み絶縁膜６１の上部端縁部に、
バーズビーク５９によって厚みが増して盛り上がった内
壁酸化膜５８を残すために必要な構成である。
【０２５２】図３２は、ポリシリコン膜５３を配設せず
に形成した場合のＳＴＩ膜５０を示す図であり、埋め込
み絶縁膜６１の上部端縁部の内壁酸化膜５８は窪み部Ｄ
Ｐを有した形状となっている。
【０２５３】これは、ポリシリコン膜５３が配設されな
かった分だけ、余分な埋め込み絶縁膜６１の周囲の内壁
酸化膜５８（図２９参照）の高さが低くなり、内壁酸化
膜５８が過剰にエッチングされてしまった結果である。
【０２５４】このように、内壁酸化膜５８の上部端縁部
に窪み部ＤＰが形成されると、当該部分に係合するよう
に形成されるゲート電極６４のゲート幅方向の端縁部も
窪み、そこに電界が集中して、しきい値電圧の設計値よ
りも低い電圧でＭＯＳＦＥＴがオンすることになるので
（逆狭チャネル効果：Reverse Narrow Channel Effec
t）望ましくない。ポリシリコン膜５３は、このような
状態になることを防止する効果を有している。
【０２５５】＜Ｆ．実施の形態６＞ ＜Ｆ−１．装置構成＞次に、図３３〜図４２を用いて、
本発明に係る実施の形態６について説明する。
【０２５６】図３３は本発明に係る実施の形態６とし
て、ＳＯＩ基板ＳＢ１の構成を示す断面図である。
【０２５７】ＳＯＩ基板ＳＢ１は、シリコン基板８１の
上部に、ＢＯＸ（Buried Oxide）膜である埋め込み絶縁
膜ＢＸ１およびＳＯＩ層７４が積層された構成を有し、
埋め込み絶縁膜ＢＸ１内および埋め込み絶縁膜ＢＸ１
と、それに隣接する層の界面に重水素を含むことを特徴
としている。
【０２５８】＜Ｆ−２．製造方法＞以下、製造工程を順
に示す図３４〜図３７を用いてＳＯＩ基板ＳＢ１の製造
方法について説明する。
【０２５９】まず、図３４に示す工程において シリコ
ン基板７１を準備し、その主面を洗浄後、例えば、反応
式（７）で表される反応を用いて、重水素を含有する酸
化シリコン膜７２を形成する。
【０２６０】次に、図３５に示す工程において、酸化シ
リコン膜７２の上部から水素イオン、あるいは重水素イ
オンをイオン注入して注入層７３を形成する。そのドー
ズ量は、１×１０16／ｃｍ2〜１×１０17／ｃｍ2程度で
ある。また、注入エネルギーは、酸化シリコン膜７２の
膜厚と、後にＳＯＩ層７４となる部分の膜厚の和が、注
入イオン濃度分布のピーク位置にほぼ一致するように決
定する。なお、図３４においては、水素や重水素原子の
濃度がピークとなる領域を注入層７３として示してい
る。
【０２６１】シリコン原子と水素原子の結合よりも、シ
リコン原子と重水素原子の結合の方が強固であり、後に
図３７を用いて示す基板分離工程では基板の分離を容易
にできるので、重水素イオンを注入する方が望ましい。
【０２６２】次に、図３６に示す工程において、シリコ
ン基板８１を準備し、その主面を洗浄後、酸化シリコン
膜８２を形成する。そして、図３６に示すように、シリ
コン基板８１の酸化シリコン膜８２が形成された主面
と、シリコン基板７１の酸化シリコン膜７２が形成され
た主面とを向かい合わせ、両者を室温で接合する。
【０２６３】次に、図３７に示す工程において、接合し
た状態のシリコン基板７１および８１に２回の熱処理を
行う。
【０２６４】第一の熱処理は、４００℃〜６００℃で行
い、水素、あるいは、重水素が注入された注入層７３を
境として、シリコン基板７１および注入層７３を、シリ
コン基板７１および８１の接合体から分離する。
【０２６５】注入層７３には、水素原子や重水素原子が
高濃度で注入されるためアモルファスシリコンになり、
シリコン原子のダングリングボンドが、水素原子や重水
素原子で終端される。一方、シリコン原子同士の結合は
弱いので、注入層７３を境として分離する。
【０２６６】この結果、注入層７３の上部にあったシリ
コン単結晶層はシリコン基板８１の主面上に残り、ＳＯ
Ｉ層７４となり、酸化シリコン膜７２および８２が埋め
込み絶縁膜ＢＸ１となってＳＯＩ基板ＳＢ１が形成され
る。
【０２６７】第２の熱処理は、１１００℃程度で行い、
ＳＯＩ基板ＳＢ１内の化学結合を強化する。
【０２６８】なお、第２の熱処理直後のＳＯＩ基板ＳＢ
１表面のマイクロラフネスは約１０ｎｍと大きいので、
マイクロラフネスが０．１５ｎｍ以下になるように研磨
することで、図３３を用いて説明したＳＯＩ基板ＳＢ１
が完成する。
【０２６９】＜Ｆ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態６のＳＯＩ基板において
は、埋め込み絶縁膜ＢＸ１内および埋め込み絶縁膜ＢＸ
１と、それに隣接する層の界面に重水素を含むＳＯＩ基
板ＳＢ１を使用するので、埋め込み絶縁膜ＢＸ１中のシ
リコン原子と重水素の結合エネルギーは、シリコン原子
と水素原子の結合エネルギーより大きく、界面準位や固
定準位が形成されにくい。そのため、ＳＯＩ基板ＳＢ１
に形成される半導体装置の信頼性を高めることができ
る。
【０２７０】なお酸化シリコン膜８２は必須ではなく、
また、酸化シリコン膜８２には重水素を含ませなくても
良い。ＳＯＩ層７４に隣接する酸化シリコン膜７２が重
水素を含んでいれば、本発明の作用効果は得ることがで
きる。
【０２７１】＜Ｆ−４．変形例＞以下、図３８〜図４２
を用いて、本実施の形態の変形例の構成について説明す
る。
【０２７２】図３８に示すＳＯＩ基板ＳＢ２において
は、ＳＯＩ層７４に隣接して酸窒化シリコン膜（ＳｉＯ
Ｎ）７２Ａが配設されて埋め込み絶縁膜ＢＸ２を構成し
ている。その他の構成は図３３に示すＳＯＩ基板ＳＢ１
と同じである。
【０２７３】図３９に示すＳＯＩ基板ＳＢ３において
は、ＳＯＩ層７４に隣接して酸窒化シリコン膜７２Ａが
配設されるとともに、酸窒化シリコン膜７２Ａの下部に
は酸窒化シリコン膜８２Ａが配設されて埋め込み絶縁膜
ＢＸ３を構成している。その他の構成は図３３に示すＳ
ＯＩ基板ＳＢ１と同じである。
【０２７４】図４０に示すＳＯＩ基板ＳＢ４において
は、ＳＯＩ層７４に隣接して酸窒化シリコン膜７２Ａが
配設されるとともに、酸窒化シリコン膜７２Ａの下部に
は窒化シリコン膜８２Ｂが配設され埋め込み絶縁膜ＢＸ
４を構成している。その他の構成は図３３に示すＳＯＩ
基板ＳＢ１と同じである。
【０２７５】図４１に示すＳＯＩ基板ＳＢ５において
は、ＳＯＩ層７４に隣接する酸化シリコン膜７２の下部
には酸窒化シリコン膜８２Ａが配設されて埋め込み絶縁
膜ＢＸ５を構成している。その他の構成は図３３に示す
ＳＯＩ基板ＳＢ１と同じである。
【０２７６】図４２に示すＳＯＩ基板ＳＢ６において
は、ＳＯＩ層７４に隣接する酸化シリコン膜７２の下部
には窒化シリコン膜８２Ｂが配設されて埋め込み絶縁膜
ＢＸ６を構成している。その他の構成は図３３に示すＳ
ＯＩ基板ＳＢ１と同じである。
【０２７７】以上説明した、ＳＯＩ基板ＳＢ２〜ＳＢ６
においては、埋め込み絶縁膜ＢＸ１の代わりに、酸窒化
シリコン膜と酸化シリコン膜の多層膜、酸窒化シリコン
膜の多層膜、酸窒化シリコン膜と窒化シリコン膜の多層
膜、酸化シリコン膜と窒化シリコン膜の多層膜を配設す
る構成であり、これらの多層膜は反応式（１）〜（１
２）、（１４）、（１６）〜（１９）で表される反応を
使用すれば良い。
【０２７８】なお、図３８〜図４０に示すように、ＳＯ
Ｉ層７４と酸窒化シリコン膜７２Ａとが接触する構成で
は、酸窒化シリコン膜７２Ａ中の窒素原子が、ＳＯＩ層
７４と酸窒化シリコン膜７２Ａとの界面に存在するシリ
コンのダングリングボンドを終端するので界面準位が低
減し、ＭＯＳＦＥＴがオフ状態でのリーク電流が低減す
る。
【０２７９】また、先述したように、酸窒化シリコン膜
の熱膨張率はシリコンとほぼ同じであるので、高温処理
の際の熱膨張率の差異に起因する熱応力を低減できる。
【０２８０】なお、図４２に示すように、酸化シリコン
膜７２の下部に窒化シリコン膜８２Ｂが形成される構成
においては、酸化シリコン膜７２で発生する圧縮応力
と、窒化シリコン膜８２Ｂで発生する引っ張り応力とを
利用して、多層膜全体での応力を緩和でき、その結果、
隣接するＳＯＩ層７４との界面に形成される界面準位を
低減できる。
【０２８１】また、ＳＯＩ基板ＳＢ１〜ＳＢ６における
埋め込み絶縁膜ＢＸ１〜ＢＸ６の厚さの大小は、実施の
形態１を用いて説明したゲート絶縁膜を構成する多層膜
の厚さの大小と同じ効果を奏する。そして、上記絶縁膜
の多層膜を第２のゲート絶縁膜として用いることで、ダ
ブルゲートＭＯＳＦＥＴを形成することも可能である。
【０２８２】また、ＳＯＩ基板ＳＢ１〜ＳＢ６上に実施
の形態１〜実施の形態３において説明した重水素原子を
含む多層膜のゲート絶縁膜を有するＭＯＳＦＥＴを形成
するようにしても良く、実施の形態５において説明した
重水素原子を含むＳＴＩ膜をＳＯＩ基板ＳＢ１〜ＳＢ６
の表面内に設けて活性領域を規定するようにしても良い
ことは言うまでもない。
【０２８３】＜Ｆ−５．発明の展開＞以上説明した本発
明に係る実施の形態６のＳＯＩ基板においては、少なく
とも埋め込み絶縁膜が重水素を含むことを特徴とした
が、埋め込み絶縁膜が重水素を含む、含まないに関わら
ず、熱に対して酸化シリコン膜の応力は膨張型（compre
ssive）であり、窒化シリコン膜の応力は収縮型（tensi
le）であるので、酸化シリコン膜と窒化シリコン膜との
２層膜を埋め込み絶縁膜として使用すると熱応力が緩和
される。従って、酸化シリコン膜のみの同じ厚さの埋め
込み絶縁膜と比較した場合に、ＳＯＩ層にかかる熱応力
が低減するという効果がある。
【０２８４】また、酸窒化シリコン膜の熱膨張率はシリ
コンと同程度であるので、酸化シリコン膜と酸窒化シリ
コン膜との２層膜を埋め込み絶縁膜として使用すると、
酸化シリコン膜のみの同じ厚さの埋め込み絶縁膜と比較
した場合に、ＳＯＩ層にかかる熱応力が低減するという
効果がある。
【０２８５】従って、その内部に重水素を含まなくと
も、酸化シリコン膜と窒化シリコン膜との２層膜、酸化
シリコン膜と酸窒化シリコン膜との２層膜、窒化シリコ
ン膜と酸窒化シリコン膜との２層膜、酸化シリコン膜と
酸窒化シリコン膜との２層膜を埋め込み絶縁膜として使
用することで、熱応力を緩和でき、その結果、隣接する
ＳＯＩ層との界面に形成される界面準位を低減できるの
で、製造工程に起因する欠陥が低減し、ＭＯＳＦＥＴ等
の半導体装置のリーク電流を低減できるという効果を得
ることができる。もちろん、その内部に重水素を含ませ
ることでＳＯＩ基板に形成されるＭＯＳＦＥＴ等の半導
体装置の信頼性をさらに高めることができることは言う
までもない。
【０２８６】なお、埋め込み絶縁膜としては２層膜に限
定されるものではなく、ＯＮＯ（Oxide-Nitride-Oxid
e）膜を使用しても良いし、酸化シリコン膜、窒化シリ
コン膜および酸窒化シリコン膜で構成される多層膜であ
っても良い。
【０２８７】ここで、一例として、多層膜で構成される
埋め込み絶縁膜ＢＸ２を有するＳＯＩ基板ＳＢ２にＭＯ
ＳＦＥＴ９０を配設した構成を図４９に示す。
【０２８８】図４９においてＭＯＳＦＥＴ９０は、ＳＯ
Ｉ基板ＳＢ２のＳＯＩ層７４上に順に配設された酸化シ
リコン膜１１および窒化シリコン膜１２の２層膜で構成
されるゲート絶縁膜と、窒化シリコン膜１２上に順に配
設されたドープトポリシリコン膜１３、バリアメタル層
（ＷＮｘ，ＴｉＮｘ，Ｔａ，ＴａＮ等）１４、金属膜１
５の３層膜で構成されるゲート電極とを備えている。
【０２８９】また、ＭＯＳＦＥＴ９０は、ゲート絶縁膜
およびゲート電極を被覆する被覆絶縁膜１６、少なくと
も被覆絶縁膜１６の側面を覆うサイドウォール絶縁膜１
７、ゲート電極の下部のＳＯＩ層７４の表面内に配設さ
れたチャネル層７、チャネル層７を間に挟んで対向する
ように配設された一対のエクステンション層６、一対の
エクステンション層６内にそれぞれ配設されたポケット
層５、一対のエクステンション層６に隣接して配設され
た一対のソース・ドレイン主要層４を有している。
【０２９０】また、ＭＯＳＦＥＴ９０の活性領域は素子
分離絶縁膜の一種であるＳＴＩ膜３によって規定され、
ＳＴＩ膜３の底面は埋め込み絶縁膜ＢＸ２に達するよう
に、形成されている。そして、ＭＯＳＦＥＴ９０の上部
には第１層間絶縁膜２１、絶縁膜２２、第２層間絶縁膜
２３、第３層間絶縁膜２４が積層されている。
【０２９１】また、図４９においては、第１層間絶縁膜
２１および絶縁膜２２を貫通して一対のソース・ドレイ
ン主要層４にそれぞれ達するコンタクト部３１、一方の
コンタクト部３１に接続される第１配線層３２、第２層
間絶縁膜２３を貫通して他方のコンタクト部３１に達す
るコンタクト部３３、コンタクト部３３に接続される第
２配線層３３が配設された構成を示しているが、これは
一例に過ぎない。
【０２９２】なお、ＳＯＩ基板ＳＢ２および埋め込み絶
縁膜ＢＸ２は図３８を用いて説明した構成と同じであ
り、重複する説明は省略するが、必ずしも埋め込み絶縁
膜ＢＸ２中に重水素を含んでいなくても、上述したよう
にＭＯＳＦＥＴ等の半導体装置のリーク電流を低減でき
ることは言うまでもない。
【０２９３】また、ＭＯＳＦＥＴ９０は従来の半導体装
置であるが、実施の形態２において図８を用いて説明し
た本発明に係るＭＯＳＦＥＴ１００をＳＯＩ基板ＳＢ２
に形成しても良いことは言うまでもない。
【０２９４】また、図４９においてはＳＴＩ膜３の底面
は埋め込み絶縁膜ＢＸ２に達する構成として示したが、
図５０に示すようにＳＴＩ膜３の底面と埋め込み絶縁膜
ＢＸ２との間にＳＯＩ層７４が存在する構成であっても
良い。
【０２９５】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ゲート絶縁膜が酸化シリコン膜と酸窒化シリ
コン膜との２層膜であって、少なくとも１層に重水素原
子を含む第１の２層膜、あるいは、窒化シリコン膜と酸
窒化シリコン膜との２層膜であって、少なくとも１層に
重水素原子を含む第２の２層膜を有するので、重水素原
子は水素原子よりも重く、第１層から第２層あるいはそ
の逆方向にドリフトあるいは拡散する速度が水素原子に
比べて遅い。そのため、ストレス電圧が印加された状態
下でも、界面準位を形成する速度が遅くなる。その結
果、ＭＯＳＦＥＴの信頼性が向上することになる。ま
た、重水素原子とシリコン原子間の結合エネルギーは、
水素原子とシリコン原子間の結合エネルギーよりも大き
いので、半導体基板からのホットキャリアによるシリコ
ン原子からの解離は重水素原子の方が起こりにくい。そ
のため、第１の２層膜あるいは第２の２層膜に重水素を
含ませることで、ストレス電圧が印加された状態下で
の、ホットキャリアによる解離が起こりにくく、ストレ
ス電圧が印加された状態下でのホットキャリア耐性が向
上して、ＭＯＳＦＥＴの寿命が長くなり、信頼性が向上
することになる。
【０２９６】本発明に係る請求項２記載の半導体装置に
よれば、半導体基板上には第１の２層膜を使用する場合
には酸化シリコン膜が、第２の２層膜を使用する場合に
は酸窒化シリコン膜が配設されることになるので、半導
体基板との界面において界面順位密度が増えることが防
止される。
【０２９７】本発明に係る請求項３記載の半導体装置に
よれば、比誘電率が大きい酸窒化シリコン膜の厚さが酸
化シリコン膜よりも厚いので、ゲート絶縁膜の静電容量
を大きくでき、ゲート絶縁膜の静電容量を大きくするこ
とで回路の動作速度を速くできる。
【０２９８】本発明に係る請求項４記載の半導体装置に
よれば、酸窒化シリコン膜の厚さが窒化シリコン膜より
も厚く、基板界面での応力を低減して界面準位密度や欠
陥密度を低減することができる。
【０２９９】本発明に係る請求項５記載の半導体装置に
よれば、第１および第の２層膜は、それぞれの第１層お
よび第２層に重水素原子を含むので、ストレス電圧が印
加された状態下でも、界面準位を形成する速度が遅くな
り、ＭＯＳＦＥＴの信頼性が向上する。また、半導体基
板からのホットキャリアによるシリコン原子からの解離
は重水素原子の方が起こりにくく、ストレス電圧が印加
された状態下での、ホットキャリアによる解離が起こり
にくく、ストレス電圧が印加された状態下でのホットキ
ャリア耐性が向上して、ＭＯＳＦＥＴの寿命が長くな
り、信頼性が向上する。
【０３００】本発明に係る請求項６記載の半導体装置に
よれば、複数種類のＭＯＳＦＥＴが、最大印加電圧に耐
えるように、ゲート絶縁膜の厚さに応じて複数の機能ブ
ロックにそれぞれ配設されるので、ゲート絶縁膜の何れ
か１層のみの膜厚を調整するか、あるいは両層の膜厚を
調整することによって、複数の機能ブロックの最大印加
電圧に応じてゲート絶縁膜の厚さを調節することがで
き、機能ブロックごとに動作速度と信頼性を最適化でき
る。
【０３０１】本発明に係る請求項７記載の半導体装置に
よれば、ゲート絶縁膜およびゲート電極の積層体と、該
積層体の側面外方の半導体基板の主面上を部分的に覆う
被覆絶縁膜と、被覆絶縁膜を覆うサイドウォール絶縁膜
とをさらに有し、被覆絶縁膜が重水素原子を含むので、
膜中の重水素原子が、膜中のシリコン原子のダングリン
グボンドと結合して終端させたり、シリコン基板との界
面におけるシリコン原子のダングリングボンドと結合し
て終端させるので、トラップ密度や界面準位密度が低減
することになる。被覆絶縁膜はゲート絶縁膜に隣接する
部分もあるので、ダングリングボンドを低減できる重水
素を含む絶縁膜を使用することで、ゲート絶縁膜に悪影
響を及ぼさずに済む。
【０３０２】本発明に係る請求項８記載の半導体装置に
よれば、被覆絶縁膜が酸化シリコン膜であるので、ＴＥ
ＯＳ酸化膜や、ＨＤＰ酸化膜、あるいは熱酸化膜など、
種々の方法により形成することができる。
【０３０３】本発明に係る請求項９記載の半導体装置に
よれば、被覆絶縁膜が酸窒化シリコン膜であるので、耐
酸化性を有し、酸化による膜厚の変動を防止できる。
【０３０４】本発明に係る請求項１０記載の半導体装置
によれば、素子分離絶縁膜が、トレンチの内壁に配設さ
れた重水素原子を含む内壁絶縁膜と、内壁絶縁膜で覆わ
れたトレンチ内に埋め込まれた絶縁膜とを有するので、
内壁絶縁膜中のダングリングボンドを重水素が終端する
ため、半導体基板からのホットキャリアによるシリコン
原子から重水素原子の解離は起こりにくく、内壁絶縁膜
と基板との界面に界面準位やトラップが形成されにく
く、ゲート電極が係合する場合に、ホットキャリア耐性
が向上して信頼性が向上することになる。
【０３０５】本発明に係る請求項１１記載の半導体装置
によれば、内壁絶縁膜が、重水素原子を含む酸化シリコ
ン膜あるいは、重水素原子を含む酸窒化シリコン膜であ
るので、比較的形成が容易にできる。
【０３０６】本発明に係る請求項１２記載の半導体装置
によれば、絶縁膜が、重水素原子を含む酸化シリコン膜
あるいは、重水素原子を含む酸窒化シリコン膜であるの
で、内壁絶縁膜中の重水素が、後工程の熱処理で揮発す
ることを防止する効果がある。
【０３０７】本発明に係る請求項１３記載の半導体装置
によれば、内壁絶縁膜の上部端縁部が、半導体基板の主
面上に緩やかな丸みを有して盛り上がるように配設さ
れ、上部端縁部にＭＯＳＦＥＴのゲート電極のゲート幅
方向の端縁部が係合するので、ゲート電極のゲート幅方
向の端縁部に電界が集中して、しきい値電圧の設計値よ
りも低い電圧でＭＯＳＦＥＴがオンするという事態を防
止できる。
【０３０８】本発明に係る請求項１４記載の半導体装置
によれば、半導体基板がＳＯＩ基板で構成され、埋め込
み絶縁膜が重水素原子を含むので、埋め込み絶縁膜中の
シリコン原子と重水素の結合エネルギーは、シリコン原
子と水素原子の結合エネルギーより大きく、界面準位や
固定準位が形成されにくい。そのため、ＳＯＩ基板に形
成されるＭＯＳＦＥＴの信頼性を高めることができる。
【０３０９】本発明に係る請求項１５記載のＳＯＩ基板
によれば、半導体基板がＳＯＩ基板で構成され、埋め込
み絶縁膜が、酸化シリコン膜、酸窒化シリコン膜、窒化
シリコン膜のうち何れか２つの膜を含む２層膜であるの
で、例えば、熱を受けた場合の応力が膨張型である酸化
シリコン膜と、収縮型である窒化シリコン膜とを組み合
わせることで熱応力が緩和される。従って、酸化シリコ
ン膜のみの同じ厚さの埋め込み絶縁膜と比較した場合
に、ＳＯＩ層にかかる熱応力が低減するという効果が得
られ、その結果、隣接するＳＯＩ層との界面に形成され
る界面準位を低減できるので、製造工程に起因する欠陥
が低減し、半導体装置のリーク電流を低減できる。
【０３１０】本発明に係る請求項１６記載のＳＯＩ基板
によれば、埋め込み絶縁膜が重水素原子を含むので、埋
め込み絶縁膜中においてシリコン原子と重水素とが結合
した場合、その結合エネルギーは、シリコン原子と水素
原子の結合エネルギーより大きく、界面準位や固定準位
が形成されにくい。そのため、ＳＯＩ基板に形成される
半導体装置の信頼性を高めることができる。
【０３１１】本発明に係る請求項１７記載のＳＯＩ基板
によれば、埋め込み絶縁膜が、ＳＯＩ層に隣接する第１
層と、第１層の下層の第２層とに区分され、重水素原子
が第１層に少なくとも含まれるので、ＳＯＩ層と埋め込
み絶縁膜との界面における界面準位や固定準位を確実に
低減してＳＯＩ基板に形成される半導体素子の信頼性を
高めることができる。
【０３１２】本発明に係る請求項１８記載のＳＯＩ基板
によれば、第１層が、酸化シリコン膜および酸窒化シリ
コン膜の何れかであるので、窒化シリコン膜を使用する
場合に比べて界面準位密度を低減できる。
【０３１３】本発明に係る請求項１９記載の半導体装置
によれば、ＳＯＩ層にかかる熱応力が低減するという効
果が得られ、その結果、隣接するＳＯＩ層との界面に形
成される界面準位を低減できるので、製造工程に起因す
る欠陥が低減し、ＭＯＳＦＥＴのリーク電流を低減して
動作特性の低下を防止した半導体装置を得ることができ
る。
【図面の簡単な説明】
【図１】 半導体装置の構成の一例を示すブロック図で
ある。
【図２】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図３】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図４】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図５】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図６】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図７】 本発明に係る実施の形態１におけるゲート絶
縁膜の構成を示す模式図である。
【図８】 本発明に係る実施の形態２におけるＭＯＳＦ
ＥＴの構成を示す断面図である。
【図９】 ストレス電圧が印加された状態下のＯＮ膜中
の重水素原子と水素原子の振る舞いを説明する模式図で
ある。
【図１０】 ストレス電圧が印加された状態下のＯＮ膜
中の重水素原子と水素原子の振る舞いを説明する模式図
である。
【図１１】 ストレス電圧が印加された状態下のＯＮ膜
中の重水素原子と水素原子の振る舞いを説明する模式図
である。
【図１２】 ストレス電圧が印加された状態下のＯＮ膜
中の重水素原子と水素原子の振る舞いを説明する模式図
である。
【図１３】 ストレス電圧が印加された状態下のＯＮ膜
中の重水素原子と水素原子の振る舞いを説明する模式図
である。
【図１４】 ストレス電圧が印加された状態下のＯＮ膜
中の重水素原子と水素原子の振る舞いを説明する模式図
である。
【図１５】 本発明に係る実施の形態２におけるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態２におけるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態２におけるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態２におけるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
【図１９】 本発明に係る実施の形態２におけるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態３におけるＭＯＳ
ＦＥＴの構成を示す断面図である。
【図２１】 本発明に係る実施の形態３におけるＭＯＳ
ＦＥＴの変形例の構成を示す断面図である。
【図２２】 本発明に係る実施の形態５におけるＳＴＩ
膜を示す断面図である。
【図２３】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２６】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２７】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２８】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図２９】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図３０】 本発明に係る実施の形態５におけるＳＴＩ
膜の製造工程を説明する断面図である。
【図３１】 本発明に係る実施の形態５におけるＳＴＩ
膜を示す部分断面図である。
【図３２】 本発明に係る実施の形態５におけるＳＴＩ
膜の過剰エッチングを説明する断面図である。
【図３３】 本発明に係る実施の形態６におけるＳＯＩ
基板の構成を説明する断面図である。
【図３４】 本発明に係る実施の形態６におけるＳＯＩ
基板の製造工程を説明する断面図である。
【図３５】 本発明に係る実施の形態６におけるＳＯＩ
基板の製造工程を説明する断面図である。
【図３６】 本発明に係る実施の形態６におけるＳＯＩ
基板の製造工程を説明する断面図である。
【図３７】 本発明に係る実施の形態６におけるＳＯＩ
基板の製造工程を説明する断面図である。
【図３８】 本発明に係る実施の形態６におけるＳＯＩ
基板の変形例の構成を説明する断面図である。
【図３９】 本発明に係る実施の形態６におけるＳＯＩ
基板の変形例の構成を説明する断面図である。
【図４０】 本発明に係る実施の形態６におけるＳＯＩ
基板の変形例の構成を説明する断面図である。
【図４１】 本発明に係る実施の形態６におけるＳＯＩ
基板の変形例の構成を説明する断面図である。
【図４２】 本発明に係る実施の形態６におけるＳＯＩ
基板の変形例の構成を説明する断面図である。
【図４３】 従来のＭＯＳＦＥＴの構成を示す断面図で
ある。
【図４４】 ＭＯＳＦＥＴにおける各層のドーパントの
種類を示す図である。
【図４５】 ストレス電圧が印加された状態下のＯＮ膜
中の水素原子の振る舞いを説明する模式図である。
【図４６】 ストレス電圧が印加された状態下のＯＮ膜
中の水素原子の振る舞いを説明する模式図である。
【図４７】 ストレス電圧が印加された状態下のＯＮ膜
中の水素原子の振る舞いを説明する模式図である。
【図４８】 窒化シリコン膜中の水素原子濃度のアンモ
ニアガス分圧依存性を示す図である。
【図４９】 多層構造の埋め込み絶縁膜を有するＳＯＩ
基板上にＭＯＳＦＥＴを配設した半導体装置の構成を説
明する断面図である。
【図５０】 多層構造の埋め込み絶縁膜を有するＳＯＩ
基板上にＭＯＳＦＥＴを配設した半導体装置の構成を説
明する断面図である。
【符号の説明】
５０ ＳＴＩ膜、５８ 内壁酸化膜、１６２ 被覆絶縁
膜、ＢＸ１〜ＢＸ６埋め込み絶縁膜、ＧＸ１〜ＧＸ９
ゲート絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/76 Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｆ０５８ 21/8234 27/12 Ｂ ５Ｆ０８３ 27/088 29/78 ３０１Ｇ ５Ｆ１１０ 21/8238 21/76 Ｌ 27/092 Ｒ 27/08 ３３１ 27/08 １０２Ｃ ３２１Ｄ 21/8244 27/10 ３８１ 27/11 ４３４ 21/8247 ６７１Ｃ 27/115 ６７１Ｚ 27/108 29/78 ３０１Ｒ 21/8242 ３７１ 27/12 ６１３Ｂ 29/788 ６１７Ｔ 29/792 ６１７Ｕ 29/786 ６２１ 21/336 ６２７Ｄ Ｆターム(参考） 4M104 AA01 BB01 CC05 EE02 EE05 EE09 EE12 EE15 EE17 FF13 GG09 5F001 AA17 AA96 AD17 AD44 AD60 AD70 AF05 AF07 AG21 AG40 5F032 AA07 AA09 AA14 AA35 AA43 AA44 AA47 AA54 AA77 AA79 AA84 BA01 CA16 DA04 DA25 DA43 DA53 DA71 DA78 5F040 DA01 DA17 DB01 DB03 DC01 EA08 EA09 EB12 EC02 EC04 EC07 ED01 ED03 ED04 ED05 EE05 EF02 EH02 EK02 EK05 EM01 EM02 EM03 FA05 FA07 FA11 FA12 FA18 FB02 FC10 FC11 FC13 FC15 FC21 5F048 AA04 AA07 AB01 AB03 AC01 AC03 BA16 BB04 BB06 BB07 BB09 BB11 BB13 BB16 BC06 BD04 BF11 BG14 BH07 DA25 DA27 5F058 BA20 BC09 BC10 BD01 BD04 BD06 BD16 BF04 BF07 BF24 BF25 BF29 BF30 BF62 BH01 BJ01 BJ06 5F083 AD01 AD02 AD10 BS00 ER22 FR00 FZ10 GA11 GA21 HA02 JA04 JA35 JA36 JA37 JA38 JA39 JA40 JA53 LA25 NA01 ZA07 ZA13 ZA14 5F110 AA06 AA19 AA30 BB03 BB06 BB07 BB08 BB20 CC02 DD05 DD13 DD14 DD15 DD17 DD24 EE01 EE02 EE03 EE04 EE09 EE15 EE30 EE32 EE33 FF02 FF03 FF04 FF07 FF09 FF10 FF30 FF32 GG02 GG12 GG32 HJ01 HJ13 HK05 HK40 HM15 NN03 NN22 NN24 NN32 NN37 NN62 NN65 NN78 QQ11 QQ17 QQ24

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に配設されたゲート
    絶縁膜と、 前記ゲート絶縁膜上に配設されたゲート電極とを有する
    少なくとも１種類のＭＯＳＦＥＴを備えた半導体装置で
    あって、 前記ゲート絶縁膜は、 酸化シリコン膜と酸窒化シリコン膜との２層膜であっ
    て、少なくとも１層に重水素原子を含む第１の２層膜、 あるいは、 窒化シリコン膜と酸窒化シリコン膜との２層膜であっ
    て、少なくとも１層に重水素原子を含む第２の２層膜、
    を有する、半導体装置。
  2. 【請求項２】 前記第１の２層膜は、酸化シリコン膜上
    に酸窒化シリコン膜が積層され、 前記第２の２層膜は、酸窒化シリコン膜上に窒化シリコ
    ン膜が積層された構成を有する、請求項１記載の半導体
    装置。
  3. 【請求項３】 前記第１の２層膜は、前記酸窒化シリコ
    ン膜の厚さが前記酸化シリコン膜よりも厚い、請求項２
    記載の半導体装置。
  4. 【請求項４】 前記第２の２層膜は、前記酸窒化シリコ
    ン膜の厚さが前記窒化シリコン膜よりも厚い、請求項２
    記載の半導体装置。
  5. 【請求項５】 前記第１および第の２層膜は、それぞれ
    の第１層および第２層に重水素原子を含む、請求項２記
    載の半導体装置。
  6. 【請求項６】 前記半導体装置は、与えられる最大印加
    電圧がそれぞれ異なる複数の機能ブロックを有し、 前記少なくとも１種類のＭＯＳＦＥＴは、前記ゲート絶
    縁膜の厚さが異なる複数種類のＭＯＳＦＥＴであって、 前記複数種類のＭＯＳＦＥＴは、前記最大印加電圧に耐
    えるように、前記ゲート絶縁膜の厚さに応じて前記複数
    の機能ブロックにそれぞれ配設される、請求項１記載の
    半導体装置。
  7. 【請求項７】 前記少なくとも１種類のＭＯＳＦＥＴ
    は、 前記ゲート絶縁膜および前記ゲート電極の積層体と、該
    積層体の側面外方の前記半導体基板の前記主面上を部分
    的に覆う被覆絶縁膜と、 前記被覆絶縁膜を覆うサイドウォール絶縁膜とをさらに
    有し、 前記被覆絶縁膜は、重水素原子を含む、請求項１記載の
    半導体装置。
  8. 【請求項８】 前記被覆絶縁膜は酸化シリコン膜であ
    る、請求項７記載の半導体装置。
  9. 【請求項９】 前記被覆絶縁膜は酸窒化シリコン膜であ
    る、請求項７記載の半導体装置。
  10. 【請求項１０】 半導体基板の主面表面内に配設された
    素子分離絶縁膜によって規定される活性領域上に配設さ
    れたゲート絶縁膜と、 前記ゲート絶縁膜上に配設されたゲート電極とを有する
    ＭＯＳＦＥＴを備えた半導体装置であって、 前記素子分離絶縁膜は、 前記半導体基板の主面表面内に配設されたトレンチと、 前記トレンチの内壁に配設された重水素原子を含む内壁
    絶縁膜と、 前記内壁絶縁膜で覆われた前記トレンチ内に埋め込まれ
    た絶縁膜とを有する、半導体装置。
  11. 【請求項１１】 前記内壁絶縁膜は、重水素原子を含む
    酸化シリコン膜あるいは、重水素原子を含む酸窒化シリ
    コン膜である、請求項１０記載の半導体装置。
  12. 【請求項１２】 前記絶縁膜は、重水素原子を含む酸化
    シリコン膜あるいは、重水素原子を含む酸窒化シリコン
    膜である、請求項１０記載の半導体装置。
  13. 【請求項１３】 前記内壁絶縁膜は、その上部端縁部
    が、前記半導体基板の主面上に緩やかな丸みを有して盛
    り上がるように配設され、前記上部端縁部に前記ＭＯＳ
    ＦＥＴのゲート電極のゲート幅方向の端縁部が係合す
    る、請求項１０記載の半導体装置。
  14. 【請求項１４】 前記半導体基板は、 シリコン基板上に配設された埋め込み絶縁膜と、 前記埋め込み絶縁膜上に配設されたＳＯＩ層とを備える
    ＳＯＩ基板であって、 前記埋め込み絶縁膜は重水素原子を含む、請求項１また
    は請求項１０記載の半導体装置。
  15. 【請求項１５】 シリコン基板上に配設された埋め込み
    絶縁膜と、 前記埋め込み絶縁膜上に配設されたＳＯＩ層とを備える
    ＳＯＩ基板であって、 前記埋め込み絶縁膜は、酸化シリコン膜、酸窒化シリコ
    ン膜、窒化シリコン膜のうち何れか２つの膜を含む２層
    膜である、ＳＯＩ基板。
  16. 【請求項１６】 前記埋め込み絶縁膜は重水素原子を含
    む、請求項１５記載のＳＯＩ基板。
  17. 【請求項１７】 前記埋め込み絶縁膜は、前記ＳＯＩ層
    に隣接する第１層と、前記第１層の下層の第２層とに区
    分され、 重水素原子は、前記第１層に少なくとも含まれる、請求
    項１６記載のＳＯＩ基板。
  18. 【請求項１８】 前記第１層は、前記酸化シリコン膜お
    よび前記酸窒化シリコン膜の何れかである、請求項１７
    記載のＳＯＩ基板。
  19. 【請求項１９】 請求項１５記載の前記ＳＯＩ基板の前
    記ＳＯＩ層上に配設されたＭＯＳＦＥＴを少なくとも有
    する、半導体装置。
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