KR100549007B1 - 펀치쓰루 방지막을 갖는 반도체 장치의 트랜지스터들 및그 제조 방법들 - Google Patents
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Abstract
Description
Claims (45)
- 반도체 기판의 주 표면으로부터 아래를 향해서 연장된 채널부 홀;상기 채널부 홀의 하부에 차례로 적층된 펀치쓰루 방지막 및 채널부 막;상기 채널부 홀의 상부를 채우고 동시에 반도체 기판 상에 배치된 워드라인 패턴을 포함하되,상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 채널부 막은 채널 영역의 일부분인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 채널부 홀은 상부가 하부보다 폭이 큰 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 채널부 홀은 상부가 하부보다 폭이 작은 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 채널부 홀은 상부 및 하부의 폭들이 동일한 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 펀치쓰루 방지막은 상기 반도체 기판과 다른 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 채널부 막은 상기 반도체 기판과 동일한 식각률을 갖는 에피텍셜 막(Epitaxial Layer)인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 및 상기 채널부 막 사이에 상기 채널부 홀을 컨포멀하게 덮는 워드라인 절연막 패턴을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 패턴의 끝단들과 각각 중첩하고 동시에 상기 반도체 기판의 상기 주 표면 아래에 배치된 전극 불순물 영역들을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 반도체 기판의 상기 주 표면 아래에 배치되어서 상기 채널부 막의 측부와 전기적으로 접속하는 채널 불순물 구분 영역을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 패턴의 측벽에 배치된 워드라인 스페이서들;상기 워드라인 패턴의 측부에 위치되어서 상기 워드라인 캐핑막 패턴의 상면으로부터 상부를 향해서 연장되되, 그들 각각은 층간절연막으로 둘러싸여진 플러그 패턴들을 더 포함하되,상기 워드라인 스페이서는 상기 워드라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막이고, 상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 트랜지스터.
- 제 10 항에 있어서,상기 플러그 패턴은 반도체 기판과 전기적으로 접속하는 것이 특징인 반도체 장치의 트랜지스터.
- 트랜치 절연막으로 고립시킨 활성 영역;상기 활성 영역의 반도체 기판의 주 표면으로부터 아래를 향해서 연장된 적어도 두 개의 채널부 홀들;상기 채널부 홀들의 각각의 하부에 차례로 적층된 펀치쓰루 방지막 및 채널부 막;상기 채널부 홀들의 상부를 각각 채우고 동시에 상기 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 워드라인 패턴들;상기 제 1 워드라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그 들은 상기 활성 영역에 인접되고 동시에 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 워드라인 패턴들을 포함하되,상기 제 1 및 제 2 워드라인 패턴들의 각각은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 채널부 막은 채널 영역의 일부분인 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 채널부 홀은 상부가 하부보다 폭이 큰 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 채널부 홀은 상부가 하부보다 폭이 작은 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 채널부 홀은 상부 및 하부의 폭들이 동일한 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 펀치쓰루 방지막은 상기 반도체 기판과 다른 식각률을 갖는 절연막인 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 채널부 막은 상기 반도체 기판과 동일한 식각률을 갖는 에피텍셜 막(Epitaxial Layer)인 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 워드라인 및 상기 채널부 막 사이에 상기 채널부 홀을 컨포멀하게 덮는 워드라인 절연막 패턴을 더 포함하는 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 끝단과 각각 중첩하고 동시에 상기 반도체 기판의 상기 주 표면 아래에 배치된 전극 불순물 영역들을 더 포함하는 것이 특징인 디램 셀의 트랜지스터.
- 제 12 항에 있어서,상기 채널부 홀들 사이에 배치되어서 상기 채널부 막의 측부와 전기적으로 접속되는 채널 불순물 구분 영역을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터.
- 제 12 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 배치된 워드라인 스페이서들;상기 제 1 및 제 2 워드라인 패턴들 사이에 각각 위치되어서 상기 워드라인 캐핑막 패턴의 상면으로부터 상부를 향하여 연장되고 동시에 층간절연막으로 둘러싸여진 플러그 패턴들을 더 포함하되,상기 워드라인 스페이서는 상기 워드라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막이고, 상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막인 것이 특징인 디램 셀의 트랜지스터.
- 제 21 항에 있어서,상기 플러그 패턴은 반도체 기판과 전기적으로 접속하는 것이 특징인 디램 셀의 트랜지스터.
- 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 채널 홀을 형성하고,상기 채널 홀의 하부에 펀치쓰루 방지막으로 채워진 채널부 트랜치를 형성하 되, 상기 펀치쓰루 방지막은 상기 채널부 트랜치의 상부 측벽을 노출시키도록 형성하고,상기 채널부 트랜치의 상부 측벽을 덮어서 상기 채널부 트랜치를 채우도록 채널부 막을 형성하고,상기 채널 홀을 채우고 동시에 상기 반도체 기판 상에 배치한 워드라인 패턴을 형성하는 것을 포함하되,상기 채널 홀 및 상기 채널부 트랜치는 채널부 홀을 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 펀치쓰루 방지막은 상기 반도체 기판과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 채널부 막은 상기 반도체 기판과 동일한 식각률을 갖는 에피텍셜 막으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 채널 홀 및 상기 채널 트랜치는 각각이 서로 다른 폭들을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 채널 홀 및 상기 채널 트랜치는 동일한 폭을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 채널부 막 상에 위치해서 상기 채널 홀을 컨포멀하게 덮는 워드라인 절연막 패턴을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 채널부 트랜치의 상부측에 위치해서 상기 채널부 막과 전기적으로 접속하는 채널 불순물 구분 영역을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 워드라인 패턴의 측벽에 워드라인 스페이서들을 형성하고,상기 워드라인 패턴의 끝단들과 각각 중첩하도록 상기 반도체 기판의 상기 주 표면 아래에 전극 불순물 영역들을 형성하고,상기 전극 불순물 영역들을 갖는 반도체 기판 상에 층간절연막을 형성하는 것을 포함하되,상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴으로 형성하고, 상기 워드라인 스페이서는 상기 워드라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 30 항에 있어서,상기 층간절연막 및 상기 워드라인 스페이서는 서로 다른 식각률을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 30 항에 있어서,상기 워드라인 패턴의 측부에 위치하도록 상기 층간절연막을 관통하여 상기 전극 불순물 영역들을 노출시키는 플러그 콘택홀들을 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 32 항에 있어서,상기 플러그 패턴 및 상기 전극 불순물 영역은 동일한 도전형의 불순물 이온들을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 트랜치 절연막으로 고립시킨 활성 영역을 형성하고,상기 활성 영역의 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 적어도 두 개의 채널 홀들을 형성하고,상기 채널 홀들의 각각의 하부에 펀치쓰루 방지막으로 채워진 채널부 트랜치를 형성하되, 상기 펀치쓰루 방지막은 상기 채널부 트랜치의 상부 측벽을 노출시키도록 형성하고,상기 채널부 트랜치의 상부 측벽을 덮어서 상기 채널부 트랜치를 채우도록 채널부 막을 형성하고,상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성하되, 상기 제 2 워드라인 패턴들은 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들의 각각은 상기 채널부 막 상에 위치해서 상기 채널 홀을 채우도록 형성하는 것을 포함하되,상기 제 1 워드라인 패턴들은 상기 활성 영역의 상기 반도체 기판의 상기 주 표면 상에 서로 이격되도록 평행하게 배치하고, 상기 채널 홀 및 상기 채널부 트랜치는 하나의 채널부 홀을 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 트랜치 절연막은 상기 펀치쓰루 방지막과 동일한 식각률을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 펀치쓰루 방지막은 상기 반도체 기판과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 채널부 막은 상기 반도체 기판과 동일한 식각률을 갖는 에피텍셜 막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 채널 홀 및 상기 채널 트랜치는 각각이 서로 다른 폭들을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 채널 홀 및 상기 채널 트랜치는 동일한 폭을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 채널부 막 상에 위치해서 상기 채널 홀을 컨포멀하게 덮는 워드라인 절연막 패턴을 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 채널부 트랜치의 상부측에 위치해서 상기 채널부 막과 전기적으로 접속하는 채널 불순물 구분 영역을 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 34 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 워드라인 스페이서들을 형성하고,상기 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 상기 반도체 기판의 상기 주 표면 아래에 전극 불순물 영역들을 형성하고,상기 전극 불순물 영역들을 갖는 반도체 기판 상에 층간절연막을 형성하는 것을 포함하되,상기 제 1 및 제 2 워드라인 패턴들의 각각은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴으로 형성하고, 상기 워드라인 스페이서는 상기 워드라인 캐핑막 패턴과 동일한 식각률을 갖는 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 42 항에 있어서,상기 층간절연막 및 상기 워드라인 스페이서는 서로 다른 식각률을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 42 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들 사이에 위치하도록 상기 층간절연막을 관통하여 상기 전극 불순물 영역들을 노출시키는 플러그 콘택홀들을 각각 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 44 항에 있어서,상기 플러그 패턴 및 상기 전극 불순물 영역은 동일한 도전형의 불순물 이온들을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
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