JP3416163B2 - 半導体基板及びその作製方法 - Google Patents

半導体基板及びその作製方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、貼り合わせ法によって
得られるＳＯＩ半導体基板の作製方法及び半導体基板に
関する。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯ
Ｉ）技術として広く知られ、通常のシリコン集積回路を
作製するバルクシリコン基板では到達しえない数々の優
位点をこの基板が有することから、多くの研究が成され
てきた。すなわち、ＳＯＩ技術を利用することで、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、 等の優位点が得られる。上に記したようなデバイス特性
上の多くの利点を実現するために、ここ数十年に渡りＳ
ＯＩ構造の形成方法について研究されてきている。この
内容は、例えばＳｐｅｃｉａｌ Ｉｓｓｕｅ：“Ｓｉｎ
ｇｌｅ−ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｏｎ ｎｏ
ｎ−ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｉｎｓｕｌａｔｏ
ｒｓ”；ｅｄｉｔｅｄ ｂｙ Ｇ．Ｗ．Ｃｕｌｌｅｎ，
Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔ
ｈ，ｖｏｌｕｍｅ ６３， ｎｏ３， ｐｐ ４２９〜
５９０ （１９８３）．等の文献にまとめられている。
【０００３】近年最も注目を集めているＳＯＩ技術の一
つに、通称「貼り合わせＳＯＩ」と呼ばれる技術があ
る。これは少なくとも一方が酸化等により絶縁膜が形成
されている２枚のウェハーの鏡面同士を密着させ、熱処
理を施して密着界面の結合を強力なものとした後、どち
らか一方側から基板を研磨、或いはエッチングすること
によって絶縁膜上に任意の厚みを持ったシリコン単結晶
薄膜を残すという技術である。この貼り合わせＳＯＩに
よって得られる薄膜は元々が単結晶基板そのものである
ため、結晶方位の制御性は勿論のこと、結晶欠陥が極め
て少なく、多くのＳＯＩ技術の中で結晶の完全性として
は最も優れていると考えられる。
【０００４】しかしながらこの技術においても解決すべ
き課題が残されている。最も重要な課題は、貼り合わせ
た二枚のシリコン基板の片方側を均一に薄膜化する工程
における膜厚の制御性である。即ち通常数百μｍもの厚
さのシリコン基板を均一に数μｍ、もしくは１μｍ以下
の厚さまで研磨、或いはエッチングしなければならず、
その制御性や均一性の面で技術的に極めて困難である。
膜厚の分布はその上に形成される素子の電気的特性のバ
ラツキを生じさせる要因となるので、本課題の解決は急
務とされている。また別の重要な課題として、二枚の基
板の密着界面に発生する未接着部分（以後「ボイド」と
称する）の抑制がある。ボイドは界面に付着した微小な
（数μｍもしくはそれ以下）塵などが原因の一つである
が、その他にも単に貼り合わせ時に取り込まれた気泡で
あったり、貼り合わせた基板の熱処理時に界面の化学反
応により発生した水蒸気であったり、または貼り合わせ
る前に基板表面に物理吸着していた炭化水素系のコンタ
ミネーションによって生ずる場合もあることが報告され
ている。これらの原因によって発生するボイドの大きさ
は直径１μｍ以下のものから数ｃｍに及ぶものもある。
２枚の基板が貼り合った状態でボイドが発生している場
合、これらのボイド領域は研磨やエッチングによる薄膜
化の際に殆どが欠落して膜中に穴があいてしまう。当然
薄膜が欠落した領域にはＳＯＩデバイスは形成できな
い。また仮にボイド領域に薄膜が残っていたとしても、
素子形成プロセスによってボイド領域が欠落してしまう
可能性は極めて高い。
【０００５】これら諸問題の完全な解決法は未だに見い
だされていないために、貼り合わせＳＯＩはＳＯＩ技術
の中でも最も良質な単結晶薄膜を提供できる可能性を持
っていながら、未だ生産されるに至ってない。
【０００６】
【発明が解決しようとする課題】以上述べたように、高
性能電子デバイスを作製するに足るＳＯＩ基板を生産性
よく提供できる技術は、未だ達成するに至っていない。
【０００７】本発明では、貼り合わせ法によって高性能
ＳＯＩ基板を作製するにあたって、膜厚分布の良好な基
板を生産性良く提供するとともに、貼り合わせ基板表面
に微小なボイドが発生しても、このボイドが薄膜デバイ
スの形成になんら悪影響を与えない構造のＳＯＩ基板を
提供することを目的とする。
【０００８】
【課題を解決するための手段および作用】本発明に係る
半導体基板の作製方法は、多孔質単結晶半導体層上の非
多孔質単結晶半導体層の上に酸化層を有する第１の基板
を用意する工程、前記第１の基板と非多孔質からなる第
２の基板を貼り合わせる工程、及び前記多孔質単結晶半
導体層をエッチングにより除去する工程を含み、前記第
２の基板上に前記酸化層及び前記非多孔質単結晶半導体
層を順次備えた半導体基板を作製する方法であって、前
記第１の基板の前記酸化層上に、多結晶シリコン膜、非
晶質シリコン膜、酸化シリコン膜、窒化シリコン膜の中
から選択される堆積膜を形成し、前記堆積膜と前記第２
の基板とを密着させて、前記第１の基板と前記第２の基
板を貼り合わせることを特徴とする。また、本発明に係
る半導体基板の作製方法は、多孔質単結晶半導体層上の
非多孔質単結晶半導体層の上に酸化層を有する第１の基
板を用意する工程、前記第１の基板と非多孔質からなる
第２の基板を貼り合わせる工程、及び前記多孔質単結晶
半導体層をエッチングにより除去する工程を含み、前記
第２の基板上に前記酸化層及び前記非多孔質単結晶半導
体層を順次備えた半導体基板を作製する方法であって、
前記第１の基板の前記酸化層上に、ＣＶＤ法によって形
成される堆積膜を形成し、前記堆積膜と前記第２の基板
とを密着させて、前記第１の基板と前記第２の基板を貼
り合わせることを特徴とする。また、本発明に係る半導
体基板の作製方法は、多孔質単結晶半導体層上の非多孔
質単結晶半導体層の上に酸化層を有する第１の基板を用
意する工程、前記第１の基板と非多孔質からなる第２の
基板を貼り合わせる工程、及び前記多孔質単結晶半導体
層をエッチングにより除去する工程を含み、前記第２の
基板上に前記酸化層及び前記非多孔質単結晶半導体層を
順次備えた半導体基板を作製する方法であって、前記第
１の基板の前記酸化層上に堆積膜を形成した後、前記堆
積膜の表面を研磨し、前記堆積膜と前記第２の基板とを
密着させて、前記第１の基板と前記第２の基板を貼り合
わせることを特徴とする。また、本発明に係る半導体基
板の作製方法は、非多孔質単結晶半導体からなる基板を
部分的に多孔質化することによって形成された多孔質単
結晶半導体層上に、非多孔質単結晶半導体層及び酸化層
をこの順に有する第１の基板を用意する工程、前記第１
の基板と非多孔質からなる第２の基板を貼り合わせる工
程、前記第１の基板の多孔質化されずに残っている領域
を除去する工程及び前記多孔質単結晶半導体層をエッチ
ングにより除去する工程を含み、前記第２の基板上に前
記酸化層及び前記非多孔質単結晶半導体層を順次備えた
半導体基板を作製する方法であって、前記第１の基板の
前記酸化層上に堆積膜を形成し、前記堆積膜と前記第２
の基板とを密着させて、前記第１の基板と前記第２の基
板を貼り合わせることを特徴とする。また、本発明に係
る半導体基板の作製方法は、多孔質単結晶半導体層上の
非多孔質単結晶半導体層の上に酸化層を有する第１の基
板を用意する工程、前記第１の基板と非多孔質からなる
第２の基板間に電圧をかけて前記第１の基板と第２の基
板を貼り合わせる工程、及び前記多孔質単結晶半導体層
をエッチングにより除去する工程を含み、前記第２の基
板上に前記酸化層及び前記非多孔質単結晶半導体層を順
次備えた半導体基板を作製する方法であって、前記第１
の基板の前記酸化層上に堆積膜を形成し、前記堆積膜と
前記第２の基板とを密着させて、前記第１の基板と前記
第２の基板を貼り合わせることを特徴とする。また、本
発明に係る半導体基板の作製方法は、単結晶シリコン基
体の一部を陽極化成により多孔質化する工程を含み、多
孔質単結晶シリコン層上に非多孔質単結晶シリコン層を
有する基板を用意する工程、該基板と非多孔質からなる
別の基板とを絶縁層を介して貼り合わせる工程、前記単
結晶シリコン基体の多孔質化されずに残っている領域を
除去する工程、及び前記多孔質単結晶シリコン層をエッ
チングにより除去する工程を有し、前記別の基板上に前
記絶縁層及び前記非多孔質単結晶シリコン層が順次形成
された半導体基板の作製方法であって、前記貼り合わせ
る工程が、前記非多孔質単結晶シリコン層上に前記絶縁
層となる酸化シリコン層を形成し、該酸化シリコン層と
シリコンからなる前記別の基板とを直接貼り合わせ、熱
処理する工程を含むことを特徴とする。本発明の半導体
基板の作製方法は、一部もしくは全部が多孔質化された
シリコン基板の一多孔質表面上に単結晶シリコン層をエ
ピタキシャル成長し、次いで該エピタキシャル成長面の
表面を酸化し、次いで酸化面上にシリコン等の堆積物を
比較的厚めに形成して第１の基板を作製する。一方支持
基板となる非多孔質からなる第２の基板を用意し、第１
の基板と密着させる。密着後高温で熱処理を行ない、次
いで第１の基板側の多孔質シリコン層を選択的にエッチ
ングすることにより第２の基板上に堆積物、シリコン酸
化膜を順次介したシリコン単結晶薄膜（ＳＯＩ）を得る
ものである。
【０００９】本発明の半導体基板の第１の態様は、シリ
コン単結晶基板の全体を陽極化成により多孔質化する工
程、該多孔質化した一表面上にシリコン単結晶薄膜をエ
ピタキシャル成長させる工程、該エピタキシャル層の表
面を酸化する工程及び、該酸化面に堆積膜を形成する工
程とを経て得られる第１の基板の前記堆積膜を第２の基
板と密着させ、前記密着した基板に熱処理を施した後に
多孔質シリコン部分を選択的にエッチングすることによ
り得られることを特徴とするものである。
【００１０】本発明の半導体基板の第２の態様は、シリ
コン単結晶基板の片方の面の表層を陽極化成により多孔
質化する工程、該多孔質化した表面上にシリコン単結晶
薄膜をエピタキシャル成長させる工程、該エピタキシャ
ル層の表面を酸化する工程及び、該酸化面に堆積膜を形
成する工程とを経て得られる第１の基板の前記堆積膜を
第２の基板と密着させ、前記密着した基板に熱処理を施
した後に前記シリコン基板の多孔質化されていない単結
晶基板部分を研磨によって除去してから多孔質シリコン
部分を選択的にエッチングすることにより得られること
を特徴とするものである。
【００１１】本発明の半導体基板の作製方法の第１の態
様は、シリコン単結晶基板の全体を陽極化成により多孔
質化する工程、該多孔質化した一表面上にシリコン単結
晶薄膜をエピタキシャル成長させる工程、該エピタキシ
ャル層の表面を酸化する工程及び、該酸化面に堆積膜を
形成する工程とを経て得られる第１の基板の前記堆積膜
を第２の基板と密着させ、前記密着した基板に熱処理を
施した後に多孔質シリコン部分を選択的にエッチングす
ることを特徴とするものである。
【００１２】本発明の半導体基板の第２の態様は、シリ
コン単結晶基板の片方の面の表層を陽極化成により多孔
質化する工程、該多孔質化した表面上にシリコン単結晶
薄膜をエピタキシャル成長させる工程、該エピタキシャ
ル層の表面を酸化する工程及び該酸化面に堆積膜を形成
する工程とを経て得られる第１の基板の前記堆積膜を第
２の基板と密着させ、前記密着した基板に熱処理を施し
た後に前記シリコン基板の多孔質化されていない単結晶
基板部分を研磨によって除去してから多孔質シリコン部
分を選択的にエッチングすることを特徴とするものであ
る。
【００１３】上記問題点のうち膜厚分布の問題を解決す
るために、多孔質シリコンが有する二点の物理的効果が
重要な役割を果たす。一つには多孔質シリコンのエッチ
ング特性である。通常シリコンはフッ酸では殆どエッチ
ングされないが、多孔質化することによってフッ酸での
エッチングが可能となる。しかもフッ酸、過酸化水素
水、アルコールの混合エッチング液を用いると、非多孔
質と多孔質では約１０の５乗倍以上ものエッチング速度
比が得られる。従って１μｍ前後の薄層でも均一に制御
性よく選択エッチングが可能になる。もう一つの効果は
エピタキシャル成長特性である。多孔質シリコンは結晶
構造としては単結晶構造を保っており、表面から内部に
わたって数十〜数百Å径の孔が高密度に存在するもので
ある。この表面に成長するエピタキシャル層は、非多孔
質の単結晶基板上のエピタキシャル層と同等の結晶性が
得られるという特性を有する。従って活性層として信頼
性の高い単結晶シリコン基板上のエピタキシャル層と同
等の単結晶薄膜を用いるので、従来のＳＯＩ基板に比べ
て優れた結晶性を有するＳＯＩ基板が提供できる。
【００１４】また上記問題点のうち素子に対するボイド
の影響の問題を解決するために、酸化膜上の堆積膜が重
要な役割を果たす。即ち堆積膜がない場合、酸化膜面と
第２の基板を直に貼り合わせることになるが、このとき
ボイドが発生した領域のシリコン膜は図６（ａ）に示す
ように、支持母体がない状態で薄膜が基板と分離したよ
うな形になる。このようになると薄膜の剛性が低いため
に、簡単に膜割れ、または膜剥がれを起こしてしまう
（図６（ｂ））。そこで酸化膜上にシリコン等の堆積膜
を施すことによって貼り合わせ界面をシリコン薄膜から
遠ざける、即ちボイドを遠ざけると同時に、ボイド直上
のシリコン薄膜の剛性を確保できるため、たとえボイド
が発生したとしても膜割れ、膜剥がれを起こすことがな
くなる（図６（ｃ））。
【００１５】（実施態様例）本発明の実施態様例を図１
及び図５を用いて説明する。 （図１（ａ））単結晶シリコン基板１００を陽極化成し
て多孔質シリコン１０１を形成する。このとき多孔質化
する領域は、基板の片側表面層のみでも基板全体でもか
まわない。片側表面層のみを多孔質化する場合には、そ
の領域は１０〜１００μｍの厚みでよい。多孔質シリコ
ンの形成方法については、図５を用いて説明する。まず
基板としてＰ型の単結晶シリコン基板５００を用意す
る。Ｎ型でも不可能ではないが、その場合は低抵抗の基
板に限定される。基板５００を図５（ａ）に示すような
装置にセッティングする。即ち基板の片側がフッ酸系の
溶液５０４に接していて、溶液側に負の電極５０６がと
られており、逆側は正の金属電極５０５に接している。
図５（ｂ）に示すように、正電極側５０５′も溶液５０
４′を介して電位をとってもかまわない。いずれにせよ
フッ酸系溶液に接している負の電極側から多孔質化が起
こる。フッ酸系溶液５０４としては、一般的には濃フッ
酸（４９％ＨＦ）を用いる。純水（Ｈ2Ｏ）で希釈して
いくと、流す電流値にもよるが、ある濃度からエッチン
グが起こってしまうので好ましくない。また陽極化成中
に基板５００の表面から気泡が発生してしまい、この気
泡を効率よく取り除く目的から、界面活性剤としてアル
コールを加える場合がある。アルコールとしてメタノー
ル、エタノール、プロパノール、イソプロパノール等が
用いられる。また界面活性剤の代わりに撹はん器を用い
て、溶液を撹はんしながら陽極化成を行ってもよい。負
電極５０６に関しては、フッ酸溶液に対して侵食されな
いような材料、例えば金（Ａｕ）、白金（Ｐｔ）等が用
いられる。正側の電極５０５の材質は一般に用いられる
金属材料でかまわないが、陽極化成が基板５００すべて
になされた時点で、フッ酸系溶液５０４が正電極５０５
に達するので、正電極５０５の表面にも耐フッ酸溶液性
の金属膜をコーティングしておくとよい。陽極化成を行
う電流値は最大数百ｍＡ／ｃｍ2であり、最小値は零で
なければよい。この値は多孔質化したシリコンの表面に
良質のエピタキシャル成長ができる範囲内で決定され
る。通常電流値が大きいと陽極化成の速度が増すと同時
に、多孔質シリコン層の密度が小さくなる。即ち孔の占
める体積がおおきくなる。これによってエピタキシャル
成長の条件が変わってくるのである。
【００１６】（図１（ｂ））以上のようにして形成した
多孔質シリコン基板、もしくは多孔質層１０１上に、非
多孔質の単結晶シリコン層１０２をエピタキシャル成長
する。エピタキシャル成長は一般的な熱ＣＶＤ、減圧Ｃ
ＶＤ、プラズマＣＶＤ、分子線エピタキシー、スパッタ
法等で行われる。成長する膜厚はＳＯＩ層の設計値と同
じくすれば良い。
【００１７】（図１（ｃ））上記成長したエピタキシャ
ル層１０２の表面を酸化しＳｉＯ2層１０３を形成す
る。この酸化膜１０３はＳＯＩ構造の絶縁物層（Ｉ層）
になる。エピタキシャル層１０２を酸化するは、出来上
がったＳＯＩ基板にデバイスを形成する際に、活性層で
あるエピタキシャル層１０２の下地絶縁物界面との界面
準位密度を低下させるという意味も含む。この際エピ酸
化膜の厚みはＳＯＩデバイスの特性を生かすために０．
５〜１．０μｍの厚さにするのが好ましい。
【００１８】（図１（ｄ））酸化層１０３の表面に堆積
物１０７を形成する。堆積物としては多結晶シリコン、
非晶質シリコンなどのシリコン膜やシリコン酸化膜、シ
リコン窒化膜、その他の絶縁物、半導体、またはこれら
の多層構造膜など基本的に何でもかまわない。堆積方法
も特に限定されない。堆積物１０７の膜厚は任意に決定
すればよいが、膜厚が厚いほどボイドの影響が小さくな
る。従って使用する装置の通常のプロセス条件で容易に
作成できる範囲で膜厚を決定すれば良い。ボイドの影響
をなくするためには、ボイドの大きさにもよるが、約２
μｍ以上が好ましい。
【００１９】またＣＶＤ等の堆積によって得られる堆積
物１０７の表面にはかなりの凹凸が存在する場合があ
る。基板の貼り合わせを行う際には基板表面の平坦性が
重要であるので、凹凸が生じた場合には基板表面を研磨
して平坦化するとよい。
【００２０】以上の工程により得られた基板を以後「第
１の基板」と称する。
【００２１】（図１（ｅ））第１の基板と、別に用意さ
れた第２の基板１１０を互いの鏡面で貼り合わせ、引き
続き貼り合った基板に熱処理を施す。熱処理温度は、次
の研磨或いはエッチング工程の際に、貼り合わせ界面の
剥離等が起こらない程度の結合力が得られる温度で行
う。具体的には約１００℃以上が好ましい。しかし比較
的低温で行った場合には、研磨或いはエッチングが終了
し、最終的なＳＯＩの形態を得た後に１０００℃程度の
熱処理をするが好ましい。これはデバイスプロセスの際
の熱応力によって、膜剥がれ等を起こさないようにする
ためである。
【００２２】第２の基板１１０は全く任意であり、シリ
コン基板、石英基板、その他のセラミックス基板等から
選択すればよい。
【００２３】（図１（ｆ））次に第１の基板側から、エ
ピタキシャル成長層１０２を残して多孔質部分１０１他
を選択的に除去する。このとき除去される部分が全体に
わたって多孔質である場合には、貼り合わせた基板ごと
フッ酸系溶液中に浸しておけば、多孔質部分１０１は全
て選択的にエッチングされる。エッチングされる部分に
単結晶シリコン基板１００のままの領域を含む場合に
は、シリコン基板１００の領域のみを研磨して除去する
のが好ましい。そして多孔質部分１０１が露出した時点
で研磨を終了し、後はフッ酸系溶液中で選択エッチング
を行える。いづれの場合にせよ多孔質でない単結晶のエ
ピタキシャル成長部分１０２は殆どフッ酸と反応しない
ので薄膜として残る。また当然のことながら第２の基板
１１０がＳｉＯ2を主成分とする場合にはフッ酸系溶液
に反応し易いので、予め貼り合わせ面と反対側の面にＣ
ＶＤ等でシリコン窒化膜や他のフッ酸と反応しにくい物
質を堆積しておくと良い。またはエッチング液に基板を
浸す前に多孔質部分１０１をある程度薄くしておけば、
多孔質の選択エッチングに要する時間が短くてすむの
で、第２の基板もあまり反応させることなしに済む。も
ちろん第２の基板がシリコンのようなフッ酸と反応しな
いものであれば問題ない。選択エッチングに用いるフッ
酸系溶液というのは、フッ酸のほかに過酸化水素水（Ｈ
2Ｏ2）やアルコール類を混合したものが用いられる。フ
ッ酸と硝酸、もしくはこれに酢酸を加えた混合溶液でも
多孔質シリコンの選択エッチングは可能だが、この場合
残されるべきエピタキシャルシリコン膜１０２も多少エ
ッチングされるので、精密に時間等の制御をする必要が
ある。
【００２４】以上の工程を経ることにより、第２の基板
１１０上に堆積物１０７、シリコン酸化膜１０３、エピ
タキシャルシリコン層１０２を順次備えたＳＯＩ基板が
得られる。
【００２５】
【実施例】以下、具体的な実施例を挙げて本発明を詳し
く説明するが、本発明はこれら実施例に限定されるもの
ではない。
【００２６】（実施例１） （図１（ａ））２００ミクロンの厚みを持った４インチ
Ｐ型（１００）単結晶シリコン基板（０．１〜０．２Ω
ｃｍ）を用意し、これを図５（ａ）に示すような装置に
セットして陽極化成を行ない、多孔質シリコン１０１を
得た。この時の溶液５０４は４９％ＨＦ溶液を用い、電
流密度は１００ｍＡ／ｃｍ2であった。そしてこの時の
多孔質化速度は８．４μｍ／ｍｉｎ．であり、２００μ
ｍの厚みを持ったＰ型（１００）シリコン基板は２４分
で全体が多孔質化された。 （図１（ｂ））該Ｐ型（１００）多孔質シリコン基板１
０１上にＣＶＤ法により、単結晶シリコン層１０２を
１．０μｍエピタキシャル成長した。堆積条件は以下の
とおりである。
【００２７】使用ガス：ＳｉＨ4／Ｈ2 ガス流量：０．６２／１４０（ｌ／ｍｉｎ） 温度：７５０℃ 圧力：８０Ｔｏｒｒ 成長速度：０．１２μｍ／ｍｉｎ． （図１（ｃ））エピタキシャル成長層１０２の表面を１
０００℃の水蒸気雰囲気中で酸化し、０．５μｍのシリ
コン酸化膜１０３を得た。 （図１（ｄ））酸化膜１０３上に、ＳｉＨ4／Ｈ2の混合
気体を用い８００℃の熱ＣＶＤを行うことにより、厚さ
１０μｍの多結晶シリコン膜１０７を得た。さらに多結
晶シリコン膜表面の微細な凹凸を研磨によって平坦化し
た。このようにして形成された基板を第１の基板とし
た。 （図１（ｅ）） 第２の基板として４インチのシリコン
基板１１０を用意し、第１の基板と共にＨＣｌ：Ｈ
2Ｏ2：Ｈ2Ｏ溶液中で洗浄した。十分に水洗後第１、第
２の基板の鏡面同士を貼り合わせた。更にこの基板を窒
素雰囲気中、１１００℃で２時間の熱処理を行い、貼り
合わせた基板の界面の結合力を強めた。 （図１（ｆ）） 熱処理後に密着した基板を選択エッチ
ング溶液中に浸し、多孔質部分１０１のみを選択的にエ
ッチングした。このときエッチング溶液の組成と多孔質
シリコンに対するエッチング速度は、 ＨＦ：Ｈ2Ｏ2：Ｃ2Ｈ5ＯＨ＝５：２５：６ １．６μｍ／ｍｉｎ． であった。従って２００μｍの多孔質部分は、約１２５
分間で全てエッチングされた。ちなみにこのときの単結
晶シリコン層１０２のエッチング速度は０．０００６μ
ｍ／ｈｏｕｒであり、殆どエッチングされずに残った。
【００２８】以上の工程により、シリコン基板１１０上
に多結晶シリコン膜１０７、シリコン酸化膜１０３、エ
ピタキシャル層１０２を順次備えたＳＯＩ基板を得た。
ボイドの影響を比較するために、多結晶シリコン１０７
の堆積工程のみを省いて作成したＳＯＩ基板を光学顕微
鏡で観察したところ、直径１μｍ〜１０μｍ程度のボイ
ドが約４個／ｃｍ2の密度で存在し、かつこれらのボイ
ドの約半数が膜破れを起こしていた。一方上記工程にて
作成した多結晶シリコン膜１０７を備えたＳＯＩ基板
は、同じ光学顕微鏡ではボイドが観察できなかった。
【００２９】（実施例２） 図２を用いて本発明の第２実施例を説明する。 （図２（ａ））２００μｍの厚みを持った抵抗率０．０
１Ω・ｃｍのＰ型（１００）シリコン基板２００を用意
し、その全体を第１実施例と同様にして多孔質２０１と
した。 （図２（ｂ））得られた基板の一表面に第１実施例と同
様にしてエピタキシャル層２０２を０．５μｍの厚みに
形成した。 （図２（ｃ））エピタキシャル層２０２の表面に熱酸化
によって０．５μｍの酸化膜２０３を成長した。従って
この酸化によってエピタキシャル層２０２は、約０．２
５μｍの膜厚になったことになる。 （図２（ｄ））上記方法にて作成した酸化膜２０３上に
ＬＰＣＶＤ装置を用いて非晶質シリコン膜２０７を３μ
ｍの厚みに堆積し、これを第１の基板とした。非晶質シ
リコン膜２０７の表面は極めて平坦であったため、次の
貼り合わせの工程では研磨せずにこのままの状態で用い
た。 （図２（ｅ））第１実施例と同じ第２の基板を用意し、
同じ工程を経て貼り合わせ基板を作成した。 （図２（ｆ））第１実施例と同様なエッチング方法で、
多孔質シリコン部分２０１を選択的にエッチングした。
【００３０】以上の工程により、石英基板２１０上に非
晶質シリコン膜（熱処理によって多結晶に変化してい
る）２０７、シリコン酸化膜２０３、エピタキシャル層
２０２を順次備えたＳＯＩ基板を得た。第１実施例と同
様に光学顕微鏡ではボイドは観察できなかった。
【００３１】（実施例３） 図３を用いて本発明の第３実施例を説明する。 （図３（ａ））４００μｍの厚みを持った抵抗率０．０
１Ω・ｃｍのＰ型（１００）シリコン基板３００を用意
し、その表面から２０μｍの厚みだけ多孔質層３０１を
形成した。 （図３（ｂ））得られた基板の多孔質表面に第１実施例
と同様にしてエピタキシャル層３０２を０．５μｍの厚
みに形成した。 （図３（ｃ））エピタキシャル層３０２の表面に熱酸化
によって０．５μｍの酸化膜３０３を成長した。従って
この酸化によってエピタキシャル層３０２は、約０．２
５μｍの膜厚になったことになる。 （図３（ｄ））酸化膜３０３の表面に０．５μｍの膜厚
のシリコン窒化膜３０７をプラズマＣＶＤにより堆積し
た。更にその上に３μｍの膜厚のシリコン酸化膜３０
７′を常圧ＣＶＤにより堆積した。 （図３（ｅ））第１実施例と同じ第２の基板を用意し、
同じ工程を経て貼り合わせ基板を作成した。 （図３（ｆ））機械的研磨によって第１の基板の単結晶
シリコン基板部分３００を全て研磨し、多孔質部分３０
１を露出させた。そして第１実施例と同様なエッチング
方法で、多孔質シリコン部分３０１を選択的にエッチン
グした。このときエッチングする多孔質シリコン３０１
の厚みは２０μｍ弱だったので、１０分間程度の時間で
全てエッチングされ、シリコン基板３１０上にシリコン
酸化膜３０７′、シリコン窒化膜３０７、シリコン酸化
膜３０３、エピタキシャル層３０２を順次備えたＳＯＩ
基板を得た。これも第１実施例と同様に光学顕微鏡では
ボイドは観察できなかった。
【００３２】（実施例４）図４を用いて本発明の第４実
施例を説明する。 （図４（ａ））第１実施例と同様な工程を経て第１の基
板を作成した。 （図４（ｂ））４インチのシリコン基板４１０を用意
し、その表面に０．５μｍの酸化膜４１１を成長してこ
れを第２の基板とした。 （図４（ｃ））両基板を十分に洗浄した後に密着させ、
更に第１と第２の両基板間に電圧をかけて、貼り合わせ
界面に静電圧力をかけることにより接合した。更に接合
した基板に１０００℃、３０分間の熱処理を施した。 （図４（ｄ））後は第１の実施例と同様な方法により、
多孔質層４０１を選択的にエッチングし、シリコン基板
４１０上にシリコン酸化膜４１１、多結晶シリコン膜４
０７、シリコン酸化膜４０３、エピタキシャル層４０２
を順次備えたＳＯＩ基板を得た。前記各実施例と同様
に、光学顕微鏡においてボイドは観察できなかった。
【００３３】
【発明の効果】以上詳述したように、多孔質シリコン上
に単結晶のエピタキシャル成長層、その酸化層、堆積物
層と順次形成した第１の基板を、任意の第２の基板と貼
り合わせ、熱処理を行い、多孔質シリコンを選択的に除
去する工程により得られる貼り合わせＳＯＩ基板におい
て、貼り合わせ界面はエピタキシャル成長層、即ちデバ
イス形成層より十分に離れた位置にあるために、たとえ
貼り合わせ界面にボイドが生じようとも、デバイス形成
層には殆どボイドの影響が及ばなくなった。従ってこれ
までは、貼り合わせ界面にボイドが発生した基板は、全
て不良品として扱われていたが、本発明の方法によりあ
る程度のボイドの発生が許容でるようになったため、歩
留まりが著しく向上した。
【図面の簡単な説明】
【図１】本発明の工程を説明するための模式図である。
【図２】本発明の工程を説明するための模式図である。
【図３】本発明の工程を説明するための模式図である。
【図４】本発明の工程を説明するための模式図である。
【図５】シリコン基板を多孔質する際に使用する装置の
模式図である。
【図６】従来の貼り合わせＳＯＩと本発明のＳＯＩにお
けるボイド発生部分を説明する模式図である。
【符号の説明】
１００、２００、３００、４００、５００ 単結晶シリ
コン基板 １０１、２０１、３０１、４０１、６０１ 多孔質化し
たシリコン基板 １０２、２０２、３０２、４０２、６０２ エピタキシ
ャル成長層 １０３、２０３、３０３、４０３、６０３ エピタキシ
ャル層の酸化膜 １０７、４０７ 多結晶シリコン膜 ４１１ シリコン酸化膜 ２０７ 非晶質シリコン膜 ３０７ シリコン窒化膜 ３０７′ シリコン酸化膜 ６０７ 堆積物 １１０、２１０、３１０、４１０、６１０ 第２の基板
（任意基板） ５０４、５０４′ エッチング液 ５０５、５０５′ 正電極 ５０６、５０６′ 負電極
フロントページの続き (56)参考文献 特開 昭55−55568（ＪＰ，Ａ) 特開 平２−309636（ＪＰ，Ａ) 特開 平２−178926（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 多孔質単結晶半導体層上の非多孔質単結
    晶半導体層の上に酸化層を有する第１の基板を用意する
    工程、前記第１の基板と非多孔質からなる第２の基板を
    貼り合わせる工程、及び前記多孔質単結晶半導体層をエ
    ッチングにより除去する工程を含み、前記第２の基板上
    に前記酸化層及び前記非多孔質単結晶半導体層を順次備
    えた半導体基板を作製する方法であって、前記第１の基
    板の前記酸化層上に、多結晶シリコン膜、非晶質シリコ
    ン膜、酸化シリコン膜、窒化シリコン膜の中から選択さ
    れる堆積膜を形成し、前記堆積膜と前記第２の基板とを
    密着させて、前記第１の基板と前記第２の基板を貼り合
    わせることを特徴とする半導体基板の作製方法。
  2. 【請求項２】 多孔質単結晶半導体層上の非多孔質単結
    晶半導体層の上に酸化層を有する第１の基板を用意する
    工程、前記第１の基板と非多孔質からなる第２の基板を
    貼り合わせる工程、及び前記多孔質単結晶半導体層をエ
    ッチングにより除去する工程を含み、前記第２の基板上
    に前記酸化層及び前記非多孔質単結晶半導体層を順次備
    えた半導体基板を作製する方法であって、前記第１の基
    板の前記酸化層上に、ＣＶＤ法によって形成される堆積
    膜を形成し、前記堆積膜と前記第２の基板とを密着させ
    て、前記第１の基板と前記第２の基板を貼り合わせるこ
    とを特徴とする半導体基板の作製方法。
  3. 【請求項３】 多孔質単結晶半導体層上の非多孔質単結
    晶半導体層の上に酸化層を有する第１の基板を用意する
    工程、前記第１の基板と非多孔質からなる第２の基板を
    貼り合わせる工程、及び前記多孔質単結晶半導体層をエ
    ッチングにより除去する工程を含み、前記第２の基板上
    に前記酸化層及び前記非多孔質単結晶半導体層を順次備
    えた半導体基板を作製する方法であって、前記第１の基
    板の前記酸化層上に堆積膜を形成した後、前記堆積膜の
    表面を研磨し、前記堆積膜と前記第２の基板とを密着さ
    せて、前記第１の基板と前記第２の基板を貼り合わせる
    ことを特徴とする半導体基板の作製方法。
  4. 【請求項４】 非多孔質単結晶半導体からなる基板を部
    分的に多孔質化することによって形成された多孔質単結
    晶半導体層上に、非多孔質単結晶半導体層及び酸化層を
    この順に有する第１の基板を用意する工程、前記第１の
    基板と非多孔 質からなる第２の基板を貼り合わせる工
    程、前記第１の基板の多孔質化されずに残っている領域
    を除去する工程及び前記多孔質単結晶半導体層をエッチ
    ングにより除去する工程を含み、前記第２の基板上に前
    記酸化層及び前記非多孔質単結晶半導体層を順次備えた
    半導体基板を作製する方法であって、前記第１の基板の
    前記酸化層上に堆積膜を形成し、前記堆積膜と前記第２
    の基板とを密着させて、前記第１の基板と前記第２の基
    板を貼り合わせることを特徴とする半導体基板の作製方
    法。
  5. 【請求項５】 前記第１の基板の多孔質化されずに残っ
    ている領域は研磨によって除去される請求項４に記載の
    半導体基板の作製方法。
  6. 【請求項６】 前記多孔質化は、陽極化成によって行わ
    れる請求項４に記載の半導体基板の作製方法。
  7. 【請求項７】 多孔質単結晶半導体層上の非多孔質単結
    晶半導体層の上に酸化層を有する第１の基板を用意する
    工程、前記第１の基板と非多孔質からなる第２の基板間
    に電圧をかけて前記第１の基板と第２の基板を貼り合わ
    せる工程、及び前記多孔質単結晶半導体層をエッチング
    により除去する工程を含み、前記第２の基板上に前記酸
    化層及び前記非多孔質単結晶半導体層を順次備えた半導
    体基板を作製する方法であって、前記第１の基板の前記
    酸化層上に堆積膜を形成し、前記堆積膜と前記第２の基
    板とを密着させて、前記第１の基板と前記第２の基板を
    貼り合わせることを特徴とする半導体基板の製造方法。
  8. 【請求項８】 単結晶シリコン基体の一部を陽極化成に
    より多孔質化する工程を含み、多孔質単結晶シリコン層
    上に非多孔質単結晶シリコン層を有する基板を用意する
    工程、該基板と非多孔質からなる別の基板とを絶縁層を
    介して貼り合わせる工程、前記単結晶シリコン基体の多
    孔質化されずに残っている領域を除去する工程、及び前
    記多孔質単結晶シリコン層をエッチングにより除去する
    工程を有し、前記別の基板上に前記絶縁層及び前記非多
    孔質単結晶シリコン層が順次形成された半導体基板の作
    製方法であって、前記貼り合わせる工程が、前記非多孔
    質単結晶シリコン層上に前記絶縁層となる酸化シリコン
    層を形成し、該酸化シリコン層とシリコンからなる前記
    別の基板とを直接貼り合わせ、熱処理する工程を含むこ
    とを特徴とする半導体基板の作製方法。
  9. 【請求項９】 前記酸化シリコン層は、前記非多孔質単
    結晶シリコン層表面を酸化する工程、及び該表面上に酸
    化膜を堆積させる工程により形成される請求項８記載の
    半導体基板の作製方法。
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