TWI228667B - Semiconductor memory device with high-speed operation and methods of using and designing thereof - Google Patents

Description

1228667 玖'發明說明

............ -..…….....…. - . - . I..,' ·....--'.. . ·.·. .... . ...... .........." .. .... L (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明) [發明所屬之技術領域] 本發明係有關一種半導體記憶裝置，且更特別的是有關 動態隨機存取記憶體（DRAM )裝置的使用方法和設計方法。 [先前技術] 如同吾人所熟知的，DRAM裝置屬優勢記憶體裝置之一， 且肇因於其高密度及低製造成本以致目前被用在大多數的 記憶體應用中。例如，DRAM裝置係用在電腦系統中當作主 記憶體、用在繪圖卡中當作繪圖記憶體、用在網路卡中當 作緩衝記憶體之類。 對更新近在1仟兆赫及更高頻率上操作的微處理器而言 ，也需要DRAM裝置以便以更快速率操作。爲了獲致高速率 作業，特別是爲了縮短DRAM裝置內的指令間隙，本發明的 發明人熟知的相關趨近法之一，係根據記憶體單元陣列的 分割法將共同的I /0導線分割成更多的共同I /0導線。該 相關趨近法係依與每一個共同I / 〇導線有關的方式，減小 時間常數「CR」的^ R」成份以便獲致高速率作業。 不過，上述各相關趨近法會造成DRAM裝置具有很大的晶 片尺寸。根據該相關趨近法，係令每一個共同I / 〇導線的 長度變短以便使「R」成份變小，同時增加了共同I / 〇導線 的數目。因爲係將各共同I /0導線耦合於個別的諸如書寫 放大器、讀取放大器及預充電路之類行相關電路上，故該 —6- 1228667 相關趨近法會隨著共同I / 〇導線數目的增加而需要更多行 相關電路。因此也增加了行相關電路的數目以致需要更大 的竇體空間。 除此之外，上述相關趨近法並未考量各「記憶體應用」 的特徵。在各記憶體應用中資料的讀取/書寫作業並非完全 相同，且係依各種不同的方式管理其資料順序。儘管如此 ’上述相關趨近法並不是一種指定應用的趨近法，而是一 種通用於所有記憶體應用的趨近法。因此，該相關趨近法 可能不易應用在某些記憶體應用上。 因此，必要的是提供一種高速DRAM裝置，特別是具有很 小之晶片尺寸的高速DRAM裝置。 [發明內容] 本發明提供一種DRAM裝置，係易應用在至少某些記憶體 應用上且能夠達成高速操作。 在諸如繪圖卡上之繪圖記憶體以及網路卡上之緩衝記憶 體之類的某些記憶體應用中，係依序將資料書寫到某一記 憶體裝置內，同時依序從該記憶體裝置內讀取資料。此例 中，可針對每一個預定的資料長度亦即該記憶體裝置內所 包含的一個不同的記憶體組合排，明白地選出用於該記憶 體裝置的該記憶體控制器，且因此很容易預測要將資料書 寫到那一個記憶體組合排內的記憶體組合排或將要自那一 個記憶體組合排中讀取資料。 本發明的發明人直接將注意力指向某些記憶體應用的資 料讀取/書寫作業的特徵，然後定義出兩種型式的指令間隙 - 7 - 1228667 規格。根據本發明的某一槪念’分別係將該指令間隙規格 之一定義成授予給相同組合排上之前行指令與隨後指令間 的關係，而將另一指令間隙規格定義成授予給不同組合排 上之前行指令與隨後指令間的關係。吾人稱前者爲第一指 令間隙規格而稱後者爲第二指令間隙規格。該第一和第二 指令間隙規格是互爲不同的。至於該第二指令間隙規格’ 由於前行指令與隨後指令之間的標的組合排是不相同的’ 故能夠在該前行指令之後的各行電路預充（例如某一共同 I /0導線的預充）期間執行隨後指令。因此，根據諸如伴隨 有各行電路預充作業的指令之類的某些指令’可使某一依 第二指令間隙規格定義出的時間間隙比另一依第一指令間 隙規格定義出的時間間隙更短。 本發明的某一槪念進一步定義出成對的組合排當作各組 合排對，此外將該第一和第二指令間隙規格應用在各組合 排對上。也就是說在該組合排對的例子裡，分別係將該指 令間隙規格之一定義成授予給相同組合排對上之前行指令 與隨後指令間的關係，而將另一指令間隙規格定義成授予 給不同組合排對上之前行指令與隨後指令間的關係。 除此之外，因爲該記億體控制器能夠很容易地根據某些 應用控制資料配置，故該記憶體控制器能夠很容易地降低 出現第一指令間隙規格的機率。這會允許屬於相同組合排 對的組合排共享個別的行相關電路，且因爲使用第二指令 間隙規格的機率較高而使記憶體速率極高。如是本發明的 某一槪念提供一種dram裝置，會因爲共享各行相關電路而 1228667 具有很小的晶片尺寸，這對某些記億體應用而言是比較快 的。 吾人應該了解的是前述說明以及以下的詳細說明都是僅 供舉例及解釋用、且不對本發明所附申請專利範圍構成限 制。 較佳實施例的詳細說明 【實施方式】 在說明本發明的具體性實施例之前，首先將要作有關本 發明之槪念性實施例的說明。 在新近的DRAM設計中，一種DRAM裝置係包括有複數個 組合排。每一個組合排都具有相同的結構，且係由數個組 織成各行和列之儲存單元或記憶體單元組成的。含有組合 排的DRAM裝置容許吾人對各組合排之間的資料進行隔行掃 瞄以減少接達時間並增加記憶體速率。一般而言’會爲DRAM 裝置定義出一種指令間隙規格，且記憶體單控制器會按照 該指令間隙規格施行用於該DRAM裝置的組合排接達及讀取 /書寫作業。 根據這種槪念性實施例’定義出兩種型式的指令間隙規 格：第一和第二指令間隙規格。將該第一和第二指令間隙 規格保持在記億體控制器內’而在記憶體單控制器的控制 下根據這該第一和第二指令間隙規格施行用於該dram裝置 的記憶體作業。該第一指令間隙規格係和授予給相同組合 排上之前行指令與隨後指令間的關係有關，而該第二指令 間隙規格則和授予給不同組合排上之前行指令與隨後指令 一 9 一 1228667 間的關係有關。該第一和第二指令間隙規格是互爲不同的 。例如，對由伴隨有各行電路預充作業的各前行指令（例如 某一共同I / 0導線的預充）和各隨後指令構成的某些組合而 言，可使某一依第二指令間隙規格定義出的時間間隙比另 一依第一指令間隙規格定義出的時間間隙更短。 明確地說，根據本發明之槪念性實施例的第一和第二指 令間隙規格係做下列表1和表2加以定義的。 表1 :第一指令間隙規格（用於相同的組合排（或是相同 的組合排對））

隨後指令 讀取 書寫 ACTV PRE PALL PEF \ ,· 刖 行 指 令 讀取 tCCD 7tCK+l 不合規格 tRDP tRDP 不合規格 書寫 tWRD+1 tCCD 不合規格 tWDP tWDP 不合規格 ACTV tRCD tRCD 不合規格 tRAC tRAC 不合規格 PRE 不合規格 不合規格 tRP 不合規格 不合規格 tRP PALL 不合規格 不合規格 tRP 不合規格 不合規格 tRP PEF 不合規格 不合規格 tRFC 不合規格 不合規格 tRFC -10- 1228667 表2 :第二指令間隙規格（用於不同的組合排（或是不同 的組合排對））

隨後指令 讀取 書寫 ACTV PRE PALL PEF m 行 指 令 讀取 tCCD 7tCK tCK tCK tRDP 不合規格 書寫 tWRD tCCD tCK tCK tWDP 不合規格 ACTV tCK tCK tRRD tCK tRAC 不合規格 PRE tCK tCK tCK tCK tCK tRP PALL 不合規格 不合規格 tRP 不合規格 不合規格 tRP PEF 不合規格 不合規格 tRFC 不合規格 不合規格 tRFC 此中，t CK指的是「時脈」，t CCD指的是「行指令到行 指令的延遲時間」，而t WRD指的是「書寫指令到讀取指令 的延遲時間」。其他符號係依與習知設計相同的方式使用。 參照表1和表2，在某一從前行指令之書寫指令到隨後 指令之讀取指令的間隙內，以及在另一從前行指令之讀取 指令到隨後指令之書寫指令的間隙內，該第一和第二指令 間隙規格是互爲不同的。該第一指令間隙規格內所包含的 各引用間隙會比該第二指令間隙規格內所包含的各引用間 隙長了「1」，其中「1」指的是「各行電路的預充」時間。 取決於諸如使用記憶體裝置的方法以及該記憶體裝置的架 構之類的記憶體環境，在該第一與第二指令間隙規格之間 從讀取指令到書寫指令的間隙可能是相同的。 在第二指令間隙規格中，在前行指令與隨後指令之間各 -11- 1228667 標的組台排可能是互爲不同的。因此，在遵循該第二指令 間隙規格的作業例子裡，係在該前行指令之後的行電路預 充（例如某一共同I / 0導線的預充）期間執行隨後指令，以 致縮短了該第二指令間隙規格內的各間隙。結果，若發生 應用該第二指令間隙規格的事件則DRAM裝置會以更高的速 率操作。 除此之外根據本發明的另一槪念性實施例，定義出成 對的組合排當作各組合排對，並將前述第一和第二指令 間隙規格應用在各組合排對上。也就是說在該組合排對 的例子裡，分別係將該第一指令間隙規格定義成授予給相 同組合排對上之前行指令與隨後指令間的關係，而將第二 指令間隙規格定義成授予給不同組合排對上之前行指令與 隨後指令間的關係。此例中，若在DRAM裝置內發生遵循該 第二指令間隙規格的事件則實質上縮短了各指令間隙。 在此實施例中，由於該記億體控制器能夠很容易地控制 諸如用於網路卡的繪圖記億體及緩衝記憶體之類某些應用 的資料配置，故能夠很容易地將使用該第一指令間隙規格 的機率控制得很低。這會允許屬於相同組合排對的組合排 共享諸如讀取放大器、書寫放大器及預充電路之類的個別 行相關電路。如是本發明的某一槪念提供一種DRAM裝置， 可能具有很小的晶片尺寸。 <具體性實施例> 現在，將要以上述槪念性實施例爲基礎作出有關本發明 之具體性實施例的說明。 - 1 2 - 1228667 <結構〉 參照第1圖，一種根據本實施例的系統係包括：中央控 制單位（CPU ) 1 〇 0 ;繪圖晶片2 0 0 ;記憶體晶片3 0 0 ;顯示 裝置4 0 0 ;記億體控制器5 0 0 ;及主記憶體6 0 0。在具體性 實施例中，該記憶體控制器5 0 0和及主記憶體6 0 0會依類 似於習知設計的方式操作。因此在本實施例中省略了有關 它們的解釋，但是本發明並不受限於該具體性實施例。 該CPU 1 0 0會將原始的指示送到該繪圖晶片2 0 0上。該 繪圖晶片200會解讀各原始指示並爲記憶體晶片3 00授予 對應到各原始指示的各指令及資料位元。除此之外，該繪 圖晶片200會經由一 DAC(未標示）控制顯示裝置400，以便 在該顯示裝置400上顯示出從該記憶體晶片3 00讀出的資 料。當該CPU 1 00將包含指定其起始點及終點的畫線指示 送到該繪圖晶片200上時，該繪圖晶片200會計算出連接 在起始點與終點之間的直線，並爲該記憶體晶片300授予 一書寫指令以便將該直線的資料位元寫入該記憶體晶片 3 0 0。另一方面，該繪圖晶片2 0 0爲該記憶體晶片3 0 0授予 一讀取指令以便從該記憶體晶片3 00讀出該直線的各資料 ，同時對該顯示裝置400進行控制而將該直線顯示於該顯 示裝置400上。 從上述結合第1圖的說明可以淸楚地看出，在本實施例 中記憶體應用的施行方式是將之當作該記憶體晶片3 00內 的框架緩衝器或是視訊記憶體。對該記憶體應用而言，該 記憶體晶片3 00係扮演著半導體記憶體裝置的角色，而該 - 1 3 - 1228667 繪圖晶片200則扮演著用於該記憶體晶片3 00之記憶體控 制器的角色。也就是說，該繪圖晶片2 0 0會遵循上述第一 和第二指令間隙規格授予用於該記憶體晶片300的指令’ 而該記憶體晶片3 00則會在根據其規格施行的控制下受到 控制。 參照第2圖該繪圖晶片200係包括：繪圖機201 ;指令 產生器2 0 2 ;閂鎖電路2 0 3 ;組合排對偵測器2 0 4 ;以及時 序產生器205。 當該繪圖晶片200接收到一原始指示時，該繪圖機20 1 會產生繪圖資料，例如包含光點指定及顏色指定的繪圖資 料。爲了回應，該指令產生器202會產生指令而根據該繪 圖資料書寫到該記憶體晶片3 0 0之內。將所產生的指令遞 送到該閂鎖電路2 0 3、組合排對偵測器204及時序產生器205 上。該閂鎖電路20 3會在該組合排對偵測器204及時序產 生器20 5的控制下使所產生的指令保持預定的時間間隙。 爲了回應所產生的指令當作新近指令，該組合排對偵測器 2 04會偵測出是否已將新近指令授予給前行於該新近指令 之指令的相同組合排對。若該新近指令之組合排對是與該 前行指令之組合排對是一致的，該組合排對偵測器204會 產生一致信號。另一方面，若該新近指令之組合排對是與 該前行指令之組合排對不是一致的，該組合排對偵測器204 會產生不一致信號。該時序產生器2 0 5會保持上述第一和 第二指令間隙規格，並依對應於由該組合排對偵測器204 所產生之一致信號或不一致信號的方式選出其中之一。細 -14- 1228667 言之，該時序產生器20 5會選出該第一指令間隙規格以回 . 應該一致信號，並依對應到該新近指令及前行指令、亦即 該隨後指令及彳了指令的方式授予時序。另一方面，該時 序產生器2 0 5會選出該第二指令間隙規格以回應該不一致 信號，並依對應到該新近指令及前行指令、亦即該隨後指 令及前行指令的方式授予時序。當定出其授予時序時，該 組合排對偵測器2 0 4會藉由送出用於該閂鎖電路2 〇 3的觸 發脈波信號知會授予時序的動作，以致該閂鎖電路2 0 3會 在授予時序上授予用於該記憶體晶片3 0 0的新近指令。 鲁 如第2圖所示之記憶體晶片3 0 0係包括：含有X _解碼器 3 0 1的DRAM裝置；時序產生器3 0 2 ;記憶體單元陣列3 0 3 ;及Y _解碼器3 0 4。每一個記憶體單元陣列3 0 3都包含複 數個連接於各位元線及各字元線上的儲存單元。該X -解碼 器3 0 1係耦合於各字元線上，而該Y -解碼器3 0 4則耦合於 各位元線上。該X -解碼器3 0 1會對由該閂鎖電路2 0 3所授 予的新近指令進行解碼，然後再發動其個別的字元線。該 $ Y -解碼器3 0 4也會對該新近指令進行解碼，然後再發動其 個別的位元線。該時序產生器3 0 2會指定對應於該新近指 令的組合排對，然後再將第一時序產生信號TG 1或第二時 序產生信號T G 2授予給兩個開關（第2圖中未標示，稍後將 參照第4圖加以說明）中的對應開關。本實施例中，係將該 X -解碼器3 0 1配置成對應到各組合排對上，以致屬於相同 組合排對的各組合排會相互共享一個Y -解碼器。因此，在 本實施例中Y-解碼器3 04的數目是X-解碼器301數目的一 -15- 1228667 半。 該記憶體晶片3 Ο 0的DR AM設計圖係簡略地顯示於第3 ffl 中〇 如圖所示的D R A Μ裝置係包括：記憶體單元陣列1 〇 !到1 0 4 和1 到1 34 ;感測放大器21 !到214和221到2 24 ;共同I / 〇 導線3 1 i到3 14和3 2】到3 2 4 ;行相關電路區塊4 0 !到4 0 4 ; 及I / 〇電路5 0。其中，記憶體單元陣列1 〇!和1 3 !、感測 放大器2込和22!、共同I/O導線31!和32,、及行相關電 路區塊40 i在槪念上係包括I / 〇能力爲3 2位元亦即 X 3 2 的記憶體組件。各剩餘記憶體組件係依與前述包括記憶體 單元陣列lOi和1 、感測放大器21 !和22!、共同I / 〇導 線3 1 ,和32;、及行相關電路區塊4(^之記憶體組件相同的 方式重複製作成圖案。也就是說，如圖所示的DRAM裝置是 其總I / 0能力爲1 2 8位元亦即 X 1 2 8的四-行程型式。以 下爲求淸晰，只對有關包括記億體單元陣列1 0 i和1 3 ^、感 測放大器21 ,和、共同I /0導線31 j和321、及行相關 電路區塊40 i的記憶體組件作解釋。 在如圖所示的DRAM裝置中，該記憶體單元陣列1 〇 i係包 括一對記憶體平面1 1 1和1 12，而該記憶體單元陣列1 3!係 包括一對記憶體平面1 4 !和1 5 !。該對記憶體平 面1 1 ,和1 1 2係對應於由一對組合排（B a n k 0，B a n k 1 )構成的 組合排對A，而該對記憶體平面14!和15^係對應於由一對 組合排（Bank2,Bank3)構成的組合排對B。也就是說，該記 憶體單元陣列1 0!和記憶體單元陣列1 3 !分別在槪念上分割 -16- 1228667 成該對記憶體平面1 1 !和1 1 2及該對記憶 體平面1 4 !和1 5 !。除此之外，該感測放大器2 1 !和2 2 ,係 設置有記憶體單元陣列1 〇!和1 3 j，且該共同〗/ 〇導線3 1 , 和32!係耦合於該感測放大器21 i和22i上。因此在第3圖 之本實施例中，各對記憶體平面1丨ι和1丨2及1 4 !和1 5,會 共享對應的共同I / 〇導線3 1 !和3 2 i。 參照第4圖，顯示的是第3圖中各記憶體平面1 1 !和1 12 及1 4!和1 5 i以及行相關電路4 〇 1的詳細圖示。第4圖中， 只在每一個記憶體組合排（BankO，Bankl,Bank2，Bank3) 上’描繪了一個記憶體單元或儲存器單元（MC(n , MC, ,，MC21 ，MC31 )、一個字元線（wG1，W1 1，W21，W31 )及兩個位元線（B01 , Bu，B21，B31 ) ’雖然實際上係依矩陣形式配置有複數個記憶 體單元’且有複數個字元線及位元線連接於各記憶體單元 上。 各共同I / 0導線3 1 !係耦合於該行相關電路區塊40 i內的 預充電路41 !、讀取放大器42;和書寫放大器上。該預 充電路4 1 !、讀取放大器4 2 ,和書寫放大器4 3 ,的動作/休 止狀態分別係由圖中未標示之預充控制信號、讀取放大器 控制信號及書寫放大器控制信號加以控制的。這些信號例 如係根據讀取或書寫指令而發動的。同樣地，係依該預充 電路4 1 i、讀取放大器4 2 !和書寫放大器4 3 !相同的方式， 使各共同I / 0導線3 2 !耦合於該行相關電路區塊4 0 ,內的預 充電路412、讀取放大器4 2 2和書寫放大器4 3 2上。除此之 外，該讀取放大器4 2 !和4 2 2及書寫放大器4 3 ;和4 3 2分別 -17- 1228667 係經由第一和第二開關（SWl ,SW2)44，和4 4 2而連接於通用 I /〇導線4 5上。該第一開關4 4 }會打開以回應由該時序產 生器3 02產生的第一時序產生信號TG1，而該第二開關442 會打開以回應該第二時序產生信號TG2。 從圖中可以淸楚地看出，該對記憶體平面1 1 j到1 2,係共 享由該預充電路4 1 !、讀取放大器4 2 ,和書寫放大器4 3 i構 成的一組元件。同時，該對記憶體平面1 4 ^和1 5 1係共享由 該頭充電路412、讀取放大器4 22和書寫放大器4 3 2構成的 一組元件。由於該對記憶體平面1 1 1和1 2,係對應於由一對 組合排（B a n k 0，B a n k 1 )構成的組合排對A，故該組合排對A 會共享由該預充電路41 i、讀取放大器和重寫放大器43 , 構成的一組元件。同樣地，該對記憶體平面1 4 i和1 5 !係對 應於由一對組合排（B a n k 2，B a n k 3 )構成的組合排對B，故該 組合排對B會共享由該預充電路4 1 i、讀取放大器4 2 2和書 寫放大器4 3 j構成的一組元件。除此之外，該組合排對A 和組合排對B相互間會共享該通用I /0導線45及I /0緩衝 器46。在開關4叫和4 4 2的條件下，該組合排對A和組合 排對B中任意一個都會用到該通用I /〇導線45及I /〇緩衝 器4 6 〇 因此，其上定義有組合排對的DRAM裝置係藉由共享某些 元件而具有很小的晶片尺寸。 <作業〉 現在將參照第5到1 3圖將這種結構的作業解釋如下。 <書寫到讀取作業> - 1 8 - 1228667 第5圖顯示的是在相同組合排對進行書寫到讀取作業 之例子裡的指令順序，而第6圖顯示的是在不同組合排對 進行書寫到讀取作業之例子裡的指令順序。如第7和 8圖所不，各指令順序係由該繪圖晶片2 0 0遵循第一*和第 二指令間隙規格而授予的，並將之遞送到該記憶體晶片300 內的時序產生器302之內（參見第2圖）。爲了回應，該時 序產生器3 02會產生該第一時序產生信號TG1和TG2，如 第7和8圖所示。在這些圖中，符號「書寫B a nkO」代表 的是一個施行解碼及書寫作業的時間週期，例如藉由X及 Y解碼器施行解碼及書寫作業以回應該書寫指令，同樣地 其他符號代表的是用以進行解碼、讀取及書寫的程序。 在第7圖中，由於係將指令A和B授予組合排對A，只 有第一時序產生信號TG 1會上升以回應指令A和B。另一 方面在第8圖中，係分別將指令A和B授予組合排 對A的組合排和組合排對B的組合排。因此，第一時序 產生信號TG1會上升以回應指令A，而第二時序產生信號TG2 會上升以回應指令B。比較第7和8圖，第7圖中的指令 間隙是比第8圖中的指令間隙長了一個時脈。 第9和1 0圖顯不的分別是對應於如第5和6圖所示之 指令順序的內部作業。也就是說，第9圖顯示的是相同組 合排對例子裡的內部作業，而第1 0圖顯示的是不同組合排 對例子裡的內部作業。在第9和1 0圖中，係於該通用I /〇 導線4 5上以「X 4猝發傳輸」方式傳輸資料。不過，本發 明並不受限於X 4猝發傳輸方式，也可以採用諸如X 8及X 64 -19- 1228667 猝發傳輸方式之類的其他傳輸方式。 在第9圖中，指令「WRTOa」指的是用於記憶體平面11, 亦即BankO的書寫指令，而指令「Rd Ob」指的是用於記憶 體平面12!亦即Bankl的讀取指令。書寫作業以及跟隨著 該書寫作業的讀取作業使用的是共同I / 0導線3 1 j。在書寫 作業中，該共同I/O導線31會因爲書寫放大器431具有很 高的驅動能力而具有很大的振幅，以便將書寫資料穩固地 儲存於所選擇的記憶體單元內。在本實施例中，根據該書 寫作業的振幅會等於VDD與GND之間例如1 . 8伏特的電壓 差。反之，感測放大器SA具有很低的驅動能力，以致該共 同I / 0導線3 1 i具有例如3 00毫伏的很小振幅，以便快速 地從所選擇的記憶體單元讀出讀取資料。參見第9圖中具 有「共同I / 〇導線3 1 i」的列。因此在讀取作業之前，需要 在該書寫作業之後對該共同I / 0導線3 1 j進行預充。在本 貫施例中5其預充時間爲一個時脈。因此，該繪圖晶片2 0 0 會遵循第一指令間隙規格（參見表1 )，從授予書寫指令 WRTOa後在間 隙「tWRD+ lck」通過時授予讀取指令RDOb。 在第1 0圖中，指令「WRTO a」指的是用於記憶體平面1 1 , 亦即B a n k 0的書寫指令，而指令「RD 1 b」指的是用於記憶 體平面1 5 j亦即B a n k 3的讀取指令。書寫作業使用的是共 同I / 0導線3 1 j，而跟隨著該書寫作業的讀取作業使用的是 共同I / 0導線3 2 ,。因此，使用該共同I / 0導線3 2 :的讀取 作業，係在使用該共同I / 0導線3 1 ;施行書寫作業之後對 - 2 0 - 1228667 該共同I / 0導線3 1 i進行預充期間施行的。因此，該繪圖 晶片2 0 0會遵循第二指令間隙規格（參見表2 )，從授予書 寫指令WRTOa後在間隙「t WRD」通過時授予讀取指令RD1 b 。如是’在DRAM裝置內發生遵循該第二指令間隙規格事件 的例子裡實質上縮短了各指令間隙。 <讀取到讀取作業> 第1 1圖顯示的是依讀取到讀取指令順序施行的內部作業 。在第11圖中，指令「RDOa」、rRD〇b」、rRDla」和r RD 1 b」指的是用於記億體平面丨丨！、丨2 !、1 4 !和1 5 ,的讀取 指令。指令「RDOa」和「RDOb」的讀取作業使用的是共同 I /〇導線3 1】，而指令「RD01 a」和「RDlb」的讀取作業使 用的是共同I / 0導線3 2;。令相同組合排對例子裡的指令間 隙等於不同組合排對例子裡的指令間隙，使得不致在該通 用I / 〇導線4 5上發生資料碰撞，即使在相同組合排對例子 裡也不需要任何預充時間。其理由如下。前行讀取指令會 造成對應於在該共同I / 0導線3 1 !和共同I / 0導線3 2 i上所 讀取資料的振幅，且在該前行讀取作業之後，其振幅會保 持在該共同I / 0導線3 1 !和共同I / 0導線3 2 j上。不過，該 前行振幅是很小的，且能夠由以隨後讀取指令讀出之其他 資料的新振幅而塗改掉。因此，該隨後讀取指令不需要任 何預充時間，以致在相同組合排對例子裡或不同組合排對 例子裡其讀取到讀取（作業）的指令間隙都是相同的。除此 之外，所顯示實施例中的「潛伏期」是7個時脈，這在相 同組合排對例子裡或不同組合排對例子裡都是相同的。參 -21- 1228667 見表1和2。 <書寫到書寫作業> 第1 2圖顯示的是依書寫到書寫指令順序施行的內部作業 。在第 12圖中，指令「WRTOa」、「WRTOb」、「WRTla」 和「WRT 1 b」指的是用於記憶體平面1 1 :、1 2 j、1 4!、1 5 i的 讀取指令。指令「WRTOa」和「WRTOb」的書寫作業使用的 是共同I/O導線31，而指令「WRTla」和「WRTlb」的讀取 作業使用的是共同 I / 0導線3 2 i。 令相同組合排對例子裡的指令間隙等於不同組合排對例子 裡的指令間隙，並在考量該通用I /0導線45上之資料傳輸 而不考量在該前行指令之後的預充時間下，定出該書寫到 書寫作業的指令間隙。這是因爲，雖會在該共同I / 0導線 3 1 i和共同I / 0導線3 2 i上保持對應於該前行書寫指令的大 振幅，然而書寫放大器43,和4 3 2會產生新的大振幅以回應 該隨後指令，且能夠以新的大振幅克服該前行的大振幅。 參見表1和2。 <讀取到書寫作業> 第1 3圖的是依讀取到書寫指令順序施行的內部作業。在 第1 3圖中，指令「RD 1 b」指的是用於記憶體平面1 5 ,亦即 B a nk3的讀取指令，而指令「WRTOa」指的是用於記憶體平 面1 1 !亦即B a n k 0的書寫指令。跟隨著該書寫作業的讀取 作業使用的是共同I / 0導線3 2!，而該書寫作業使用的是共 同I / 〇導線3 1 i。 在表1和2中，相同組合排對例子裡的指令間隙與不同 -22 - 1228667 組合排對例子裡的指令間隙是不相同的。在此具體性實施 例中’因爲該書寫放大器具有很高的驅動能力，且該書寫 放大器能夠克服各共同I / 〇導線的小振幅，故能夠省略在 該讀取指令之後對各共同I / 〇導線進行預充的作業。如是 相同組合排對例子裡的指令間隙可能等於不同組合排對例 子裡的指令間隙。 <其他〉 第1 4圖顯示的是另一種由根據本發明另一具體性實施例 之組合排對建造成的DRAM裝置。 如圖所示之DRAM裝置係包括：記憶體單元陣列1 6 ,，1 62 ，17】，172，18】，182, 19,，192 ;感測放大器 23! , 2 3 2, 2 4, , 242 ,25^25^26^,26^ 共同 I/O 導線 33),332,34^342,35, ，3 5 2，3 6 !，3 6 2 ;行相關電路區塊 4 7 , , 4 7 2，4 8 】，4 8 2 ;及 I / 0 電路5 1。其中，記憶體單元陣列1 6,、1 7 i、1 8,和1 9,、感 測放大器 23i、24,、251 和 26i、共同 I/O 導線 331、34!、35, 和3 6 i、及行相關電路區塊4 7 i和4 8 ,在槪念上係包括I / 0 能力爲32 + 32位元、亦即X 64的記憶體組件。各剩餘記憶 體組件係依與前述記憶體組件相同的方式建造成的。也就 是說，如圖所示的DRAM裝置是其總I/O能力爲128位元亦 即X 1 2 8。以下爲求淸晰，只對有關包括記憶體單元陣列1 6! 、1 7 ]、1 8 ,和 1 9 ,、感測放大器 2 3 !、24 1、2 5 i 和 2 6 ,、共 同I / 0導線3 3 !、3 4 !、3 5 !和3 6 !、及行相關電路區塊4 7 ! 和4 ^的記憶體組件作解釋。 在如圖所示的DRAM裝置中’該記憶體單元陣列1 6 ,、1 7 , 1228667 、18,和19!分別係對應到各組合排（BankO，Bankl，Bank2 , Bank3)上。該記憶體單元陣列ι6|和lVj係包括一對組合排 BankO和Bankl，而記憶體單元陣列18,，和則包括另 一對組合排B a n k 2和B a n k 3。該感測放大器2 3 j、2 4 ;、2 5 , 和2 6 i係設置有記憶體單元陣列1 6 i、1 7 ,、1 8 j和1 9 ,，且 該共同I / 0導線3 3 i、3 4 j、3 5 !和3 6 i分別係耦合於該感測 放大器23;、2七、25;和上。該行相關電路區塊47i係 耦合於一對共同I / 〇導線3 3 1和3 4 j上，而該行相關電路區 塊48!係耦合於一對共同I/〇導線35,和36,上。 在該行相關電路區塊4 7 }內，係將圖中未標示的預充電 路、讀取放大器及書寫放大器配置並耦合於該對共同I /0 導線3 3 !和3 4 i上，以便爲該對記憶體單元陣列1 6 , 和1 7 !所共享當作該組合排對。同樣地在該行相關電路區 塊4 8 !內，係將圖中未標示的預充電路、讀取放大器及書 寫放大器配置並耦合於該對共同I / 0導線3 5 ,和3 6 ,上，以 便爲該對記憶體單元陣列1 8,和1 9 i所共享當作該組合排對 。如是根據本實施例的DRAM裝置也具有很小的尺寸。 雖已結合目前已知的較佳實施例詳細說明了本發明，吾 人應該能夠迅速地了解到本發明並不局限於所揭示的實施 例。而是，能夠在不偏離本發明所附申請專利範圍之精神 及架構下結合此中未及備戴之任何數目的變化、替代、取 代或等效配置作修正。據此，不應將本發明看作受限於前 述說明，但是僅受限於本發明所附申請專利範圍之架構。 [圖式簡單說明] -24- 1228667 各附圖係結合且構成本發明之一部分的、本發明的顯示 用實施例、且連同其說明係扮演著解釋本發明的角色。 第1圖係用以顯示一種根據本發明某一較佳實施例之系 統結構的簡略方塊圖。 第2圖係用以顯示如第1圖所示之繪圖晶片及記憶體晶 片的簡略方塊圖。 第3圖顯示的是一種根據本發明較佳實施例所建造之記 憶體晶片內配置的示意圖。 第4圖係用以顯示如第3圖所示之各記憶體平面的1 1 i 、12i、14!、15,以及行相關電路區塊401的解釋用放大圖 〇 第5圖顯示的是一種指令順序的實例，其中係將兩個指 令授予給屬於相同組合排對的各組合排。 弟6圖顯不的是一'種指令順序的實例，其中係分別將兩 個指令授予給屬於不同組合排對的各組合排。 第7圖顯示的是用來說明在施行用以接連相同組合排對 之書寫到讀取作業的例子裡產生TG,和TG2的時序圖。 第8圖顯示的是用來說明在施行用以接達不同組合排對 之書寫到讀取作業的例子裡產生TG,和TG2的時序圖。 第9圖顯示的是和相同組合排對有關之書寫到讀取作業 的時序圖。 第1 0圖顯示的是和不同組合排對有關之書寫到讀取作業 的時序圖。 第1 1圖顯示的是一種讀取到讀取作業的時序圖。 - 25- 1228667 第1 2圖顯示的是一種書寫到書寫作業的時序圖。 第1 3圖顯示的是和不同組合排對有關之讀取到書寫作業 的時序圖。 第1 4圖顯示的是一種根據本發明另一較佳實施例所建造 之記憶體晶片內配置的示意圖。 [主要部分之代表符號說明] 1〇1 - 1〇4， 13^ 13 4 ili- 112， 14】 ，1 5丨 ，16】 ，1 6 2 17ι， '172 J 18, ， 18, ，1 9 丨 1， 19 21ι- 214， 22}- 22 4 * 23丨， 23 241， ’ 242 ’ 25丨 5 25: 丨，26丨 1 26 3 1 1 - 3 14， 32丨- 32 y 4 33丨， 33 2 5 341， 1 342 ，35] ， 35： 丨，36: 丨， 36 40}- 404 41); ’ 412 42,: ，422 43】 ，432 44} ，442 45 46 47丨 ，472 ，48 1 48； 2 50， 51 100 200 記憶體單元陣列 記憶體平面 感測放大器 共同I / 0導線 行相關電路區塊 預充電路 讀取放大器 Φ 書寫放大器 開關 通用I / 〇導線 I /〇緩衝器 行相關電路區塊 I /〇電路 中央控制單位 繪圖晶片 -26- 1228667 201 繪 圖 機 202 指 令 產 生 器 203 閂 鎖 電 路 204 組 合 排 對 偵 測 器 205 時 序 產 生 器 300 記 憶 體 晶 片 301 X ; 解' 碼: 器 302 時 序 產 生 器 303 記 憶 體 單 元 陣 列 304 Y 1 解\ 碼·· 器 400 顯 示 裝 置 401 行 相 關 電 路 區 塊 500 記 憶 體 控 制 器 600 主 記 憶 體 SA感測放大器 -27-

Claims (1)

1228667 拾、申請專利範圍 1 · 一種包括複數個組合排之半導體記憶體裝置的使用方& ，其特徵在於包括下列步驟·‘ 定義出互不相同的第一和第二指令間隙規格，分別將 該第一指令間隙規格定義爲授予給相同組合排上之前行 指令與隨後指令間的關係，而將該第二指令間隙規格g 義爲授予給不同組合排上之前行指令與隨後指令間的關 係；以及 以該第一和第二指令間隙規格爲基礎操作該半導體記 億體裝置。 2 ·如申請專利範圍第1項之使用方法，其中該第一和第二 指令間隙規格的定義方式是’對由前行指令和隨後指令 構成的預定組合而言，某一依第二指令間隙規格定義出 的時間間隙會比另一依第一指令間隙規格定義出的時間 間隙更短，其中該前行指令伴隨有預充作業。 3 .如申請專利範圍第2項之使用方法，其中該預定組合指 的是由當作前行指令之書寫指令和當作隨後指令之讀取 指令構成的組合。 4 .如申請專利範圍第2項之使用方法，其中該預定組合指 的是由當作前行指令之讀取指令和當作隨後指令之書寫 指令構成的組合。 5 ·如申請專利範圍第2項之使用方法，其中更包括： 預先定義出成對的組合排當作各組合排對；並 藉由以「組合排對」取代「組合排」將前述第一和第 1228667 二指令間隙規格應用在各組合排對上。 6 · —種以如申請專利範圍第5項之使用方法爲基礎之半導 體記憶體裝置的設計方法，其特徵在於包括下列步驟： 配置以複數個記憶體單元陣列； 槪念地將每一個記憶體單元陣列分割成對應到某一組 合排對上的一對記憶體平面；以及 分別依與各記憶體單元陣列對應的方式建造各共同I /〇 導線，以致該對記憶體平面會共享個別的共同I / 0導線 〇 7 ·如申請專利範圍第6項之設計方法，其中更包括使每一 個共同I / 〇導線上耦合有一組讀取放大器、書寫放大器 及預充電路，以致該對記憶體平面會共享個別的一組讀 取放大器、書寫放大器及預充電路。 8 · —種以如申請專利範圍第5項之使用方法爲基礎之半導 體記憶體裝置的設計方法，其特徵在於包括下列步驟·· 配置以複數個對應於某一組合排的記憶體單元陣列； 分別依與各記憶體單元陣列對應的方式建造各共同I / 0 導線； 使一組讀取放大器、書寫放大器及預充電路與對應到 對應於組合排對之一的一對記憶體單元陣列之一對共同 I /〇導線耦合，以致該對記憶體單元陣列會共享個別的 一組讀取放大器、書寫放大器及預充電路。 9 · 一種半導體記憶體裝置，係包括複數個組合排以及複數 組行相關電路，其特徵在於：係定義出成對的組合排當 - 29- 1228667 作各組合排對，並使該組合排對之一共享個別的一組行 相關電路。 1 〇 .如申請專利範圍第9項之半導體記憶體裝置，其中該第 一和第二指令間隙規格係定義成互不相同，分別將該第 一指令間隙規格定義爲授予給相同組合排上之前行指令 與隨後指令間的關係，而將該第二指令間隙規格定義爲 授予給不同組合排上之前行指令與隨後指令間的關係， 以致每一個組合排都會以該第一和第二指令間隙規格爲 基礎進行操作。 1 1 ·如申請專利範圍第1 0項之半導體記憶體裝置，係包括 複數個記憶體單元陣列以及複數個共同I / 0導線，其中 每一個記憶體單元陣列係包括用以施行各組合排的一 對記憶體單元陣列，以致該組合排對會對應到各記憶體 單元陣列之一上； 各共同I / 〇導線係分別對應到各記億體單元陣列上； 以及 每一組行相關電路都會耦合於各共同I / 〇導線之一上 ，以便爲個別的組合排對所共享。 1 2 ·如申請專利範圍第1 0項之半導體記億體裝置，係包括 複數個記憶體單元陣列以及複數個共同I /〇導線，其中 每一個組合排都是在各記憶體單元陣列之一上施行的 -30- 1228667 各共同I / 〇導線係分別對應到各記憶體單元陣列上； 以及 每一組行相關電路都會耦合於對應到組合排對之一上 的一對共同I / 〇導線上，以便爲個別的組合排對所共享 〇 1 3 ·如申請專利範圍第9項之半導體記憶體裝置，其中每一 組行相關電路都包括讀取放大器、書寫放大器及預充電 路。 1 4 . 一種半導體記憶體裝置，其特徵在於係包括： 複數個組織成各行和列之具有儲存單元的記億體單元 陣列，每一個記憶體單元陣列都包括對應到包括一對組 合排之組合排對上的一對記憶體平面； 複數個感測放大器，係依與記億體單元陣列呈對應的 方式而配置的；以及 複數個共同I / 0導線，係耦合於各感測放大器上，以 致每一個記憶體單元陣列上該對記憶體平面會共享對應 的一個共同I / 0導線。 1 5 .如申請專利範圍第1 4項之半導體記憶體裝置，其中若 將授予給某一組合排之指令的前行指令授予給屬於該特 定組合排對的另一組合排，則屬於特定一個組合排對之 某一組合排會在第一指令間隙規格上操作’而若將授予 給某一組合排之指令的前行指令授予給不屬於該特定組 合排對的另一組合排，則屬於特定一個組合排對之某一 組合排會在第二指令間隙規格上操作。 - 31- 1228667 1 6 ·如申請專利範圍第丄5工貝之半導體記憶體裝置，其中該 弟一指令間隙規格係包含從書寫指令到讀取指令的第一 時間間隙，而該第一指令間隙規格係包含從書寫指令到 讚取指令且比該第一時間間隙更長的第二時間間隙。 1 7 ·如申請專利範圍第丨6項之半導體記億體裝置，其中該 弟一指令間隙規格進一步包含從讀取指令到書寫指令的 第三時間間隙，而該第一指令間隙規格進一步包含從讀 取指令到書寫指令且比該第三時間間隙更長的第四時間 間隙。 1 8 ·如申g靑專利範圍第丨7項之半導體記憶體裝置，其中更 包括： 複數個讚取放大器’係分別耦合於各共同I / 〇導線上 複數個書寫放大器’係分別耦合於各共同丨/ 〇導線上 ;及 複數個預充電路’係分別耦合於各共同丨/ 0導線上。 1 9 . 一種半導體gS憶體裝置，其特徵在於係包括： 複數個組織成各行和列之具有儲存單元的記憶體單元 陣列，成對的記憶體單元陣列係分別對應到各組合排對 ’而每一個組合排對都包括一對組合排； 複數個感測放大器，係依與記憶體單元陣列呈對應的 方式而配置的； 複數個共同I / 〇導線，係分別耦合於各感測放大器上 -32- 1228667 複數個讀取放大器，分別各耦合於一對共同I / 〇導線 上； 複數個書寫放大器，分別各耦合於一對共同I / 〇導線 上；及 複數個預充電路’分別各耦合於一對共同I / 〇導線上 ，以致對應到該組合排對上的該記憶體單元陣列會共享 對應的一組讀取放大器、書寫放大器及預充電路。 2 0 .如申請專利範圍第1 9項之半導體記憶體裝置，其中若 將授予給某一組合排之指令的前行指令授予給屬於該特 定組合排對的另一組合排，則屬於特定一個組合排對之 某一組合排會在第一指令間隙規格上操作，而若將授予 給某一組合排之指令的前行指令授予給不屬於該特定組 合排對的另一組合排，則屬於特定一個組合排對之某一 組合排會在第二指令間隙規格上操作。 2 1 ·如申請專利範圍第20項之半導體記憶體裝置，其中該 第二指令間隙規格係包含從書寫指令到讀取指令的第一 時間間隙，而該第一指令間隙規格係包含從書寫指令到 讀取指令且比該第一時間間隙更長的第二時間間隙。 2 2 .如申請專利範圍第21項之半導體記憶體裝置，其中該 第二指令間隙規格進一步包含從讀取指令到書寫指令的 第三時間間隙，而該第一指令間隙規格進一步包含從讀 取指令到書寫指令且比該第三時間間隙更長的第四時間 間隙。 2 3 . —種指令授予方法係將各指令從記憶體授予給包括複數 -33 - 1228667 個組合排之半導體§3憶體裝置上，其特徵在於，該指令 _ 授予方法係包括： 定義出互不相同的第一和第二指令間隙規格，分別將 該第一指令間隙規格定義爲授予給相同組合排上之前行 指令與隨後指令間的關係，而將該第二指令間隙規格定 義爲授予給不同組合排上之前行指令與隨後指令間的關 係；以及 遵循該桌一和桌一指令間隙規格將指令從記憶體控制 器送到該半導體記憶體裝置上。 Φ 2 4 ·如申請專利範圍第2 3項之指令授予方法，其中該第一 和桌一指令間隙規格的定義方式是，對由前行指令和隨 後指令構成的預定組合而言，其一依第二指令間隙規格 定義出的時間間隙會比另一依第一指令間隙規格定義出 的時間間隙更短，其中該前行指令伴隨有預充作業。 2 5 ·如申請專利範圍第2 4項之指令授予方法，其中該預定 組合指的是由當作前行指令之書寫指令和當作隨後指令 0 之讀取指令構成的組合。 2 6 .如申請專利範圍第2 4項之指令授予方法，其中該預定 組合指的是由當作前行指令之讀取指令和當作隨後指令 之書寫指令構成的組合。 2 7 ·如申請專利範圍第2 4項之指令授予方法，其中更包括 預先定義出成對的組台排當作各組合排對；並 藉由以「組合排對」取代「組合排」將前述第一和第 -34- 1228667 二指令間隙規格應用在各組合排對上。 2 8. —種半導體記憶體裝置，其特徵在於係包括： 第一族群，係由複數個記憶體單元構成的； 第二族群，係由複數個記憶體單元構成的； 一輸入/輸出緩衝器； 第一開關，係耦合在該緩衝器與該第一族群之間且用 以接收第一控制信號；以及 第二開關，係耦合在該緩衝器與該第二族群之間且用 以接收第二控制信號； · 該第一開關係以在使該第一族群依序受到接達時依序 被發動時落在各第一控制信號之間的第一間隙加以控制 的；且 該第二開關係以在使該第一和第二族群依序受到接達 時依序被發動時落在該第一和第二控制信號之間不同於 該第一間隙的第二間隙加以控制的。 29 ·如申請專利範圍第28項之半導體記憶體裝置，其中該 φ 第一間隙是比該第二間隙長了一個週期。 3 0 ·如申請專利範圍第2 9項之半導體記憶體裝置，其中該 週期係以預充作業爲基礎定出的。 31 ·如申請專利範圍第3 0項之半導體記億體裝置’其中該 第一族群的記憶體單元係包含至少經由第一共同排流線 耦合於該第一開關上的第一和第二記憶體單組合排’且 該第二族群的記憶體單元係包含至少經由第二共同排流 線耦合於該第二開關上的第三和第四記憶體單組合排。 -35- 1228667 3 2 .如申請專利範圍第31項之半導體記憶體裝置，其中該 順序接達作業係包含一書寫作業以及跟隨該書寫作業的 讀取作業。 3 3 .如申請專利範圍第3 2項之半導體記憶體裝置，其中當 依序接達該第一族群時，對該第一組合排執行讀取作業 ，並執行預充作業以便對該第一共同排流線進行預充， 然後再對該第二組合排執行書寫作業。 3 4 ·如申請專利範圍第3 0項之半導體記憶體裝置，其中當 依序接達該第二族群時，係首先接達該第一組合排，隨 後接達該弟一組合排，在接達該第一組合排之前而在接 達該第一組合排之後執行預充作業以便對該第一共同排 流線進行預充。 3 5 .如申請專利範圍第3 4項之半導體記憶體裝置，其中係 依序接達該第一和第二族群的記憶體單元，接達該第一 和第二組合排，然後執行預充作業以便對該第一共同排 流線進行預充，且在對該第一共同排流線進行預充的同 時達該第三組合排。 -36 -