JP2000195262A - Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 - Google Patents
Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 バースト長が短い場合に生じるデータの読み
出し／書き込みの空き時間をなくし、バンク間の異なる
ロウ・アドレスのデータに対するバースト・モードでの
シームレスなアクセスを可能にし、ＳＤＲＡＭのバンド
巾をクロックの最大周波数で決まるピーク時のデータ転
送レートに近づける。 【構成】 アクセスするバンクを指定するバンク指定手
段と、指定されたバンク内でアクセスするデータのアド
レスを指定するアドレス指定手段と、バンク指定手段が
指定するバンクを所定の順番で変化させるバンク変更手
段と、アドレス指定手段が指定するアドレスを所定のデ
ータ数にわたって変化させるアドレス変更手段と、バン
ク指定手段に指定されたバンクへのアクセスが終了する
と、そのバンクをプリチャージするプリチャージ手段と
を含み、アドレス指定手段が指定するアドレスをバース
ト長分にわたって変化させる。
出し／書き込みの空き時間をなくし、バンク間の異なる
ロウ・アドレスのデータに対するバースト・モードでの
シームレスなアクセスを可能にし、ＳＤＲＡＭのバンド
巾をクロックの最大周波数で決まるピーク時のデータ転
送レートに近づける。 【構成】 アクセスするバンクを指定するバンク指定手
段と、指定されたバンク内でアクセスするデータのアド
レスを指定するアドレス指定手段と、バンク指定手段が
指定するバンクを所定の順番で変化させるバンク変更手
段と、アドレス指定手段が指定するアドレスを所定のデ
ータ数にわたって変化させるアドレス変更手段と、バン
ク指定手段に指定されたバンクへのアクセスが終了する
と、そのバンクをプリチャージするプリチャージ手段と
を含み、アドレス指定手段が指定するアドレスをバース
ト長分にわたって変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）及びＳＤＲＡＭのデータ・アクセス
方法に関する。
ＡＭ（ＳＤＲＡＭ）及びＳＤＲＡＭのデータ・アクセス
方法に関する。
【０００２】
【従来の技術】近年では、ＤＲＡＭ（Dynamic Random a
ccess memory）のバンド巾の進歩がＭＰＵ（Microproce
ssing Unit）のスピードの進歩に遅れをとり、システム
性能向上に対する大きな障害になってきている。ＤＲＡ
Ｍでは、通常マトリックス状に配置されたメモリ・セル
の中から、ロウ・アドレスとカラム・アドレスを指定し
て、データの読み書きを行う。アクセスしたいメモリ・
セルのロウ・アドレスを指定すると、指定されたロウ・
アドレスの全データが、カラム・アドレスに関係なくセ
ンス・アンプで増幅される。続いて、カラム・アドレス
を指定すると、センス・アンプで増幅されたデータの中
から、指定されたカラム・アドレスに対応するデータが
出力される。データの読み出しタイミングの概要は、ほ
ぼ図７（ａ）のように表すことができる。
ccess memory）のバンド巾の進歩がＭＰＵ（Microproce
ssing Unit）のスピードの進歩に遅れをとり、システム
性能向上に対する大きな障害になってきている。ＤＲＡ
Ｍでは、通常マトリックス状に配置されたメモリ・セル
の中から、ロウ・アドレスとカラム・アドレスを指定し
て、データの読み書きを行う。アクセスしたいメモリ・
セルのロウ・アドレスを指定すると、指定されたロウ・
アドレスの全データが、カラム・アドレスに関係なくセ
ンス・アンプで増幅される。続いて、カラム・アドレス
を指定すると、センス・アンプで増幅されたデータの中
から、指定されたカラム・アドレスに対応するデータが
出力される。データの読み出しタイミングの概要は、ほ
ぼ図７（ａ）のように表すことができる。
【０００３】また、ロウ・アドレスを指定すると、その
ロウ・アドレスの全データをセンス・アンプで増幅する
ため、続けて同じロウ・アドレスのデータを読み出す場
合は、既に目的のデータがセンス・アンプに読み出され
ている。よって、続けて同じロウ・アドレスのデータを
読み出す場合は、カラム・アドレスを指定するだけでよ
い。このときのデータの読み出しタイミングの概要は、
ほぼ図７（ｂ）のように表すことができる。この同一ロ
ウ・アドレスのデータを連続してアクセスするページ・
モードでは、ロウ・アドレスを指定しなおす必要がない
ため、図７（ａ）に示した通常の方法よりも高速にデー
タを読み出すことができる。
ロウ・アドレスの全データをセンス・アンプで増幅する
ため、続けて同じロウ・アドレスのデータを読み出す場
合は、既に目的のデータがセンス・アンプに読み出され
ている。よって、続けて同じロウ・アドレスのデータを
読み出す場合は、カラム・アドレスを指定するだけでよ
い。このときのデータの読み出しタイミングの概要は、
ほぼ図７（ｂ）のように表すことができる。この同一ロ
ウ・アドレスのデータを連続してアクセスするページ・
モードでは、ロウ・アドレスを指定しなおす必要がない
ため、図７（ａ）に示した通常の方法よりも高速にデー
タを読み出すことができる。
【０００４】また、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）も広く実用化されている。このＤＲＡＭは、先頭デ
ータのロウ・アドレス及びカラム・アドレスを指定する
と、それ以後のアドレスはメモリ・チップ内で自動生成
され、クロックに同期してデータが連続出力される。こ
のときのデータの読み出しタイミングの概要は、ほぼ図
８のように表すことができる。連続出力されるデータ数
（バースト長）は、２，４，８等の任意の数に選択する
ことができる。このクロックに同期してデータをアクセ
スするバースト・モードでは、クロック毎にデータにア
クセスするので、図７（ｂ）に示したページ・モードよ
りも更に高速にデータを読み出すことができる。
Ｍ）も広く実用化されている。このＤＲＡＭは、先頭デ
ータのロウ・アドレス及びカラム・アドレスを指定する
と、それ以後のアドレスはメモリ・チップ内で自動生成
され、クロックに同期してデータが連続出力される。こ
のときのデータの読み出しタイミングの概要は、ほぼ図
８のように表すことができる。連続出力されるデータ数
（バースト長）は、２，４，８等の任意の数に選択する
ことができる。このクロックに同期してデータをアクセ
スするバースト・モードでは、クロック毎にデータにア
クセスするので、図７（ｂ）に示したページ・モードよ
りも更に高速にデータを読み出すことができる。
【０００５】しかし、このバースト・モードは、クロッ
クに同期してデータを出力する以外は基本的に従来のぺ
ージ・モードと同じで、一つのロウ・アクセスによって
活性化された多教のセンス・アンプに対して、カラム・
アドレスを指定することにより高速アクセスを実現して
いる。従って、同一ロウ・アドレスに対するアクセスで
は読み出し速度は大きく向上するが、異なるロウ・アド
レスに対してはセンス・アンプに新たにデータを読み出
さなければならず、速度向上は少ない。
クに同期してデータを出力する以外は基本的に従来のぺ
ージ・モードと同じで、一つのロウ・アクセスによって
活性化された多教のセンス・アンプに対して、カラム・
アドレスを指定することにより高速アクセスを実現して
いる。従って、同一ロウ・アドレスに対するアクセスで
は読み出し速度は大きく向上するが、異なるロウ・アド
レスに対してはセンス・アンプに新たにデータを読み出
さなければならず、速度向上は少ない。
【０００６】このような異なるロウ・アドレスへのアク
セス速度を向上させるために、ＳＤＲＡＭは複数のメモ
リ・バンクから構成されている。このメモリ・バンク
は、各々がほぼ独立したＤＲＡＭのように機能すること
ができ、あるバンクにアクセスしている間に他のバンク
を活性化あるいはプリチャージする等して、アクセス・
スピードの低下を抑えようとしている。
セス速度を向上させるために、ＳＤＲＡＭは複数のメモ
リ・バンクから構成されている。このメモリ・バンク
は、各々がほぼ独立したＤＲＡＭのように機能すること
ができ、あるバンクにアクセスしている間に他のバンク
を活性化あるいはプリチャージする等して、アクセス・
スピードの低下を抑えようとしている。
【０００７】しかし、この方法では、バースト長が長く
ないとバンク−バンク間のアクセスに空き時間が生じて
しまい、同一ロウのカラムに対してアクセスする場合の
ようにシームレスにならない。例えば、１６Ｍビット，
１００ＭＨｚ，ＣＡＳ(Column address strobe) Ｌａ
ｔｅｎｃｙが３で２バンク（バンク０，バンク１）のＳ
ＤＲＡＭでは、図９に示すように、バースト長が４の場
合は、異なるバンクへのアクセスの際に３クロックの空
き時間が生じてしまい、実質データ転送レートはクロッ
ク周波数の７３％（８／１１）に低下してしまう。もち
ろん、バンク数を増やして多数のバンクを使用すれば、
基本的にはシームレスなアクセスが実現できる。
ないとバンク−バンク間のアクセスに空き時間が生じて
しまい、同一ロウのカラムに対してアクセスする場合の
ようにシームレスにならない。例えば、１６Ｍビット，
１００ＭＨｚ，ＣＡＳ(Column address strobe) Ｌａ
ｔｅｎｃｙが３で２バンク（バンク０，バンク１）のＳ
ＤＲＡＭでは、図９に示すように、バースト長が４の場
合は、異なるバンクへのアクセスの際に３クロックの空
き時間が生じてしまい、実質データ転送レートはクロッ
ク周波数の７３％（８／１１）に低下してしまう。もち
ろん、バンク数を増やして多数のバンクを使用すれば、
基本的にはシームレスなアクセスが実現できる。
【０００８】しかし、バンク数が増えると、ロウ及びカ
ラムのアクセス・コマンドやロウのプリチャージ・コマ
ンドが多数必要になる。例えば、図９に示した４ビット
・バーストのバンク数を４バンク（バンク０〜バンク
３）にすれば、データ・バス上の空きは少なくなる。し
かし、バンク０，バンク１に続くバンク２のアクセス時
に、ロウ・アドレスを指定するコマンドがバンク０のプ
リチャージ・コマンドとタイミングが重なってしまい、
バンク３へのアクセスは１クロック待たされることにな
る。また、バンク２のカラム・アドレスを指定するコマ
ンドとバンク１のプリチャージ・コマンドとの関係か
ら、図１０に示すように、結局２クロックの空きが生じ
てシームレスなアクセスができない。このように、多数
バンクかつ短バースト長の場合は、これら全てのコマン
ドを順次入れられるクロック・スロットがなくなってし
まい、結局そのようなシームレスなアクセスは実現でき
ない。
ラムのアクセス・コマンドやロウのプリチャージ・コマ
ンドが多数必要になる。例えば、図９に示した４ビット
・バーストのバンク数を４バンク（バンク０〜バンク
３）にすれば、データ・バス上の空きは少なくなる。し
かし、バンク０，バンク１に続くバンク２のアクセス時
に、ロウ・アドレスを指定するコマンドがバンク０のプ
リチャージ・コマンドとタイミングが重なってしまい、
バンク３へのアクセスは１クロック待たされることにな
る。また、バンク２のカラム・アドレスを指定するコマ
ンドとバンク１のプリチャージ・コマンドとの関係か
ら、図１０に示すように、結局２クロックの空きが生じ
てシームレスなアクセスができない。このように、多数
バンクかつ短バースト長の場合は、これら全てのコマン
ドを順次入れられるクロック・スロットがなくなってし
まい、結局そのようなシームレスなアクセスは実現でき
ない。
【０００９】
【発明が解決しようとする課題】本発明は、バースト長
が短い場合に生じるデータの読み出し／書き込みの空き
時間をなくし、バンク間の異なるロウ・アドレスのデー
タに対するバースト・モードでのシームレスなアクセス
を可能にし、ＳＤＲＡＭのバンド巾をクロックの最大周
波数で決まるピーク時のデータ転送レートに近づけるこ
とを目的とする。
が短い場合に生じるデータの読み出し／書き込みの空き
時間をなくし、バンク間の異なるロウ・アドレスのデー
タに対するバースト・モードでのシームレスなアクセス
を可能にし、ＳＤＲＡＭのバンド巾をクロックの最大周
波数で決まるピーク時のデータ転送レートに近づけるこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明のＳＤＲＡＭの要
旨とするところは、アクセスするバンクを指定するバン
ク指定手段と、前記アクセスするバンク内のアクセスす
るデータのアドレスを指定するアドレス指定手段と、バ
ンク指定手段が指定するバンクを所定の順番で変化させ
るバンク変更手段と、アドレス指定手段が指定するアド
レスを所定のデータ数にわたって変化させるアドレス変
更手段とを含むことにある。
旨とするところは、アクセスするバンクを指定するバン
ク指定手段と、前記アクセスするバンク内のアクセスす
るデータのアドレスを指定するアドレス指定手段と、バ
ンク指定手段が指定するバンクを所定の順番で変化させ
るバンク変更手段と、アドレス指定手段が指定するアド
レスを所定のデータ数にわたって変化させるアドレス変
更手段とを含むことにある。
【００１１】本発明のＳＤＲＡＭのデータ・アクセス方
法の要旨とするところは、アクセスするバンクを指定す
るステップと、前記アクセスするバンク内のアクセスす
るデータのアドレスを指定するステップと、所定の順番
で前記指定されたバンクにアクセスするステップと、前
記指定されたバンク内の前記指定されたアドレスのデー
タを所定データ数に渡ってアクセスするステップとを含
むことにある。
法の要旨とするところは、アクセスするバンクを指定す
るステップと、前記アクセスするバンク内のアクセスす
るデータのアドレスを指定するステップと、所定の順番
で前記指定されたバンクにアクセスするステップと、前
記指定されたバンク内の前記指定されたアドレスのデー
タを所定データ数に渡ってアクセスするステップとを含
むことにある。
【００１２】本発明のＳＤＲＡＭでは、同一バンク内の
アドレスをバースト長分に渡って増加させる。先頭バン
クのアドレスがバースト長分増加した後には、次のバン
クに移り、さらにそのバンク内のアドレスをバースト長
分に渡って増加させる。最後のバンクへのアクセスが終
了すれば、初めのバンクに戻り、そのバンク内アドレス
は前回アクセスしたアドレスの続きからアクセスする。
また、バンクへのアクセスが終了すると、自動的にその
バンクをプリチャージする。
アドレスをバースト長分に渡って増加させる。先頭バン
クのアドレスがバースト長分増加した後には、次のバン
クに移り、さらにそのバンク内のアドレスをバースト長
分に渡って増加させる。最後のバンクへのアクセスが終
了すれば、初めのバンクに戻り、そのバンク内アドレス
は前回アクセスしたアドレスの続きからアクセスする。
また、バンクへのアクセスが終了すると、自動的にその
バンクをプリチャージする。
【００１３】
【発明の実施の形態】次に、本発明に係るＳＤＲＡＭ及
びＳＤＲＡＭのデータ・アクセス方法の実施の形態につ
いて、図面に基づいて詳しく説明する。一般に、ロウが
異なるアドレスにアクセスする場合に単一バンクでシー
ムレスにするには、バースト長を長くして、全バースト
又はその一部分をプリフェッチする。例えば、１６ビッ
トのバースト長であれば、単一バンクでシームレスにな
るには、２バンクのチップでは８ビットのバースト長で
よく、さらに４バンクにすれば４ビットのバースト長で
すむ。従って、単一バンクでのバースト長をＬＳＢ，バ
ンク数がＮＢの場合のバースト長をＬＢとすれば、 ＬＳＢ ＝ ＬＢ × ＮＢ となる。
びＳＤＲＡＭのデータ・アクセス方法の実施の形態につ
いて、図面に基づいて詳しく説明する。一般に、ロウが
異なるアドレスにアクセスする場合に単一バンクでシー
ムレスにするには、バースト長を長くして、全バースト
又はその一部分をプリフェッチする。例えば、１６ビッ
トのバースト長であれば、単一バンクでシームレスにな
るには、２バンクのチップでは８ビットのバースト長で
よく、さらに４バンクにすれば４ビットのバースト長で
すむ。従って、単一バンクでのバースト長をＬＳＢ，バ
ンク数がＮＢの場合のバースト長をＬＢとすれば、 ＬＳＢ ＝ ＬＢ × ＮＢ となる。
【００１４】本発明では、上式で求まる現実的なバース
ト長、およびバンク数を最適化した構成にする。実現方
法の一例として、キャッシュの１ラインが２５６ビット
の場合、メモリ・バスを３２ビットとして、これを１バ
ンクに収納することを考えると、バースト長は８ビット
になる。また、上述したように、１６ビットのバースト
長の場合は、４バンクで４ビットのバースト長、２バン
クで８ビットのバースト長になる。従って、バースト長
を８ビット，バンク数を４としておけば、様々な動作モ
ードでシームレスなアクセスが可能になる。本実施形態
では、バースト長が８で、バンク０，バンク１，バンク
２及びバンク３の４つのバンクを有するＳＤＲＡＭにア
クセスする場合を例にして説明を行う。
ト長、およびバンク数を最適化した構成にする。実現方
法の一例として、キャッシュの１ラインが２５６ビット
の場合、メモリ・バスを３２ビットとして、これを１バ
ンクに収納することを考えると、バースト長は８ビット
になる。また、上述したように、１６ビットのバースト
長の場合は、４バンクで４ビットのバースト長、２バン
クで８ビットのバースト長になる。従って、バースト長
を８ビット，バンク数を４としておけば、様々な動作モ
ードでシームレスなアクセスが可能になる。本実施形態
では、バースト長が８で、バンク０，バンク１，バンク
２及びバンク３の４つのバンクを有するＳＤＲＡＭにア
クセスする場合を例にして説明を行う。
【００１５】図１は本発明に係るＳＤＲＡＭであり、各
バンクは、アドレス・レジスタ４２と、デコーダ２６を
通してバンク・レジスタ３２に接続されている。バンク
・レジスタ３２に指定されたバンクの、アドレス・レジ
スタ４２に指定されたアドレスのデータが出力される。
アドレス・レジスタ４２には、各バンクごとのアクセス
するデータのアドレスが格納される。アドレス・レジス
タ４２には増加カウンタ４４が接続される。増加カウン
タ４４は、アドレス・レジスタ４２が示すデータへのア
クセスが実行されると、アドレス・レジスタ４２の情報
を、アクセスしたデータの次のアドレスに書き換える。
本実施形態ではバースト長が８なので、最初のアクセス
を含めて８つの連続したアドレスのデータにアクセスす
る。
バンクは、アドレス・レジスタ４２と、デコーダ２６を
通してバンク・レジスタ３２に接続されている。バンク
・レジスタ３２に指定されたバンクの、アドレス・レジ
スタ４２に指定されたアドレスのデータが出力される。
アドレス・レジスタ４２には、各バンクごとのアクセス
するデータのアドレスが格納される。アドレス・レジス
タ４２には増加カウンタ４４が接続される。増加カウン
タ４４は、アドレス・レジスタ４２が示すデータへのア
クセスが実行されると、アドレス・レジスタ４２の情報
を、アクセスしたデータの次のアドレスに書き換える。
本実施形態ではバースト長が８なので、最初のアクセス
を含めて８つの連続したアドレスのデータにアクセスす
る。
【００１６】バンク・レジスタ３２には、アクセスする
バンクの情報が格納される。本実施形態では、バンク
０，バンク１，バンク２，バンク３のいずれかを示す情
報が格納される。バンク・レジスタ３２には増加カウン
タ３４が接続される。増加カウンタ３４は、バンク・レ
ジスタ３２が示したバンクへのアクセスが実行される
と、バンク・レジスタ３２の情報を、次にアクセスする
バンクの情報に書き換える。本実施形態では、バンク
０，バンク１，バンク２，バンク３の順番でアクセスを
行う。ただし、最後のバンク３の後は、先頭のバンク０
に戻る。バンクの情報は、例えば、バンクｎ（ｎは０，
１，２又は３）を表すバンク番号ｎをバンク・レジスタ
３２に記憶させ、増加カウンタ３４で、ｎを１づつ増加
させていく。ただし、ｎが４になった場合は、０にリセ
ットする。バンク番号ｎがデコーダ２６に入力され、バ
ンクｎが指定される。
バンクの情報が格納される。本実施形態では、バンク
０，バンク１，バンク２，バンク３のいずれかを示す情
報が格納される。バンク・レジスタ３２には増加カウン
タ３４が接続される。増加カウンタ３４は、バンク・レ
ジスタ３２が示したバンクへのアクセスが実行される
と、バンク・レジスタ３２の情報を、次にアクセスする
バンクの情報に書き換える。本実施形態では、バンク
０，バンク１，バンク２，バンク３の順番でアクセスを
行う。ただし、最後のバンク３の後は、先頭のバンク０
に戻る。バンクの情報は、例えば、バンクｎ（ｎは０，
１，２又は３）を表すバンク番号ｎをバンク・レジスタ
３２に記憶させ、増加カウンタ３４で、ｎを１づつ増加
させていく。ただし、ｎが４になった場合は、０にリセ
ットする。バンク番号ｎがデコーダ２６に入力され、バ
ンクｎが指定される。
【００１７】バンク・レジスタ３２，増加カウンタ３４
はマルチプレクサ（ＭＵＸ）３６に接続され、アドレス
・レジスタ４２，増加カウンタ４４はマルチプレクサ
（ＭＵＸ）４６に接続される。ＭＵＸ３６，４６にはコ
マンド・ラッチ回路２４が接続される。これらバンク，
アドレス・レジスタ４２，バンク・レジスタ３２，増加
カウンタ３４，４４，ＭＵＸ３６，４６及びラッチ回路
２４は、コントローラ２２に接続される。ＳＤＲＡＭで
は、モード・レジスタでバースト長を２，４，８のよう
に設定でき、アクセス時に先頭アドレスと同時にバンク
・アドレスも指定し、バンクのアクセス／プリチャージ
にはそれぞれ、コマンドが必要である。コントローラ２
２には、バンクへのアクセス処理が終了した後、自動的
にそのバンクをプリチャージし、次のバンクにアクセス
を移動させるアドレス／バンク・インクレメント回路が
含まれる。そのため、バンクのプリチャージ・コマンド
は不要である。
はマルチプレクサ（ＭＵＸ）３６に接続され、アドレス
・レジスタ４２，増加カウンタ４４はマルチプレクサ
（ＭＵＸ）４６に接続される。ＭＵＸ３６，４６にはコ
マンド・ラッチ回路２４が接続される。これらバンク，
アドレス・レジスタ４２，バンク・レジスタ３２，増加
カウンタ３４，４４，ＭＵＸ３６，４６及びラッチ回路
２４は、コントローラ２２に接続される。ＳＤＲＡＭで
は、モード・レジスタでバースト長を２，４，８のよう
に設定でき、アクセス時に先頭アドレスと同時にバンク
・アドレスも指定し、バンクのアクセス／プリチャージ
にはそれぞれ、コマンドが必要である。コントローラ２
２には、バンクへのアクセス処理が終了した後、自動的
にそのバンクをプリチャージし、次のバンクにアクセス
を移動させるアドレス／バンク・インクレメント回路が
含まれる。そのため、バンクのプリチャージ・コマンド
は不要である。
【００１８】次に、このようなＳＤＲＡＭにアクセスす
る場合について、その作用を説明する。バンク・レジス
タ３２に保持されたバンク番号が０であったとすると、
バンク内のアドレス・レジスタ４２に保持されたアドレ
スのデータにアクセスする。アクセス後は、増加カウン
タ４４で次のアドレスが指定される。本実施形態では７
回アドレスを指定し、図２に示すように、最初のデータ
も含めて８つの連続したアドレスのデータ５２にアクセ
スする。
る場合について、その作用を説明する。バンク・レジス
タ３２に保持されたバンク番号が０であったとすると、
バンク内のアドレス・レジスタ４２に保持されたアドレ
スのデータにアクセスする。アクセス後は、増加カウン
タ４４で次のアドレスが指定される。本実施形態では７
回アドレスを指定し、図２に示すように、最初のデータ
も含めて８つの連続したアドレスのデータ５２にアクセ
スする。
【００１９】このバンク０のバースト長分のデータ５２
のアクセスが終了すると、バンク０は内部回路により外
部からのコマンドなしにプリチャージされると同時に、
増加カウンタ３４でバンク番号１が指定される。バンク
０と同様に、バンク１のアドレス・レジスタ４２で指定
されたバースト長分のデータ５４にアクセスする。以下
同様に、バンク２のバースト長分のデータ５６がアクセ
スされ、バンク３のバースト長分のデータ５８がアクセ
スされる。また、各バンクのアクセス終了時には自動的
にバンクのプリチャージが行われる。
のアクセスが終了すると、バンク０は内部回路により外
部からのコマンドなしにプリチャージされると同時に、
増加カウンタ３４でバンク番号１が指定される。バンク
０と同様に、バンク１のアドレス・レジスタ４２で指定
されたバースト長分のデータ５４にアクセスする。以下
同様に、バンク２のバースト長分のデータ５６がアクセ
スされ、バンク３のバースト長分のデータ５８がアクセ
スされる。また、各バンクのアクセス終了時には自動的
にバンクのプリチャージが行われる。
【００２０】バンク３へのアクセスが終了すると、バン
ク・レジスタ３２にはバンク番号０が再度指定される。
また、アドレス・レジスタ４２には、前回アクセスした
バースト長分のデータ５２の次のアドレスが指定され
る。よって、バンク０の前回アクセスしたデータ５２の
アドレスに続くバースト長分のデータ６２にアクセスす
る。以下同様に、バンク１の前回アクセスしたデータ５
４のアドレスに続くバースト長分のデータ６４にアクセ
スする。
ク・レジスタ３２にはバンク番号０が再度指定される。
また、アドレス・レジスタ４２には、前回アクセスした
バースト長分のデータ５２の次のアドレスが指定され
る。よって、バンク０の前回アクセスしたデータ５２の
アドレスに続くバースト長分のデータ６２にアクセスす
る。以下同様に、バンク１の前回アクセスしたデータ５
４のアドレスに続くバースト長分のデータ６４にアクセ
スする。
【００２１】図３（ａ）は、８ビット・バーストのうち
４ビット分だけを用いて、４バンクを使用したアクセス
動作を表すタイミング図である。Ｒ０，Ｒ１，Ｒ２，Ｒ
３は、バンク０，バンク１，バンク２，バンク３へのア
クセスを示している。１バンク当たり４ビットのバース
ト長でアクセスしながらバンクを巡回していくことによ
り、図３（ｂ）に示すようにシームレスな連続アクセス
を実現できる。このように、４ビットのような短いバー
スト長で異なるロウ・アドレスにアクセスした場合で
も、シームレスな動作が実現できる。
４ビット分だけを用いて、４バンクを使用したアクセス
動作を表すタイミング図である。Ｒ０，Ｒ１，Ｒ２，Ｒ
３は、バンク０，バンク１，バンク２，バンク３へのア
クセスを示している。１バンク当たり４ビットのバース
ト長でアクセスしながらバンクを巡回していくことによ
り、図３（ｂ）に示すようにシームレスな連続アクセス
を実現できる。このように、４ビットのような短いバー
スト長で異なるロウ・アドレスにアクセスした場合で
も、シームレスな動作が実現できる。
【００２２】図４（ａ）は８ビット・バーストを２つの
バンク（Ｒ０，Ｒ１）を用いてアクセスしているもの
で、８ビットのバースト長であれば２バンクでもシーム
レスなアクセスが実現できる。図４（ｂ）は１６ビット
・バーストを一つのアクセス・コマンドで得ている場合
で、Ｒ０で与えられるコマンドはＲ０，Ｒ１のそれぞれ
の８ビット・バーストの合計１６ビット・バーストでア
クセスできるようにバンク・インクレメントの機能が使
われている。Ｒ０のコマンドで、Ｒ０，Ｒ１のバンクご
とに別の先頭アドレスを指定する。また図３ではＲ０，
Ｒ１，Ｒ２，Ｒ３で別々のコマンドが用いられている
が、図４（ｂ）ではＲ０のコマンドだけで、Ｒ１，Ｒ
２，Ｒ３へ順次アクセスし、各バンクの活性化はアクセ
ス後のプリチャージにより行うことができる。
バンク（Ｒ０，Ｒ１）を用いてアクセスしているもの
で、８ビットのバースト長であれば２バンクでもシーム
レスなアクセスが実現できる。図４（ｂ）は１６ビット
・バーストを一つのアクセス・コマンドで得ている場合
で、Ｒ０で与えられるコマンドはＲ０，Ｒ１のそれぞれ
の８ビット・バーストの合計１６ビット・バーストでア
クセスできるようにバンク・インクレメントの機能が使
われている。Ｒ０のコマンドで、Ｒ０，Ｒ１のバンクご
とに別の先頭アドレスを指定する。また図３ではＲ０，
Ｒ１，Ｒ２，Ｒ３で別々のコマンドが用いられている
が、図４（ｂ）ではＲ０のコマンドだけで、Ｒ１，Ｒ
２，Ｒ３へ順次アクセスし、各バンクの活性化はアクセ
ス後のプリチャージにより行うことができる。
【００２３】図５（ａ）（ｂ）及び図６（ａ）（ｂ）
は、図３（ａ）（ｂ）及び図４（ａ）（ｂ）と同様の動
作を書き込み時において表したものである。この様に、
読出しと書き込みのクロック・スロットを交互に決めて
おき、読み出しと書き込みパートを別々に、バースト長
を上述のそれぞれ２倍にすれば、読み出しと書き込みの
シームレスな同時進行のアクセスが、異なるロウ・アド
レスでも可能となる。また、別の方法として、最大バー
スト長をモード・レジスタで設定することにより、設定
したバースト長のデータを読み書きすることができる。
は、図３（ａ）（ｂ）及び図４（ａ）（ｂ）と同様の動
作を書き込み時において表したものである。この様に、
読出しと書き込みのクロック・スロットを交互に決めて
おき、読み出しと書き込みパートを別々に、バースト長
を上述のそれぞれ２倍にすれば、読み出しと書き込みの
シームレスな同時進行のアクセスが、異なるロウ・アド
レスでも可能となる。また、別の方法として、最大バー
スト長をモード・レジスタで設定することにより、設定
したバースト長のデータを読み書きすることができる。
【００２４】このように、複数のバンクを有するメモリ
・チップにおいて、１バンク当たりの連続して読み書き
するバースト・ビット数とバンク数を最適化し、複数バ
ンクに渡って常にシームレスなバースト・モードによる
読み出し／書き込みを実現することができる。また、１
バンク当たりのバースト長を固定し、一つのアクセス・
コマンドに、複数バンクを決められた順にアクセス／プ
リチャージする機能をもたせることにより、ページ・モ
ードのカラムへのアクセスと同じスピードで異なるロウ
間に対してもバースト・モード転送を実現することがで
きる。
・チップにおいて、１バンク当たりの連続して読み書き
するバースト・ビット数とバンク数を最適化し、複数バ
ンクに渡って常にシームレスなバースト・モードによる
読み出し／書き込みを実現することができる。また、１
バンク当たりのバースト長を固定し、一つのアクセス・
コマンドに、複数バンクを決められた順にアクセス／プ
リチャージする機能をもたせることにより、ページ・モ
ードのカラムへのアクセスと同じスピードで異なるロウ
間に対してもバースト・モード転送を実現することがで
きる。
【００２５】以上、本発明に係るＳＤＲＡＭ及びＳＤＲ
ＡＭのデータ・アクセス方法の実施例について、図面に
基づいて種々説明したが、本発明は図示したＳＤＲＡＭ
及びＳＤＲＡＭのデータ・アクセス方法に限定されるも
のではない。また、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
ＡＭのデータ・アクセス方法の実施例について、図面に
基づいて種々説明したが、本発明は図示したＳＤＲＡＭ
及びＳＤＲＡＭのデータ・アクセス方法に限定されるも
のではない。また、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
【００２６】
【発明の効果】本発明のＳＤＲＡＭによれば、所定の順
番でアクセスするバンクを変えながら、各バンクでバー
スト長分の連続するアドレスのデータにアクセスするこ
とができる。また、バンクへのアクセスが終了すると、
そのバンクを自動的にプリチャージすることができる。
このような所定の順番でバンクにアクセスし、各バンク
でバースト長分の連続するアドレスのデータにアクセス
し、アクセス後にバンクを自動的にプリチャージするデ
ータ・アクセス方法により、バンク間の異なるロウ・ア
ドレスでもシームレスなアクセスを実現できる。
番でアクセスするバンクを変えながら、各バンクでバー
スト長分の連続するアドレスのデータにアクセスするこ
とができる。また、バンクへのアクセスが終了すると、
そのバンクを自動的にプリチャージすることができる。
このような所定の順番でバンクにアクセスし、各バンク
でバースト長分の連続するアドレスのデータにアクセス
し、アクセス後にバンクを自動的にプリチャージするデ
ータ・アクセス方法により、バンク間の異なるロウ・ア
ドレスでもシームレスなアクセスを実現できる。
【図１】本発明に係るＳＤＲＡＭの一実施例を示すブロ
ック図である。
ック図である。
【図２】図１に示すＳＤＲＡＭのデータ・アクセスの一
例を示す図である。
例を示す図である。
【図３】図１に示すＳＤＲＡＭのデータ・アクセス（読
み出し）の一例を示すタイミング図である。
み出し）の一例を示すタイミング図である。
【図４】図１に示すＳＤＲＡＭのデータ・アクセス（読
み出し）の他の例を示すタイミング図である。
み出し）の他の例を示すタイミング図である。
【図５】図１に示すＳＤＲＡＭのデータ・アクセス（書
き込み）の一例を示すタイミング図である。
き込み）の一例を示すタイミング図である。
【図６】図１に示すＳＤＲＡＭのデータ・アクセス（書
き込み）の他の例を示すタイミング図である。
き込み）の他の例を示すタイミング図である。
【図７】ＤＲＡＭのデータ・アクセスの概略を示すタイ
ミング図である。
ミング図である。
【図８】ＳＤＲＡＭのデータ・アクセスの概略を示すタ
イミング図である。
イミング図である。
【図９】バンク間の異なるロウ・アドレスへのデータ・
アクセスの一例を示すタイミング図である。
アクセスの一例を示すタイミング図である。
【図１０】バンク間の異なるロウ・アドレスへのデータ
・アクセスの他の例を示すタイミング図である。
・アクセスの他の例を示すタイミング図である。
２２：コントローラ ２４：コマンド・ラッチ回路 ２６：デコーダ ３２：バンク・レジスタ ３４，４４：増加カウンタ ３６，４６：ＭＵＸ（マルチプレクサ） ４２：アドレス・レジスタ ５２，５４，５６，５８，６２，６４：バースト長分の
データ
データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 渡辺 晋平 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5B024 AA15 BA18 CA16
Claims (6)
- 【請求項１】 複数バンクを有するＳＤＲＡＭであっ
て、 アクセスするバンクを指定するバンク指定手段と、 前記アクセスするバンク内の、アクセスするデータのア
ドレスを指定するアドレス指定手段と、 バンク指定手段が指定するバンクを、所定の順番で変化
させるバンク変更手段と、 アドレス指定手段が指定するアドレスを、所定のデータ
数にわたって変化させるアドレス変更手段とを含むＳＤ
ＲＡＭ。 - 【請求項２】 前記アドレス変更手段が、アドレス指定
手段が指定するアドレスをバースト長分にわたって変化
させることを特徴とする請求項１に記載するＳＤＲＡ
Ｍ。 - 【請求項３】 前記バンク指定手段により指定されたバ
ンクへのアクセスが終了すると、そのバンクをプリチャ
ージするプリチャージ手段を含むことを特徴とする請求
項１又は請求項２に記載するＳＤＲＡＭ。 - 【請求項４】 複数バンクを有するＳＤＲＡＭのデータ
・アクセス方法であって、 アクセスするバンクを指定するステップと、 前記アクセスするバンク内のアクセスするデータのアド
レスを指定するステップと、 所定の順番で前記指定されたバンクにアクセスするステ
ップと、 前記指定されたバンク内の、前記指定されたアドレスの
データを所定データ数に渡ってアクセスするステップと
を含むＳＤＲＡＭのデータ・アクセス方法。 - 【請求項５】 前記データにアクセスするステップが、
バースト長分のデータにアクセスすることを特徴とする
請求項４に記載するＳＤＲＡＭのデータ・アクセス方
法。 - 【請求項６】 さらに、前記バンク・アクセス・ステッ
プの後に、そのバンクをプリチャージするステップを含
むことを特徴とする請求項４又は請求項５に記載するＳ
ＤＲＡＭのデータ・アクセス方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369849A JP2000195262A (ja) | 1998-12-25 | 1998-12-25 | Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 |
| TW088117189A TW427009B (en) | 1998-12-25 | 1999-10-05 | SDRAM (synchronous dynamic random access memory) and method for data accesses of SDRAM |
| KR1019990050509A KR100328910B1 (ko) | 1998-12-25 | 1999-11-15 | Ｓｄｒａｍ 및 ｓｄｒａｍ의 데이타 억세스 방법 |
| US09/452,408 US6545932B1 (en) | 1998-12-25 | 1999-12-01 | SDRAM and method for data accesses of SDRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369849A JP2000195262A (ja) | 1998-12-25 | 1998-12-25 | Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195262A true JP2000195262A (ja) | 2000-07-14 |
Family
ID=18495470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10369849A Pending JP2000195262A (ja) | 1998-12-25 | 1998-12-25 | Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6545932B1 (ja) |
| JP (1) | JP2000195262A (ja) |
| KR (1) | KR100328910B1 (ja) |
| TW (1) | TW427009B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1248267A2 (en) * | 2001-03-22 | 2002-10-09 | Fujitsu Limited | Semiconductor memory device and information processing system |
| JP2003217279A (ja) * | 2001-12-17 | 2003-07-31 | Samsung Electronics Co Ltd | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
| JP2003223785A (ja) * | 2001-12-27 | 2003-08-08 | Elpida Memory Inc | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 |
| JP2007220271A (ja) * | 2006-02-15 | 2007-08-30 | Samsung Electronics Co Ltd | 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法 |
| JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093082B2 (en) * | 2003-06-11 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd | Microprogrammable SDRAM memory interface controller |
| KR100540483B1 (ko) * | 2003-06-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법 |
| US7584335B2 (en) * | 2006-11-02 | 2009-09-01 | International Business Machines Corporation | Methods and arrangements for hybrid data storage |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146581A (en) * | 1988-02-24 | 1992-09-08 | Sanyo Electric Co., Ltd. | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks |
| JP2757790B2 (ja) * | 1994-10-13 | 1998-05-25 | ヤマハ株式会社 | メモリ制御装置 |
| KR100211760B1 (ko) * | 1995-12-28 | 1999-08-02 | 윤종용 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
| KR100219491B1 (ko) * | 1996-10-18 | 1999-09-01 | 윤종용 | 자동 프리차지 뱅크 선택 회로 |
| KR100230412B1 (ko) * | 1997-03-08 | 1999-11-15 | 윤종용 | 멀티 뱅크를 갖는 반도체 메모리장치 |
| JPH1116341A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体記憶装置 |
| JP3186657B2 (ja) * | 1997-07-31 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置 |
| JP3259764B2 (ja) * | 1997-11-28 | 2002-02-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000036190A (ja) * | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体装置 |
| US6069829A (en) * | 1998-09-29 | 2000-05-30 | Texas Instruments Incorporated | Internal clock multiplication for test time reduction |
| JP2000148580A (ja) * | 1998-11-09 | 2000-05-30 | Nec Corp | 半導体記憶装置 |
-
1998
- 1998-12-25 JP JP10369849A patent/JP2000195262A/ja active Pending
-
1999
- 1999-10-05 TW TW088117189A patent/TW427009B/zh not_active IP Right Cessation
- 1999-11-15 KR KR1019990050509A patent/KR100328910B1/ko not_active IP Right Cessation
- 1999-12-01 US US09/452,408 patent/US6545932B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1248267A2 (en) * | 2001-03-22 | 2002-10-09 | Fujitsu Limited | Semiconductor memory device and information processing system |
| EP1248267A3 (en) * | 2001-03-22 | 2006-04-12 | Fujitsu Limited | Semiconductor memory device and information processing system |
| JP2003217279A (ja) * | 2001-12-17 | 2003-07-31 | Samsung Electronics Co Ltd | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
| JP2003223785A (ja) * | 2001-12-27 | 2003-08-08 | Elpida Memory Inc | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 |
| JP4667708B2 (ja) * | 2001-12-27 | 2011-04-13 | エルピーダメモリ株式会社 | 半導体メモリ装置及びコンピュータシステム |
| JP2007220271A (ja) * | 2006-02-15 | 2007-08-30 | Samsung Electronics Co Ltd | 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法 |
| JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047638A (ko) | 2000-07-25 |
| KR100328910B1 (ko) | 2002-03-20 |
| US6545932B1 (en) | 2003-04-08 |
| TW427009B (en) | 2001-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060407 |